JP2002269029A - 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム - Google Patents
高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラムInfo
- Publication number
- JP2002269029A JP2002269029A JP2001062745A JP2001062745A JP2002269029A JP 2002269029 A JP2002269029 A JP 2002269029A JP 2001062745 A JP2001062745 A JP 2001062745A JP 2001062745 A JP2001062745 A JP 2001062745A JP 2002269029 A JP2002269029 A JP 2002269029A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- information processing
- host
- bridge
- standard input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｏアクセスのレイテンシ増大を防ぎ、コ
ストの増加を最小限に抑制しかつ容易に構成可能な高信
頼性情報処理装置を提供する。 【解決手段】 プロセッサ部１，２は同期クロックによ
って同期動作を行い、標準Ｉ／Ｏバス６００を介してＩ
／Ｏデバイス４−１〜４−ｍに接続されている。プロセ
ッサ部１はＣＰＵ１１−１〜１１−ｎとメインメモリ２
１とホストブリッジ３１とがホストバス５０１によって
接続されている。ホストブリッジ３１はホストバス５０
１と標準Ｉ／Ｏバス６００との間のブリッジの役割を果
し、プロセッサ部２の動作を監視する。プロセッサ部２
はＣＰＵ１２−１〜１２−ｎとメインメモリ２２とホス
トブリッジ３２とがホストバス５０２によって接続され
ている。ホストブリッジ３２はホストバス５０２と標準
Ｉ／Ｏバス６００との間のブリッジの役割を果たすとと
もに、プロセッサ部１の動作を監視する。
ストの増加を最小限に抑制しかつ容易に構成可能な高信
頼性情報処理装置を提供する。 【解決手段】 プロセッサ部１，２は同期クロックによ
って同期動作を行い、標準Ｉ／Ｏバス６００を介してＩ
／Ｏデバイス４−１〜４−ｍに接続されている。プロセ
ッサ部１はＣＰＵ１１−１〜１１−ｎとメインメモリ２
１とホストブリッジ３１とがホストバス５０１によって
接続されている。ホストブリッジ３１はホストバス５０
１と標準Ｉ／Ｏバス６００との間のブリッジの役割を果
し、プロセッサ部２の動作を監視する。プロセッサ部２
はＣＰＵ１２−１〜１２−ｎとメインメモリ２２とホス
トブリッジ３２とがホストバス５０２によって接続され
ている。ホストブリッジ３２はホストバス５０２と標準
Ｉ／Ｏバス６００との間のブリッジの役割を果たすとと
もに、プロセッサ部１の動作を監視する。
Description
【０００１】
【発明の属する技術分野】本発明は高信頼性情報処理装
置及びそれに用いる情報処理方法並びにそのプログラム
に関し、特に装置の信頼性、可用性向上のためにプロセ
ッサ部全体を二重化した情報処理装置に関する。
置及びそれに用いる情報処理方法並びにそのプログラム
に関し、特に装置の信頼性、可用性向上のためにプロセ
ッサ部全体を二重化した情報処理装置に関する。
【０００２】
【従来の技術】従来、情報処理装置においては、装置の
信頼性、可用性向上のために、二重化機能を備えたＣＰ
Ｕ（中央処理装置）あるいはＣＰＵとメインメモリとを
含むプロセッサ部全体を二重化することがある。
信頼性、可用性向上のために、二重化機能を備えたＣＰ
Ｕ（中央処理装置）あるいはＣＰＵとメインメモリとを
含むプロセッサ部全体を二重化することがある。
【０００３】この従来の二重化処理装置の構成例を図８
に示す。図８において、二重化されたプロセッサ部５，
６ではそれぞれＣＰＵ１１−１〜１１−ｎ，１２−１〜
１２−ｎと、メインメモリ２１，２２と、ホストブリッ
ジ５１，５２とがホストバス５０１，５０２を介して相
互に接続されており、Ｉ／Ｏ（入出力）ブリッジ７及び
標準Ｉ／Ｏバス６００を介してＩ／Ｏデバイス４−１〜
４−ｍに接続されている。
に示す。図８において、二重化されたプロセッサ部５，
６ではそれぞれＣＰＵ１１−１〜１１−ｎ，１２−１〜
１２−ｎと、メインメモリ２１，２２と、ホストブリッ
ジ５１，５２とがホストバス５０１，５０２を介して相
互に接続されており、Ｉ／Ｏ（入出力）ブリッジ７及び
標準Ｉ／Ｏバス６００を介してＩ／Ｏデバイス４−１〜
４−ｍに接続されている。
【０００４】ホストブリッジ５１，５２はそれぞれ専用
インタフェース８０１，８０２を介してＩ／Ｏブリッジ
７に接続されている。Ｉ／Ｏブリッジ７はホストブリッ
ジ５１，５２から同時に送信されるデータを受信して比
較を行っている。
インタフェース８０１，８０２を介してＩ／Ｏブリッジ
７に接続されている。Ｉ／Ｏブリッジ７はホストブリッ
ジ５１，５２から同時に送信されるデータを受信して比
較を行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の情報処理装置では、二重化されたプロセッサ部
からのアクセス、データを比較するためにＩ／Ｏブリッ
ジを経由する必要があるため、Ｉ／Ｏアクセスのレイテ
ンシが大きくなるという問題がある。
た従来の情報処理装置では、二重化されたプロセッサ部
からのアクセス、データを比較するためにＩ／Ｏブリッ
ジを経由する必要があるため、Ｉ／Ｏアクセスのレイテ
ンシが大きくなるという問題がある。
【０００６】また、専用インタフェースを有するホスト
ブリッジと、２つの専用インタフェース及び比較手段を
有するＩ／Ｏブリッジとが必要になるため、コストが増
大するという問題がある。
ブリッジと、２つの専用インタフェース及び比較手段を
有するＩ／Ｏブリッジとが必要になるため、コストが増
大するという問題がある。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、Ｉ／Ｏアクセスのレイテンシ増大を防ぐことがで
き、コストの増加を最小限に抑制しかつ容易に構成する
ことができる高信頼性情報処理装置及びそれに用いる情
報処理方法並びにそのプログラムを提供することにあ
る。
消し、Ｉ／Ｏアクセスのレイテンシ増大を防ぐことがで
き、コストの増加を最小限に抑制しかつ容易に構成する
ことができる高信頼性情報処理装置及びそれに用いる情
報処理方法並びにそのプログラムを提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明による高信頼性情
報処理装置は、二重化された第１及び第２のプロセッサ
部と複数の入出力デバイスとが標準入出力バスを介して
接続された高信頼性情報処理装置であって、前記第１及
び第２のプロセッサ部各々に設けられかつ前記第１及び
第２のプロセッサ部と前記標準入出力バスとの間のブリ
ッジの役割を果たす第１及び第２のホストブリッジと、
前記第１及び第２のホストブリッジ各々に設けられかつ
予め監視モードが設定されている時に自プロセッサ部か
らの出力情報と前記標準入出力バス上の情報とを比較す
る比較手段とを備えている。
報処理装置は、二重化された第１及び第２のプロセッサ
部と複数の入出力デバイスとが標準入出力バスを介して
接続された高信頼性情報処理装置であって、前記第１及
び第２のプロセッサ部各々に設けられかつ前記第１及び
第２のプロセッサ部と前記標準入出力バスとの間のブリ
ッジの役割を果たす第１及び第２のホストブリッジと、
前記第１及び第２のホストブリッジ各々に設けられかつ
予め監視モードが設定されている時に自プロセッサ部か
らの出力情報と前記標準入出力バス上の情報とを比較す
る比較手段とを備えている。
【０００９】本発明による情報処理方法は、二重化され
た第１及び第２のプロセッサ部と複数の入出力デバイス
とが標準入出力バスを介して接続された高信頼性情報処
理装置の情報処理方法であって、前記第１及び第２のプ
ロセッサ部各々に設けられかつ前記第１及び第２のプロ
セッサ部と前記標準入出力バスとの間のブリッジの役割
を果たす第１及び第２のホストブリッジ各々において予
め監視モードが設定されている時に自プロセッサ部から
の出力情報と前記標準入出力バス上の情報とを比較する
ステップを備えている。
た第１及び第２のプロセッサ部と複数の入出力デバイス
とが標準入出力バスを介して接続された高信頼性情報処
理装置の情報処理方法であって、前記第１及び第２のプ
ロセッサ部各々に設けられかつ前記第１及び第２のプロ
セッサ部と前記標準入出力バスとの間のブリッジの役割
を果たす第１及び第２のホストブリッジ各々において予
め監視モードが設定されている時に自プロセッサ部から
の出力情報と前記標準入出力バス上の情報とを比較する
ステップを備えている。
【００１０】本発明による情報処理方法のプログラム
は、二重化された第１及び第２のプロセッサ部と複数の
入出力デバイスとが標準入出力バスを介して接続された
高信頼性情報処理装置において情報処理を行わせるため
のプログラムであって、前記第１及び第２のプロセッサ
部各々に、前記第１及び第２のプロセッサ部と前記標準
入出力バスとの間のブリッジの役割を果たす第１及び第
２のホストブリッジ各々において予め監視モードが設定
されている時に自プロセッサ部からの出力情報と前記標
準入出力バス上の情報とを比較する処理を実行させてい
る。
は、二重化された第１及び第２のプロセッサ部と複数の
入出力デバイスとが標準入出力バスを介して接続された
高信頼性情報処理装置において情報処理を行わせるため
のプログラムであって、前記第１及び第２のプロセッサ
部各々に、前記第１及び第２のプロセッサ部と前記標準
入出力バスとの間のブリッジの役割を果たす第１及び第
２のホストブリッジ各々において予め監視モードが設定
されている時に自プロセッサ部からの出力情報と前記標
準入出力バス上の情報とを比較する処理を実行させてい
る。
【００１１】すなわち、本発明の高信頼性情報処理装置
は、比較手段を有するホストブリッジを介して標準Ｉ／
ＯバスにＣＰＵとメインメモリとを複数個接続すること
によって、専用のインタフェースを用意することなく多
重化を行うものであり、またＩ／Ｏアクセスのレイテン
シ増大を防ぐものである。
は、比較手段を有するホストブリッジを介して標準Ｉ／
ＯバスにＣＰＵとメインメモリとを複数個接続すること
によって、専用のインタフェースを用意することなく多
重化を行うものであり、またＩ／Ｏアクセスのレイテン
シ増大を防ぐものである。
【００１２】より具体的に、本発明の高信頼性情報処理
装置では、二重化されたプロセッサ部がそれぞれ内蔵す
るホストブリッジを介して標準Ｉ／Ｏバスに接続され、
ホストブリッジが動作モードと監視モードとを備え、監
視モード時に標準Ｉ／Ｏバスに対して送信を行わずに受
信及び監視のみを行う。
装置では、二重化されたプロセッサ部がそれぞれ内蔵す
るホストブリッジを介して標準Ｉ／Ｏバスに接続され、
ホストブリッジが動作モードと監視モードとを備え、監
視モード時に標準Ｉ／Ｏバスに対して送信を行わずに受
信及び監視のみを行う。
【００１３】これによって、二重化したプロセッサ部の
動作をＩ／Ｏデバイス側でチェックする必要がなくな
り、専用のインタフェースが不要になるとともに、Ｉ／
Ｏアクセスのレイテンシ増大を防ぐことが可能となる。
動作をＩ／Ｏデバイス側でチェックする必要がなくな
り、専用のインタフェースが不要になるとともに、Ｉ／
Ｏアクセスのレイテンシ増大を防ぐことが可能となる。
【００１４】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る高信頼性情報処理装置の構成を示すブロック図であ
る。図１において、本発明の一実施例による高信頼性情
報処理装置は、同期クロックによって同期動作を行う２
個のプロセッサ部１，２と、複数のＩ／Ｏ（入出力）デ
バイス４−１〜４−ｍとを標準Ｉ／Ｏバス６００に接続
して構成されている。標準Ｉ／Ｏバス６００の一例とし
てはＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスがある。
図面を参照して説明する。図１は本発明の一実施例によ
る高信頼性情報処理装置の構成を示すブロック図であ
る。図１において、本発明の一実施例による高信頼性情
報処理装置は、同期クロックによって同期動作を行う２
個のプロセッサ部１，２と、複数のＩ／Ｏ（入出力）デ
バイス４−１〜４−ｍとを標準Ｉ／Ｏバス６００に接続
して構成されている。標準Ｉ／Ｏバス６００の一例とし
てはＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスがある。
【００１５】プロセッサ部１は複数のＣＰＵ１１−１〜
１１−ｎと、メインメモリ２１と、ホストブリッジ３１
とからなり、これら全てがホストバス５０１によって接
続されている。また、プロセッサ部１はＣＰＵ１１−１
〜１１−ｎ及びホストブリッジ３１が実行するプログラ
ムが格納された記憶媒体３−１に接続されている。ホス
トブリッジ３１はホストバス５０１と標準Ｉ／Ｏバス６
００との間のブリッジの役割を果たすとともに、プロセ
ッサ部２の動作を監視する。
１１−ｎと、メインメモリ２１と、ホストブリッジ３１
とからなり、これら全てがホストバス５０１によって接
続されている。また、プロセッサ部１はＣＰＵ１１−１
〜１１−ｎ及びホストブリッジ３１が実行するプログラ
ムが格納された記憶媒体３−１に接続されている。ホス
トブリッジ３１はホストバス５０１と標準Ｉ／Ｏバス６
００との間のブリッジの役割を果たすとともに、プロセ
ッサ部２の動作を監視する。
【００１６】プロセッサ部２は上記のプロセッサ部１と
同様に、複数のＣＰＵ１２−１〜１２−ｎと、メインメ
モリ２２と、ホストブリッジ３２とからなり、これら全
てがホストバス５０２によって接続されている。また、
プロセッサ部２はＣＰＵ１２−１〜１２−ｎ及びホスト
ブリッジ３２が実行するプログラムが格納された記憶媒
体３−２に接続されている。ホストブリッジ３２はホス
トバス５０２と標準Ｉ／Ｏバス６００との間のブリッジ
の役割を果たすとともに、プロセッサ部１の動作を監視
する。
同様に、複数のＣＰＵ１２−１〜１２−ｎと、メインメ
モリ２２と、ホストブリッジ３２とからなり、これら全
てがホストバス５０２によって接続されている。また、
プロセッサ部２はＣＰＵ１２−１〜１２−ｎ及びホスト
ブリッジ３２が実行するプログラムが格納された記憶媒
体３−２に接続されている。ホストブリッジ３２はホス
トバス５０２と標準Ｉ／Ｏバス６００との間のブリッジ
の役割を果たすとともに、プロセッサ部１の動作を監視
する。
【００１７】但し、記憶媒体３−１，３−２は別々に図
示しているが、プロセッサ部１，２各々の動作は動作モ
ードと監視モードとにおける違いであり、また相互にそ
の動作を入替えることもできるので、プロセッサ部１，
２各々に共通に設けることも可能である。
示しているが、プロセッサ部１，２各々の動作は動作モ
ードと監視モードとにおける違いであり、また相互にそ
の動作を入替えることもできるので、プロセッサ部１，
２各々に共通に設けることも可能である。
【００１８】図２は図１のホストブリッジ３１の構成を
示すブロック図である。図２において、ホストブリッジ
３１はホストインタフェース部３１１と、Ｉ／Ｏインタ
フェース部３１２と、エラー制御部３１３と、モード制
御部３１４と、比較器３１５と、ゲート回路３１６〜３
１９とから構成されている。
示すブロック図である。図２において、ホストブリッジ
３１はホストインタフェース部３１１と、Ｉ／Ｏインタ
フェース部３１２と、エラー制御部３１３と、モード制
御部３１４と、比較器３１５と、ゲート回路３１６〜３
１９とから構成されている。
【００１９】ホストインタフェース部３１１は送信バッ
ファ３１１１と、受信バッファ３１１２と、ゲート回路
３１１３，３１１４とを備え、ホストバス５０１との間
でデータの送受信を行う。ここで、データとはライトデ
ータあるいはリードデータのみならず、命令及びアドレ
スも含むものとする（以下、同様とする）。
ファ３１１１と、受信バッファ３１１２と、ゲート回路
３１１３，３１１４とを備え、ホストバス５０１との間
でデータの送受信を行う。ここで、データとはライトデ
ータあるいはリードデータのみならず、命令及びアドレ
スも含むものとする（以下、同様とする）。
【００２０】Ｉ／Ｏインタフェース部３１２は送信バッ
ファ３１２１と、受信バッファ３１２２と、ゲート回路
３１２３，３１２４とを備え、標準Ｉ／Ｏバス６００と
の間でデータの送受信を行う。
ファ３１２１と、受信バッファ３１２２と、ゲート回路
３１２３，３１２４とを備え、標準Ｉ／Ｏバス６００と
の間でデータの送受信を行う。
【００２１】エラー制御部３１３はホストバス５０１及
び標準Ｉ／Ｏバス６００から転送されるエラー信号と、
ホストブリッジ３１内部のホストインタフェース部３１
１及びＩ／Ｏインタフェース部３１２で検出したエラー
を通知する信号と、比較器３１５からの比較結果とを受
信し、ホストバス５０１あるいは標準Ｉ／Ｏバス６００
にエラー信号を送信する。
び標準Ｉ／Ｏバス６００から転送されるエラー信号と、
ホストブリッジ３１内部のホストインタフェース部３１
１及びＩ／Ｏインタフェース部３１２で検出したエラー
を通知する信号と、比較器３１５からの比較結果とを受
信し、ホストバス５０１あるいは標準Ｉ／Ｏバス６００
にエラー信号を送信する。
【００２２】モード制御部３１４は制御プログラムから
の指示あるいはエラー制御部３１３からの通知にしたが
ってホストブリッジ３１のモードを制御し、送信バッフ
ァ３１２１から標準Ｉ／Ｏバス６００への送信の状態及
び比較器３１５の動作の状態を切替える。
の指示あるいはエラー制御部３１３からの通知にしたが
ってホストブリッジ３１のモードを制御し、送信バッフ
ァ３１２１から標準Ｉ／Ｏバス６００への送信の状態及
び比較器３１５の動作の状態を切替える。
【００２３】比較器３１５は監視モード時に送信バッフ
ァ３１２１の出力データと受信バッファ３１２２の出力
データとを比較し、比較結果をエラー制御部３１３に通
知する。
ァ３１２１の出力データと受信バッファ３１２２の出力
データとを比較し、比較結果をエラー制御部３１３に通
知する。
【００２４】尚、図２において、転送を制御するための
手段は通常のバスブリッジと同様であるので、その図示
並びに説明を省略する。また、ホストブリッジ３２は図
示していないが、上記のホストブリッジ３１と同様の構
成となっている。
手段は通常のバスブリッジと同様であるので、その図示
並びに説明を省略する。また、ホストブリッジ３２は図
示していないが、上記のホストブリッジ３１と同様の構
成となっている。
【００２５】図３及び図４は図１のＣＰＵ１１−１，１
２−１がＩ／Ｏデバイス４−１に対してアクセスする場
合の動作を示す図であり、図５及び図６は図１のＩ／Ｏ
デバイス４−１がＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）アクセスする場合の動作を示す図であ
る。尚、図３〜図６においては記憶媒体３−１，３−２
の図示を省略している。
２−１がＩ／Ｏデバイス４−１に対してアクセスする場
合の動作を示す図であり、図５及び図６は図１のＩ／Ｏ
デバイス４−１がＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）アクセスする場合の動作を示す図であ
る。尚、図３〜図６においては記憶媒体３−１，３−２
の図示を省略している。
【００２６】また、図７は本発明の一実施例による高信
頼性情報処理装置の動作を示すフローチャートである。
これら図１〜図７を参照して本発明の一実施例による高
信頼性情報処理装置の動作について説明する。ここで、
図７に示す動作はプロセッサ部１，２が記憶媒体３−
１，３−２に格納されたプログラムを実行することで実
現される。
頼性情報処理装置の動作を示すフローチャートである。
これら図１〜図７を参照して本発明の一実施例による高
信頼性情報処理装置の動作について説明する。ここで、
図７に示す動作はプロセッサ部１，２が記憶媒体３−
１，３−２に格納されたプログラムを実行することで実
現される。
【００２７】プロセッサ部１，２は同期クロックの供給
を受け、同期動作を行う。この時、初期設定によって、
ホストブリッジ３１は動作モードに、ホストブリッジ３
２は監視モードになる。動作モードであるホストブリッ
ジ３１は通常通り、ホストバス５０１と標準Ｉ／Ｏバス
６００との間でデータ転送を行う（図７ステップＳ１，
Ｓ２）。
を受け、同期動作を行う。この時、初期設定によって、
ホストブリッジ３１は動作モードに、ホストブリッジ３
２は監視モードになる。動作モードであるホストブリッ
ジ３１は通常通り、ホストバス５０１と標準Ｉ／Ｏバス
６００との間でデータ転送を行う（図７ステップＳ１，
Ｓ２）。
【００２８】監視モードであるホストブリッジ３２はホ
ストバス５０２に対するデータ送受信及び標準Ｉ／Ｏバ
ス６００からのデータ受信をホストブリッジ３１と同様
に行うが、標準Ｉ／Ｏバス６００へのデータ送信を行わ
ない（図７ステップＳ１，Ｓ３）。また、ホストブリッ
ジ３２はホストブリッジ３１が標準Ｉ／Ｏバス６００上
に送信したＩ／Ｏデバイス４−ｉ（ｉ＝１，２，・・
・，ｍ）に対するデータを受信する。
ストバス５０２に対するデータ送受信及び標準Ｉ／Ｏバ
ス６００からのデータ受信をホストブリッジ３１と同様
に行うが、標準Ｉ／Ｏバス６００へのデータ送信を行わ
ない（図７ステップＳ１，Ｓ３）。また、ホストブリッ
ジ３２はホストブリッジ３１が標準Ｉ／Ｏバス６００上
に送信したＩ／Ｏデバイス４−ｉ（ｉ＝１，２，・・
・，ｍ）に対するデータを受信する。
【００２９】ＣＰＵ１１−１，１２−１がＩ／Ｏデバイ
ス４−１に対してライトする場合、ＣＰＵ１１−１，１
２−１はホストブリッジ３１，３２に対してコマンド、
アドレス、ライトデータを転送する（図３の９１１，９
１２参照）。
ス４−１に対してライトする場合、ＣＰＵ１１−１，１
２−１はホストブリッジ３１，３２に対してコマンド、
アドレス、ライトデータを転送する（図３の９１１，９
１２参照）。
【００３０】ホストブリッジ３１は標準Ｉ／Ｏバス６０
０を介してＩ／Ｏデバイス４−１に対してコマンド、ア
ドレス、ライトデータを転送し、Ｉ／Ｏデバイス４−１
はこれを受信する（図３の９２１参照）。
０を介してＩ／Ｏデバイス４−１に対してコマンド、ア
ドレス、ライトデータを転送し、Ｉ／Ｏデバイス４−１
はこれを受信する（図３の９２１参照）。
【００３１】ホストブリッジ３２はＩ／Ｏデバイス４−
１に対して転送されたコマンド、アドレス、ライトデー
タを標準Ｉ／Ｏバス６００を介して同時に受信し（図３
の９２２参照）、それらをホストバス５０２を介してＣ
ＰＵ１２−１から転送されてきたコマンド、アドレス、
ライトデータと比較する（図７ステップＳ４）。
１に対して転送されたコマンド、アドレス、ライトデー
タを標準Ｉ／Ｏバス６００を介して同時に受信し（図３
の９２２参照）、それらをホストバス５０２を介してＣ
ＰＵ１２−１から転送されてきたコマンド、アドレス、
ライトデータと比較する（図７ステップＳ４）。
【００３２】ＣＰＵ１１−１，１２−１がＩ／Ｏデバイ
ス４−１に対してリードする場合、ＣＰＵ１１−１，１
２−１はホストブリッジ３１，３２に対してコマンド、
アドレスを転送する（図３の９１１，９１２参照）。ホ
ストブリッジ３１は標準Ｉ／Ｏバス６００を介してＩ／
Ｏデバイス４−１に対してコマンド、アドレスを転送
し、Ｉ／Ｏデバイス４−１はこれを受信する（図３の９
２１参照）。
ス４−１に対してリードする場合、ＣＰＵ１１−１，１
２−１はホストブリッジ３１，３２に対してコマンド、
アドレスを転送する（図３の９１１，９１２参照）。ホ
ストブリッジ３１は標準Ｉ／Ｏバス６００を介してＩ／
Ｏデバイス４−１に対してコマンド、アドレスを転送
し、Ｉ／Ｏデバイス４−１はこれを受信する（図３の９
２１参照）。
【００３３】ホストブリッジ３２はＩ／Ｏデバイス４−
１に対して転送されたコマンド、アドレスを標準Ｉ／Ｏ
バス６００を介して同時に受信し（図３の９２２参
照）、それらをホストバス５０２を介してＣＰＵ１２−
１から転送されてきたコマンド、アドレスと比較する
（図７ステップＳ４）。
１に対して転送されたコマンド、アドレスを標準Ｉ／Ｏ
バス６００を介して同時に受信し（図３の９２２参
照）、それらをホストバス５０２を介してＣＰＵ１２−
１から転送されてきたコマンド、アドレスと比較する
（図７ステップＳ４）。
【００３４】Ｉ／Ｏデバイス４−１はホストブリッジ３
１に対してリードデータを転送する。ホストブリッジ３
１，３２はこれを受信し（図４の９３１、９３２参
照）、ＣＰＵ１１−１，１２−１に転送する（図４の９
４１，９４２参照）。
１に対してリードデータを転送する。ホストブリッジ３
１，３２はこれを受信し（図４の９３１、９３２参
照）、ＣＰＵ１１−１，１２−１に転送する（図４の９
４１，９４２参照）。
【００３５】Ｉ／Ｏデバイス４−１がＤＭＡライトする
場合、Ｉ／Ｏデバイス４−１は標準Ｉ／Ｏバス６００を
介してホストブリッジ３１に対してコマンド、アドレ
ス、ライトデータを転送する。ホストブリッジ３１，３
２はこれを受信し（図５の９５１，９５２参照）、ホス
トバス５０１，５０２を介してメインメモリ２１，２２
に転送する（図５の９６１，９６２参照）。
場合、Ｉ／Ｏデバイス４−１は標準Ｉ／Ｏバス６００を
介してホストブリッジ３１に対してコマンド、アドレ
ス、ライトデータを転送する。ホストブリッジ３１，３
２はこれを受信し（図５の９５１，９５２参照）、ホス
トバス５０１，５０２を介してメインメモリ２１，２２
に転送する（図５の９６１，９６２参照）。
【００３６】Ｉ／Ｏデバイス４−１がＤＭＡリードする
場合、Ｉ／Ｏデバイス４−１は標準Ｉ／Ｏバス６００を
介してホストブリッジ３１に対してコマンド、アドレス
を転送する。ホストブリッジ３１，３２はこれを受信し
（図５の９５１，９５２参照）、ホストバス５０１，５
０２を介してメインメモリ２１，２２に転送する（図５
の９６１，９６２参照）。
場合、Ｉ／Ｏデバイス４−１は標準Ｉ／Ｏバス６００を
介してホストブリッジ３１に対してコマンド、アドレス
を転送する。ホストブリッジ３１，３２はこれを受信し
（図５の９５１，９５２参照）、ホストバス５０１，５
０２を介してメインメモリ２１，２２に転送する（図５
の９６１，９６２参照）。
【００３７】メインメモリ２１，２２はホストバス５０
１，５０２を介してホストブリッジ３１，３２に対して
リードデータを転送する（図６の９７１，９７２参
照）。ホストブリッジ３１は標準Ｉ／Ｏバス６００を介
してＩ／Ｏデバイス４−１に対してリードデータを転送
し、Ｉ／Ｏデバイス４−１はこれを受信する（図６の９
８１参照）。
１，５０２を介してホストブリッジ３１，３２に対して
リードデータを転送する（図６の９７１，９７２参
照）。ホストブリッジ３１は標準Ｉ／Ｏバス６００を介
してＩ／Ｏデバイス４−１に対してリードデータを転送
し、Ｉ／Ｏデバイス４−１はこれを受信する（図６の９
８１参照）。
【００３８】ホストブリッジ３２は標準Ｉ／Ｏバス６０
０を介してホストブリッジ３１からＩ／Ｏデバイス４−
１に対して転送されたリードデータを同時に受信し（図
６の９８２参照）、それらをホストバス５０２を介して
メインメモリ２２から転送されてきたリードデータと比
較する（図７ステップＳ４）。
０を介してホストブリッジ３１からＩ／Ｏデバイス４−
１に対して転送されたリードデータを同時に受信し（図
６の９８２参照）、それらをホストバス５０２を介して
メインメモリ２２から転送されてきたリードデータと比
較する（図７ステップＳ４）。
【００３９】ホストブリッジ３２は上記の比較（図３の
９１２，９２２の比較、図６の９７２，９８２の比較）
の結果、不一致を検出すれば（図７ステップＳ５）、標
準Ｉ／Ｏバス６００のエラー信号を出力する（図７ステ
ップＳ６）。
９１２，９２２の比較、図６の９７２，９８２の比較）
の結果、不一致を検出すれば（図７ステップＳ５）、標
準Ｉ／Ｏバス６００のエラー信号を出力する（図７ステ
ップＳ６）。
【００４０】このエラー信号によってＣＰＵに対して割
り込みが発生し、割り込み処理プログラムが起動する
（図７ステップＳ７）。割り込み処理プログラムはアク
セスのリトライや障害原因の特定、ホストブリッジのモ
ード切替え等を実行する。
り込みが発生し、割り込み処理プログラムが起動する
（図７ステップＳ７）。割り込み処理プログラムはアク
セスのリトライや障害原因の特定、ホストブリッジのモ
ード切替え等を実行する。
【００４１】このように、二重化したプロセッサ部１，
２からのアクセス、データの比較に際し、Ｉ／Ｏブリッ
ジを経由する必要がないので、Ｉ／Ｏアクセスのレイテ
ンシ増大を防ぐことができる。
２からのアクセス、データの比較に際し、Ｉ／Ｏブリッ
ジを経由する必要がないので、Ｉ／Ｏアクセスのレイテ
ンシ増大を防ぐことができる。
【００４２】また、専用インタフェースを有するホスト
ブリッジや、２つの専用インタフェース及び比較手段を
有するＩ／Ｏブリッジが不要になり、汎用のＣＰＵ及び
Ｉ／Ｏデバイスを使用することができるので、コストの
増加を最小限に抑制しかつ容易に構成することができ
る。
ブリッジや、２つの専用インタフェース及び比較手段を
有するＩ／Ｏブリッジが不要になり、汎用のＣＰＵ及び
Ｉ／Ｏデバイスを使用することができるので、コストの
増加を最小限に抑制しかつ容易に構成することができ
る。
【００４３】図１において、プロセッサ部１，２をモジ
ュール構成とし、活線挿抜可能なコネクタを介して標準
Ｉ／Ｏバス６００に接続する形態をとると、処理を継続
したまま、障害が発生したモジュールを交換することが
可能となり、またＣＰＵの高性能化に合わせてアップグ
レードが容易に可能となる。この活線挿抜方式の一例と
してはホットプラグＰＣＩがある。
ュール構成とし、活線挿抜可能なコネクタを介して標準
Ｉ／Ｏバス６００に接続する形態をとると、処理を継続
したまま、障害が発生したモジュールを交換することが
可能となり、またＣＰＵの高性能化に合わせてアップグ
レードが容易に可能となる。この活線挿抜方式の一例と
してはホットプラグＰＣＩがある。
【００４４】さらに、図１ではプロセッサ部１，２を２
個としたが、２個に限るものではなく、３個以上接続し
た場合には、ホストブリッジにて比較の結果、不一致を
検出した際の割り込み処理において、障害発生部分を容
易に特定することが可能となる。
個としたが、２個に限るものではなく、３個以上接続し
た場合には、ホストブリッジにて比較の結果、不一致を
検出した際の割り込み処理において、障害発生部分を容
易に特定することが可能となる。
【００４５】
【発明の効果】以上説明したように本発明によれば、二
重化された第１及び第２のプロセッサ部と複数の入出力
デバイスとが標準入出力バスを介して接続された高信頼
性情報処理装置において、第１及び第２のプロセッサ部
各々に設けられかつ第１及び第２のプロセッサ部と標準
入出力バスとの間のブリッジの役割を果たす第１及び第
２のホストブリッジ各々において予め監視モードが設定
されている時に自プロセッサ部からの出力情報と標準入
出力バス上の情報とを比較することによって、入出力ア
クセスのレイテンシ増大を防ぐことができ、コストの増
加を最小限に抑制しかつ容易に構成することができると
いう効果がある。
重化された第１及び第２のプロセッサ部と複数の入出力
デバイスとが標準入出力バスを介して接続された高信頼
性情報処理装置において、第１及び第２のプロセッサ部
各々に設けられかつ第１及び第２のプロセッサ部と標準
入出力バスとの間のブリッジの役割を果たす第１及び第
２のホストブリッジ各々において予め監視モードが設定
されている時に自プロセッサ部からの出力情報と標準入
出力バス上の情報とを比較することによって、入出力ア
クセスのレイテンシ増大を防ぐことができ、コストの増
加を最小限に抑制しかつ容易に構成することができると
いう効果がある。
【図１】本発明の一実施例による高信頼性情報処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のホストブリッジ３１の構成を示すブロッ
ク図である。
ク図である。
【図３】図１のＣＰＵ１１−１，１２−１がＩ／Ｏデバ
イス４−１に対してアクセスする場合の動作を示す図で
ある。
イス４−１に対してアクセスする場合の動作を示す図で
ある。
【図４】図１のＣＰＵ１１−１，１２−１がＩ／Ｏデバ
イス４−１に対してアクセスする場合の動作を示す図で
ある。
イス４−１に対してアクセスする場合の動作を示す図で
ある。
【図５】図１のＩ／Ｏデバイス４−１がＤＭＡアクセス
する場合の動作を示す図である。
する場合の動作を示す図である。
【図６】図１のＩ／Ｏデバイス４−１がＤＭＡアクセス
する場合の動作を示す図である。
する場合の動作を示す図である。
【図７】本発明の一実施例による高信頼性情報処理装置
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図８】従来例による二重化処理装置の構成を示すブロ
ック図である。
ック図である。
１，２ プロセッサ部 ３−１，３−２ 記憶媒体 ４−１〜４−ｍ Ｉ／Ｏデバイス １１−１〜１１−ｎ， １２−１〜１２−ｎ ＣＰＵ ２１，２２ メインメモリ ３１，３２ ホストブリッジ ３１１ ホストインタフェース部 ３１２ Ｉ／Ｏインタフェース部 ３１３ エラー制御部 ３１４ モード制御部 ３１５ 比較器 ３１６〜３１９，３１１３，３１１４，３１２３，３１
２４ ゲート回路 ５０１，５０２ ホストバス ６００ 標準Ｉ／Ｏバス ３１１１，３１２１ 送信バッファ ３１１２，３１２２受信バッファ
２４ ゲート回路 ５０１，５０２ ホストバス ６００ 標準Ｉ／Ｏバス ３１１１，３１２１ 送信バッファ ３１１２，３１２２受信バッファ
Claims (9)
- 【請求項１】 二重化された第１及び第２のプロセッサ
部と複数の入出力デバイスとが標準入出力バスを介して
接続された高信頼性情報処理装置であって、前記第１及
び第２のプロセッサ部各々に設けられかつ前記第１及び
第２のプロセッサ部と前記標準入出力バスとの間のブリ
ッジの役割を果たす第１及び第２のホストブリッジと、
前記第１及び第２のホストブリッジ各々に設けられかつ
予め監視モードが設定されている時に自プロセッサ部か
らの出力情報と前記標準入出力バス上の情報とを比較す
る比較手段とを有することを特徴とする高信頼性情報処
理装置。 - 【請求項２】 前記第１及び第２のプロセッサ部各々
は、複数の中央処理装置とメインメモリとをホストバス
を介してなることを特徴とする請求項１記載の高信頼性
情報処理装置。 - 【請求項３】 前記第１及び第２のホストブリッジは、
前記監視モード設定時に前記標準入出力バスに対して送
信を行わずに前記標準入出力バスに対して受信及び監視
のみを行うようにしたことを特徴とする請求項１または
請求項２記載の高信頼性情報処理装置。 - 【請求項４】 前記第１及び第２のホストブリッジは、
予め設定された動作モードの設定時に前記標準入出力バ
スに対して送受信を行うようにしたことを特徴とする請
求項１から請求項３のいずれか記載の高信頼性情報処理
装置。 - 【請求項５】 二重化された第１及び第２のプロセッサ
部と複数の入出力デバイスとが標準入出力バスを介して
接続された高信頼性情報処理装置の情報処理方法であっ
て、前記第１及び第２のプロセッサ部各々に設けられか
つ前記第１及び第２のプロセッサ部と前記標準入出力バ
スとの間のブリッジの役割を果たす第１及び第２のホス
トブリッジ各々において予め監視モードが設定されてい
る時に自プロセッサ部からの出力情報と前記標準入出力
バス上の情報とを比較するステップを有することを特徴
とする情報処理方法。 - 【請求項６】 前記第１及び第２のプロセッサ部各々
は、複数の中央処理装置とメインメモリとをホストバス
を介してなることを特徴とする請求項５記載の情報処理
方法。 - 【請求項７】 前記第１及び第２のホストブリッジ各々
において前記監視モード設定時に前記標準入出力バスに
対して送信を行わずに前記標準入出力バスに対して受信
及び監視のみを行うステップを含むことを特徴とする請
求項５または請求項６記載の情報処理方法。 - 【請求項８】 前記第１及び第２のホストブリッジ各々
において予め設定された動作モードの設定時に前記標準
入出力バスに対して送受信を行うステップを含むことを
特徴とする請求項５から請求項７のいずれか記載の情報
処理方法。 - 【請求項９】 二重化された第１及び第２のプロセッサ
部と複数の入出力デバイスとが標準入出力バスを介して
接続された高信頼性情報処理装置において情報処理を行
わせるためのプログラムであって、前記第１及び第２の
プロセッサ部各々に、前記第１及び第２のプロセッサ部
と前記標準入出力バスとの間のブリッジの役割を果たす
第１及び第２のホストブリッジ各々において予め監視モ
ードが設定されている時に自プロセッサ部からの出力情
報と前記標準入出力バス上の情報とを比較する処理を実
行させるためのプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062745A JP2002269029A (ja) | 2001-03-07 | 2001-03-07 | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062745A JP2002269029A (ja) | 2001-03-07 | 2001-03-07 | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269029A true JP2002269029A (ja) | 2002-09-20 |
Family
ID=18921838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062745A Pending JP2002269029A (ja) | 2001-03-07 | 2001-03-07 | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002269029A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040451A1 (ja) * | 2002-10-29 | 2004-05-13 | Kabushiki Kaisha Forks | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
| JP2007323190A (ja) * | 2006-05-30 | 2007-12-13 | Hitachi Ltd | データ通信を行う計算制御システム及びその通信方法 |
| JP2009505185A (ja) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実行ユニットを有するコンピュータシステムにおいてデータを比較する方法およびデバイス |
| JP2011175641A (ja) * | 2010-02-23 | 2011-09-08 | Infineon Technologies Ag | 時間的に分離した冗長プロセッサの実行を使用しての周辺機器への読み書き |
| US20120036304A1 (en) * | 2010-08-04 | 2012-02-09 | International Business Machines Corporation | Injection of i/o messages |
| US8549202B2 (en) | 2010-08-04 | 2013-10-01 | International Business Machines Corporation | Interrupt source controller with scalable state structures |
| WO2015083402A1 (ja) * | 2013-12-03 | 2015-06-11 | 三菱電機株式会社 | データ処理装置およびデータ処理プログラム |
| US9336029B2 (en) | 2010-08-04 | 2016-05-10 | International Business Machines Corporation | Determination via an indexed structure of one or more partitionable endpoints affected by an I/O message |
| US9569392B2 (en) | 2010-08-04 | 2017-02-14 | International Business Machines Corporation | Determination of one or more partitionable endpoints affected by an I/O message |
| JP2019028750A (ja) * | 2017-07-31 | 2019-02-21 | 日立オートモティブシステムズ株式会社 | データ転送装置 |
-
2001
- 2001-03-07 JP JP2001062745A patent/JP2002269029A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040451A1 (ja) * | 2002-10-29 | 2004-05-13 | Kabushiki Kaisha Forks | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
| JPWO2004040451A1 (ja) * | 2002-10-29 | 2006-03-02 | 株式会社フォークス | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
| US7343436B2 (en) | 2002-10-29 | 2008-03-11 | Kabushiki Kaisha Forks | Synchronous electronic control system and system control method |
| JP2009505185A (ja) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実行ユニットを有するコンピュータシステムにおいてデータを比較する方法およびデバイス |
| JP2007323190A (ja) * | 2006-05-30 | 2007-12-13 | Hitachi Ltd | データ通信を行う計算制御システム及びその通信方法 |
| JP2011175641A (ja) * | 2010-02-23 | 2011-09-08 | Infineon Technologies Ag | 時間的に分離した冗長プロセッサの実行を使用しての周辺機器への読み書き |
| US20120036304A1 (en) * | 2010-08-04 | 2012-02-09 | International Business Machines Corporation | Injection of i/o messages |
| US20120203939A1 (en) * | 2010-08-04 | 2012-08-09 | International Business Machines Corporation | Injection of i/o messages |
| US8495271B2 (en) * | 2010-08-04 | 2013-07-23 | International Business Machines Corporation | Injection of I/O messages |
| US8521939B2 (en) * | 2010-08-04 | 2013-08-27 | International Business Machines Corporation | Injection of I/O messages |
| US8549202B2 (en) | 2010-08-04 | 2013-10-01 | International Business Machines Corporation | Interrupt source controller with scalable state structures |
| US9336029B2 (en) | 2010-08-04 | 2016-05-10 | International Business Machines Corporation | Determination via an indexed structure of one or more partitionable endpoints affected by an I/O message |
| US9569392B2 (en) | 2010-08-04 | 2017-02-14 | International Business Machines Corporation | Determination of one or more partitionable endpoints affected by an I/O message |
| WO2015083402A1 (ja) * | 2013-12-03 | 2015-06-11 | 三菱電機株式会社 | データ処理装置およびデータ処理プログラム |
| JP2019028750A (ja) * | 2017-07-31 | 2019-02-21 | 日立オートモティブシステムズ株式会社 | データ転送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6243829B1 (en) | Memory controller supporting redundant synchronous memories | |
| US8700835B2 (en) | Computer system and abnormality detection circuit | |
| US7493517B2 (en) | Fault tolerant computer system and a synchronization method for the same | |
| JPH01154241A (ja) | 同期二重コンピュータシステム | |
| US9195553B2 (en) | Redundant system control method | |
| JPH01154240A (ja) | 単一レールインターフェイスにエラーチェック機能を有する二重レールプロセッサ | |
| JP2006302287A (ja) | 冗長ｉ／ｏインターフェース管理 | |
| US6601165B2 (en) | Apparatus and method for implementing fault resilient booting in a multi-processor system by using a flush command to control resetting of the processors and isolating failed processors | |
| US7676622B2 (en) | System and method for improved bus communication | |
| US7971098B2 (en) | Bootstrap device and methods thereof | |
| US6618783B1 (en) | Method and system for managing a PCI bus coupled to another system | |
| JPH01237844A (ja) | データ処理システムの診断方式 | |
| JP2002269029A (ja) | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JP2006178659A (ja) | フォールト・トレラント・コンピュータシステムと、そのための割り込み制御方法 | |
| US7725761B2 (en) | Computer system, fault tolerant system using the same and operation control method and program thereof | |
| US7343436B2 (en) | Synchronous electronic control system and system control method | |
| JPH11191073A (ja) | Ｐｃｉバス処理装置 | |
| JP4554874B2 (ja) | 冗長化バス接続装置と冗長化バス接続デバイスの冗長化方法 | |
| US7343522B2 (en) | Apparatus having a transfer mode abnormality detecting function, storage controlling apparatus, and interface module for the storage controlling apparatus | |
| JP6992295B2 (ja) | 電子装置 | |
| JP2001356881A (ja) | 多重化記憶制御装置 | |
| JPH07182253A (ja) | バスアダプタ及びバス多重化方式 | |
| JP2002063047A (ja) | 二重化系切替装置及びその切替方法 | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041116 |