JPH0822441A - 情報処理装置およびその通信エラー検出方法 - Google Patents
情報処理装置およびその通信エラー検出方法Info
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- JPH0822441A JPH0822441A JP15448394A JP15448394A JPH0822441A JP H0822441 A JPH0822441 A JP H0822441A JP 15448394 A JP15448394 A JP 15448394A JP 15448394 A JP15448394 A JP 15448394A JP H0822441 A JPH0822441 A JP H0822441A
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Abstract
(57)【要約】
【目的】システムの信頼性を向上させるために、プロセ
ッサ間通信の通信動作のエラーを高速に検出できるよう
にした情報処理装置を提供する 【構成】他のプロセッサから発行される通信データを保
持するレジスタ１０と、この通信データが有効か否かを
指すフラグレジスタ２０と、このフラグに応答して受信
レジスタ１０の信号ＣＭＤ１０ｄをデコードするデコー
ダ３０と、あらかじめ定められたプロセッサ番号を保持
するレジスタ４０と、このレジスタ４０で指定される所
定値およびレジスタ１０の信号ＤＳＴ１０ｂの値を比較
して一致信号を検出する比較器５０と、この一致信号が
検出されたときにデコーダ３０の出力信号でセットされ
る割込みフラグレジスタ６０，７０，８０およびエラー
フラグレジスタ９０とを備え、レジスタ６０，７０およ
び８０が設定された状態で再度通信データを受信すると
エラー検出信号を発生する。
ッサ間通信の通信動作のエラーを高速に検出できるよう
にした情報処理装置を提供する 【構成】他のプロセッサから発行される通信データを保
持するレジスタ１０と、この通信データが有効か否かを
指すフラグレジスタ２０と、このフラグに応答して受信
レジスタ１０の信号ＣＭＤ１０ｄをデコードするデコー
ダ３０と、あらかじめ定められたプロセッサ番号を保持
するレジスタ４０と、このレジスタ４０で指定される所
定値およびレジスタ１０の信号ＤＳＴ１０ｂの値を比較
して一致信号を検出する比較器５０と、この一致信号が
検出されたときにデコーダ３０の出力信号でセットされ
る割込みフラグレジスタ６０，７０，８０およびエラー
フラグレジスタ９０とを備え、レジスタ６０，７０およ
び８０が設定された状態で再度通信データを受信すると
エラー検出信号を発生する。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサで構成
される情報処理装置に係わり、特にこれらプロセッサ間
での通信動作に異常が発生したときに、その異常を検出
する情報処理装置およびその通信エラー検出方法に関す
る。
される情報処理装置に係わり、特にこれらプロセッサ間
での通信動作に異常が発生したときに、その異常を検出
する情報処理装置およびその通信エラー検出方法に関す
る。
【０００２】
【従来の技術】従来のこ種の情報処理装置は、例えばそ
の一例が特開平４−１４９７６４号公報に記載されてい
る。同公報記載のマルチプロセッサ通信方式は、その概
略の構成をブロック図で示した図７を参照すると、第１
のプロセッサ７０１、第２のプロセッサ７０２、バス７
０３、共有メモリ７０４を備え、第１のプロセッサ７０
１から第２のプロセッサ７０２へはデータ転送用バッフ
ァ要求メッセージ７０５および転送終了バッファアドレ
ス送信メッセージ７０６が送信され、第２のプロセッサ
から第１のプロセッサへは転送用バッファアドレス送信
メッセージ７０７が送信される。さらに第１のプロセッ
サ７０１および第２のプロセッサ７０２はバス７０３を
介してそれぞれ共有メモリ７０４をアクセスする。この
共有メモリ７０４は第１および第２のプロセッサによっ
て管理される第１および第２のデータバッファ７０８お
よび７０９が形成され、かつこれらのバッファにデータ
を書き込んだり、読み出したりすることができる。第１
のプロセッサ７０１は中央処理装置７１０と他のプロセ
ッサとの間で種々のメッセージを送受する受信部７１１
と共有メモリ７０４内の第１のデータバッファ７０８を
管理するために用いられるバッファ管理テーブル７１２
とを有し、同様に第２のプロセッサ７０２も中央処理装
置７１３と受信部７１４と第２のデータバッファ７０９
を管理するために用いられるバッファ管理テーブル７１
５とを有する。
の一例が特開平４−１４９７６４号公報に記載されてい
る。同公報記載のマルチプロセッサ通信方式は、その概
略の構成をブロック図で示した図７を参照すると、第１
のプロセッサ７０１、第２のプロセッサ７０２、バス７
０３、共有メモリ７０４を備え、第１のプロセッサ７０
１から第２のプロセッサ７０２へはデータ転送用バッフ
ァ要求メッセージ７０５および転送終了バッファアドレ
ス送信メッセージ７０６が送信され、第２のプロセッサ
から第１のプロセッサへは転送用バッファアドレス送信
メッセージ７０７が送信される。さらに第１のプロセッ
サ７０１および第２のプロセッサ７０２はバス７０３を
介してそれぞれ共有メモリ７０４をアクセスする。この
共有メモリ７０４は第１および第２のプロセッサによっ
て管理される第１および第２のデータバッファ７０８お
よび７０９が形成され、かつこれらのバッファにデータ
を書き込んだり、読み出したりすることができる。第１
のプロセッサ７０１は中央処理装置７１０と他のプロセ
ッサとの間で種々のメッセージを送受する受信部７１１
と共有メモリ７０４内の第１のデータバッファ７０８を
管理するために用いられるバッファ管理テーブル７１２
とを有し、同様に第２のプロセッサ７０２も中央処理装
置７１３と受信部７１４と第２のデータバッファ７０９
を管理するために用いられるバッファ管理テーブル７１
５とを有する。
【０００３】上述の構成よりなるこのマルチプロセッサ
通信方式は、データ通信を終了していないにもかかわら
ず、新たなデータ通信が開始された場合は先のデータ通
信にエラーを生じたと判定し、エラーを生じた先のデー
タ通信には共有メモリのアドレスが必要ないものとみな
してこのアドレスを後のデータ通信のために用いるよう
にしている。したがって、データ通信にエラーを生じて
も、共有メモリのアドレスが使用されないままの状態に
はならず、再利用することが不可能な領域を共有メモモ
リ内に形成してしまうことがないとするものであり、ま
た通信処理過程とデータのアドレスをメモリに記録する
ことにより装置間のエラーを検出できるものである。
通信方式は、データ通信を終了していないにもかかわら
ず、新たなデータ通信が開始された場合は先のデータ通
信にエラーを生じたと判定し、エラーを生じた先のデー
タ通信には共有メモリのアドレスが必要ないものとみな
してこのアドレスを後のデータ通信のために用いるよう
にしている。したがって、データ通信にエラーを生じて
も、共有メモリのアドレスが使用されないままの状態に
はならず、再利用することが不可能な領域を共有メモモ
リ内に形成してしまうことがないとするものであり、ま
た通信処理過程とデータのアドレスをメモリに記録する
ことにより装置間のエラーを検出できるものである。
【０００４】
【発明が解決しようとする課題】上述したマルチプロセ
ッサ通信方式は、プロセッサ間の通信において共有メモ
リを効率よく使用し、かつ共有メモリに通信のためのデ
ータを設定し、通信過程とデータのアドレスをメモリに
記録することにより装置間のエラーを検出できるという
点では、従来の方式に比べて長所を有している。しかし
ながら、これらのプロセッサ間の通信動作において、デ
ータの通信を終了していないにもかかわらず、データの
通信手段が新たに開始された場合はエラーが発生したと
判定し、新たなデータ通信のために、データの通信手順
実行用メッセージを送受する毎に通信過程のデータが書
込まれる共有メモリのアドレスを用いる制御手段が、ソ
フトウェア（ＯＳ）またはマイクロプログラム（ＦＷ）
レベルで制御されるものであり、プロセッサのハードウ
ェアが故障した場合、その故障検出タイミングがソフト
ウェア処理の分遅れてしまうという欠点を有している。
そのため、プロセッサ間通信の通信動作異常を早期に検
出してシステムの信頼性をさらに向上させる必要があ
る。
ッサ通信方式は、プロセッサ間の通信において共有メモ
リを効率よく使用し、かつ共有メモリに通信のためのデ
ータを設定し、通信過程とデータのアドレスをメモリに
記録することにより装置間のエラーを検出できるという
点では、従来の方式に比べて長所を有している。しかし
ながら、これらのプロセッサ間の通信動作において、デ
ータの通信を終了していないにもかかわらず、データの
通信手段が新たに開始された場合はエラーが発生したと
判定し、新たなデータ通信のために、データの通信手順
実行用メッセージを送受する毎に通信過程のデータが書
込まれる共有メモリのアドレスを用いる制御手段が、ソ
フトウェア（ＯＳ）またはマイクロプログラム（ＦＷ）
レベルで制御されるものであり、プロセッサのハードウ
ェアが故障した場合、その故障検出タイミングがソフト
ウェア処理の分遅れてしまうという欠点を有している。
そのため、プロセッサ間通信の通信動作異常を早期に検
出してシステムの信頼性をさらに向上させる必要があ
る。
【０００５】本発明の目的は、上述の欠点に鑑みなされ
たものであり、システムの信頼性を向上させるために、
プロセッサ間通信の通信動作のエラーを高速に検出でき
るようにした情報処理装置を提供することにある。
たものであり、システムの信頼性を向上させるために、
プロセッサ間通信の通信動作のエラーを高速に検出でき
るようにした情報処理装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の情報処理装置の
特徴は、複数のプロセッサと、これらプロセッサを結合
するシステムコントロールユニットとを備え、前記複数
のプロセッサ間で通信動作を許可するロックを取得した
ときにのみ前記システムコントロールユニットを介して
他方の前記プロセッサに通信発行が可能な排他制御を行
うマルチプロセッサシステムの情報処理装置において、
前記複数のプロセッサ間の通信動作開始時に、通信元プ
ロセッサが前記ロック要求を発行して通信先プロセッサ
にエラーが発生したか否かを監視するとともに、エラー
が発生した場合または前記通信元プロセッサがその内部
の故障により前記ロックが解除されたと判断して前記通
信先プロセッサに通信を発行した場合のいずれであって
も、前記通信先プロセッサが割込みフラグレジスタのフ
ラグと再割込みの信号とを用いて前記通信先プロセッサ
内部にエラー発生を通知する第１のエラー検出手段、お
よび通信元プロセッサが発行したエラーフラグセット信
号でセットされるエラーフラグレジスタのフラグを用い
て通信先プロセッサが内部にエラー発生を通知する第２
のエラー検出手段を有することにある。
特徴は、複数のプロセッサと、これらプロセッサを結合
するシステムコントロールユニットとを備え、前記複数
のプロセッサ間で通信動作を許可するロックを取得した
ときにのみ前記システムコントロールユニットを介して
他方の前記プロセッサに通信発行が可能な排他制御を行
うマルチプロセッサシステムの情報処理装置において、
前記複数のプロセッサ間の通信動作開始時に、通信元プ
ロセッサが前記ロック要求を発行して通信先プロセッサ
にエラーが発生したか否かを監視するとともに、エラー
が発生した場合または前記通信元プロセッサがその内部
の故障により前記ロックが解除されたと判断して前記通
信先プロセッサに通信を発行した場合のいずれであって
も、前記通信先プロセッサが割込みフラグレジスタのフ
ラグと再割込みの信号とを用いて前記通信先プロセッサ
内部にエラー発生を通知する第１のエラー検出手段、お
よび通信元プロセッサが発行したエラーフラグセット信
号でセットされるエラーフラグレジスタのフラグを用い
て通信先プロセッサが内部にエラー発生を通知する第２
のエラー検出手段を有することにある。
【０００７】また、前記第１のエラー検出手段は、前記
複数のプロセッサが、少なくとも前記通信先プロセッサ
にあらかじめ付された通信先プロセッサ番号と通信コマ
ンドとを含む通信データを一時記憶する受信レジスタ
と、あらかじめ定められたプロセッサ固有番号を一時記
憶するインデックスレジスタと、前記通信先プロセッサ
番号と前記プロセッサ固有番号との信号を比較し同じで
あれば一致信号を出力する比較器と、前記通信データが
有効であることを指す有効指示フラグレジスタと、前記
有効指示フラグレジスタの出力信号に応答して前記通信
コマンドから所定の割込みフラグセット信号を解読する
デコーダと、前記所定の割込みフラグセット信号を前記
比較器から供給される一致信号によりそれぞれ選択する
選択回路と、前記選択回路で選択された前記所定の割込
みフラグセット信号でセットされ自プロセッサの割込み
要因となる割込みフラグレジスタと、この割込みフラグ
レジスタがセットされた状態にあって再びこの割込みフ
ラグレジスタをセットするための通信動作が行なわれる
ときに、前記選択回路で選択された前記所定の割込みフ
ラグセット信号および前記割込みフラグレジスタのフラ
グを用いて前記通信先プロセッサにエラー発生を通知す
る通知手段とを有することができる。
複数のプロセッサが、少なくとも前記通信先プロセッサ
にあらかじめ付された通信先プロセッサ番号と通信コマ
ンドとを含む通信データを一時記憶する受信レジスタ
と、あらかじめ定められたプロセッサ固有番号を一時記
憶するインデックスレジスタと、前記通信先プロセッサ
番号と前記プロセッサ固有番号との信号を比較し同じで
あれば一致信号を出力する比較器と、前記通信データが
有効であることを指す有効指示フラグレジスタと、前記
有効指示フラグレジスタの出力信号に応答して前記通信
コマンドから所定の割込みフラグセット信号を解読する
デコーダと、前記所定の割込みフラグセット信号を前記
比較器から供給される一致信号によりそれぞれ選択する
選択回路と、前記選択回路で選択された前記所定の割込
みフラグセット信号でセットされ自プロセッサの割込み
要因となる割込みフラグレジスタと、この割込みフラグ
レジスタがセットされた状態にあって再びこの割込みフ
ラグレジスタをセットするための通信動作が行なわれる
ときに、前記選択回路で選択された前記所定の割込みフ
ラグセット信号および前記割込みフラグレジスタのフラ
グを用いて前記通信先プロセッサにエラー発生を通知す
る通知手段とを有することができる。
【０００８】さらに、前記第２のエラー検出手段は、前
記複数のプロセッサが、少なくとも前記通信先プロセッ
サにあらかじめ付された通信先プロセッサ番号と通信コ
マンドとを含む通信データを一時記憶する受信レジスタ
と、あらかじめ定められたプロセッサ固有番号を一時記
憶するインデックスレジスタと、前記通信先プロセッサ
番号と前記プロセッサ固有番号との信号を比較し同じで
あれば一致信号を出力する比較器と、前記通信データが
有効であることを指す有効指示フラグレジスタと、前記
有効指示フラグレジスタの出力信号に応答して前記通信
コマンドからエラー検出要因となるエラーフラグセット
信号を解読するデコーダと、前記エラーフラグセット信
号を前記比較器から供給される一致信号により選択する
選択回路と、前記選択回路で選択された前記エラーフラ
グセット信号でセットされることにより前記通信先プロ
セッサにエラー発生を通知するエラーフラグレジスタと
を有することができる。
記複数のプロセッサが、少なくとも前記通信先プロセッ
サにあらかじめ付された通信先プロセッサ番号と通信コ
マンドとを含む通信データを一時記憶する受信レジスタ
と、あらかじめ定められたプロセッサ固有番号を一時記
憶するインデックスレジスタと、前記通信先プロセッサ
番号と前記プロセッサ固有番号との信号を比較し同じで
あれば一致信号を出力する比較器と、前記通信データが
有効であることを指す有効指示フラグレジスタと、前記
有効指示フラグレジスタの出力信号に応答して前記通信
コマンドからエラー検出要因となるエラーフラグセット
信号を解読するデコーダと、前記エラーフラグセット信
号を前記比較器から供給される一致信号により選択する
選択回路と、前記選択回路で選択された前記エラーフラ
グセット信号でセットされることにより前記通信先プロ
セッサにエラー発生を通知するエラーフラグレジスタと
を有することができる。
【０００９】本発明の情報処理装置の通信エラー検出方
法の特徴は、複数のプロセッサと、これらプロセッサを
結合するシステムコントロールユニットとを備え、前記
複数のプロセッサ間で通信動作を許可するロックを取得
したときにのみ前記システムコントロールユニットを介
して他方の前記プロセッサに通信発行が可能な排他制御
を行うマルチプロセッサシステムの情報処理装置の通信
エラー検出方法において、前記複数のプロセッサ間の通
信動作開始時に、通信元プロセッサが前記ロック要求を
発行して通信先プロセッサにエラーが発生したか否かを
監視するとともに、エラーが発生した場合または前記通
信元プロセッサがその内部の故障により前記ロックが解
除されたと判断して前記通信先プロセッサに通信を発行
した場合のいずれであっても、割込み要因となる所定の
割込みフラグセット信号で割込みフラグレジスタがセッ
トされた状態にあるときに再び前記割込みフラグレジス
タをセットするための通信動作が行なわれると、通信先
プロセッサがこの再割込みの信号と前記割込みフラグレ
ジスタのフラグとから得られるエラー検出信号により前
記通信先プロセッサ内にエラー発生を通知し、前記通信
元プロセッサが前記通信先プロセッサに通信を発行した
後、あらかじめ定められた所定時間内に前記通信先プロ
セッサから応答が無ければ、前記通信元プロセッサが再
度同一通信を発行して前記通信先プロセッサに前記エラ
ー検出信号を検出させることにある。
法の特徴は、複数のプロセッサと、これらプロセッサを
結合するシステムコントロールユニットとを備え、前記
複数のプロセッサ間で通信動作を許可するロックを取得
したときにのみ前記システムコントロールユニットを介
して他方の前記プロセッサに通信発行が可能な排他制御
を行うマルチプロセッサシステムの情報処理装置の通信
エラー検出方法において、前記複数のプロセッサ間の通
信動作開始時に、通信元プロセッサが前記ロック要求を
発行して通信先プロセッサにエラーが発生したか否かを
監視するとともに、エラーが発生した場合または前記通
信元プロセッサがその内部の故障により前記ロックが解
除されたと判断して前記通信先プロセッサに通信を発行
した場合のいずれであっても、割込み要因となる所定の
割込みフラグセット信号で割込みフラグレジスタがセッ
トされた状態にあるときに再び前記割込みフラグレジス
タをセットするための通信動作が行なわれると、通信先
プロセッサがこの再割込みの信号と前記割込みフラグレ
ジスタのフラグとから得られるエラー検出信号により前
記通信先プロセッサ内にエラー発生を通知し、前記通信
元プロセッサが前記通信先プロセッサに通信を発行した
後、あらかじめ定められた所定時間内に前記通信先プロ
セッサから応答が無ければ、前記通信元プロセッサが再
度同一通信を発行して前記通信先プロセッサに前記エラ
ー検出信号を検出させることにある。
【００１０】また、本発明の情報処理装置の通信エラー
検出方法の他の特徴は、複数のプロセッサと、これらプ
ロセッサを結合するシステムコントロールユニットとを
備え、前記複数のプロセッサ間で通信動作を許可するロ
ックを取得したときにのみ前記システムコントロールユ
ニットを介して他方の前記プロセッサに通信発行が可能
な排他制御を行うマルチプロセッサシステムの情報処理
装置の通信エラー検出方法において、通信元プロセッサ
から発行されかつエラー検出要因となるエラーフラグセ
ット信号で通信先プロセッサのエラーフラグレジスタが
セットされると、このセットされたフラグから得られる
エラー検出信号により前記通信先プロセッサはその内部
にエラー発生を通知し、前記通信元プロセッサが前記通
信先プロセッサに通信を発行した後、あらかじめ定めら
れた所定時間内に前記通信先プロセッサから応答が無け
れば、前記通信元プロセッサが、前記エラーフラグセッ
ト信号の通信を発行して前記通信先プロセッサに前記エ
ラー検出信号を検出させることにある。
検出方法の他の特徴は、複数のプロセッサと、これらプ
ロセッサを結合するシステムコントロールユニットとを
備え、前記複数のプロセッサ間で通信動作を許可するロ
ックを取得したときにのみ前記システムコントロールユ
ニットを介して他方の前記プロセッサに通信発行が可能
な排他制御を行うマルチプロセッサシステムの情報処理
装置の通信エラー検出方法において、通信元プロセッサ
から発行されかつエラー検出要因となるエラーフラグセ
ット信号で通信先プロセッサのエラーフラグレジスタが
セットされると、このセットされたフラグから得られる
エラー検出信号により前記通信先プロセッサはその内部
にエラー発生を通知し、前記通信元プロセッサが前記通
信先プロセッサに通信を発行した後、あらかじめ定めら
れた所定時間内に前記通信先プロセッサから応答が無け
れば、前記通信元プロセッサが、前記エラーフラグセッ
ト信号の通信を発行して前記通信先プロセッサに前記エ
ラー検出信号を検出させることにある。
【００１１】
【実施例】本発明の情報処理装置およびその通信エラー
検出方法の実施例について図面を参照しながら説明す
る。
検出方法の実施例について図面を参照しながら説明す
る。
【００１２】図１は本発明の一実施例による情報処理装
置の概要を示すブロック図ある。図１を参照すると、こ
の情報処理装置は、プロセッサＣＰＵ１およびＣＰＵ
２、転送装置ＩＯＰ３と、これらの装置を結合するシス
テムコントロールユニットＳＣＵ４とを備え、ＳＣＵ４
から発信する信号は受信パス６を介してＣＰＵ１、ＣＰ
Ｕ２およびＩＯＰ３とにそれぞれ供給され、ＣＰＵ１、
ＣＰＵ２およびＩＯＰ３から発信する信号は送信パス５
を介してＳＣＵ４にそれぞれ供給されるように接続して
構成する。ここでは転送装置ＩＯＰ３もプロセッサ間の
通信という意味では１つのプロセッサとして扱うものと
する。
置の概要を示すブロック図ある。図１を参照すると、こ
の情報処理装置は、プロセッサＣＰＵ１およびＣＰＵ
２、転送装置ＩＯＰ３と、これらの装置を結合するシス
テムコントロールユニットＳＣＵ４とを備え、ＳＣＵ４
から発信する信号は受信パス６を介してＣＰＵ１、ＣＰ
Ｕ２およびＩＯＰ３とにそれぞれ供給され、ＣＰＵ１、
ＣＰＵ２およびＩＯＰ３から発信する信号は送信パス５
を介してＳＣＵ４にそれぞれ供給されるように接続して
構成する。ここでは転送装置ＩＯＰ３もプロセッサ間の
通信という意味では１つのプロセッサとして扱うものと
する。
【００１３】図２は、図１に示した情報処理装置のうち
ＣＰＵ１がＳＣＵ４を介して他のプロセッサＣＰＵ２お
よびＩＯＰ３からの通信データを受信する構成をさらに
詳細に示したものであり、特に本実施例におけるプロセ
ッサ間通信の通信受信回路をブロック図で示したもので
ある。この図においては、説明を容易にするためにＣＰ
Ｕ２およびＩＯＰ３を省略してある。また、ＳＣＵ４お
よび受信パス６は図１と対応している。
ＣＰＵ１がＳＣＵ４を介して他のプロセッサＣＰＵ２お
よびＩＯＰ３からの通信データを受信する構成をさらに
詳細に示したものであり、特に本実施例におけるプロセ
ッサ間通信の通信受信回路をブロック図で示したもので
ある。この図においては、説明を容易にするためにＣＰ
Ｕ２およびＩＯＰ３を省略してある。また、ＳＣＵ４お
よび受信パス６は図１と対応している。
【００１４】図２を参照すると、この通信受信回路は、
他のプロセッサＣＰＵ２およびＩＯＰ３から供給される
通信データＤＡＴ１０ａ、通信先プロセッサ番号ＤＳＴ
１０ｂ、通信元プロセッサ番号ＳＲＣ１０ｃおよび通信
コマンドＣＭＤ１０ｅの各データを保持するレジスタ１
０と、レジスタ１０に供給された通信データが有効か否
かを指す信号の供給を受けて受信レジスタ１０の有効状
態を示すＶ（ｖａｌｉｄ）ビットを出力する有効指示フ
ラグレジスタ２０と、このＶビットに応答して受信レジ
スタ１０の信号ＣＭＤ１０ｄをデコードするデコーダ３
０と、あらかじめ定められた所定値が設定されるＣＰＵ
１のプロセッサ固有番号を一時保持するためのインデッ
クスレジスタ４０と、このレジスタ４０で指定される所
定値およびレジスタ１０の信号ＤＳＴ１０ｂの値を比較
して一致信号を検出する比較器５０と、この一致信号が
検出されたときにデコーダ３０の出力信号をゲートして
出力する論理回路１００、１１０、１２０および１３０
と（ここではこれらのＡＮＤ回路をまとめて選択回路と
称する）、これら選択回路のＡＮＤ回路１００、１１
０、１２０および１３０のそれぞれの出力信号でセット
される割込みフラグレジスタ６０、７０、８０およびエ
ラー検出を指示するエラーフラグレジスタ９０と、これ
らのフラグレジスタのうち割込みフラグレジスタ６０，
７０および８０の出力信号（フラグ）Ｅ６０、Ｅ７０お
よびＥ８０のうちいずれか一方をゲートするＯＲ回路１
４０と、選択回路のＡＮＤ回路１００、１１０および１
２０のうちいずれか一方をゲートするＯＲ回路１５０
と、このＯＲ回路１５０およびＯＲ回路１４０の出力信
号をゲートするＡＮＤ回路１６０と、このＡＮＤ回路１
６０およびエラーフラグレジスタ９０のフラグＥ９０の
いずれか一方をゲートしてエラー検出信号１８０を出力
するＯＲ回路１７０とを備えて構成される。
他のプロセッサＣＰＵ２およびＩＯＰ３から供給される
通信データＤＡＴ１０ａ、通信先プロセッサ番号ＤＳＴ
１０ｂ、通信元プロセッサ番号ＳＲＣ１０ｃおよび通信
コマンドＣＭＤ１０ｅの各データを保持するレジスタ１
０と、レジスタ１０に供給された通信データが有効か否
かを指す信号の供給を受けて受信レジスタ１０の有効状
態を示すＶ（ｖａｌｉｄ）ビットを出力する有効指示フ
ラグレジスタ２０と、このＶビットに応答して受信レジ
スタ１０の信号ＣＭＤ１０ｄをデコードするデコーダ３
０と、あらかじめ定められた所定値が設定されるＣＰＵ
１のプロセッサ固有番号を一時保持するためのインデッ
クスレジスタ４０と、このレジスタ４０で指定される所
定値およびレジスタ１０の信号ＤＳＴ１０ｂの値を比較
して一致信号を検出する比較器５０と、この一致信号が
検出されたときにデコーダ３０の出力信号をゲートして
出力する論理回路１００、１１０、１２０および１３０
と（ここではこれらのＡＮＤ回路をまとめて選択回路と
称する）、これら選択回路のＡＮＤ回路１００、１１
０、１２０および１３０のそれぞれの出力信号でセット
される割込みフラグレジスタ６０、７０、８０およびエ
ラー検出を指示するエラーフラグレジスタ９０と、これ
らのフラグレジスタのうち割込みフラグレジスタ６０，
７０および８０の出力信号（フラグ）Ｅ６０、Ｅ７０お
よびＥ８０のうちいずれか一方をゲートするＯＲ回路１
４０と、選択回路のＡＮＤ回路１００、１１０および１
２０のうちいずれか一方をゲートするＯＲ回路１５０
と、このＯＲ回路１５０およびＯＲ回路１４０の出力信
号をゲートするＡＮＤ回路１６０と、このＡＮＤ回路１
６０およびエラーフラグレジスタ９０のフラグＥ９０の
いずれか一方をゲートしてエラー検出信号１８０を出力
するＯＲ回路１７０とを備えて構成される。
【００１５】なお、ここでプロセッサ番号をＣＰＵ１＝
０１、ＣＰＵ２＝０２、ＩＯＰ３＝０３とすると、イン
デックスレジスタ４０には０１という値（ＰＩＤ）が設
定されることになる。
０１、ＣＰＵ２＝０２、ＩＯＰ３＝０３とすると、イン
デックスレジスタ４０には０１という値（ＰＩＤ）が設
定されることになる。
【００１６】また、フラグレジスタ６０〜９０のセット
条件は次の通りである。すなわち、 割込みフラグレジスタ６０のセット（Ｓ６０）＝Ｖ・
（ＣＭＤ＝６０）・（ＤＳＴ＝ＰＩＤ） 割込みフラグレジスタ７０のセット（Ｓ７０）＝Ｖ・
（ＣＭＤ＝７０）・（ＤＳＴ＝ＰＩＤ） 割込みフラグレジスタ８０のセット（Ｓ８０）＝Ｖ・
（ＣＭＤ＝８０）・（ＤＳＴ＝ＰＩＤ） エラーフラグレジスタ９０のセット（Ｓ９０）＝Ｖ・
（ＣＭＤ＝９０）・（ＤＳＴ＝ＰＩＤ） ここで、Ｖ・（ＣＭＤ＝６０〜９０）はそれぞれデコー
ダ３０の出力信号を表わし、（ＤＳＴ＝ＰＩＤ）は比較
器５０の出力信号を表わす。
条件は次の通りである。すなわち、 割込みフラグレジスタ６０のセット（Ｓ６０）＝Ｖ・
（ＣＭＤ＝６０）・（ＤＳＴ＝ＰＩＤ） 割込みフラグレジスタ７０のセット（Ｓ７０）＝Ｖ・
（ＣＭＤ＝７０）・（ＤＳＴ＝ＰＩＤ） 割込みフラグレジスタ８０のセット（Ｓ８０）＝Ｖ・
（ＣＭＤ＝８０）・（ＤＳＴ＝ＰＩＤ） エラーフラグレジスタ９０のセット（Ｓ９０）＝Ｖ・
（ＣＭＤ＝９０）・（ＤＳＴ＝ＰＩＤ） ここで、Ｖ・（ＣＭＤ＝６０〜９０）はそれぞれデコー
ダ３０の出力信号を表わし、（ＤＳＴ＝ＰＩＤ）は比較
器５０の出力信号を表わす。
【００１７】さらに、本実施例で検出するエラー検出信
号１８０は次式で表わされる。
号１８０は次式で表わされる。
【００１８】ＥＲＲ１８０＝（Ｓ６０＋Ｓ７０＋Ｓ８
０）・（Ｅ６０＋Ｅ７０＋Ｅ８０）＋Ｅ９０ このエラー検出信号ＥＲＲ１８０は割込みフラグレジス
タ６０〜８０のいずれかがセットされている状態で、再
び割込みフラグレジスタ６０〜８０をセットしようとし
たときに異常を検出する。また、エラーフラグレジスタ
９０がセットされたときにも異常を検出する。
０）・（Ｅ６０＋Ｅ７０＋Ｅ８０）＋Ｅ９０ このエラー検出信号ＥＲＲ１８０は割込みフラグレジス
タ６０〜８０のいずれかがセットされている状態で、再
び割込みフラグレジスタ６０〜８０をセットしようとし
たときに異常を検出する。また、エラーフラグレジスタ
９０がセットされたときにも異常を検出する。
【００１９】次に、図１および図２に併せて本実施例の
ＣＰＵ２からＣＰＵ１に対するプロセッサ間通信動作が
正常であるときの通信エラー検出方法説明用フローチャ
ートを示した図３を参照すると、まずＣＰＵ２でプロセ
ッサ間通信動作を開始する（ステップ３０１）。ＣＰＵ
２は通信を発行するために、ＣＰＵ１および２間の排他
制御を実行する。この排他制御のためにロック要求を発
行する（ステップ３０２）。このロックはＳＣＵ４また
はメインメモリ上に存在するもので、かつあるプロセッ
サがこのロック取得中は、他のプロセッサはこのロック
を取得することができないものである。ステップ３０３
でこのロックを取得できたかどうかを判定する。その場
合ロックが取得できたことをロック成功という。
ＣＰＵ２からＣＰＵ１に対するプロセッサ間通信動作が
正常であるときの通信エラー検出方法説明用フローチャ
ートを示した図３を参照すると、まずＣＰＵ２でプロセ
ッサ間通信動作を開始する（ステップ３０１）。ＣＰＵ
２は通信を発行するために、ＣＰＵ１および２間の排他
制御を実行する。この排他制御のためにロック要求を発
行する（ステップ３０２）。このロックはＳＣＵ４また
はメインメモリ上に存在するもので、かつあるプロセッ
サがこのロック取得中は、他のプロセッサはこのロック
を取得することができないものである。ステップ３０３
でこのロックを取得できたかどうかを判定する。その場
合ロックが取得できたことをロック成功という。
【００２０】ロックが成功（Ｙ）のときは、ＣＰＵ２は
送信パス５、ＳＣＵ４および受信パス６を介し、ＣＰＵ
１に対して通信コマンドＣＭＤ＝６０の通信を発行する
（ステップ３０４）。ロックが不成功（Ｎ）のときは、
再びロック要求（ステップ３０２）から処理を繰り返
す。
送信パス５、ＳＣＵ４および受信パス６を介し、ＣＰＵ
１に対して通信コマンドＣＭＤ＝６０の通信を発行する
（ステップ３０４）。ロックが不成功（Ｎ）のときは、
再びロック要求（ステップ３０２）から処理を繰り返
す。
【００２１】ＣＰＵ２は、通信発行後、ＣＰＵ１からの
応答を待ち合せる（ステップ３０５）。ＣＰＵ１から送
信パス５、ＳＣＵ４および受信パス６を介して応答が返
ると、ＣＰＵ２はロックを解除し（ステップ３０６）、
プロセッサ間通信の処理を終える（ステップ３０７）。
応答を待ち合せる（ステップ３０５）。ＣＰＵ１から送
信パス５、ＳＣＵ４および受信パス６を介して応答が返
ると、ＣＰＵ２はロックを解除し（ステップ３０６）、
プロセッサ間通信の処理を終える（ステップ３０７）。
【００２２】一方、ＣＰＵ１では、ＣＰＵ２からの通信
により通信コマンドＣＭＤ＝６０が受信レジスタ１０に
設定され、その出力信号が有効であることをＳＣＵ４か
ら通知されたフラグ２０のＶビットに応答して、デコー
ダ３０が通信コマンドＣＭＤ＝６０をデコードする。
により通信コマンドＣＭＤ＝６０が受信レジスタ１０に
設定され、その出力信号が有効であることをＳＣＵ４か
ら通知されたフラグ２０のＶビットに応答して、デコー
ダ３０が通信コマンドＣＭＤ＝６０をデコードする。
【００２３】ＣＰＵ２からの通信により設定されたＣＰ
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較され、その一致出
力によりデコーダ出力のＣＭＤ＝６０がフラグレジスタ
６０に設定される。このフラグレジスタ６０の設定によ
りＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理
が起動される（ステップ３０８）。
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較され、その一致出
力によりデコーダ出力のＣＭＤ＝６０がフラグレジスタ
６０に設定される。このフラグレジスタ６０の設定によ
りＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理
が起動される（ステップ３０８）。
【００２４】ＣＰＵ１はＣＰＵ２から指示された通信処
理６０を実行する（ステップ３０９）。ＣＰＵ１は通信
処理６０を終了すると、フラグレジスタ６０をリセット
（ステップ３１０）後、ＣＰＵ２へ通信処理の終了を応
答して（ステップ３１１）、処理を終了する（ステップ
３１２）。
理６０を実行する（ステップ３０９）。ＣＰＵ１は通信
処理６０を終了すると、フラグレジスタ６０をリセット
（ステップ３１０）後、ＣＰＵ２へ通信処理の終了を応
答して（ステップ３１１）、処理を終了する（ステップ
３１２）。
【００２５】次に、転送装置ＩＯＰ３がＣＰＵ１に対し
て通信動作を行なっているときに、平行してＣＰＵ２も
ＣＰＵ１に対して通信動作をする場合に、ＣＰＵ２の要
求する排他制御の故障が原因となって、ロック成功の判
定が誤動作したときの通信エラー検出方法説明用フロー
チャートを示した図４を参照すると、この処理において
は、ＩＯＰ３の動作（ステップ４０１〜４０７）とＣＰ
Ｕ１の動作（ステップ４０８〜４１２は、ＩＯＰ３が通
信でセットするＣＰＵ１のフラグレジスタがフラグレジ
スタ７０であること以外は図３で示したＣＰＵ２の動作
（ステップ３０１〜３０７）とＣＰＵ１の動作（ステッ
プ３０８〜３０１２）と全く同様である。
て通信動作を行なっているときに、平行してＣＰＵ２も
ＣＰＵ１に対して通信動作をする場合に、ＣＰＵ２の要
求する排他制御の故障が原因となって、ロック成功の判
定が誤動作したときの通信エラー検出方法説明用フロー
チャートを示した図４を参照すると、この処理において
は、ＩＯＰ３の動作（ステップ４０１〜４０７）とＣＰ
Ｕ１の動作（ステップ４０８〜４１２は、ＩＯＰ３が通
信でセットするＣＰＵ１のフラグレジスタがフラグレジ
スタ７０であること以外は図３で示したＣＰＵ２の動作
（ステップ３０１〜３０７）とＣＰＵ１の動作（ステッ
プ３０８〜３０１２）と全く同様である。
【００２６】すなわち、図４において、まずＩＯＰ３で
プロセッサ間通信動作を開始する（ステップ４０１）。
ＩＯＰ３は通信を発行するために、ＣＰＵ１およびＩＯ
Ｐ３間の排他制御を実行する。この排他制御のためにロ
ック要求を発行する（ステップ４０２）。ステップ４０
３でこのロックを取得できたかどうかを判定する。ロッ
ク成功のときは、ＩＯＰ３は送信パス５、ＳＣＵ４およ
び受信パス６を介し、ＣＰＵ１に対して通信コマンドＣ
ＭＤ＝７０の通信を発行する（ステップ４０４）。ロッ
クが不成功のときは、再びロック要求（ステップ４０
２）から処理を繰り返す。
プロセッサ間通信動作を開始する（ステップ４０１）。
ＩＯＰ３は通信を発行するために、ＣＰＵ１およびＩＯ
Ｐ３間の排他制御を実行する。この排他制御のためにロ
ック要求を発行する（ステップ４０２）。ステップ４０
３でこのロックを取得できたかどうかを判定する。ロッ
ク成功のときは、ＩＯＰ３は送信パス５、ＳＣＵ４およ
び受信パス６を介し、ＣＰＵ１に対して通信コマンドＣ
ＭＤ＝７０の通信を発行する（ステップ４０４）。ロッ
クが不成功のときは、再びロック要求（ステップ４０
２）から処理を繰り返す。
【００２７】ＩＯＰ３は、通信発行後、ＣＰＵ１からの
応答を待ち合せる（ステップ４０５）。ＣＰＵ１から送
信パス５、ＳＣＵ４および受信パス６を介して応答が返
ると、ＩＯＰ３はロックを解除し（ステップ４０６）、
プロセッサ間通信の処理を終える（ステップ４０７）。
応答を待ち合せる（ステップ４０５）。ＣＰＵ１から送
信パス５、ＳＣＵ４および受信パス６を介して応答が返
ると、ＩＯＰ３はロックを解除し（ステップ４０６）、
プロセッサ間通信の処理を終える（ステップ４０７）。
【００２８】一方、ＣＰＵ１では、ＩＯＰ３からの通信
により通信コマンドＣＭＤ＝７０が受信レジスタ１０に
設定され、その出力信号が有効であることをＳＣＵ４か
ら通知されたフラグレジスタ２０のＶビットに応答し
て、デコーダ３０が通信コマンドＣＭＤ＝７０をデコー
ドする。
により通信コマンドＣＭＤ＝７０が受信レジスタ１０に
設定され、その出力信号が有効であることをＳＣＵ４か
ら通知されたフラグレジスタ２０のＶビットに応答し
て、デコーダ３０が通信コマンドＣＭＤ＝７０をデコー
ドする。
【００２９】ＩＯＰ３からの通信により設定されたＣＰ
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号０１とが比較器５０で比較され、その一
致出力と通信コマンドＣＭＤ＝７０のデコード出力とに
より選択回路のＡＮＤ回路１１０が能動状態となってデ
コード出力のＣＭＤ＝７０がフラグレジスタ７０に設定
される。このフラグレジスタ７０のフラグＥ７０により
ＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理が
起動される（ステップ４０８）。
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号０１とが比較器５０で比較され、その一
致出力と通信コマンドＣＭＤ＝７０のデコード出力とに
より選択回路のＡＮＤ回路１１０が能動状態となってデ
コード出力のＣＭＤ＝７０がフラグレジスタ７０に設定
される。このフラグレジスタ７０のフラグＥ７０により
ＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理が
起動される（ステップ４０８）。
【００３０】ＣＰＵ１はＩＯＰ３から指示された通信処
理７０を実行する（ステップ４０９）。ＣＰＵ１は通信
処理７０を終了すると、フラグレジスタ７０をリセット
（ステップ４１０）後、ＩＯＰ３へ通信処理の終了を応
答して（ステップ４１１）、処理を終了する（ステップ
４１２）。
理７０を実行する（ステップ４０９）。ＣＰＵ１は通信
処理７０を終了すると、フラグレジスタ７０をリセット
（ステップ４１０）後、ＩＯＰ３へ通信処理の終了を応
答して（ステップ４１１）、処理を終了する（ステップ
４１２）。
【００３１】一方、ＣＰＵ２もプロセッサ間通信を開始
する（ステップ４１３）。ＣＰＵ２がロック要求を行な
い（ステップ４１４）ロックの成功を判定する（ステッ
プ４１５）。このときＩＯＰ３がすでにロックを取得中
であるから、ロック成功の判定（ステップ４１５）は不
成功となり、ＣＰＵ２はロック要求（ステップ４１４）
を繰り返さなけえばならない。
する（ステップ４１３）。ＣＰＵ２がロック要求を行な
い（ステップ４１４）ロックの成功を判定する（ステッ
プ４１５）。このときＩＯＰ３がすでにロックを取得中
であるから、ロック成功の判定（ステップ４１５）は不
成功となり、ＣＰＵ２はロック要求（ステップ４１４）
を繰り返さなけえばならない。
【００３２】しかし、ここで、ＣＰＵ２のロック成功の
判定が、何等かの故障により不成功となるべきところが
成功となってしまったとする。故障の原因は、ＳＣＵ４
またはメモリのロック制御部（不図示）か、ＣＰＵのロ
ック判定部（不図示）のいずれかである。
判定が、何等かの故障により不成功となるべきところが
成功となってしまったとする。故障の原因は、ＳＣＵ４
またはメモリのロック制御部（不図示）か、ＣＰＵのロ
ック判定部（不図示）のいずれかである。
【００３３】ＣＰＵ２はロック成功と判断し、ＣＰＵ１
に対してＣＭＤ＝６０の通信を発行してしまうことにな
る（ステップ４１６）。このとき、ＣＰＵ１ではフラグ
レジスタ７０がすでにセットされている状態にあるか
ら、ＣＰＵ１はＣＰＵ２からの通信により通信コマンド
ＣＭＤ＝６０が受信レジスタ１０に設定され、その出力
信号が有効であることをＳＣＵ４から通知されたフラグ
レジスタ２０のＶビットに応答して、デコーダ３０が通
信コマンドＣＭＤ＝６０をデコードする。
に対してＣＭＤ＝６０の通信を発行してしまうことにな
る（ステップ４１６）。このとき、ＣＰＵ１ではフラグ
レジスタ７０がすでにセットされている状態にあるか
ら、ＣＰＵ１はＣＰＵ２からの通信により通信コマンド
ＣＭＤ＝６０が受信レジスタ１０に設定され、その出力
信号が有効であることをＳＣＵ４から通知されたフラグ
レジスタ２０のＶビットに応答して、デコーダ３０が通
信コマンドＣＭＤ＝６０をデコードする。
【００３４】ＣＰＵ２からの通信により設定されたＣＰ
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号０１とが比較器５０で比較され、その一
致出力と通信コマンドＣＭＤ＝６０のデコード出力とに
よりＡＮＤ回路路１００が能動状態となってデコード出
力のＣＭＤ＝６０がフラグレジスタ６０に設定される。
このフラグレジスタ６０の設定によりＣＰＵ１に割込み
が発生するが、ＡＮＤ回路１００が能動状態となってい
るのに対し、他のＡＮＤ回路１１０、１２０および１３
０は非能動状態にあるからＯＲ回路１５０は能動状態と
なる。しかしすでにフラグレジスタ７０が設定されたフ
ラグＥ７０によりＯＲ回路１４０は能動状態で待機して
いるからＡＮＤ回路１６０との論理結果はアクティブと
なりＯＲ回路１７０の出力もアクティブとなってエラー
検出信号１８０を発生する。ＣＰＵ２はこのエラー検出
信号１８０を発生した後もステップ４１７を繰り返して
ＣＰＵ１からの応答を待合せる（ステップ４１７）。Ｃ
ＰＵ１から送信パス５、ＳＣＵ４および受信パス６を介
して応答が返ると、ＩＯＰ３はロックを解除し（ステッ
プ４０６）、プロセッサ間通信の処理を終える（ステッ
プ４０７）。
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号０１とが比較器５０で比較され、その一
致出力と通信コマンドＣＭＤ＝６０のデコード出力とに
よりＡＮＤ回路路１００が能動状態となってデコード出
力のＣＭＤ＝６０がフラグレジスタ６０に設定される。
このフラグレジスタ６０の設定によりＣＰＵ１に割込み
が発生するが、ＡＮＤ回路１００が能動状態となってい
るのに対し、他のＡＮＤ回路１１０、１２０および１３
０は非能動状態にあるからＯＲ回路１５０は能動状態と
なる。しかしすでにフラグレジスタ７０が設定されたフ
ラグＥ７０によりＯＲ回路１４０は能動状態で待機して
いるからＡＮＤ回路１６０との論理結果はアクティブと
なりＯＲ回路１７０の出力もアクティブとなってエラー
検出信号１８０を発生する。ＣＰＵ２はこのエラー検出
信号１８０を発生した後もステップ４１７を繰り返して
ＣＰＵ１からの応答を待合せる（ステップ４１７）。Ｃ
ＰＵ１から送信パス５、ＳＣＵ４および受信パス６を介
して応答が返ると、ＩＯＰ３はロックを解除し（ステッ
プ４０６）、プロセッサ間通信の処理を終える（ステッ
プ４０７）。
【００３５】次に、ＣＰＵ２がＣＰＵ１に対してプロセ
ッサ間通信動作を行なったときに、ＣＰＵ１が故障でス
トールしＣＰＵ２への応答が不能となったときの通信エ
ラー検出方法説明用フローチャートを示した図５を参照
すると、この処理においては、まずＣＰＵ２でプロセッ
サ間通信動作を開始する（ステップ５０１）。ＣＰＵ２
は通信を発行するために、ＣＰＵ１およびＣＰＵ２間の
排他制御を実行するがこの排他制御のためにロック要求
を発行する（ステップ５０２）。ステップ５０３でこの
クロックを取得できたかどうかを判定する。
ッサ間通信動作を行なったときに、ＣＰＵ１が故障でス
トールしＣＰＵ２への応答が不能となったときの通信エ
ラー検出方法説明用フローチャートを示した図５を参照
すると、この処理においては、まずＣＰＵ２でプロセッ
サ間通信動作を開始する（ステップ５０１）。ＣＰＵ２
は通信を発行するために、ＣＰＵ１およびＣＰＵ２間の
排他制御を実行するがこの排他制御のためにロック要求
を発行する（ステップ５０２）。ステップ５０３でこの
クロックを取得できたかどうかを判定する。
【００３６】ロック成功のときは、ＣＰＵ２は送信パス
５、ＳＣＵ４および受信パス６を介し、ＣＰＵ１に対し
て通信コマンドＣＭＤ＝８０の通信を発行する（ステッ
プ５０４）。ロックが不成功のときは、再びロック要求
（ステップ５０２）から処理を繰り返す。
５、ＳＣＵ４および受信パス６を介し、ＣＰＵ１に対し
て通信コマンドＣＭＤ＝８０の通信を発行する（ステッ
プ５０４）。ロックが不成功のときは、再びロック要求
（ステップ５０２）から処理を繰り返す。
【００３７】ＣＰＵ２から通信コマンドＣＭＤ＝８０を
受信したＣＰＵ１では、通信コマンドＣＭＤ＝８０が受
信レジスタ１０に設定され、その出力信号が有効である
ことをＳＣＵ４から通知されたフラグレジスタ２０のＶ
ビットに応答して、デコーダ３０が通信コマンドＣＭＤ
＝８０をデコードする。
受信したＣＰＵ１では、通信コマンドＣＭＤ＝８０が受
信レジスタ１０に設定され、その出力信号が有効である
ことをＳＣＵ４から通知されたフラグレジスタ２０のＶ
ビットに応答して、デコーダ３０が通信コマンドＣＭＤ
＝８０をデコードする。
【００３８】ＣＰＵ２からの通信により設定されたＣＰ
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較器５０で比較さ
れ、その一致出力と通信コマンドＣＭＤ＝８０のデコー
ド出力とによりＡＮＤ回路１２０が能動状態となってデ
コード出力のＣＭＤ＝８０がフラグレジスタ８０に設定
される。このフラグレジスタ８０のフラグＥ８０により
ＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理が
起動される（ステップ５１０）。ＣＰＵ１は通信処理８
０を開始するが、故障により動作不在となってストール
してしまいＣＰＵ２に対して応答が不能となる（ステッ
プ５１１）。
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較器５０で比較さ
れ、その一致出力と通信コマンドＣＭＤ＝８０のデコー
ド出力とによりＡＮＤ回路１２０が能動状態となってデ
コード出力のＣＭＤ＝８０がフラグレジスタ８０に設定
される。このフラグレジスタ８０のフラグＥ８０により
ＣＰＵ１に割込みが発生し、ＣＰＵ１の通信受信処理が
起動される（ステップ５１０）。ＣＰＵ１は通信処理８
０を開始するが、故障により動作不在となってストール
してしまいＣＰＵ２に対して応答が不能となる（ステッ
プ５１１）。
【００３９】一方、ＣＰＵ２ではＣＰＵ１からの応答を
待ちながら、一定時間を経過したかどうかの時間監視を
行なっている（ステップ５０５および５０６）。その結
果、一定時間を経過してもＣＰＵ１からの応答が得られ
ないときは、ＣＰＵ２はタイムアウトと判定し、ＣＰＵ
１に対して再び通信コマンドＣＭＤ＝８０の通信を発行
する（ステップ５０７）。
待ちながら、一定時間を経過したかどうかの時間監視を
行なっている（ステップ５０５および５０６）。その結
果、一定時間を経過してもＣＰＵ１からの応答が得られ
ないときは、ＣＰＵ２はタイムアウトと判定し、ＣＰＵ
１に対して再び通信コマンドＣＭＤ＝８０の通信を発行
する（ステップ５０７）。
【００４０】このとき、ＣＰＵ１のフラグレジスタ８０
はステップ５０４においてすでに設定されている。ＣＰ
Ｕ１はＣＰＵ２からの通信により通信コマンドＣＭＤ＝
８０が受信レジスタ１０に再設定され、その出力信号が
有効であることをＳＣＵ４から通知されたフラグレジス
タ２０のＶビットに応答して、デコーダ３０が通信コマ
ンドＣＭＤ＝８０を再デコードする。
はステップ５０４においてすでに設定されている。ＣＰ
Ｕ１はＣＰＵ２からの通信により通信コマンドＣＭＤ＝
８０が受信レジスタ１０に再設定され、その出力信号が
有効であることをＳＣＵ４から通知されたフラグレジス
タ２０のＶビットに応答して、デコーダ３０が通信コマ
ンドＣＭＤ＝８０を再デコードする。
【００４１】この再デコードよりにより再びデコード出
力のＣＭＤ＝８０がフラグレジスタ８０に設定される。
このフラグレジスタ８０の設定によりＣＰＵ１に割込み
が発生するが、ＡＮＤ回路１２０が能動状態となってい
るのに対し、他のＡＮＤ回路１００、１１０および１３
０は非能動状態にあるからＯＲ回路１５０は能動状態と
なる。しかしすでにフラグレジスタ８０が設定されたＥ
８０によりＯＲ回路１４０は能動状態で待機しているか
らＡＮＤ回路１６０との論理結果はアクティブとなりＯ
Ｒ回路１７０の出力もアクティブとなる。すなわち２度
目のセットによりエラー検出信号１８０を発生する。
力のＣＭＤ＝８０がフラグレジスタ８０に設定される。
このフラグレジスタ８０の設定によりＣＰＵ１に割込み
が発生するが、ＡＮＤ回路１２０が能動状態となってい
るのに対し、他のＡＮＤ回路１００、１１０および１３
０は非能動状態にあるからＯＲ回路１５０は能動状態と
なる。しかしすでにフラグレジスタ８０が設定されたＥ
８０によりＯＲ回路１４０は能動状態で待機しているか
らＡＮＤ回路１６０との論理結果はアクティブとなりＯ
Ｒ回路１７０の出力もアクティブとなる。すなわち２度
目のセットによりエラー検出信号１８０を発生する。
【００４２】エラー検出信号を発生した後、ＣＰＵ２は
ロックを解除し（ステップ５０８）、プロセッサ間通信
の処理を終える（ステップ５０９）。
ロックを解除し（ステップ５０８）、プロセッサ間通信
の処理を終える（ステップ５０９）。
【００４３】次に、ＣＰＵ２がＣＰＵ１に対してプロセ
ッサ間通信動作を行なったときに、ＣＰＵ１が故障でス
トールしＣＰＵ２への応答が不能となってエラーフラグ
９０を発生する場合の通信エラー検出方法説明用フロー
チャートを示した図６を参照すると、まずＣＰＵ２でプ
ロセッサ間通信動作を開始する（ステップ６０１）。Ｃ
ＰＵ２は通信を発行するために、ＣＰＵ１およびＣＰＵ
２間の排他制御のためにロック要求を発行する（ステッ
プ６０２）。ステップ６０３でこのクロックを取得でき
たかどうかを判定する。
ッサ間通信動作を行なったときに、ＣＰＵ１が故障でス
トールしＣＰＵ２への応答が不能となってエラーフラグ
９０を発生する場合の通信エラー検出方法説明用フロー
チャートを示した図６を参照すると、まずＣＰＵ２でプ
ロセッサ間通信動作を開始する（ステップ６０１）。Ｃ
ＰＵ２は通信を発行するために、ＣＰＵ１およびＣＰＵ
２間の排他制御のためにロック要求を発行する（ステッ
プ６０２）。ステップ６０３でこのクロックを取得でき
たかどうかを判定する。
【００４４】ロック成功のときは、ＣＰＵ２は送信パス
５、ＳＣＵ４および受信パス６を介し、ＣＰＵ１に対し
て通信コマンドＣＭＤ＝８０の通信を発行する（ステッ
プ６０４）。ロックが不成功のときは、再びロック要求
（ステップ６０２）から処理を繰り返す。
５、ＳＣＵ４および受信パス６を介し、ＣＰＵ１に対し
て通信コマンドＣＭＤ＝８０の通信を発行する（ステッ
プ６０４）。ロックが不成功のときは、再びロック要求
（ステップ６０２）から処理を繰り返す。
【００４５】ＣＰＵ２から通信コマンドＣＭＤ＝８０を
受信したＣＰＵ１では、通信コマンドＣＭＤ＝８０が受
信レジスタ１０に設定され、その出力信号が有効である
ことをＳＣＵ４から通知されたフラグレジスタ２０のＶ
ビットに応答して、デコーダ３０が通信コマンドＣＭＤ
＝８０をデコードする。
受信したＣＰＵ１では、通信コマンドＣＭＤ＝８０が受
信レジスタ１０に設定され、その出力信号が有効である
ことをＳＣＵ４から通知されたフラグレジスタ２０のＶ
ビットに応答して、デコーダ３０が通信コマンドＣＭＤ
＝８０をデコードする。
【００４６】ＣＰＵ２からの通信により設定されたＣＰ
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較器５０で比較さ
れ、その一致出力と通信コマンドＣＭＤ＝８０のデコー
ド出力とにより選択回路のＡＮＤ回路１２０が能動状態
となってデコード出力のＣＭＤ＝８０がフラグレジスタ
８０に設定される。このフラグレジスタ８０のフラグＥ
８０によりＣＰＵ１に割込みが発生し、ＣＰＵ１の通信
受信処理が起動される（ステップ６１０）。ＣＰＵ１は
通信処理８０を開始するが、故障により動作不在となっ
てストールしてしまいＣＰＵ２に対して応答が不能とな
る（ステップ６１１）。
Ｕ１のレジスタ１０内の通信先プロセッサ番号ＤＳＴ１
０ｂ＝０１とレジスタ４０にあらかじめ設定されたプロ
セッサ固有番号ＰＩＤ＝０１とが比較器５０で比較さ
れ、その一致出力と通信コマンドＣＭＤ＝８０のデコー
ド出力とにより選択回路のＡＮＤ回路１２０が能動状態
となってデコード出力のＣＭＤ＝８０がフラグレジスタ
８０に設定される。このフラグレジスタ８０のフラグＥ
８０によりＣＰＵ１に割込みが発生し、ＣＰＵ１の通信
受信処理が起動される（ステップ６１０）。ＣＰＵ１は
通信処理８０を開始するが、故障により動作不在となっ
てストールしてしまいＣＰＵ２に対して応答が不能とな
る（ステップ６１１）。
【００４７】一方、ＣＰＵ２ではＣＰＵ１からの応答を
待ち合せ、一定時間を経過したかどうかの時間監視を行
なっている（ステップ６０５および６０６）。その結
果、ＣＰＵ１から送信パス５、ＳＣＵ４および受信パス
６を介して応答が返ると、ＣＰＵ２はロックを解除し
（ステップ６０８）、プロセッサ間通信の処理を終える
（ステップ６０９）。
待ち合せ、一定時間を経過したかどうかの時間監視を行
なっている（ステップ６０５および６０６）。その結
果、ＣＰＵ１から送信パス５、ＳＣＵ４および受信パス
６を介して応答が返ると、ＣＰＵ２はロックを解除し
（ステップ６０８）、プロセッサ間通信の処理を終える
（ステップ６０９）。
【００４８】一定時間を経過してもＣＰＵ１からの応答
が得られないときは、ＣＰＵ２はタイムアウトと判定
し、ＣＰＵ１に対して通信コマンドＣＭＤ＝９０の通信
を発行する（ステップ６０７）。
が得られないときは、ＣＰＵ２はタイムアウトと判定
し、ＣＰＵ１に対して通信コマンドＣＭＤ＝９０の通信
を発行する（ステップ６０７）。
【００４９】このとき、ＣＰＵ１のフラグレジスタ８０
はステップ６１０においてすでに設定されている。ＣＰ
Ｕ１はＣＰＵ２からの通信により通信コマンドＣＭＤ＝
９０が受信レジスタ１０に設定され、その出力信号が有
効であることをＳＣＵ４から通知されたフラグレジスタ
２０のＶビットに応答して、デコーダ３０が通信コマン
ドＣＭＤ＝９０をデコードする。
はステップ６１０においてすでに設定されている。ＣＰ
Ｕ１はＣＰＵ２からの通信により通信コマンドＣＭＤ＝
９０が受信レジスタ１０に設定され、その出力信号が有
効であることをＳＣＵ４から通知されたフラグレジスタ
２０のＶビットに応答して、デコーダ３０が通信コマン
ドＣＭＤ＝９０をデコードする。
【００５０】このデコードによりデコード出力のＣＭＤ
＝９０がエラーフラグレジスタ９０に設定される。この
エラーフラグレジスタ９０のフラグＥ９０によってＯＲ
回路１７０がアクティブとなり、エラー検出信号１８０
が発生する。その後ＣＰＵ２はロックを解除し（ステッ
プ６０８）、プロセッサ間通信の処理を終える（ステッ
プ６０９）。
＝９０がエラーフラグレジスタ９０に設定される。この
エラーフラグレジスタ９０のフラグＥ９０によってＯＲ
回路１７０がアクティブとなり、エラー検出信号１８０
が発生する。その後ＣＰＵ２はロックを解除し（ステッ
プ６０８）、プロセッサ間通信の処理を終える（ステッ
プ６０９）。
【００５１】上述したように、ＣＰＵ内にエラー検出の
ための通信受信回路を備えるので、転送装置ＩＯＰ３が
ＣＰＵ１に対して通信動作を行ない、かつＩＯＰ３のロ
ックが解除される前にＣＰＵ２もＣＰＵ１に対して通信
動作をする場合に、ＣＰＵ２の要求する排他制御の故障
が原因となってロック不成功であるべきにもかかわらず
成功と判定される誤動作が生じたとき、およびＣＰＵ２
がＣＰＵ１に対してプロセッサ間通信動作を行なった場
合に、ＣＰＵ１が故障でストールしＣＰＵ２への応答が
不能となったときに所定時間経過後同一コマンドを再送
信したときに、それぞれＣＰＵ１はエラー検出信号を発
生する。また、ＣＰＵ２がＣＰＵ１に対してプロセッサ
間通信動作を行なった場合に、ＣＰＵ１が故障でストー
ルしＣＰＵ２への応答が不能となったときにエラーフラ
グレジスタ９０を設定してフラグレジスタ６０、７０お
よび８０に係わらずＣＰＵ１に対して直接エラー検出信
号を発生させることができる。
ための通信受信回路を備えるので、転送装置ＩＯＰ３が
ＣＰＵ１に対して通信動作を行ない、かつＩＯＰ３のロ
ックが解除される前にＣＰＵ２もＣＰＵ１に対して通信
動作をする場合に、ＣＰＵ２の要求する排他制御の故障
が原因となってロック不成功であるべきにもかかわらず
成功と判定される誤動作が生じたとき、およびＣＰＵ２
がＣＰＵ１に対してプロセッサ間通信動作を行なった場
合に、ＣＰＵ１が故障でストールしＣＰＵ２への応答が
不能となったときに所定時間経過後同一コマンドを再送
信したときに、それぞれＣＰＵ１はエラー検出信号を発
生する。また、ＣＰＵ２がＣＰＵ１に対してプロセッサ
間通信動作を行なった場合に、ＣＰＵ１が故障でストー
ルしＣＰＵ２への応答が不能となったときにエラーフラ
グレジスタ９０を設定してフラグレジスタ６０、７０お
よび８０に係わらずＣＰＵ１に対して直接エラー検出信
号を発生させることができる。
【００５２】
【発明の効果】以上説明したように本発明のマルチプロ
セッサシステムは、一方のプロセッサが、他方のプロセ
ッサから受信する通信コマンドをデコードしてセットす
る複数の割込み要因のフラグレジスタおよびエラーフラ
グレジスタを含むエラー検出のための通信受信回路をそ
れぞれの内部に備え、一方のプロセッサに対して他の複
数のプロセッサが通信動作を行なう場合であって、割込
み要因のフラグレジスタのうち一方のフラグレジスタが
先行のプロセッサの通信動作によりセットされている状
態において、後続のプロセッサが排他制御のためのロッ
ク要求をしたとき排他制御の故障が原因となって再度こ
のフラグレジスタがセットされるとエラー検出信号を発
生する手段と、一方のプロセッサに通信動作を発行し、
その応答が所定の時間経過しても得られないときに再度
発行する通信コマンドによりエラーフラグレジスタを直
接セットしてエラー検出信号を発生させる手段とをハー
ドウェアで有するので、プロセッサ間通信制御部のエラ
ーを高速に検出できる効果がある。
セッサシステムは、一方のプロセッサが、他方のプロセ
ッサから受信する通信コマンドをデコードしてセットす
る複数の割込み要因のフラグレジスタおよびエラーフラ
グレジスタを含むエラー検出のための通信受信回路をそ
れぞれの内部に備え、一方のプロセッサに対して他の複
数のプロセッサが通信動作を行なう場合であって、割込
み要因のフラグレジスタのうち一方のフラグレジスタが
先行のプロセッサの通信動作によりセットされている状
態において、後続のプロセッサが排他制御のためのロッ
ク要求をしたとき排他制御の故障が原因となって再度こ
のフラグレジスタがセットされるとエラー検出信号を発
生する手段と、一方のプロセッサに通信動作を発行し、
その応答が所定の時間経過しても得られないときに再度
発行する通信コマンドによりエラーフラグレジスタを直
接セットしてエラー検出信号を発生させる手段とをハー
ドウェアで有するので、プロセッサ間通信制御部のエラ
ーを高速に検出できる効果がある。
【図１】本実施例の情報処理装置が適用されるシステム
全体の概要を示すブロック図である。
全体の概要を示すブロック図である。
【図２】本実施例の情報処理装置における通信制御部の
ブロック図である。
ブロック図である。
【図３】本実施例の通信エラー検出方法を説明するため
の第１のフローチャートである。
の第１のフローチャートである。
【図４】本実施例の通信エラー検出方法を説明するため
の第２のフローチャートである。
の第２のフローチャートである。
【図５】本実施例の通信エラー検出方法を説明するため
の第３のフローチャートである。
の第３のフローチャートである。
【図６】本実施例の通信エラー検出方法を説明するため
の第４のフローチャートである。
の第４のフローチャートである。
【図７】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
１，２ プロセッサ（ＣＰＵ） ３ 転送装置（ＩＯＰ） ４ システムコントロールユニット（ＳＣＵ） ５ 送信パス ６ 受信パス １０ 受信レジスタ ２０ 通信データの有効を示す有効指示フラグレジス
タ ３０ デコーダ ４０ インデックスレジスタ ５０ 比較器 ６０，７０，８０ 割込みフラグレジスタ ９０ エラーフラグレジスタ １００，１１０，１２０，１３０，１６０ ＡＮＤ回
路 １４０，１５０，１７０ ＯＲ回路
タ ３０ デコーダ ４０ インデックスレジスタ ５０ 比較器 ６０，７０，８０ 割込みフラグレジスタ ９０ エラーフラグレジスタ １００，１１０，１２０，１３０，１６０ ＡＮＤ回
路 １４０，１５０，１７０ ＯＲ回路
Claims (5)
- 【請求項１】 複数のプロセッサと、これらプロセッサ
を結合するシステムコントロールユニットとを備え、前
記複数のプロセッサ間で通信動作を許可するロックを取
得したときにのみ前記システムコントロールユニットを
介して他方の前記プロセッサに通信発行が可能な排他制
御を行うマルチプロセッサシステムの情報処理装置にお
いて、前記複数のプロセッサ間の通信動作開始時に、通
信元プロセッサが前記ロック要求を発行して通信先プロ
セッサにエラーが発生したか否かを監視するとともに、
エラーが発生した場合または前記通信元プロセッサがそ
の内部の故障により前記ロックが解除されたと判断して
前記通信先プロセッサに通信を発行した場合のいずれで
あっても、前記通信先プロセッサが割込みフラグレジス
タのフラグと再割込みの信号とを用いて前記通信先プロ
セッサ内部にエラー発生を通知する第１のエラー検出手
段、および通信元プロセッサが発行したエラーフラグセ
ット信号でセットされるエラーフラグレジスタのフラグ
を用いて通信先プロセッサが内部にエラー発生を通知す
る第２のエラー検出手段を有することを特徴とする情報
処理装置。 - 【請求項２】 前記第１のエラー検出手段は、前記複数
のプロセッサが、少なくとも前記通信先プロセッサにあ
らかじめ付された通信先プロセッサ番号と通信コマンド
とを含む通信データを一時記憶する受信レジスタと、あ
らかじめ定められたプロセッサ固有番号を一時記憶する
インデックスレジスタと、前記通信先プロセッサ番号と
前記プロセッサ固有番号との信号を比較し同じであれば
一致信号を出力する比較器と、前記通信データが有効で
あることを指す有効指示フラグレジスタと、前記有効指
示フラグレジスタの出力信号に応答して前記通信コマン
ドから所定の割込みフラグセット信号を解読するデコー
ダと、前記所定の割込みフラグセット信号を前記比較器
から供給される一致信号によりそれぞれ選択する選択回
路と、前記選択回路で選択された前記所定の割込みフラ
グセット信号でセットされ自プロセッサの割込み要因と
なる割込みフラグレジスタと、この割込みフラグレジス
タがセットされた状態にあって再びこの割込みフラグレ
ジスタをセットするための通信動作が行なわれるとき
に、前記選択回路で選択された前記所定の割込みフラグ
セット信号および前記割込みフラグレジスタのフラグを
用いて前記通信先プロセッサにエラー発生を通知する通
知手段とを有していることを特徴とする請求項１記載の
情報処理装置。 - 【請求項３】 前記第２のエラー検出手段は、前記複数
のプロセッサが、少なくとも前記通信先プロセッサにあ
らかじめ付された通信先プロセッサ番号と通信コマンド
とを含む通信データを一時記憶する受信レジスタと、あ
らかじめ定められたプロセッサ固有番号を一時記憶する
インデックスレジスタと、前記通信先プロセッサ番号と
前記プロセッサ固有番号との信号を比較し同じであれば
一致信号を出力する比較器と、前記通信データが有効で
あることを指す有効指示フラグレジスタと、前記有効指
示フラグレジスタの出力信号に応答して前記通信コマン
ドからエラー検出要因となるエラーフラグセット信号を
解読するデコーダと、前記エラーフラグセット信号を前
記比較器から供給される一致信号により選択する選択回
路と、前記選択回路で選択された前記エラーフラグセッ
ト信号でセットされることにより前記通信先プロセッサ
にエラー発生を通知するエラーフラグレジスタとを有す
ることを特徴とする請求項１記載の情報処理装置。 - 【請求項４】 複数のプロセッサと、これらプロセッサ
を結合するシステムコントロールユニットとを備え、前
記複数のプロセッサ間で通信動作を許可するロックを取
得したときにのみ前記システムコントロールユニットを
介して他方の前記プロセッサに通信発行が可能な排他制
御を行うマルチプロセッサシステムの情報処理装置の通
信エラー検出方法において、前記複数のプロセッサ間の
通信動作開始時に、通信元プロセッサが前記ロック要求
を発行して通信先プロセッサにエラーが発生したか否か
を監視するとともに、エラーが発生した場合または前記
通信元プロセッサがその内部の故障により前記ロックが
解除されたと判断して前記通信先プロセッサに通信を発
行した場合のいずれであっても、割込み要因となる所定
の割込みフラグセット信号で割込みフラグレジスタがセ
ットされた状態にあるときに再び前記割込みフラグレジ
スタをセットするための通信動作が行なわれると、通信
先プロセッサがこの再割込みの信号と前記割込みフラグ
レジスタのフラグとから得られるエラー検出信号により
前記通信先プロセッサ内にエラー発生を通知し、前記通
信元プロセッサが前記通信先プロセッサに通信を発行し
た後、あらかじめ定められた所定時間内に前記通信先プ
ロセッサから応答が無ければ、前記通信元プロセッサが
再度同一通信を発行して前記通信先プロセッサに前記エ
ラー検出信号を検出させることを特徴とする情報処理装
置の通信エラー検出方法。 - 【請求項５】 複数のプロセッサと、これらプロセッサ
を結合するシステムコントロールユニットとを備え、前
記複数のプロセッサ間で通信動作を許可するロックを取
得したときにのみ前記システムコントロールユニットを
介して他方の前記プロセッサに通信発行が可能な排他制
御を行うマルチプロセッサシステムの情報処理装置の通
信エラー検出方法において、通信元プロセッサから発行
されかつエラー検出要因となるエラーフラグセット信号
で通信先プロセッサのエラーフラグレジスタがセットさ
れると、このセットされたフラグから得られるエラー検
出信号により前記通信先プロセッサはその内部にエラー
発生を通知し、前記通信元プロセッサが前記通信先プロ
セッサに通信を発行した後、あらかじめ定められた所定
時間内に前記通信先プロセッサから応答が無ければ、前
記通信元プロセッサが、前記エラーフラグセット信号の
通信を発行して前記通信先プロセッサに前記エラー検出
信号を検出させることを特徴とする情報処理装置の通信
エラー検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15448394A JPH0822441A (ja) | 1994-07-06 | 1994-07-06 | 情報処理装置およびその通信エラー検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15448394A JPH0822441A (ja) | 1994-07-06 | 1994-07-06 | 情報処理装置およびその通信エラー検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822441A true JPH0822441A (ja) | 1996-01-23 |
Family
ID=15585237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15448394A Pending JPH0822441A (ja) | 1994-07-06 | 1994-07-06 | 情報処理装置およびその通信エラー検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330180B1 (ko) * | 1999-10-25 | 2002-03-28 | 서평원 | 교환 시스템에서의 아이피씨 장애 검출 방법 |
| KR100429953B1 (ko) * | 1999-12-28 | 2004-05-03 | 엘지전자 주식회사 | 교환기에서 아이피씨 오류 발생 구간 검출 방법 및 그 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04149764A (ja) * | 1990-10-12 | 1992-05-22 | Fuji Xerox Co Ltd | マルチプロセッサ通信方式 |
-
1994
- 1994-07-06 JP JP15448394A patent/JPH0822441A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04149764A (ja) * | 1990-10-12 | 1992-05-22 | Fuji Xerox Co Ltd | マルチプロセッサ通信方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330180B1 (ko) * | 1999-10-25 | 2002-03-28 | 서평원 | 교환 시스템에서의 아이피씨 장애 검출 방법 |
| KR100429953B1 (ko) * | 1999-12-28 | 2004-05-03 | 엘지전자 주식회사 | 교환기에서 아이피씨 오류 발생 구간 검출 방법 및 그 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000125 |