JP2771897B2

JP2771897B2 - データ処理システムにおける入出力命令の発行制御システム

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Publication number: JP2771897B2
Application number: JP51743991A
Authority: JP
Inventors: 祐次日高; 誠木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-03
Filing date: 1991-10-02
Publication date: 1998-07-02
Anticipated expiration: 2013-07-02

Description

【発明の詳細な説明】技術分野本発明は、データ処理システムにおける入出力命令の
発行制御システムに関し、特に入出力命令発行後の効率
的なデータ処理システムでの処理を可能にするデータ処
理システムにおける入出力命令の発行制御システムに関
する。

背景技術図１はデータ処理システムの基本的な構成例を示す。
図１において、このデータ処理システムは、プロセッサ
モジュール40、アダプターモジュール（ADP）42,42′及
びプロセッサモジュール40と各アダプターモジュール4
2,42′を接続するシステムバス41を有している。各アダ
プターモジュール42,42′には補助記憶装置（ディスク
装置等）等の入出力装置（DV）43,44,43′,44′が接続
されており、プロセッサモジュールはシステムバス41、
アダプターモジュール42,42′を介して入出力装置43,4
4,43′,44′を制御する。プロセッサモジュール40にお
いては、CPU45、メモリモジュール（MM）46及びバス制
御部48が内部バス（MPUバス）47によって相互に接続さ
れている。バス制御部48は、CPU45から発行された入出
力命令をシステムバス41を介してアダプタモジュール42
（42′）に転送するためのバスコマンドを生成する処理
を行なう。このバスコマンドに基づいて入出力命令がア
ダプタモジュール42（42′）に転送される。また、バス
制御部48は、アダプタモジュール42（42′）からシステ
ムバス41を介して送られてくる入出力命令に基づいた入
出力装置43,44の起動結果をCPU45に通知する。

図２は図１に示すデータ処理システムにおける従来の
入出力命令の発行制御処理を示すフローチャートであ
る。

図２において、この入出力命令の発行制御処理は、プ
ロセッサモジュール51、システムバス52、アダプタモジ
ュール53（以下、単にアダプタという）での処理に分け
られる。これらプロセッサモジュール51、システムバス
52、アダプタ53は、図１と同様に接続されている。

プロセッサモジュール51のCPUは入出力命令54を発行
する。この入出力命令はMPUバスを介してバス制御部に
送られる。そして、バス制御部は入出力命令をシステム
バスに適合する形式に変換し、形式が変換された入出力
命令がシステムバス52を介してアダプタ（ADP）に供給
される。CPUからの入出力命令を受取ったアダプタ（AD
P）53は、その入出力命令に基づいて入出力装置の制御
が可能か否かをシステムバス52の応答信号によりプロセ
ッサモジュール51のバス制御部に通知する。アダプタ53
からの応答信号を受信したバス制御部は、その応答信号
をCPUに通知する。

プロセッサモジュール51のCPUは入出力命令54を発行
した後は、その入出力命令54に基づいたアダプタからの
応答信号が送信されてくるのを待機している。この状態
において、CPUがアダプタからの応答信号を受け取る
と、CPUは起動結果判定処理56を行なう。この起動結果
判定処理56において、入出力装置が起動されたと判定す
る、CPUは次の命令を発行するための処理57を行なう。
また、入出力装置が起動されていないと判定すると、所
定の起動失敗処理58（再起動処理等）を行なう。

上記のような従来の入出力命令の発行制御処理におい
ては、プロセッサモジュールのCPUは、入出力命令を発
行した後に、次の命令を発行するための処理を中止し、
応答信号がアダプタから報告されるのを待機していた。
システムバスの規模が比較的大きい等の理由により、シ
ステムバスを介して入出力命令をプロセッサモジュール
からアダプタに送信し、またその応答信号をシステムバ
スを介してプロセッサモジュールに返送するには比較的
時間がかかる。このような待機時間もCPUの処理速度が
小さい場合には特に問題とならなかった。しかし、近年
CPUの性能が向上し、CPUの処理速度が大きくなると、上
記のような待機時間がCPUの処理効率に与える影響が大
きくなる。即ち、このような待機時間がデータ処理シス
テム全体の利用効率を低下させる原因となった。

発明の開示本発明の概括的な目的は上記従来の問題点を解決した
新規で有用なデータ処理システムにおける入出力命令の
発行制御システムを提供することにある。

本発明の特定の目的は、CPUが入出力命令を発行した
後に、アダプタモジュールからの起動結果を受信しない
場合であっても、CPUは他の処理を実行できるようにし
たデータ処理システムにおける入出力命令の発行制御シ
ステムを提供することにある。

上記目的は、入出力命令の発行を含む複数種の処理を
行い得る処理ユニットを有した第一のモジュールと、こ
の第一のモジュールにシステムバスで接続され、このシ
ステムバスを介した第一のモジュールからの入出力命令
に基づいて入出力装置を制御する第二のモジュールとを
有したデータ処理システムにおいて、第一のモジュール
の処理ユニットから発行される入出力命令の処理制御を
行なう入出力命令の発行制御システムであって、上記第
一のモジュールの処理ユニットは入出力命令の発行後、
他の処理を行なうと共に、上記第一のモジュールは処理
ユニットから発行された入出力命令を保持する入出力命
令保持手段と、入出力命令保持手段上保持された入出力
命令を第二のモジュールにシステムバスを介して転送す
る転送手段とを有し、上記第二のモジュールは、入出力
命令に基づいた処理の結果をシステムバスを介して上記
第一のモジュールに応答する応答手段を有し、上記第一
のモジュールは更に、第二のモジュールの応答手段から
供給される処理結果に基づいて入出力命令に基づいた第
二のモジュールでの処理が正常に行なわれたか否かを判
別する判別手段と、判別手段が第二のモジュールでの処
理が正常に行なわれなかったと判定したときに、入出力
命令の発行後他の処理を行なっている処理ユニットに対
して、第二のモジュールでの処理結果を提供するための
割り込み要求を行なう割り込み要求手段とを有する入出
力命令の発行制御システムによって達成される。

他の目的、特徴及び効果は図面を参照して以下に述べ
る説明からより明らかになるであろう。

図面の簡単な説明図１は従来のデータ処理システムの基本的な構成例を
示すブロック図。

図２は従来の入出力命令発行処理を示すフローチャー
ト。

図３は本発明の入出力発行システムの原理を示すブロ
ック図。

図４は本発明の入出力発行システムでの処理の原理を
示すブロック図。

図５はデータ処理システムの基本的な構成例を示すブ
ロック図。

図６は本発明に係るデータ処理システムの実施例を示
すブロック図。

図７は図６におけるプロセッサモジュール、アダプタ
モジュールの内部バスの構成例を示す図。

図8A及び図8BはCPUから発行される入出力命令の構成
例を示す図。

図９は図６におけるIOPRレジスタの構成を示すブロッ
ク図。

図10は図６におけるIOINSTレジスタの構成を示すブロ
ック図。

図11は入出力命令バスコマンドの形式を示す図。

図12は入出力命令発行時のバス信号の構成を示す図。

図13は図６におけるIRQRレジスタの構成例を示すブロ
ック図。

図14は入出力命令発行処理の一例を示すフローチャー
ト。

発明の実施をするための最良の形態本発明の概要を図３及び図４に基づいて説明する。

図３において、データ処理システムは、プロセッサモ
ジュール１及びアダプタモジュール2,2′を有し、プロ
セッサモジュール１及びアダプタモジュール2,2′はシ
ステムバス４によって接続されている。プロセッサモジ
ュール１はMPUバス８によって互いに接続されるCPU5、
メモリモジュール６及びバス制御部７を有している。ア
ダプタモジュール２にはディスク装置等の入出力装置３
−1,3−２が接続され、アダプタモジュール２がプロセ
ッサモジュール１からの入出力命令に基づいて入出力装
置３−1,3−２を制御する。他のアダプタモジュール
２′にも同様に入出力装置３′−1,3′−２が接続され
ている。

プロセッサモジュール１のバス制御部７はプロセッサ
モジュール１内のMPUバス８とシステムバス４との間で
のデータ転送制御を行なう。このバス制御部７は、CPU5
から発行された入出力命令を保持する入出力命令保持ブ
ロック10、入出力命令制御ブロック12及び割り込み要求
ブロック11を有している。割り込み要求ブロック11はア
ダプタモジュール2,2′における入出力装置の起動が成
功しなかったときに、入出力装置の起動が失敗したこと
をCPU5に割込みにより通知する。入出力命令制御ブロッ
ク12は、入出力命令保持ブロック10に保持された入出力
命令を入力し、その入出力命令をシステムバス４を介し
てアダプタモジュール2,2′に転送する。また、入出力
命令制御ブロック12は、アダプタモジュール2,2′から
の起動結果を判定し、その判定結果に基づいて入出力命
令保持ブロック10を受け入れ可能状態になるか、又は割
り込み要求ブロック11を有効にする。即ち、入出力命令
制御ブロック12は入出力命令転送処理ブロック15及び起
動結果判定部16を有する。入出力命令転送処理ブロック
15は入出力命令保持ブロック10に保持された入出力命令
をシステムバス４に適合する形式に変換し、その形式が
変換された入出力命令をシステムバス４を介してアダプ
タモジュール2,2′に転送する。起動結果判定部16はア
ダプタモジュール2,2′から送られてくる起動結果の情
報に基づいて入出力装置の起動が成功（OK）したか失敗
（NG）したかを判定する。そして、入出力装置の起動が
成功（OK）した場合には、入出力命令保持ブロック10が
次の命令を受け入れ可能な状態に制御され（リセッ
ト）、入出力装置の起動が失敗（NG）した場合には、割
り込み要求ブロック11が有効になるよう制御される。

上述したように、バス制御部７は次の三つの状態を取
り得る。（１）入出力命令保持ブロック10がリセットさ
れ、入力命令を受け取ることが可能なアベイラブル状
態；（２）割り込み要求ブロック11が有効となるインタ
ラプト状態；（３）入出力命令を実行しており入出力命
令を受け付けないビジー状態である。

図４のフローチャートに基づいて入出力命令の発行制
御処理を説明する。

入出力命令の発行制御処理は、プロセッサモジュール
21、システムバス22、アダプタ23での処理に分けられ
る。これらプロセッサモジュール21、システムバス22、
アダプタ23は図３と同様に接続されている。

プロセッサモジュール21のCPUは入出力命令24を発行
する。この入出力命令24はバス制御部７の命令選択デコ
ーダ（図示略）に入力される。命令選択デコーダにより
CPUからの命令が入出力命令24であると判別されると、
入出力命令24がバス制御部の入出力命令保持ブロック10
に保持される。入出力命令24が入出力命令保持ブロック
10に保持されたことがバス制御部からCPUに通知される
と、入出力命令24に基づいて入出力装置が実際に起動さ
れたか否かにかかわらず、CPUは次の命令の発行処理25
を実行する。

一方、バス制御部の入出力命令制御ブロック12は入出
力命令保持ブロック10から入出力命令24を受け取る。そ
して、入出力命令制御ブロック12内の入出力命令転送処
理ブロック15は入出力命令24をシステムバス22を介して
アダプタ23に転送するためのバスコマンドを生成するた
めの処理を行なう。このバスコマンドに従って、入出力
命令24がシステムバス22を介してアダプタ23に転送され
る。アダプタ23は受信した入出力命令24によって指定さ
れる入出力装置を起動する。そして、入出力装置の起動
が成功したか否かを示す起動結果の情報をアダプタ23が
システムバス22を介してプロセッサモジュール21のバス
制御部に返送する。バス制御部における起動結果判定ブ
ロック16は判定処理26においてアダプタ23から返送され
る起動結果の情報に基づいて入出力装置の起動が成功し
たか（OK）、失敗したか（NG）を判定する。起動結果判
定ブロック16が入出力装置の起動が成功（OK）したと判
定すると、入出力命令保持ブロック10が次の入出力命令
を受け入れることのできる状態（アベイラブル状態）に
なる（リセット処理27）。このとき、バス制御部は入出
力装置の起動結果をCPUに報告しない。即ち、CPUは所定
の処理を継続的に実行する。そしてバス制御部は次の入
出力命令がCPUから発行されるのを待機する。また、起
動結果判定ブロック16が入出力装置の起動が失敗（NG）
であったと判定すると、割り込み要求ブロック11が有効
となり、CPUに割り込みがかけられ、入出力装置の起動
が失敗した旨がバス制御部からCPUに通知される。

なお、バス制御部７が入出力命令に基づいた処理を実
行しているとき（ビジー状態）、CPUから次の入出力命
令が発行されると、その入出力命令は、例えば、PM内部
バスで定められた所定のエラーシーケンスを実行し、CP
Uに対してビジー状態のときに入出力命令が発行された
ことが通知される。このようなことは、一般にCPU内の
ソフトウェアのバグでしか発生し得ない。

バス制御部７から割り込みにて入出力装置の起動が失
敗した旨を通知されたCPUは所定の起動失敗処理を行な
う。この起動失敗処理は、入出力命令の再発行処理、障
害を回復させるためのリカバリ処理、オペレータへの警
報処理等を含む。警報処理は、誤ったデバイス番号で入
出力装置を指定した場合、システムバスにハードウェア
的な障害がある場合等に実行され得る。

図５から図14に基づいて本発明の実施例を説明する。

図５はデータ処理システムの基本構成例を示す。図５
において、このデータ処理システムは複数のプロセッサ
モジュール110（１）〜110（３）と複数のアダプタモジ
ュール130（１）,130（２）とを有する。プロセッサモ
ジュール110（１）〜110（３）及びアダプタモジュール
130（１）,130（２）はシステムバス110に接続され、各
プロセッサモジュール110（１）〜110（３）はシステム
バス100を介して各アダプタモジュール130（１）,130
（２）を制御する。第一のアダプタモジュール130
（１）には磁気ディスク装置等の２つの入出力装置150,
151が接続され、この第一のアダプタモジュール130
（１）は入出力命令に基づいて入出力装置150,151を制
御する。第二のアダプタモジュール130（２）にもまた
２つの入出力装置152,153が接続され、この第二のアダ
プタモジュール130（２）は、入出力命令に基づいて入
出力装置152,1533を制御する。

各プロセッサモジュール及びアダプタモジュールは例
えば図６に示すように構成されている。図６において
は、第一のプロセッサモジュール110（１）、第一のア
ダプタモジュール130（１）について示されているが、
他のプロセッサモジュール110（２）,110（３）及びア
ダプタモジュール130（２）も同様の構成である。

プロセッサモジュール110（１）はPM内部バス114によ
って結合されたCPU111、メモリ112及びバスコントロー
ラ113を有している。バスコントローラ113は、入出力命
令レジスタ115（IOPR）、出力レジスタ117（IBOR）、入
力レジスタ118（IBIR）、割り込み要求レジスタ119及び
I/O命令制御回路116を有している。I/O命令制御回路116
はCPU111から発行される入出力命令に対する処理を行な
う。入出力命令レジスタ115（IOPR）、出力レジスタ117
（IBOR）、入力レジスタ118（IBIR）及び割り込み要求
レジスタ119（IRQR）はI/O命令制御回路116によって制
御される。入出力命令レジスタ115（IOPR）はCPU111か
らの入出力命令を格納するために使用され、この入出力
命令レジスタ115（IOPR）に格納された入出力命令は出
力レジスタ117、トランスミッター120を介してシステム
バス110に供給される。システムバス110上のアダプタモ
ジュール130（１）からの起動結果に関する情報がレシ
ーバ121を介して入力レジスタ118（IBIR）に取込まれ
る。そして、入力レジスタ118（IBIR）の情報に基づい
て割り込み要求レジスタ119（IRQR）に割り込み要求に
関する情報がセットされる。

アダプタモジュール130（１）はアダプタ内部バス137
によって結合されMPU135、メモリ136及びバスコントロ
ーラ140とを有している。バスコントローラ140は、入力
レジスタ132（IBIR）、I/O命令受信レジスタ133（IOINS
T）、出力レジスタ138（IBOR）及びI/O命令受信制御回
路134を有しているI/O命令受信制御回路134はシステム
バス100を介してプログラムモジュール110（１）から供
給される入出力命令に対する処理を行なう。入力レジス
タ132（IBIR）、I/O命令受信レジスタ133（IOINST）及
び出力レジスタ138（IBOR）はI/O命令受信制御回路134
によって制御される。I/O命令受信レジスタ133（IOIN
T）は、システムバス100上の入出力命令をレシーバ13
1、入力レジスタ132（IBIR）を介して格納するために使
用され、I/O命令受信レジスタ133に格納された入出力命
令はアダプタ内部バス137を介してMPU135に供給され
る。MPU135は供給された入出力命令に基づいて入出力装
置150又は151の制御を行なう。I/O命令受信制御回路130
は入出力命令に対する応答信号（起動結果に関する情
報）を出力レジスタ138（IBOR）、トランスミッター139
を介してシステムバス100上に出力する。

プログラムモジュール110（１）内のPM内部バス114及
びアダプタモジュール130（１）内のアダプタ内部バス1
37は例えば図７に示すように構成されている。即ち、各
バスは、32ビットのデータバス（DB）、32ビットのアド
レスバス（AB）、１ビットのデータストローブライン
（DS）、１ビットのアドレスストローブライン（AS）１
ビットのリード／ライトライン（R/W）、１ビットのデ
ータコンプリーションライン（DC）を有する。CPU111は
このデータバス（DB）とアドレスバス（AB）を介して入
出力命令をバスコントローラ113に転送する。即ち、CPU
111はいわゆるメモリマップドI/Oの手法により入出力命
令をバスコントローラ113に転送する。なお、バスの動
作が正常に終了したことを表わす応答信号は、データコ
ンプリーションライン（DC）を介してCPU111に転送され
る。CPU111は所定時間内にこの応答信号を受信しない場
合にエラーを検出する。CPU111から出力される入出力命
令のフォーマットは例えば図8A及び図8Bに示すようにな
っている。図8Aはアドレス（32ビット）であり、アドレ
スの最上位バイト（０〜７）が入出力命令であるか否か
を示す。この最上位バイトが例えばＸ‘FF'（16進数）
のときに、入出力命令であることを示す。更にアドレス
は、アクセスするアダプタモジュール及び入出力装置を
特定するためのアダプタ番号（ADP）、デバイス番号（D
VC）と入出力命令の種類を示すオペコード（OPC）を含
む。図8Bはデータ（32ビット）でり、このデータは入出
力命令のパラメータ（磁気ディスク装置のヘッド番号、
シーク番号等）を示す。

上記の入出力命令に対応して、入出力命令レジスタ11
5（IOPR）は例えば図９に示すように構成される。即
ち、入出力命令レジスタ115（IOPR）は、アダプタ番号
（ADP）を格納するための第一の領域115b、デバイス番
号（DVC）を格納するための第二の領域115c、オペコー
ド（OPC）を格納するための第三の領域115d及びパラメ
ータを格納するための第四の領域115eを有している上記
第一，第二，第三の領域115b,115c,115dはアドレスバス
（AB）及び出力レジスタ117（IBOR）との間に接続さ
れ、上記第四の領域115eはデータバス（DB）と出力レジ
スタ117（IBOR）との間に接続されている。この入出力
命令レジスタ115（IOPR）には更に、状態ビット（ST）
が設けられている。状態ビット（ST）が“0"のときは、
入出力命令レジスタ115（IOPR）が入出力命令を取り込
むことが可能である状態を示す。状態ビット（ST）が
“1"のときは、入出力命令レジスタ115（IOPR）がビジ
ーであることを示す。上記入出力命令レジスタ115（IOP
R）の第一乃至第四の領域には、I/O命令受信回路116か
らのライトイネーブル信号によりアドレスバス（AB）、
データバス（DB）上の情報が取り込まれる。また状態ビ
ット（ST）はI/O命令受信回路116によってセット“1"又
はリセット“0"される。

CPU111は入出力命令レジスタ115（IORP）のすべての
ビットをリード可能である。例えば、アドレスＸ‘FF00
0000'を指定することで、状態ビット（ST）及び第一乃
至第三の領域（ADP,DVC,OPC）がリード可能であり、例
えばアドレスＸ‘FF000004'を指定することで、パラメ
ータがリード可能である。

I/O命令受信回路116は入出力命令レジスタ115（IOP
R）に格納された入出力命令にプロセッサモジュール110
（１）を特定するためのプロセッサ番号（PM）を付加し
て入出力命令バスコマンドを生成する。この入出力命令
コマンドのフォーマットは、例えば、図11に示すよう
に、プロセッサ番号（PM）、アダプタ番号（ADP）、デ
バイス番号（DVC）及びオペコード（OPC）で構成された
第一のワード（32ビット）と入出力命令のパラメータで
構成される第二のワード（32ビット）とに分割されたも
のとなっている。また、システムバス100は、図12に示
すように、32ビットのデータバス（DB）、３ビットのバ
ス（TB）及び２ビットのレスポンスライン（RLN）を含
んでいる。バス（TB）は、データバス（BD）上のデータ
の種類を特定するもので、バス（TB）上の３ビットデー
タは例えば次のような意味を有する。

000:無効データ 100:入出力命令コマンド 001:データ転送コマンド 101:入出力命令データ 010:データ転送アドレス 110:入出力割り込みコマン
ド 011:データ転送データ 111:入出力割り込みデータ上記入出力命令バスコマンドは図11に示すようにデー
タバス（DB）を介して１ワードずつプロセッサモジュー
ル110（１）からアダプタモジュール130（１）に転送さ
れる。このとき、バス（TB）を介して３ビットデータも
またプロセッサモジュール110（１）からアダプタモジ
ュール130（１）に転送される。例えば、図11に示す第
１のワード（ワード０）が転送されるときには、バス
（TB）上を入出力命令コマンドを表わす３ビットデータ
“100"が転送され、第２のワード（ワード１）が転送さ
れるときには、バス（TB）上を入出力命令データを表わ
す３ビットデータ“101"が転送される。アダプタモジュ
ール130（１）はバス（TB）上の３ビットデータに基づ
いてデータバス（DB）上の入出力命令バスコマンドの種
類を判別する。

アダプタモジュール130（１）のI/O命令受信レジスタ
133（IOINST）は例えば、図10に示すように構成されて
いる。即ち、I/O命令受信レジスタ133（IOINST）は、プ
ロセッサ番号（PM）を格納する第一の領域133b、デバイ
ス番号（DVC）を格納する第二の領域133c、オペコード
（OPC）を格納する第三の領域133d、及びパラメータを
格納する第四の領域133eを有している。更にI/O命令受
信レジスタ133は割り込みビット（Ｖ）を有する。図11
に示すようなフォーマットの入出力命令バスコマンドが
入力レジスタ132にセットされると、バスコマンド内の
プロセッサ番号（PM）、デバイス番号（DVC）、オペコ
ード（OPC）及びパラメータがI/O命令受信レジスタ133
（IOINST）の対応する領域に格納される。I/O命令制御
回路134は、アダプタモジュール130（１）がプロセッサ
モジュール110（１）からの入出力命令に対して正常に
応答できる場合に、割り込みビット（Ｖ）を“1"にセッ
トする。割り込みビット（Ｖ）が“1"にセットされる
と、MPU135に対して割り込みが要求される。MPU135は、
この割り込み要求によりI/O命令受信レジスタ133（IOIN
ST）内のデータをアダプタ内部バス137を介して取り込
み、プロセッサモジュール110（１）からの入出力命令
を知る。そして、MPU135はこの入出力命令に基づいて処
理を行なう（入出力装置の起動等）。MPU135は入出力命
令に基づいた処理が終了したときに上記割り込みビット
（Ｖ）を“0"にリセットする。

一方、I/O命令受信制御回路134はアダプタモジュール
130（１）の状態を監視している。そして、I/O命令受信
制御回路134は入出力命令バスコマンドを入力すると、
アダプタモジュール130（１）の状態に応じた応答信号
をプロセッサモジュール110（１）に返送する。この応
答信号は図12に示す２ビットのレスポンスライン（RL
N）を介してアダプタモジュール130（１）からプロセッ
サモジュール110（１）に供給される。レスポンスライ
ン（RLN）上の２ビットデータ（応答信号）は例えば次
のようなアダプタモジュール130（１）の状態を表わ
す。

00:アダプタ番号に対応するアダプタモジュールが存在
しない状態 01:正常な応答が可能である状態 10:I/O命令受信レジスタ133（IOINST）がビジーである
状態（I/O命令受信レジスタ133が以前のバスコマンドに
より使用中である） 11:アダプタの準備が整っていない状態（障害やリセッ
ト直後の初期化等によりアダプタが動作可能でない）アダプタモジュール130（１）は、バスコマンドによ
り指定された入出力装置が起動可能であれば応答信号
“01"をレスポンスライン（RLN）に出力し、またその入
出力装置が起動できない場合には“00",“10",“11"の
うちのいずれかの応答信号をレスポンスライン（RLN）
に出力する。

プロセッサモジュール110（１）内のバスコントロー
ラ113における割り込み要求レジスタ119は、例えば図13
に示すように構成される。即ち、割り込み要求レジスタ
119は、割り込み要求ビット（Ｉ）119aとレスポンスラ
イン（RLN）、入力レジスタ118を介して供給される応答
信号（２ビット）を格納する応答信号領域119bとを有す
る。割り込み要求ビット（Ｉ）119aはI/O命令制御回路1
16によって“1"にセットされる。割り込み要求ビット
（Ｉ）119aが“1"にセットされると、CPU111に割り込み
要求がなされ、応答信号領域119bにセットされた応答信
号がPM内部バス114を介してCPU111に取り込まれる。CPU
111は取り込んだ応答信号に応じて所定の処理を行な
う。

プロセッサモジュール110（１）から発行される入出
力命令には、起動型の入出力命令と完了型の入出力命令
とがある。これらの命令はオペコード（OPC）によって
区別される。例えばオペコード（OPC）が00〜7Fである
ときは、起動型の入出力命令を表わし、それ以外のオペ
コード（OPC）では完了型の入出力命令を表わす。起動
型の入出力命令では、入出力命令に基づいてアダプタモ
ジュールが実際にディスク装置等の入出力装置に対して
データの入出力処理を行なう。完了型の入出力命令で
は、入出力命令がアダプタモジュールに発行された直後
に処理は終了する。例えばアダプタモジュールをリセッ
トするための命令は完了型の入出力命令に属する。

入出力命令の発行制御は次のような手順で行なわれ
る。

CPU111は入出力命令を発行する前に例えばＸ‘FF0000
00'番地をリードする命令により入出力命令レジスタ115
（IOPR）の状態ビット（ST）が“0"であるか否かを判定
する。そして、状態ビット（ST）が“0"であることが検
出されると、CPU111は入出力命令に対応したアドレスＸ
‘FFXXXXXX'へのライト命令をPM内部バス114に出力す
る。CPU111はこのように入出力命令を発行した後は、そ
の入出力命令に対する結果のいかんにかかわらず、他の
処理を順次実行する。

I/O命令制御回路116は、図14に示すフローチャートに
従って処理を行なう。

I/O命令制御回路116は、PM内部バス114を監視してい
る。そして、ステップ200がCPU111からのアドレスＸ‘F
FXXXXXX'へのライト命令を検出すると、I/O命令制御回
路116は入出力命令がCPU111から発行されたことを検出
する。そして、ステップ201が状態ビット（ST）が“0"
であることを判別すると、ステップ203において,I/O命
令制御回路116はライトイネーブル信号（WE）を出力
し、その結果、CPU111から出力されたアドレスバス（A
B;8〜31）とデータバス（DB;0〜31）上のデータ（アダ
プタ番号（ADP）、デバイス番号（DVC）、オペコード
（OPC）、パラメータ）が入出力命令レジスタ115（IOP
R）にセットされる。すなわち、CPU111から発行された
入出力命令が入出力命令レジスタ115（IOPR）にセット
される。このとき、ステップ203は、入出力命令レジス
タ115（IOPR）の状態ビット（ST）を“1"にセットす
る。その後、ステップ204は入出力命令レジスタ115（IO
PR）にセットされた入出力命令に基づいた入出力命令バ
スコマンドを生成し、システムバス100に出力する。入
出力命令バスコマンドにて特定されるアダプタモジュー
ルは、この入出力バスコマンドを受け取ると、アダプタ
ーモジュールの状態に対応した応答信号をレスポンスラ
イン（RLN）を介してプロセッサモジュールに返送す
る。I/O命令制御回路116はステップ204の後、ステップ2
05にてレスポンスライン（LRN）を監視している。そし
て、ステップ205がレスポンスライン（LRN）上のアダプ
タモジュールからの応答信号を検出すると、ステップ20
6が入出力命令が起動型であるか否かそしてステップ207
がレスポンスライン（RLN）上の応答信号が正常な状態
を示す“01"であるか否かを判定する。その結果、入出
力命令が起動型であり、応答信号が“01"であると、、I
/O命令制御回路116は、入出力命令に基づいて指定した
入出力装置が起動されたと判断する。

そして、ステップ208が入出力命令レジスタ115（IOP
R）の状態ビット（ST）を“0"にリセットする。即ち、
プロセッサモジュールは次の入出力命令が発行できる状
態となる。

一方、ステップ206が入出力命令が完了型であると判
別し、又はステップ207がレスポンスライン（RLN）上の
応答信号が“01"でないと判断すると、処理はステップ2
09に進む。例えば、ステップ206が入出力命令が起動型
と判断し、かつ、ステップ206が応答信号が“01"でない
と判断すると、I/O命令制御回路116は入出力命令に基づ
いた入出力装置が失敗したことを認識する。ステップ20
9はレスポンスライン（RLN）上の応答信号（２ビット）
を割り込み要求レジスタ119にセットし、また割り込み
要求ビット（Ｉ）119aを“1"にセットする。割り込み要
求ビット（Ｉ）119aに“1"がセットされると、CPU111に
割り込み要求がなされる。そして、割り込みを受けたCP
U111は所定のタイミングで割り込み要求レジスタ119に
セットされた応答信号に応じた前述したような起動失敗
処理を行なう。その後、CPU111は割り込み要求ビット
（Ｉ）119aを“0"リセットするために、そのリセット命
令に対応したアドレスＸ‘F0000000'にデータＸ‘80000
000'をライトする命令をPM内部バス114に出力する。I/O
命令制御回路116においては、ステップ211がアドレスＸ
‘F0000000'にデータ‘80000000'をライトする命令を検
出すると、ステップ212が入出力命令レジスタ115（IOP
R）の状態ビット（ST）と割り込み要求レジスタ119の割
り込み要求ビット（Ｉ）119aを夫々“0"にリセットす
る。ステップ212が終了すると、I/O命令制御回路116は
初期状態に復帰する。

なお、ステップ201にて状態ビット（ST）が“0"でな
いと判断されると、ステップ202がPM内部バス114に異常
があるとして所定のエラーシーケンスを実行する。

産業上の利用可能性以上説明したように、本発明によれば、第一のモジュ
ールの処理ユニットは入出力命令を発行した後、他の処
理を行なう。そして、入出力命令に基づいた第二のモジ
ュールでの処理が正常に行なわれななかったときに、割
り込みによって処理ユニットに対して第二のモジュール
での処理結果が提供される。従って処理ユニットでの利
用効率が向上し、データ処理システムの処理効率が向上
する。

本発明は上記実施例に限定されるものではなく、本発
明の範囲内で変形例や改良例が可能である。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/10

Claims

(57)【特許請求の範囲】

【請求項１】入出力命令の発行を含む複数種の処理を行
ない得る処理ユニットを有した第一のモジュールと、こ
の第一のモジュールにシステムバスで接続され、このシ
ステムバスを介した第一のモジュールからの入出力命令
に基づいて入出力装置を制御する第二のモジュールとを
有したデータ処理システムにおいて、第一のモジュール
の処理ユニットから発行される入出力命令の処理制御を
行なう入出力命令の発行制御システムであって、上記第一のモジュールの処理ユニットは入出力命令の発
行後、他の処理を行なうと共に、上記第一のモジュール
は処理ユニットから発行された入出力命令を保持する入
出力命令保持手段と、入出力命令保持手段に保持された
入出力命令を第二のモジュールにシステムバスを介して
転送する転送手段とを有し、上記第二のモジュールは、入出力命令に基づいた処理の
結果をシステムバスを介して上記第一のモジュールに応
答する応答手段を有し、上記第一のモジュールは更に、第二のモジュールの応答
手段から供給される処理結果に基づいて入出力命令に基
づいた第二のモジュールでの処理が正常に行なわれたか
否かを判別する判別手段と、判別手段が第二のモジュー
ルでの処理が正常に行なわれなかったと判定したときに
入出力命令の発行後他の処理を行なっている処理ユニッ
トに対して第二のモジュールでの処理結果を提供するた
めの割り込み要求を行なう割り込み要求手段とを有する
入出力命令の発行制御システム。
【請求項２】上記入出力命令保持手段は、入出力命令保
持手段が入出力命令を保持できる状態にあるときに第一
の判別データを保持し、入出力命令保持手段が入出力命
令を保持することができない状態にあるときに第二の判
別データを保持する判別データ保持手段を有し、処理ユ
ニットは判別データ保持手段に第一の判別データが保持
されるときに入出力命令を発行する請求項１記載の入出
力命令発行制御システム。
【請求項３】入出力命令保持手段に入出力命令が保持さ
れたときに判別データ保持手段に第二の判別データを保
持する第一の手段と、判別手段が第二のモジュールでの
処理が正常に行なわれたと判別したときに判別データ保
持手段に第一の判別データを保持する第二の手段とを有
する請求項２記載の入出力命令の発行制御システム。
【請求項４】入出力命令保持手段に入出力命令が保持さ
れたときに判別データ保持手段に第二の判別データを保
持する第一の手段と、処理ユニットが割り込み要求手段
からの割り込み要求に基づいて処理を行なった後に判別
データ保持手段に第一の判別データを保持する第三の手
段とを有する請求項２記載の入出力命令の発行制御シス
テム。
【請求項５】上記転送手段は、入出力命令保持手段に保
持された入出力命令に基づいてシステムバスに適合する
入出力命令バスコマンドを生成するバスコマンド生成手
段を有し、バスコマンド生成手段にて生成された入出力
命令バスコマンドがシステムバスを介して第二のモジュ
ールに供給される請求項１記載の入出力命令の発行制御
システム。
【請求項６】上記システムバスは、所定数の応答ライン
を有し、上記応答手段は応答ラインの数と同じビット数
で表現された処理結果のビット情報を応答ラインを介し
て上記第一のモジュールに転送する手段を有する請求項
１記載の入出力命令の発行制御システム。
【請求項７】上記割り込み要求手段は、第二のモジュー
ルにおける応答手段からの処理結果を格納する第一の格
納手段と、判別手段が第二のモジュールでの処理が正常
に行なわれなかったと判別したときに、割り込み要求の
情報を格納する第二の格納手段とを有し、第二の格納手
段に割り込み要求の情報が格納されているときに、第一
の格納手段に格納された処理結果を処理ユニットに提供
するための割り込み要求がなされる請求項１記載の入出
力命令の発行制御システム。
【請求項８】上記割り込み要求手段は、上記転送する手
段にて転送された処理結果のビット情報を格納する第一
のレジスタと、判別手段が第二のモジュールでの処理が
正常に行なわれなかったと判別したときに、割り込み要
求を示すビット情報を格納する第二のレジスタを有し、
第二のレジスタに割り込み要求を示すビット情報が格納
されているときに、第一のレジスタに格納された処理結
果のビット情報を処理ユニットに提供するための割り込
み要求がなされる請求項６記載の入出力命令の発行制御
システム。
【請求項９】入出力命令は第二のモジュールを特定する
ための第一の情報と、第二のモジュールが制御する入出
力装置を特定する第二の情報と、入出力装置に対する制
御パラメータを特定する第三の情報を有する請求項１記
載の入出力命令の発行制御システム。
【請求項１０】上記入出力命令保持手段は、第一の情報
が保持される第一の領域、第二の情報が保持される第二
の領域、第三の情報が保持される第三の領域を有する請
求項９記載の入出力命令の発行制御システム。