JPH02196355A - 記憶処理システム - Google Patents

記憶処理システム

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JPH02196355A
JPH02196355A JP1016849A JP1684989A JPH02196355A JP H02196355 A JPH02196355 A JP H02196355A JP 1016849 A JP1016849 A JP 1016849A JP 1684989 A JP1684989 A JP 1684989A JP H02196355 A JPH02196355 A JP H02196355A
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JP
Japan
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signal
storage device
pseudo
circuit
time
Prior art date
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JP1016849A
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English (en)
Inventor
Motokiyo Ikeno
池野　元清
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
    • G—PHYSICS
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    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は記憶処理システムに関し、特に主記憶装置と拡
張記憶装置とを有する記憶処理システムに関する。
従来技術 一般に、大規模科学技術計算を実施するスーパーコンピ
ュータにおいては、対象とする問題の規模も大きくなり
、必要とするデータのすべてを主記憶装置におくことは
錐しい。その結果、主記憶装置の他に高速データ転送が
可能でかつ大容量の拡張記憶装置が設けられている。
従来、この種の主記憶装置と拡張記憶装置とを有し、そ
れらの間のデータ転送を行う記憶処理システムにおいて
は、以下のように処理を行っていた。
まず、データ転送の実行時において、拡張記憶装置の障
害が検出されると５制御ソフトに障害の発生を通知する
と同時に実行中の命令及び実行待ちになっている命令を
キャンセルしていた。そして、制御ソフトは拡張記憶装
置をシステムから切離し、その障害の原因を取除いた後
、再びシステムに組込んで処理を再開していた。
しかし、上述した従来の記憶処理システムにおいては、
拡張記憶装置の障害を検出すると実行中及び実行待ちの
命令をキャンセルするようになっているので、命令の実
行によってセットされたフリップフロップや実行待ちに
なっている命令によってセットされているフリップフロ
ップを全てクリアして、次に処理待ちになっている命令
を実行可能な状態にするために制御か複雑になり、ハー
ドウェア量が増加するという欠点があった。
発明の目的 本発明の目的は、拡張記憶装置に障害か発生しても複雑
な制御をすることなく処理を続けることができる記憶処
理システムを提供することである。
発明の構成 本発明による記憶処理システムは、上位装置からのリク
エスト信号に応答して応答信号を送出し、その後記憶デ
ータを送出する記憶装置と、前記応答信号が所定時間内
に送出されないとき前記応答信号の代わりに該応答信号
と同等の疑似応答信号を送出する疑似応答信号送出手段
とを有することを特徴とする。
実施例 以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による記憶処理システムの一実施例の構
成を示すブロック図である。図において、本発明の一実
施例による記憶処理システムは、プロセッサ２と、主記
憶装置３と、拡張記憶装置４と、拡張記憶処理装置１と
を含んで構成されている。
拡張記憶処理装置１にはプロセッサ２と主記憶装置３と
拡張記憶装置４とが接続されている。この拡張記憶処理
装置１は主記憶装置３と拡張記憶装置４とのデータ転送
のためのデータ転送要求９００をプロセッサ２から受取
るリクエスト制御回路１０と主記憶装置３と拡張記憶装
置４とのデータの受渡しを行うデータ転送制御回路２ｏ
と、データ転送の終了に応答してプロセッサ２にリプラ
イｆＲＥＰＬＹ）９０１を送出するリプライ制御回路３
ｏとを含んで構成されている。
また、拡張記憶処理装置１は拡張記憶装置４からの各応
答信号が送出されるまでの時間をカウントするタイマ１
１．２１及び３１と、各応答信号か一定時間内に受信で
きない場合に該応答信号と同等の信号である疑似応答信
号を出力する疑似信号回路１２．２２及び３２と、応答
信号と疑似応答信号とを論理和（ＯＲ）するオア回路１
３，２３及び３３とを含んで構成されている。
かかる構成からなる記憶処理システムにおいて、拡張記
憶装置４から主記憶装置３にデータ転送を行う場合を例
にとってその動作について説明する。
ます、プロセッサ２は拡張記憶装置４から主記憶装置３
にデータ転送を実行しようとすると拡張記憶と主記憶と
の夫々の先頭アドレス及び転送量を付加して拡張記憶処
理装置１内のリクエスト制御回路１０にデータ転送要求
９００を送出する。
リクエスト制御回路１０はそのデータ転送要求９００を
受取ると拡張記憶装置４に先頭アドレスを付加してリー
ドリクエスト１００を送出する。それと同時に、拡張記
憶装置４がリードリクエスト１００を受付けるとリード
リクエスト１００に対して送出するアクセプト（＾ＣＣ
ＥＰＴ）１０４が一定時間内に受信されない場合のタイ
ムアウト検出の為のタイマ１１を動作させる。
アクセプト信号１０４が予め設定されている時間内に受
信されれば、タイマー１の動作を止め、次に拡張記憶装
置４から読出しデータ２００が送出されることを予告す
るデータ予告２０４のタイムアウト検出の為のタイマ２
１を動作させる。
この時、アクセプト信号１０４か拡張記憶装置４の障害
により一定時間内に送出されないと、タイマ１１がアク
セプト信号１０４のタイムアウトを検出する。すると、
拡張記憶装置４に障害が発生したことをプロセッサ２に
通知すると共に、疑似信号回路１２にタイムアウト報告
１０２を行う。
それに応答して疑似信号回路１２はアクセス１へ信号１
０４の代わりとなる疑似アクセプト信号１０３を送出し
、オア回路１３でアクセプト信号１０４と疑似アクセプ
ト信号１０３とを論理和することにより、アクセプト信
号１０４を受信したときと同等の信号１０５を作成し、
リクエスト制御回路１０に入力する。それと同時にカウ
ンター１を停止させる動作を行う。
また、拡張記憶装置４によりデータ予告２０４を受信す
ると、データ転送制御回路２ｏに送りタイマ２１の動作
を停止させる。データ転送制御回路２０は続いて拡張記
憶装置４から送出される読出しデータ２００を受取り、
主記憶装置３に対し書込みデータ３００として送出する
。
この時、データ予告２０４が拡張記憶装置４から送出さ
れない場合は、アクセプト信号１０４についての処理と
同様にタイマ２１がタイムアウトを検出し、疑似信号回
路２２とオア回路２３とにより信号２０５を作成してデ
ータ転送制御回路２０に入力する。
データ転送制御回路２０は転送すべきすべてのデータに
ついて拡張記憶装置４からの読出し及び主記憶装置３へ
の書込みが終了すると、拡張記憶装置４からのデータ読
出し動作に対するステータス報告３０４のタイムアウト
検出の為のタイマ３１を動作さぜる。そして、拡張記憶
装置４よりステータス報告３０４を受信するとリプライ
制御回路３０に送り、タイマ３１を停止させる。
リプライ制御回路３０はステータス報告３０４と同時に
送られてくるステータス４００により拡張記憶装置４か
らの読出しか正常に行われたかどうかを判定し、その判
定結果を付加してリプライ９０１をプロセッサ２に送出
する。
この時、ステータス報告３０４か拡張記憶装置４から送
出されない場合は、アクセフ川・信号１０４データ予告
２０４についての処理と同様にタイマ３１かタイムアウ
トを検出し、疑似信号回路３２とオア回路３３とにより
信号３０５を作成してリプライ制御口１ｉ３０に入力す
る。
また、実行待ちのデータ転送要求も上述した処理動作と
同一の方法により疑似アクセプト信号１０３、疑似デー
タ予告２０３、疑似ステータス報告３゜３を用いて正常
時におけるシステムの動作と同じ動作を行い、プロセッ
サ２にリプライ９０１を送出する。
つまり、本実施例においては拡張記憶装置４がら送出さ
れるべき各信号が所定時間に送出されない場合にその信
号と同等の疑似信号を発生させることによって、その後
の処理を続けることがてきるようにしているのである。
なお、本実施例においては送出されるべきずべての信号
に対してタイムアウトの検出を行っているが、一部の信
号のみに対してその検出を行ってもよいことは明らかで
ある。
また、本発明は拡張記憶装置から主記憶装置へのデータ
転送に関するものであるが、それに限らず、他のデータ
転送についても応用できることは明らかである。
発明の詳細 な説明したように本発明は、データ転送シーケンスの途
中で拡張記憶装置か障害を起こし応答信号が送出されな
い場合、タイマによってタイムアウトを検出し、その応
答信号の代りにそれと同等の疑似応答信号を作成するこ
とにより、わずかなハードウェアの増加により命令をキ
ャンセルすることなく、そのシーケンスを最後まで実行
しプロセッサにリプライを送出することで正常時と同一
の動作を行うことができるという効果がある。
【図面の簡単な説明】
第１図は本発明の実施例による記憶処理システムの構成
を示すブロック図である。 主要部分の符号の説明 ４・・・・・・拡張記憶装置 １０・・・・・・リクエスト制御回路 ２０・・・・・・データ転送制御回路 ３０・・・・・・リプライ制御回路 １１．２１．３１・・・・・・タイマ

Claims (1)

    【特許請求の範囲】
  1. （１）上位装置からのリクエスト信号に応答して応答信
    号を送出し、その後記憶データを送出する記憶装置と、
    前記応答信号が所定時間内に送出されないとき前記応答
    信号の代わりに該応答信号と同等の疑似応答信号を送出
    する疑似応答信号送出手段とを有することを特徴とする
    記憶処理システム。
JP1016849A 1989-01-26 1989-01-26 記憶処理システム Pending JPH02196355A (ja)

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JP1016849A JPH02196355A (ja) 1989-01-26 1989-01-26 記憶処理システム
EP90101493A EP0380093B1 (en) 1989-01-26 1990-01-25 Data transfer controller using dummy signals for continued operation under insignificant faulty conditions
US07/470,214 US5263151A (en) 1989-01-26 1990-01-25 Data transfer controller using dummy signals for continued operation under insignificant faulty conditions
DE69026291T DE69026291T2 (de) 1989-01-26 1990-01-25 Datenübertragungssteuerung unter Verwendung von Scheinsignalen zum fortlaufenden Betrieb unter unbedeutenden fehlerhaften Zuständen

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US5263151A (en) 1993-11-16
DE69026291D1 (de) 1996-05-09
EP0380093A3 (en) 1991-10-02
EP0380093A2 (en) 1990-08-01
DE69026291T2 (de) 1996-09-19
EP0380093B1 (en) 1996-04-03

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