JP2010224855A - メモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法 - Google Patents

Abstract

【課題】 データストローブ信号に異常が生じた場合であっても、データ要求元がメモリからデータを読み出すことが可能であり、かつ、データ要求元がデータ受取時にデータストローブ信号の異常を認識可能なメモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法を提供する。
【解決手段】 本発明のメモリ制御システムは、記憶手段とデータ要求元とメモリ制御手段とを備える。データ要求元は、記憶手段に対して読み出し要求を行う。メモリ制御手段は、記憶手段からのデータの読み出し完了を示す通常データストローブ信号を記憶手段から所定時間内に受信しない場合に、擬似的なデータストローブ信号である擬似データストローブ信号を生成し、擬似データストローブ信号に基づき記憶手段からの読み出しデータをデータ要求元に送信するとともに、通常データストローブ信号に異常が生じた旨を示すエラー情報をデータ要求元に送信する。
【選択図】 図１

Description

本発明はメモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法に関し、特に、データストローブ信号に異常が生じた場合であっても、データ要求元がメモリからデータを読み出すことが可能であり、かつ、データ要求元がデータ受取時にデータストローブ信号の異常を認識可能なメモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法に関する。

一般的に、半導体メモリ素子であるＤＲＡＭ（Dynamic Random Access Memory）の一種として、動作速度向上のために外部のシステムクロックに同期して動作するシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ）が広く用いられている。特に、ＤＤＲ（Double data rate）方式のＳＤＲＡＭは、クロックの立ち上がりおよび立ち下がりエッジに同期して連続的に２つのデータを入出力可能な素子であり、多くのシステムで使用されている。

図６は、一般的なメモリ制御システム６の全体図である。

メモリ制御システム６は、データ要求手段６１とメモリ制御手段６２とDDR SDRAM６３とから構成される。

図６に示すように、メモリ制御手段６２は、アクセス要求として、メモリクロック信号１１とコマンド信号１２とデータストローブ信号１３とデータ１４とをＤＤＲ ＳＤＲＡＭ６３に送信する。
メモリ制御手段６２は、データ要求手段６1からアクセス要求を受けとると、ＤＤＲ ＳＤＲＡＭ６３へのアクセスを開始する。

すなわち、データ要求手段６１は、ＤＤＲ ＳＤＲＡＭ６３へのデータ要求（リード、ライト）が発生した場合、その要求をアクセス要求２１としてメモリ制御手段６２に送信する。読み出し要求であれば、ＤＤＲ ＳＤＲＡＭ６３の読み出しアドレスやデータ長がメモリ制御手段６２に送られる。

メモリ制御手段６２は、読み出しアドレス等を受けとり、それを基にＤＤＲ ＳＤＲＡＭ６３へのアクセスを行う。ＤＤＲ ＳＤＲＡＭ６３は、メモリ制御手段６２から読み出しコマンドおよび読み出しアドレスを受けとり、該当するデータをメモリ制御手段６２に送信する。

このとき、読み出しデータは、ＣＡＳ（Column Address Strobe）レイテンシを考慮したタイミングのデータストローブ信号１３に同期して、ＤＤＲ ＳＤＲＡＭ６３から送信される。メモリ制御手段６２は、データストローブ信号１３を基に作成されたデータ受け取りタイミングでデータ１４を受けとり、データイネーブル信号２３とともにそのデータ１４を転送データ２４としてデータ要求手段６１に転送している。

図７に、メモリ制御手段６２のブロック図を示す。

メモリ制御手段６２は、DLL（Delay Locked Loop）４０とデータ同期手段４１とコマンド生成回路４２とDDRクロック生成回路４３とから構成される。

DLLは、外部クロック信号と内部クロック信号との間の時間差を制御・調整する回路である。DLLの働きにより、クロックに対するデータ入出力、データストローブ信号のスキューが最小となるように調整される。

データ同期手段４１は、DDR DRAM４からデータ１４を受け取ると、同期をとり、転送データ２４およびデータイネーブル信号２３をデータ要求手段６１に出力する。

コマンド生成回路４２は、データ要求手段６１からのアクセス要求に基づいて、コマンド信号１２を生成する。

DDRクロック生成回路４３は、システムクロック信号２０からメモリクロック信号１１を生成する。

このようなメモリ制御システムにおいて、ストローブ信号の異常の場合の対処の一例として、特許文献２（第２頁左下第２０行目〜右下第９行目）には、メモリ保護回路６がストーブ信号DTSBと信号DTACKとを監視するタイマ機能を持っており、所定時間を超えてもなお上記ストーブ信号DTSBが落ち着かない場合には、模擬読み取り確認を起動すべく、模擬信号DTAK’を発し、次いで当該信号DTCAK’を落とすようにすることが開示されている。

また、関連技術として特許文献１には、メモリカードに、データを管理するための管理情報とデータを順次書き込む前に記録を開始したことを示す記録開始フラグとを先に書き込んでおき、この書き込み後に実質的な管理情報を書き込み、その途中に異常を検出するための異常検出フラグを書き込むことが開示されている。

特開昭６２−４４８５５号公報 特開平６−９５９７９号公報

上述した特許文献２に記載の技術では、模擬信号DTAK’を発したことによりDTCAK’が落とされたことを処理装置側が認識することができないという問題がある。すなわち、処理装置は、模擬信号DTAK’によりメモリからの読み出しデータを受信したことを読み出しデータ受信時には認識することができない。特許文献１記載の技術を用いても係る問題を解決することはできない。

本発明の目的は、データストローブに異常が生じた場合であっても、データ要求元がメモリからデータ（読み出しデータ）を読み出すことが可能であり、かつ、データ要求元が読み出しデータ受取時にデータストローブの異常を認識可能なメモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法を提供することにある。

本発明のメモリ制御システムは、記憶手段と、記憶手段に対して読み出し要求を行うデータ要求元と、記憶手段からのデータの読み出し完了を示す通常データストローブ信号を記憶手段から所定時間内に受信しない場合に、擬似的なデータストローブ信号である擬似データストローブ信号を生成し、擬似データストローブ信号に基づき記憶手段からの読み出しデータをデータ要求元に送信するとともに、通常データストローブ信号に異常が生じた旨を示すエラー情報をデータ要求元に送信するメモリ制御手段と、を備えたことを特徴とする。

本発明のメモリ制御方法は、記憶手段に対し読み出し要求を行う要求ステップと、記憶手段からデータの読み出し完了を示すデータストローブ信号を所定時間内に記憶手段から受信したか否かを監視する監視ステップと、所定時間内にデータストローブ信号を受信しない場合に、擬似データストローブ信号を生成する生成ステップと、擬似データストローブ信号が生成された場合、記憶手段からの読み出しデータおよびデータストローブ信号に異常が生じた旨を示すエラー情報をデータ要求元に送信する第１の送信ステップと、を有することを特徴とする。

本発明のメモリ制御手段は、データ要求手段が記憶手段に対して読み出し要求を行うメモリ制御システムにおけるメモリ制御手段において、記憶手段からのデータの読み出し完了を示す通常データストローブ信号を記憶手段から所定時間内に受信したか否かを監視し、受信しない場合は擬似的なデータストローブ信号である疑似データストローブ信号と疑似データストローブ信号を選択する旨を示す選択情報とを出力する監視手段と、選択情報に基づいて、通常データストローブ信号あるいは擬似データストローブ信号のいずれかを選択する選択手段と、選択手段において擬似データストローブ信号が選択された場合には、記憶手段から読み出しデータとして送信されているデータとエラー情報とをデータ要求元に送信する同期手段と、を備えたことを特徴とする。

本発明のメモリ制御手段における制御方法は、記憶手段とデータ要求元とに接続され、監視手段と選択手段と同期手段とから構成されたメモリ制御手段における制御方法において、監視手段が、記憶手段からのデータの読み出し完了を示す通常データストローブ信号を受信したか否かを監視する監視ステップと、通常データストローブ信号を受信しない場合は擬似的なデータストローブ信号である疑似データストローブ信号と疑似データストローブ信号を選択する旨を示す選択情報とを出力する第１出力ステップと、選択手段が、選択情報に基づいて、通常データストローブ信号あるいは擬似データストローブ信号のいずれかを選択する選択ステップと、選択ステップにおいて擬似データストローブ信号が選択された場合には、記憶手段から読み出しデータとして送信されているデータとエラー情報とをデータ要求元に送信する送信ステップと、を有することを特徴とする。

本発明には、データストローブ信号に異常が生じた場合であっても、データ要求元がメモリからデータを読み出すことが可能であり、かつ、読み出されたデータの受取時にデータ要求元がデータストローブ信号の異常を認識することができるという効果がある。

本発明の第１の実施形態におけるメモリ制御システムの全体図である。 メモリ制御手段の詳細を示すブロック図である。 正常時のメモリ制御システムの動作を示すフローチャートである。 データストローブ信号の異常時におけるメモリ制御システムの動作を示すフローチャートである。 本発明の第２の実施形態におけるメモリ制御システムのブロック図である。 関連技術におけるメモリ制御システムの全体図である。 関連技術におけるメモリ制御手段を示すブロック図である。

まず、本発明の第１の実施形態に係るメモリ制御システムについて説明する。

図１に、本実施形態に係るメモリ制御システムの全体図を示す。

メモリ制御システム１は、データ要求手段２とメモリ制御手段３とメモリ４とから構成される。本実施形態では、メモリ４としてＤＤＲ ＳＤＲＡＭを例に説明する。

本実施形態の概要について説明する。

データ要求手段２がＤＤＲ ＳＤＲＡＭ４に対してアクセス要求２１（データ読み出し要求）を発行した際には、メモリ制御手段３は、ＤＤＲ ＳＤＲＡＭ４からメモリ制御手段３へ読み出しデータが返却されるまでの期間をタイマー監視する。そして、規定時間内に読み出しデータが返却されない場合（すなわち、データストローブ信号１３を受け取らない場合）、メモリ制御手段３は異常が発生したと認識し、擬似データストローブ信号を生成する。
なお、以下の説明において、ストローブ信号を「生成する」、「出力する」、「受信する」等の表現は、有効な（すなわち、アサート状態の）ストローブ信号を「生成する」、「出力する」、「受信する」等を意味する。

メモリ制御手段３は、擬似データストローブ信号により、通常のデータストローブ信号で読み出しデータを受け取る動作時と同様のシーケンス動作で、データ要求手段２への読み出しデータ（転送データ２４）の返却が可能である。

また、データ要求手段２へ転送データ２４を送信する際、その転送データ２４とともに、エラー発生を示すフラグ信号３０を出力することで、データ要求手段２は、送られてきた転送データ２４が「正しいデータではない」と判断することができると同時に、DDR SDRAM４およびメモリ制御手段３の間のデータストローブ信号に異常が発生したことを認識できる。

次に、本実施形態の詳細について説明する。

データ要求手段２は、ＤＤＲ ＳＤＲＡＭ４に対してのデータの読み出し／書き込み要求元であり、データ読み出しの場合、アクセス要求２１としての読み出し要求をメモリ制御手段３に送信し、最終的にメモリ制御手段３からデータイネーブル信号２３、転送データ（読み出しデータ）２４、およびフラグ信号３０を受け取ることで、要求したデータを受信する。一方、メモリ書き込みの場合には、データ要求手段２は、アクセス要求２１としての書き込み要求、データイネーブル信号２３および転送データ２４をメモリ制御手段３に送信する。

メモリ制御手段３およびデータ要求手段２は、システムクロック信号２０で同期をとる。メモリ制御手段３は、アクセス要求２１の種別(読み出し／書き込み)に応じて、ＤＤＲ ＳＤＲＡＭ４に対し、所定のメモリクロック信号１１、コマンド信号１２、データストローブ信号１３およびデータ１４の送受信を行う。

データ要求手段２からのアクセス要求２１が読み出し要求の場合、メモリ制御手段３は、メモリクロック信号１１およびデータ読み出しを指示するコマンド信号１２をＤＤＲ ＳＤＲＡＭ４に送信し、その結果、ＤＤＲ ＳＤＲＡＭ４から読み出されたデータ１３をデータストローブ１３とともに受け取る。

データ要求手段２からのアクセス要求２１が書き込み要求の場合には、メモリ制御手段３は、ＤＤＲ ＳＤＲＡＭ４に対し、メモリクロック信号１１、データ書き込みを指示するコマンド信号１２、データストローブ信号１３および書き込まれるべきデータ１４を送信する。

図２は本実施形態におけるメモリ制御手段３の詳細を示すブロック図である。

図２を参照すると、メモリ制御手段３は、ＤＬＬ４０とデータ同期手段４１とリードデータストローブ監視手段５０とコマンド生成手段４２とＤＤＲクロック生成手段４３とストローブ選択手段５２とを備える。本メモリ制御手段３は、リードデータストローブ監視手段５０およびストローブ選択手段５２を備える点が図７のメモリ制御手段６２とは異なる。

リードデータストローブ監視手段５０は、アクセス要求２１が読み出し要求であることをコマンド生成手段４２から通知されたとき、それに応答して、ＤＤＲ ＳＤＲＡＭ４からのデータストローブ信号１３を監視する。リードデータストローブ監視手段５０は、データストローブ信号１３を規定時間内に受信しないと、異常が発生したと判断して擬似データストローブ信号５１を出力し、一方、データストローブ信号１３を規定時間内に受信した場合には、異常は発生しなかったと判断して擬似データストローブ信号５１を出力しない。

メモリ制御手段３は、異常発生の場合には、疑似データストローブ信号５１に基づき、ＳＤＲＡＭ４からのデータ１４を取り込み、そのデータを同期手段４１を介して転送データ２４としてデータイネーブル信号２３とともにデータ要求手段２に送信する。また、同時に、メモリ制御手段３は、異常発生を示すフラグ信号３０も送信する。 ストローブ選択手段５２は、監視手段５０からのストローブ選択信号５３に基づき、ＤＤＲ ＳＤＲＡＭ４から送られてくるデータストローブ信号１３と監視手段５０から送られてくる擬似データストローブ信号５１とのいずれかを選択出力する。

具体的には、ストローブ選択手段５２は、通常はＤＤＲ ＳＤＲＡＭ４からのデータストローブ信号１３を選択し、異常検出時は、擬似データストローブ信号５１を選択する。

次に、図１および図２を参照して、本実施形態における、ＤＤＲ ＳＤＲＡＭ４への読み出し動作についてさらに詳細に説明する。

まず、データ要求手段２がメモリ制御手段３にアクセス要求２１（以下、説明の便宜上、読み出し要求２１と言う。）を行う。この読み出し要求２１には、読み出すべきデータのメモリアドレス情報が含まれている。

読み出し要求の場合には、データイネーブル信号２３および転送データ２４はメモリ制御手段３に転送されないことは言うまでもない。

メモリ制御手段３内のコマンド生成手段４２は、データ要求手段２からの読み出し要求２１を受け、この要求の解析を行い、ＤＤＲ ＳＤＲＡＭ４にアクセスするためのリード命令や読み出しアドレスなどを含むコマンド信号１２を生成し、ＳＤＲＡＭ４に出力する。

さらに、このとき、コマンド生成手段４２は、リードデータストローブ監視手段５０に、ＤＤＲ ＳＤＲＡＭ４に対して読み出し動作を実行することを通知する。

リードデータストローブ監視手段５０は、コマンド生成手段４２からのこの通知をトリガにデータストローブ信号１３の監視を開始する。すなわち、ＤＤＲ ＳＤＲＡＭ４へのコマンド信号発行後の一定期間内にデータストローブ信号１３がＳＤＲＡＭ４から送信されてくるか否かの監視が行われる。なお、この監視動作においては、データストローブ信号の有無を直接監視するのではなく、以下のようにデータイネーブル信号が一定期間内に出力されるか否かが監視される。

すなわち、通常、データストローブ信号１３は、ＤＤＲ ＳＤＲＡＭ４から、読み出しデータと同期してメモリ制御手段３に送信される。このデータストローブ信号１３に同期して、ＳＤＲＡＭ４からの読み出しデータ１４が同期手段４１に取り込まれる。さらに、データストローブ信号１３に応答して、データイネーブル信号２３が同期手段４１で作成され、このデータイネーブル信号２３は読み出しデータ１４とともにシステムクロック２０に同期して要求手段２に出力される。このような動作を考慮して、リードデータストローブ監視手段５０による上述の監視動作においては、データストローブ信号に基づいて作成されるデータイネーブル信号２３がコマンド信号発行後の一定期間内に出力されるか否かが監視される。

データストローブ信号１３を伝送する信号線に断線等の異常が発生した場合、メモリ制御手段３にはデータストローブ信号１３が入力されず、その結果として、データ同期化手段４１からデータイネーブル信号２３も出力されないため、リードデータストローブ監視手段５０の監視でデータストローブ信号の異常が検出されることとなる。

このとき、リードデータストローブ監視手段５０は、擬似データストローブ信号５１およびストローブ選択信号５３を出力する。

擬似データストローブ信号５１は、データストローブ信号１３と同様の働きをする擬似信号である。

ストローブ選択信号５３は、データストローブ信号１３と擬似データストローブ信号５１とのいずれかを選択するよう選択手段５２に指示する信号であり、通常は、データストローブ信号１３の選択を指示しているが、リードデータストローブ監視手段５０が異常を検出したときは、擬似データストローブ信号５１の選択を指示する。

ストローブ選択手段５２で擬似データストローブ信号５１が選択されると、データ同期手段４１に入力される。データ同期手段４１は、入力された擬似データストローブ信号５１に同期したデータイネーブル信号２３を生成し、その信号２３をシステムクロック２０に同期させて要求手段２に出力する。このとき、リードデータストローブ監視手段５０は、異常発生を示すフラグ信号３０を出力する。

これらのデータイネーブル信号２３およびフラグ信号３０を受け取ったデータ要求手段２は、データイネーブル信号２３に基づき転送データ２４を受け取るが、フラグ信号３０が異常発生を示していることで、転送データ２４は正当なデータではない可能性があることを認識する。それと同時に、データ要求手段２は、ＤＤＲ ＳＤＲＡＭ４とメモリ制御手段３との間のデータストローブ信号１３に何か異常が発生したことを認識できる。

図３および図４は、正常時および異常発生時におけるメモリ制御手段３からＤＤＲ ＳＤＲＡＭ４への読み出し要求時の各信号の状態を示すタイミングチャートである。

まず、図３を参照して、データストローブ信号１３に異常がなかった場合について説明する。

まず、ＤＤＲ ＳＤＲＡＭ４が、メモリ制御手段３からコマンド信号１２を受けとると、データ読み出しを実行後、データストローブ信号１３および読み出したデータ１４を出力する。一方、リードデータストローブ監視手段５０は、コマンド信号１２が送信されると、データイネーブル信号１３の監視を開始する。

データ同期手段４１は、ＤＤＲ ＳＤＲＡＭ４からデータストローブ信号１３およびデータ１４を受けとると、システムクロック２０に同期して、データイネーブル信号２３および受けとった読み出しデータ１４を転送データ２４としてをデータ要求手段２に出力する。

リードデータストローブ監視手段５０は、データイネーブル信号２３の出力を検出するため、読み出し要求が正常に完了していると判断して監視動作を中止する（異常発生を示すフラグ信号３０は出力しない）。

次に、図４を参照して、データストローブ信号１３に異常があった場合について説明する。

ＤＤＲ ＳＤＲＡＭ４へのコマンド信号１２の送出からリードデータストローブ監視手段５０が監視開始するまでは、正常動作時（図３）と同様である。

ＤＤＲ ＳＤＲＡＭ４からのデータストローブ信号１３がメモリ制御手段２に入力されない場合、データ同期手段４１からデータイネーブル信号２３が出力されない。そのため、リードデータストローブ監視手段５０の監視で異常が検出され、擬似データストローブ信号５１およびこの擬似データストローブ信号の選択を指示するストローブ選択信号５３が出力される。

その結果、ストローブ選択手段５２はデータ同期手段４１に擬似データストローブ信号５１を出力することとなる。

データ同期手段４１は、擬似データストローブ信号５１に同期したデータイネーブル信号２３を生成し、要求手段２に出力する。このとき、リードデータストローブ監視手段５０は、異常検出後にデータイネーブル信号２３が出力されたということに基づいて、異常発生を示すフラグ信号３０を要求手段２に出力する。

データ要求手段２は、データイネーブル信号２３に加えて異常発生を示すフラグ信号３０を受信したことで、受け取った転送データ２４が正当ではない可能性があると判断できるともに、ＤＤＲ ＳＤＲＡＭ４の読み出し要求でデータイネーブル信号に異常が発生したと認識する。

なお、本実施形態では、メモリ制御手段３がデータイネーブル信号２３と転送データ２４とフラグ信号３０とを同時にデータ要求手段２に送信する構成にしたが、データイネーブル信号２３とフラグ信号３０とを転送データ２４よりも前に送信する構成にしても良い。

このように、本発明の本実施形態には、データストローブ信号に異常が生じた場合であっても、データ要求元がメモリ（DDR SDRAM）からデータを読み出すことが可能であり、かつ、データ要求元が読み出しデータ受取時にデータストローブ信号の異常発生を認識することができるという効果がある。

次に、本発明の第２の実施形態について説明する。

本実施形態では、リードデータストローブ監視手段５０のみが第１の実施形態と異なる。

図５に本実施形態のメモリ制御手段３のブロック図を示す。

本実施形態では、リードデータストローブ監視手段５０に監視設定値６０が入力される。監視設定値６０とは、データストローブ信号の監視時間(監視時間の要素としては、データストローブ信号のサイクル数や、送信されてくるまでの時間がある)であり、ソフトウェア等で任意に設定可能である。

本発明の本実施形態では、使用するメモリに応じた監視時間を任意設定できるようにすることにより、システムで利用可能な様々なメモリに対応が可能となる。

１ ＤＤＲ ＳＤＲＡＭ
２ メモリ制御手段
３ データ要求手段
１１ メモリクロック信号
１２ コマンド
１３ データストローブ信号
１４ データ
２０ システムクロック信号
２１ アクセス要求
２３ データイネーブル信号
２４ 転送データ
３０ フラグ信号
４０ ＤＬＬ
４１ データ同期手段
４２ コマンド生成手段
４３ DDRクロック生成手段
５０ リードデータストローブ監視手段
５１ 擬似データストローブ信号
５２ ストローブ選択手段
５３ ストローブ選択

Claims (18)

1. 記憶手段と、
   前記記憶手段に対して読み出し要求を行うデータ要求元と、
   前記記憶手段からのデータの読み出し完了を示す通常データストローブ信号を前記記憶手段から所定時間内に受信しない場合に、擬似的なデータストローブ信号である擬似データストローブ信号を生成し、前記擬似データストローブ信号に基づき前記記憶手段からの読み出しデータをデータ要求元に送信するとともに、前記通常データストローブ信号に異常が生じた旨を示すエラー情報を前記データ要求元に送信するメモリ制御手段と、
   を備えたことを特徴とするメモリ制御システム。
2. 前記メモリ制御手段は、前記読み出しデータおよび前記通常データストローブ信号を前記記憶手段から受信すると、前記読み出しデータを前記記憶手段に送信することを特徴とする請求項１記載のメモリ制御システム。
3. 前記メモリ制御手段は、前記読み出しデータと同じタイミングあるいは前記読み出しデータよりも早いタイミングで前記エラー情報を前記データ要求元に送信することを特徴とする請求項１または２記載のメモリ制御システム。
4. 前記メモリ制御手段は、前記記憶手段に対して読み出し要求を行ってから所定時間内に前記通常データストローブ信号を受信しない場合に、前記疑似データストローブ信号を発行することを特徴とする請求項１ないし３のいずれかに記載のメモリ制御システム。
5. 前記メモリ制御手段は、
   前記通常データストローブ信号を受信したか否かを所定時間監視し、受信しない場合は前記疑似データストローブ信号と前記疑似データストローブ信号の選択を指示する選択情報とを出力する監視手段と、
   前記選択情報に基づいて、前記通常データストローブ信号および前記擬似データストローブ信号のいずれかを選択する選択手段と、
   前記選択手段において前記擬似データストローブ信号が選択された場合には、前記記憶手段から読み出しデータとして送信されているデータと前記エラー情報とを前記データ要求元に送信する同期手段と、
   を備えたことを特徴とする請求項１ないし４のいずれかに記載のメモリ制御システム。
6. 前記同期手段は、前記擬似データストローブ信号および前記通常データストローブ信号のいずれかを受信すると、データイネーブル信号を前記データ要求元に出力し、
   前記監視手段は、前記データイネーブル信号が出力された場合に、前記データイネーブル信号が前記疑似データストローブ信号に基づくものか否かを判断し、前記疑似データストローブ信号に基づくものである場合には前記エラー情報を前記データ要求元に送信することを特徴とする請求項１ないし５のいずれかに記載のメモリ制御システム。
7. 前記監視手段には、前記通常データストローブ信号の監視時間に関する監視情報が設定され、
   前記監視手段は、前記監視情報に基づいて前記通常データストローブ信号を監視することを特徴とする請求項５または６記載のメモリ制御システム。
8. 記憶手段に対し読み出し要求を行う要求ステップと、
   前記記憶手段からデータの読み出し完了を示すデータストローブ信号を所定時間内に前記記憶手段から受信したか否かを監視する監視ステップと、
   前記所定時間内に前記データストローブ信号を受信しない場合に、擬似データストローブ信号を生成する生成ステップと、
   前記擬似データストローブ信号が生成された場合、前記記憶手段からの読み出しデータおよび前記データストローブ信号に異常が生じた旨を示すエラー情報をデータ要求元に送信する第１の送信ステップと、
   を有することを特徴とするメモリ制御方法。
9. 前記メモリ制御手段が、前記読み出しデータおよび前記通常データストローブ信号を前記記憶手段から受信すると、前記読み出しデータを前記記憶手段に送信する第２の送信ステップを有することを特徴とする請求項８記載のメモリ制御方法。
10. 前記第１送信ステップにおいて、前記メモリ制御手段は、前記読み出しデータと同じタイミングあるいは前記読み出しデータよりも早いタイミングで前記エラー情報を前記データ要求元に送信することを特徴とする請求項８または９記載のメモリ制御方法。
11. 前記生成ステップにおいて、前記メモリ制御手段は、前記記憶手段に対して前記読み出し要求を行ってから所定時間内に前記通常データストローブ信号を受信しない場合に、前記疑似データストローブ信号を生成することを特徴とする請求項８ないし１０のいずれかに記載のメモリ制御方法。
12. 前記通常データストローブ信号の監視時間に関する監視情報を前記監視手段に設定するステップを有し、
    前記監視ステップにおいて、前記監視手段は前記監視情報に基づいて、前記データストローブ信号の監視を行うことを特徴とする請求項８ないし１１のいずれかに記載のメモリ制御方法。
13. データ要求手段が記憶手段に対して読み出し要求を行うメモリ制御システムにおけるメモリ制御手段において、
    前記記憶手段からのデータの読み出し完了を示す通常データストローブ信号を前記記憶手段から所定時間内に受信したか否かを監視し、受信しない場合は擬似的なデータストローブ信号である疑似データストローブ信号と前記疑似データストローブ信号を選択する旨を示す選択情報とを出力する監視手段と、
    前記選択情報に基づいて、前記通常データストローブ信号あるいは前記擬似データストローブ信号のいずれかを選択する選択手段と、
    前記選択手段において前記擬似データストローブ信号が選択された場合には、前記記憶手段から読み出しデータとして送信されているデータと前記エラー情報とを前記データ要求元に送信する同期手段と、
    を備えたことを特徴とするメモリ制御手段。
14. 前記同期手段は、前記擬似データストローブ信号および前記通常データストローブ信号のいずれかと前記読み出しデータとを受信すると、データイネーブル信号を前記データ要求元に出力し、
    前記監視手段は、前記データイネーブル信号が出力された場合に、前記データイネーブル信号が前記疑似データストローブ信号に基づくものか否かを判断し、前記疑似データストローブ信号に基づくものである場合に前記エラー情報を前記データ要求元に送信することを特徴とする請求項１３記載のメモリ制御手段。
15. 前記監視手段には、前記通常データストローブ信号の監視時間に関する監視情報が設定され、
    前記監視手段は、前記監視情報に基づいて、前記通常データストローブ信号の監視を行うことを特徴とする請求項１３または１４記載のメモリ制御手段。
16. 記憶手段とデータ要求元とに接続され、監視手段と選択手段と同期手段とから構成されたメモリ制御手段における制御方法において、
    前記監視手段が、前記記憶手段からのデータの読み出し完了を示す通常データストローブ信号を受信したか否かを監視する監視ステップと、
    前記通常データストローブ信号を受信しない場合は擬似的なデータストローブ信号である疑似データストローブ信号と前記疑似データストローブ信号を選択する旨を示す選択情報とを出力する第１出力ステップと、
    前記選択手段が、前記選択情報に基づいて、前記通常データストローブ信号あるいは前記擬似データストローブ信号のいずれかを選択する選択ステップと、
    前記選択ステップにおいて前記擬似データストローブ信号が選択された場合には、前記記憶手段から読み出しデータとして送信されているデータと前記エラー情報とを前記データ要求元に送信する送信ステップと、
    を有することを特徴とするメモリ制御手段における制御方法。
17. 前記同期手段が、前記擬似データストローブ信号および前記通常データストローブ信号のいずれかを受信すると、データイネーブル信号を前記データ要求元に出力する第２出力ステップと、
    を有し、
    前記送信ステップにおいて、前記監視手段が、前記データイネーブル信号が出力された場合に、前記データイネーブル信号が前記疑似データストローブ信号に基づくものか否かを判断し、前記疑似データストローブ信号に基づくものである場合に前記エラー情報を前記データ要求元に送信することを特徴とする請求項１６記載のメモリ制御手段における制御方法。
18. 前記データストローブ信号の監視時間に関する監視情報を前記監視手段に設定するステップを有し、
    前記監視ステップにおいて、前記監視手段は、前記監視情報に基づいて前記通常データストローブの監視を行うことを特徴とする請求項１６または１７記載のメモリ制御手段における制御方法。

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