JP2002324009A - メモリ制御方法及びメモリ制御システム - Google Patents
メモリ制御方法及びメモリ制御システムInfo
- Publication number
- JP2002324009A JP2002324009A JP2001126060A JP2001126060A JP2002324009A JP 2002324009 A JP2002324009 A JP 2002324009A JP 2001126060 A JP2001126060 A JP 2001126060A JP 2001126060 A JP2001126060 A JP 2001126060A JP 2002324009 A JP2002324009 A JP 2002324009A
- Authority
- JP
- Japan
- Prior art keywords
- sdram
- data
- clock
- memory control
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ＳＤＲＡＭからデータを読み出す時に、配線
遅延による誤動作を防止し、アクセスタイムにばらつき
がある場合でも読み出したデータを正しく取り込むこと
ができるメモリ制御方法を提供する。 【解決手段】 ＳＤＲＡＭからデータを読み出す期間を
検出し、ＳＤＲＡＭ用クロックを伝送するためのクロッ
ク線及びデータ線の配線遅延を相殺するように、データ
を読み出す期間だけ、ＳＤＲＡＭ用クロックの位相をシ
ステムを動作させるための内部クロックに対して進め
る。また、複数のＳＤＲＡＭのうち、データを読み出す
ためにアクティブ状態に設定されたＳＤＲＡＭがいずれ
であるかを示す情報を取得し、該ＳＤＲＡＭが制御装置
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくする。
遅延による誤動作を防止し、アクセスタイムにばらつき
がある場合でも読み出したデータを正しく取り込むこと
ができるメモリ制御方法を提供する。 【解決手段】 ＳＤＲＡＭからデータを読み出す期間を
検出し、ＳＤＲＡＭ用クロックを伝送するためのクロッ
ク線及びデータ線の配線遅延を相殺するように、データ
を読み出す期間だけ、ＳＤＲＡＭ用クロックの位相をシ
ステムを動作させるための内部クロックに対して進め
る。また、複数のＳＤＲＡＭのうち、データを読み出す
ためにアクティブ状態に設定されたＳＤＲＡＭがいずれ
であるかを示す情報を取得し、該ＳＤＲＡＭが制御装置
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくする。
Description
【０００１】
【発明の属する技術分野】本発明はＳＤＲＡＭ（Synchr
onous DRAM）に対するデータの書き込み／読み出し動作
を制御するためのメモリ制御方法及びメモリ制御システ
ムに関する。
onous DRAM）に対するデータの書き込み／読み出し動作
を制御するためのメモリ制御方法及びメモリ制御システ
ムに関する。
【０００２】
【従来の技術】図６はＳＤＲＡＭを有するシステムの一
構成例を示すブロック図であり、図７は従来のメモリ制
御装置及びＳＤＲＡＭの動作の一例を示すタイミングチ
ャートである。
構成例を示すブロック図であり、図７は従来のメモリ制
御装置及びＳＤＲＡＭの動作の一例を示すタイミングチ
ャートである。
【０００３】一般に、ＳＤＲＡＭ（ＤＤＲ（Double dat
a rate）ＳＤＲＡＭ等を含む）はメモリ制御装置によっ
てデータの書き込み／読み出し動作が制御される。図６
に示すように、メモリ制御装置１００には、アドレス線
ＡＤＤ、制御線ＣＮＴ、チップセレクト線ＣＳ、クロッ
ク線ＣＬＫ、及びデータ線ＤＴを介して複数のＳＤＲＡ
Ｍ２００（図６の例では２個）が並列に接続される。な
お、図６では、アドレス線ＡＤＤ、制御線ＣＮＴ、チッ
プセレクト線ＣＳ、及びデータ線ＤＴがそれぞれ１本ず
つ記載されているが、アドレス線ＡＤＤ及びデータ線Ｄ
Ｔはそれぞれ処理ビット（例えば、１６ビット）に応じ
た本数で構成され、制御線ＣＮＴは各種制御信号の数に
応じた本数で構成される。また、チップセレクト線ＣＳ
は、ＳＤＲＡＭの個数に応じた本数で構成され、各ＳＤ
ＲＡＭ２００毎にそれぞれ個別に配線される。
a rate）ＳＤＲＡＭ等を含む）はメモリ制御装置によっ
てデータの書き込み／読み出し動作が制御される。図６
に示すように、メモリ制御装置１００には、アドレス線
ＡＤＤ、制御線ＣＮＴ、チップセレクト線ＣＳ、クロッ
ク線ＣＬＫ、及びデータ線ＤＴを介して複数のＳＤＲＡ
Ｍ２００（図６の例では２個）が並列に接続される。な
お、図６では、アドレス線ＡＤＤ、制御線ＣＮＴ、チッ
プセレクト線ＣＳ、及びデータ線ＤＴがそれぞれ１本ず
つ記載されているが、アドレス線ＡＤＤ及びデータ線Ｄ
Ｔはそれぞれ処理ビット（例えば、１６ビット）に応じ
た本数で構成され、制御線ＣＮＴは各種制御信号の数に
応じた本数で構成される。また、チップセレクト線ＣＳ
は、ＳＤＲＡＭの個数に応じた本数で構成され、各ＳＤ
ＲＡＭ２００毎にそれぞれ個別に配線される。
【０００４】アドレス線ＡＤＤは、データの書き込み／
読み出しアドレス（Address）及びバンクセレクトアド
レス（Bank select address: BA）信号が伝送され、チ
ップセレクト線ＣＳは、データの書き込み／読み出しを
行うＳＤＲＡＭ２００をアクティブ状態にするためのチ
ップセレクト信号(Chip select)が伝送される。
読み出しアドレス（Address）及びバンクセレクトアド
レス（Bank select address: BA）信号が伝送され、チ
ップセレクト線ＣＳは、データの書き込み／読み出しを
行うＳＤＲＡＭ２００をアクティブ状態にするためのチ
ップセレクト信号(Chip select)が伝送される。
【０００５】また、制御線ＣＮＴは、ＲＡＳ（Row Addr
ess Strobe command）、ＣＡＳ（Column Address Strob
e command）、ＷＥ（Write Enable）、ＤＱＭ（Data-in
put/output Mask）、ＣＫＥ（Clock Enable）等の制御
信号が伝送され、クロック線ＣＬＫは、各ＳＤＲＡＭ２
００を動作させるためのＳＤＲＡＭ用クロック（Clock
(SDRAM)）が伝送される。データ線ＤＴは、ＳＤＲＡＭ
２００に書き込むデータ、あるいはＳＤＲＡＭ２００か
ら読み出されたデータ（DATA）が伝送される。
ess Strobe command）、ＣＡＳ（Column Address Strob
e command）、ＷＥ（Write Enable）、ＤＱＭ（Data-in
put/output Mask）、ＣＫＥ（Clock Enable）等の制御
信号が伝送され、クロック線ＣＬＫは、各ＳＤＲＡＭ２
００を動作させるためのＳＤＲＡＭ用クロック（Clock
(SDRAM)）が伝送される。データ線ＤＴは、ＳＤＲＡＭ
２００に書き込むデータ、あるいはＳＤＲＡＭ２００か
ら読み出されたデータ（DATA）が伝送される。
【０００６】メモリ制御装置１００は、システムバス
（不図示）を介してＣＰＵ（不図示）と接続され、ＣＰ
Ｕとの間で処理に必要なデータの送受信を行う。
（不図示）を介してＣＰＵ（不図示）と接続され、ＣＰ
Ｕとの間で処理に必要なデータの送受信を行う。
【０００７】このような構成において、次に、図６に示
したＳＤＲＡＭに対するデータの書き込み／読み出し動
作について説明する。
したＳＤＲＡＭに対するデータの書き込み／読み出し動
作について説明する。
【０００８】まず、ＳＤＲＡＭ２００にデータを書き込
む場合、メモリ制御装置１００は、チップセレクト信号
ＣＳを用いてデータを書き込むＳＤＲＡＭ２００をアク
ティブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上が
り（または立ち下がり）に同期して、各種制御信号を所
定の書き込みモードにセットし、ＷＲＩＴＥコマンドを
出力する。また、ＷＲＩＴＥコマンドに同期して書き込
みアドレス信号及び書き込みデータをそれぞれ出力す
る。
む場合、メモリ制御装置１００は、チップセレクト信号
ＣＳを用いてデータを書き込むＳＤＲＡＭ２００をアク
ティブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上が
り（または立ち下がり）に同期して、各種制御信号を所
定の書き込みモードにセットし、ＷＲＩＴＥコマンドを
出力する。また、ＷＲＩＴＥコマンドに同期して書き込
みアドレス信号及び書き込みデータをそれぞれ出力す
る。
【０００９】チップセレクト信号ＣＳによってアクティ
ブ状態に設定されたＳＤＲＡＭ２００は、メモリ制御装
置１００からのＷＲＩＴＥコマンドの出力タイミングに
同期して、送信された書き込みアドレス信号及び書き込
みデータをそれぞれ取り込み、指定されたアドレスにデ
ータを格納する。
ブ状態に設定されたＳＤＲＡＭ２００は、メモリ制御装
置１００からのＷＲＩＴＥコマンドの出力タイミングに
同期して、送信された書き込みアドレス信号及び書き込
みデータをそれぞれ取り込み、指定されたアドレスにデ
ータを格納する。
【００１０】一方、ＳＤＲＡＭ２００からデータを読み
出す場合、メモリ制御装置１００は、チップセレクト信
号ＣＳを用いてデータを読み出すＳＤＲＡＭ２をアクテ
ィブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上がり
（または立ち下がり）に同期して、各種制御信号を所定
の読み出しモードにセットし、ＲＥＡＤコマンドを出力
する。また、ＲＥＡＤコマンドデータに同期してデータ
を読み出すアドレス信号を出力する。
出す場合、メモリ制御装置１００は、チップセレクト信
号ＣＳを用いてデータを読み出すＳＤＲＡＭ２をアクテ
ィブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上がり
（または立ち下がり）に同期して、各種制御信号を所定
の読み出しモードにセットし、ＲＥＡＤコマンドを出力
する。また、ＲＥＡＤコマンドデータに同期してデータ
を読み出すアドレス信号を出力する。
【００１１】チップセレクト信号ＣＳによってアクティ
ブ状態に設定されたＳＤＲＡＭ２００は、メモリ制御装
置１００からのＲＥＡＤコマンドの出力タイミングに同
期して読み出しアドレス信号を取り込む。
ブ状態に設定されたＳＤＲＡＭ２００は、メモリ制御装
置１００からのＲＥＡＤコマンドの出力タイミングに同
期して読み出しアドレス信号を取り込む。
【００１２】そして、図７に示すように、例えば、ＲＥ
ＡＤコマンドが出力されてから３サイクル目のＳＤＲＡ
Ｍ用クロックの立ち上がり（または立ち下がり）に同期
して指定されたアドレスのデータを出力する。
ＡＤコマンドが出力されてから３サイクル目のＳＤＲＡ
Ｍ用クロックの立ち上がり（または立ち下がり）に同期
して指定されたアドレスのデータを出力する。
【００１３】図７に示すＣＬは、ＣＡＳ Ｌａｔｅｎｃ
ｙの略称であり、ＳＤＲＡＭでは、ＲＥＡＤコマンドが
出力されてからＣＡＳ Ｌａｔｅｎｃｙで設定されたク
ロックサイクル後（ＣＬ＝２、３）にデータ出力が開始
される。バースト長（BurstLength）は、データ読み出
し時に連続して出力させるデータの数を示し、バースト
長で設定された数のデータがＳＤＲＡＭ用クロックのサ
イクル毎に連続して出力される。
ｙの略称であり、ＳＤＲＡＭでは、ＲＥＡＤコマンドが
出力されてからＣＡＳ Ｌａｔｅｎｃｙで設定されたク
ロックサイクル後（ＣＬ＝２、３）にデータ出力が開始
される。バースト長（BurstLength）は、データ読み出
し時に連続して出力させるデータの数を示し、バースト
長で設定された数のデータがＳＤＲＡＭ用クロックのサ
イクル毎に連続して出力される。
【００１４】また、内部クロックは、メモリ制御装置に
供給される、システムを動作させるためのタイミングク
ロックであり、従来のメモリ制御装置１００は、ＳＤＲ
ＡＭ用クロックとして内部クロックをそのまま各ＳＤＲ
ＡＭ２００に供給している。なお、ＮＯＰ（No Operati
on）は実行コマンドではないが、内部動作を継続させる
ためのコマンドである。
供給される、システムを動作させるためのタイミングク
ロックであり、従来のメモリ制御装置１００は、ＳＤＲ
ＡＭ用クロックとして内部クロックをそのまま各ＳＤＲ
ＡＭ２００に供給している。なお、ＮＯＰ（No Operati
on）は実行コマンドではないが、内部動作を継続させる
ためのコマンドである。
【００１５】
【発明が解決しようとする課題】近年、ＳＤＲＡＭは高
集積化及び高速動作化が進み、例えば、記憶容量が２５
６Ｍビット、クロック周波数が１００ＭＨｚや１３３Ｍ
Ｈｚで動作するものも販売されている。このような高速
動作する複数のＳＤＲＡＭを図６に示すようにメモリ制
御装置に接続した場合、配線容量及び配線抵抗による信
号遅延が原因の誤動作が問題となってきている。
集積化及び高速動作化が進み、例えば、記憶容量が２５
６Ｍビット、クロック周波数が１００ＭＨｚや１３３Ｍ
Ｈｚで動作するものも販売されている。このような高速
動作する複数のＳＤＲＡＭを図６に示すようにメモリ制
御装置に接続した場合、配線容量及び配線抵抗による信
号遅延が原因の誤動作が問題となってきている。
【００１６】ＳＤＲＡＭに対してデータを書き込む場
合、上述したように、ＳＤＲＡＭはメモリ制御装置から
出力されるＷＲＩＴＥコマンドの出力タイミングに同期
して書き込みアドレス及び書き込みデータをそれぞれ取
り込むため、クロック線ＣＬＫ、制御線ＣＮＴ及びデー
タ線ＤＴでそれぞれ配線遅延が生じても、各信号がそれ
ぞれ同様に遅れるために誤動作を起こすことはない。
合、上述したように、ＳＤＲＡＭはメモリ制御装置から
出力されるＷＲＩＴＥコマンドの出力タイミングに同期
して書き込みアドレス及び書き込みデータをそれぞれ取
り込むため、クロック線ＣＬＫ、制御線ＣＮＴ及びデー
タ線ＤＴでそれぞれ配線遅延が生じても、各信号がそれ
ぞれ同様に遅れるために誤動作を起こすことはない。
【００１７】しかしながら、ＳＤＲＡＭからデータを読
み出す場合は、ＳＤＲＡＭ自身のクロックに対するアク
セスタイムＴａｃ（図７参照）に、クロック線ＣＬＫの
配線遅延とデータ線ＤＴの配線遅延とが加算されるた
め、クロック線ＣＬＫやデータ線ＤＴが長く配線容量や
配線抵抗が大きくなると、内部クロックで動作するメモ
リ制御装置がＳＤＲＡＭから出力されたデータを正しく
取り込むことができなくなる。したがって、ＳＤＲＡＭ
の動作周波数に比べてシステムの動作周波数を上げるこ
とが困難であるという問題があった。
み出す場合は、ＳＤＲＡＭ自身のクロックに対するアク
セスタイムＴａｃ（図７参照）に、クロック線ＣＬＫの
配線遅延とデータ線ＤＴの配線遅延とが加算されるた
め、クロック線ＣＬＫやデータ線ＤＴが長く配線容量や
配線抵抗が大きくなると、内部クロックで動作するメモ
リ制御装置がＳＤＲＡＭから出力されたデータを正しく
取り込むことができなくなる。したがって、ＳＤＲＡＭ
の動作周波数に比べてシステムの動作周波数を上げるこ
とが困難であるという問題があった。
【００１８】また、メモリ制御装置の近傍に配置された
ＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとでは配線遅
延量が異なるため、ＲＥＡＤコマンドが出力されてから
ＳＤＲＡＭの出力データが確立するまでの時間（システ
ムのアクセスタイム）がばらついてしまう問題があっ
た。
ＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとでは配線遅
延量が異なるため、ＲＥＡＤコマンドが出力されてから
ＳＤＲＡＭの出力データが確立するまでの時間（システ
ムのアクセスタイム）がばらついてしまう問題があっ
た。
【００１９】通常、メモリ制御装置でＳＤＲＡＭから出
力されたデータを正しく取り込むためには、内部クロッ
クの立ち上がりに対して所定の時間よりも前までにデー
タが確立している必要があり（ｓｅｔｕｐ時間：図７参
照）、内部クロックの立ち上がりから所定の時間以上デ
ータが保持されている必要がある（ｈｏｌｄ時間：図７
参照）。
力されたデータを正しく取り込むためには、内部クロッ
クの立ち上がりに対して所定の時間よりも前までにデー
タが確立している必要があり（ｓｅｔｕｐ時間：図７参
照）、内部クロックの立ち上がりから所定の時間以上デ
ータが保持されている必要がある（ｈｏｌｄ時間：図７
参照）。
【００２０】したがって、メモリ制御装置の近傍に配置
されたＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとでシ
ステムのアクセスタイムがばらつくと、それらに対する
ｓｅｔｕｐ時間及びｈｏｌｄ時間をそれぞれ満たすこと
が困難になってしまう。
されたＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとでシ
ステムのアクセスタイムがばらつくと、それらに対する
ｓｅｔｕｐ時間及びｈｏｌｄ時間をそれぞれ満たすこと
が困難になってしまう。
【００２１】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ＳＤＲ
ＡＭからのデータ読み出し時における、配線遅延による
誤動作を防止することが可能なメモリ制御方法及びメモ
リ制御システムを提供することを目的とする。
る問題点を解決するためになされたものであり、ＳＤＲ
ＡＭからのデータ読み出し時における、配線遅延による
誤動作を防止することが可能なメモリ制御方法及びメモ
リ制御システムを提供することを目的とする。
【００２２】また、本発明は、ＳＤＲＡＭからのデータ
読み出し時におけるアクセスタイムのばらつきが発生し
ても、各ＳＤＲＡＭから出力されたデータをそれぞれ正
しく取り込むことが可能なメモリ制御方法及びメモリ制
御装置を提供することを目的とする。
読み出し時におけるアクセスタイムのばらつきが発生し
ても、各ＳＤＲＡＭから出力されたデータをそれぞれ正
しく取り込むことが可能なメモリ制御方法及びメモリ制
御装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するため
本発明のメモリ制御方法は、システムが備える複数のＳ
ＤＲＡＭからデータを読み出すためのメモリ制御方法で
あって、前記ＳＤＲＡＭからデータを読み出す期間を検
出し、前記ＳＤＲＡＭを動作させるためのクロックであ
るＳＤＲＡＭ用クロックを伝送するためのクロック線、
及び前記データを伝送するためのデータ線の配線遅延を
相殺するように、前記データを読み出す期間だけ、前記
ＳＤＲＡＭ用クロックの位相を前記システムを動作させ
るための内部クロックに対して進める方法である。
本発明のメモリ制御方法は、システムが備える複数のＳ
ＤＲＡＭからデータを読み出すためのメモリ制御方法で
あって、前記ＳＤＲＡＭからデータを読み出す期間を検
出し、前記ＳＤＲＡＭを動作させるためのクロックであ
るＳＤＲＡＭ用クロックを伝送するためのクロック線、
及び前記データを伝送するためのデータ線の配線遅延を
相殺するように、前記データを読み出す期間だけ、前記
ＳＤＲＡＭ用クロックの位相を前記システムを動作させ
るための内部クロックに対して進める方法である。
【００２４】ここで、前記複数のＳＤＲＡＭのうち、前
記データを読み出すためにアクティブ状態に設定された
ＳＤＲＡＭがいずれであるかを示す情報を取得し、該Ｓ
ＤＲＡＭが、前記ＳＤＲＡＭ用クロックの送出点及び前
記データの受信点の近傍に配置されている場合は、前記
ＳＤＲＡＭ用クロックの位相の進み量を少なくし、前記
ＳＤＲＡＭ用クロックの送出点及び前記データの受信点
から遠方に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を大きくしてもよい。
記データを読み出すためにアクティブ状態に設定された
ＳＤＲＡＭがいずれであるかを示す情報を取得し、該Ｓ
ＤＲＡＭが、前記ＳＤＲＡＭ用クロックの送出点及び前
記データの受信点の近傍に配置されている場合は、前記
ＳＤＲＡＭ用クロックの位相の進み量を少なくし、前記
ＳＤＲＡＭ用クロックの送出点及び前記データの受信点
から遠方に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を大きくしてもよい。
【００２５】また、前記データを読み出す期間は、前記
ＳＤＲＡＭに対してデータの読み出しを指示するＲＥＡ
Ｄコマンドが出力されてから、前記ＳＤＲＡＭに設定さ
れたＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期少ないク
ロックサイクル後から、バースト長の数の連続データが
読み出されるまでの期間であることが望ましい。
ＳＤＲＡＭに対してデータの読み出しを指示するＲＥＡ
Ｄコマンドが出力されてから、前記ＳＤＲＡＭに設定さ
れたＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期少ないク
ロックサイクル後から、バースト長の数の連続データが
読み出されるまでの期間であることが望ましい。
【００２６】一方、本発明のメモリ制御システムは、複
数のＳＤＲＡＭと、前記ＳＤＲＡＭからデータを読み出
す期間を検出し、前記ＳＤＲＡＭを動作させるためのク
ロックであるＳＤＲＡＭ用クロックを伝送するためのク
ロック線、及び前記データを伝送するためのデータ線の
配線遅延を相殺するように、前記データを読み出す期間
だけ、前記ＳＤＲＡＭ用クロックの位相をシステムを動
作させるための内部クロックに対して進めるメモリ制御
装置と、を有する構成である。
数のＳＤＲＡＭと、前記ＳＤＲＡＭからデータを読み出
す期間を検出し、前記ＳＤＲＡＭを動作させるためのク
ロックであるＳＤＲＡＭ用クロックを伝送するためのク
ロック線、及び前記データを伝送するためのデータ線の
配線遅延を相殺するように、前記データを読み出す期間
だけ、前記ＳＤＲＡＭ用クロックの位相をシステムを動
作させるための内部クロックに対して進めるメモリ制御
装置と、を有する構成である。
【００２７】ここで、前記メモリ制御装置は、前記複数
のＳＤＲＡＭのうち、前記データを読み出すためにアク
ティブ状態に設定されたＳＤＲＡＭがいずれであるかを
示す情報を取得し、該ＳＤＲＡＭが、前記メモリ制御装
置の近傍に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を少なくし、前記メモリ制御装置
から遠方に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を大きくしてもよい。
のＳＤＲＡＭのうち、前記データを読み出すためにアク
ティブ状態に設定されたＳＤＲＡＭがいずれであるかを
示す情報を取得し、該ＳＤＲＡＭが、前記メモリ制御装
置の近傍に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を少なくし、前記メモリ制御装置
から遠方に配置されている場合は、前記ＳＤＲＡＭ用ク
ロックの位相の進み量を大きくしてもよい。
【００２８】また、前記データを読み出す期間は、前記
ＳＤＲＡＭに対してデータの読み出しを指示するＲＥＡ
Ｄコマンドが出力されてから、前記ＳＤＲＡＭに設定さ
れたＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期少ないク
ロックサイクル後から、バースト長の数の連続データが
読み出されるまでの期間であることが望ましい。
ＳＤＲＡＭに対してデータの読み出しを指示するＲＥＡ
Ｄコマンドが出力されてから、前記ＳＤＲＡＭに設定さ
れたＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期少ないク
ロックサイクル後から、バースト長の数の連続データが
読み出されるまでの期間であることが望ましい。
【００２９】上記のようなメモリ制御方法及びメモリ制
御システムでは、ＳＤＲＡＭからデータを読み出す期間
を検出し、ＳＤＲＡＭ用クロックを伝送するためのクロ
ック線及びデータ線の配線遅延を相殺するように、デー
タを読み出す期間だけ、ＳＤＲＡＭ用クロックの位相を
システムを動作させるための内部クロックに対して進め
るため、ＳＤＲＡＭ用クロックが高速であってもＳＤＲ
ＡＭから読み出されるデータを確実に取り込むことがで
きる。
御システムでは、ＳＤＲＡＭからデータを読み出す期間
を検出し、ＳＤＲＡＭ用クロックを伝送するためのクロ
ック線及びデータ線の配線遅延を相殺するように、デー
タを読み出す期間だけ、ＳＤＲＡＭ用クロックの位相を
システムを動作させるための内部クロックに対して進め
るため、ＳＤＲＡＭ用クロックが高速であってもＳＤＲ
ＡＭから読み出されるデータを確実に取り込むことがで
きる。
【００３０】また、複数のＳＤＲＡＭのうち、データを
読み出すためにアクティブ状態に設定されたＳＤＲＡＭ
がいずれであるかを示す情報を取得し、該ＳＤＲＡＭ
が、ＳＤＲＡＭ用クロックの送出点及びデータの受信点
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、ＳＤＲＡＭ用クロックの送出
点及びデータの受信点から遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくすること
で、ＳＤＲＡＭの位置の違いによるアクセスタイムのば
らつきが減少する。
読み出すためにアクティブ状態に設定されたＳＤＲＡＭ
がいずれであるかを示す情報を取得し、該ＳＤＲＡＭ
が、ＳＤＲＡＭ用クロックの送出点及びデータの受信点
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、ＳＤＲＡＭ用クロックの送出
点及びデータの受信点から遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくすること
で、ＳＤＲＡＭの位置の違いによるアクセスタイムのば
らつきが減少する。
【００３１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３２】本発明のメモリ制御方法は、内部クロック
に対するＳＤＲＡＭ用クロックの位相を、ＳＤＲＡＭの
データ読み出し期間だけ、配線遅延が相殺されるように
進める方法である。また、複数のＳＤＲＡＭのうち、チ
ップセレクト信号によってアクティブ状態に設定された
ＳＤＲＡＭがいずれであるかを認識し、メモリ制御装置
の近傍に配置されたＳＤＲＡＭであるか遠方に配置され
たＳＤＲＡＭであるかによってＳＤＲＡＭ用クロックの
位相の進み量を異なる値に設定する方法である。
に対するＳＤＲＡＭ用クロックの位相を、ＳＤＲＡＭの
データ読み出し期間だけ、配線遅延が相殺されるように
進める方法である。また、複数のＳＤＲＡＭのうち、チ
ップセレクト信号によってアクティブ状態に設定された
ＳＤＲＡＭがいずれであるかを認識し、メモリ制御装置
の近傍に配置されたＳＤＲＡＭであるか遠方に配置され
たＳＤＲＡＭであるかによってＳＤＲＡＭ用クロックの
位相の進み量を異なる値に設定する方法である。
【００３３】また、本発明のメモリ制御システムは、メ
モリ制御装置によってＳＤＲＡＭからデータを読み出す
期間を検出し、ＳＤＲＡＭ用クロックを伝送するための
クロック線及びデータ線の配線遅延を相殺するように、
データを読み出す期間だけＳＤＲＡＭ用クロックの位相
をシステムを動作させるための内部クロックに対して進
める構成である。また、メモリ制御装置の近傍に配置さ
れたＳＤＲＡＭであるか遠方に配置されたＳＤＲＡＭで
あるかによって可変遅延回路から出力するＳＤＲＡＭ用
クロックの位相の進み量を異なる値に設定する構成であ
る。
モリ制御装置によってＳＤＲＡＭからデータを読み出す
期間を検出し、ＳＤＲＡＭ用クロックを伝送するための
クロック線及びデータ線の配線遅延を相殺するように、
データを読み出す期間だけＳＤＲＡＭ用クロックの位相
をシステムを動作させるための内部クロックに対して進
める構成である。また、メモリ制御装置の近傍に配置さ
れたＳＤＲＡＭであるか遠方に配置されたＳＤＲＡＭで
あるかによって可変遅延回路から出力するＳＤＲＡＭ用
クロックの位相の進み量を異なる値に設定する構成であ
る。
【００３４】（第１の実施の形態）図１は本発明のメモ
リ制御装置の第１の実施の形態の構成を示すブロック図
であり、図２は図１に示した可変遅延回路の一構成例を
示す回路図である。
リ制御装置の第１の実施の形態の構成を示すブロック図
であり、図２は図１に示した可変遅延回路の一構成例を
示す回路図である。
【００３５】図１に示すように、第１の実施の形態のメ
モリ制御装置１は、ＳＤＲＡＭ２からデータを読み出す
場合に、そのデータの読み出し期間を検出するＲＥＡＤ
期間検出部１２と、ＲＥＡＤ期間検出部１２からの指示
にしたがって内部クロックの位相をデータの読み出し期
間だけ所定量変更し、ＳＤＲＡＭ用クロックとして出力
する可変遅延回路１１と、ＲＥＡＤ期間検出部１２に対
してＲＥＡＤコマンドの送出を通知するコマンド制御部
１３と、ＲＥＡＤ期間検出部１２に対して可変遅延回路
１１に変更させる内部クロックの位相変更量を通知する
遅延量設定レジスタ１４と、ＲＥＡＤ期間検出部１２に
対してＳＤＲＡＭ２のＣＡＳ Ｌａｎｔｅｎｃｙの設定
値を通知するＣＬ設定レジスタ１５と、ＲＥＡＤ期間検
出部１２に対してＳＤＲＡＭ２のバースト長の設定値を
通知するバースト長設定レジスタ１６と、制御対象であ
るＳＤＲＡＭ２にそれぞれチップセレクト信号を出力す
るＣＳ生成回路１７とを有する構成である。なお、図１
では、アドレス線ＡＤＤ及び制御線ＣＮＴが記載されて
いないが、従来と同様にメモリ制御装置１とＳＤＲＡＭ
２間はこれらの線でも接続されている。
モリ制御装置１は、ＳＤＲＡＭ２からデータを読み出す
場合に、そのデータの読み出し期間を検出するＲＥＡＤ
期間検出部１２と、ＲＥＡＤ期間検出部１２からの指示
にしたがって内部クロックの位相をデータの読み出し期
間だけ所定量変更し、ＳＤＲＡＭ用クロックとして出力
する可変遅延回路１１と、ＲＥＡＤ期間検出部１２に対
してＲＥＡＤコマンドの送出を通知するコマンド制御部
１３と、ＲＥＡＤ期間検出部１２に対して可変遅延回路
１１に変更させる内部クロックの位相変更量を通知する
遅延量設定レジスタ１４と、ＲＥＡＤ期間検出部１２に
対してＳＤＲＡＭ２のＣＡＳ Ｌａｎｔｅｎｃｙの設定
値を通知するＣＬ設定レジスタ１５と、ＲＥＡＤ期間検
出部１２に対してＳＤＲＡＭ２のバースト長の設定値を
通知するバースト長設定レジスタ１６と、制御対象であ
るＳＤＲＡＭ２にそれぞれチップセレクト信号を出力す
るＣＳ生成回路１７とを有する構成である。なお、図１
では、アドレス線ＡＤＤ及び制御線ＣＮＴが記載されて
いないが、従来と同様にメモリ制御装置１とＳＤＲＡＭ
２間はこれらの線でも接続されている。
【００３６】図２に示すように、可変遅延回路１１は、
所定の遅延量をそれぞれ備えた複数の単位遅延バッファ
１１１と、各単位遅延バッファ１１１の出力信号のいず
れかをＲＥＡＤ期間検出部１２からの遅延量設定コマン
ドにしたがって選択出力するセレクタ回路１１２とを有
し、複数の単位遅延バッファ１１１が直列に接続された
構成である。通常、可変遅延回路１１からは、ＳＤＲＡ
Ｍ用クロックと内部クロックとが同期する、セレクタ回
路１１２に最も近い単位遅延バッファ１１１の出力信号
が出力される。また、ＲＥＡＤ期間検出部１２から遅延
量設定コマンドを受け取った場合は、該遅延量設定コマ
ンドにしたがってセレクタ回路１１２から離れた単位遅
延バッファ１１１の出力信号が出力される。すなわち、
可変遅延回路１１の遅延量は、通常は最大値に設定さ
れ、ＳＤＲＡＭ用クロックの位相を進める場合はＲＥＡ
Ｄ期間検出部１２からの遅延量設定コマンドに基づいて
少ない値に設定される。
所定の遅延量をそれぞれ備えた複数の単位遅延バッファ
１１１と、各単位遅延バッファ１１１の出力信号のいず
れかをＲＥＡＤ期間検出部１２からの遅延量設定コマン
ドにしたがって選択出力するセレクタ回路１１２とを有
し、複数の単位遅延バッファ１１１が直列に接続された
構成である。通常、可変遅延回路１１からは、ＳＤＲＡ
Ｍ用クロックと内部クロックとが同期する、セレクタ回
路１１２に最も近い単位遅延バッファ１１１の出力信号
が出力される。また、ＲＥＡＤ期間検出部１２から遅延
量設定コマンドを受け取った場合は、該遅延量設定コマ
ンドにしたがってセレクタ回路１１２から離れた単位遅
延バッファ１１１の出力信号が出力される。すなわち、
可変遅延回路１１の遅延量は、通常は最大値に設定さ
れ、ＳＤＲＡＭ用クロックの位相を進める場合はＲＥＡ
Ｄ期間検出部１２からの遅延量設定コマンドに基づいて
少ない値に設定される。
【００３７】ＣＬ設定レジスタ１５及びバースト長設定
レジスタ１６には制御対象であるＳＤＲＡＭ２のＣＡＳ
Ｌａｔｅｎｃｙ及びバースト長の設定値が予め格納さ
れ、遅延量設定レジスタ１４にはＤＲＡＭ用クロックの
内部クロックに対する位相の変更量（進み量）が予め格
納されている。
レジスタ１６には制御対象であるＳＤＲＡＭ２のＣＡＳ
Ｌａｔｅｎｃｙ及びバースト長の設定値が予め格納さ
れ、遅延量設定レジスタ１４にはＤＲＡＭ用クロックの
内部クロックに対する位相の変更量（進み量）が予め格
納されている。
【００３８】ＲＥＡＤ期間検出部１２は、例えば、論理
回路によって構成され、コマンド制御部１３からＲＥＡ
Ｄコマンドの送出通知を受け取ると、遅延量設定レジス
タ１４、ＣＬ設定レジスタ１５及びバースト長設定レジ
スタ１６の値に基づいてデータの読み出し期間だけＳＤ
ＲＡＭ用クロックの位相を進めるための可変量設定コマ
ンドを生成し可変遅延回路１１に送出する。
回路によって構成され、コマンド制御部１３からＲＥＡ
Ｄコマンドの送出通知を受け取ると、遅延量設定レジス
タ１４、ＣＬ設定レジスタ１５及びバースト長設定レジ
スタ１６の値に基づいてデータの読み出し期間だけＳＤ
ＲＡＭ用クロックの位相を進めるための可変量設定コマ
ンドを生成し可変遅延回路１１に送出する。
【００３９】ここで、ＳＤＲＡＭ用クロックの位相の進
み量は、遅延量設定レジスタ１４の値で設定され、具体
的にはクロック線ＣＬＫ及びデータ線ＤＴの配線遅延を
相殺するような値（Δφ）に設定される。また、位相を
進める期間は、ＣＬ設定レジスタ１５の値とバースト長
設定レジスタ１６の値とで設定され、ＲＥＡＤコマンド
が送出されてＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期
少ないクロックサイクル後から、バースト長の数の連続
データが読み出されるまでの期間となる。
み量は、遅延量設定レジスタ１４の値で設定され、具体
的にはクロック線ＣＬＫ及びデータ線ＤＴの配線遅延を
相殺するような値（Δφ）に設定される。また、位相を
進める期間は、ＣＬ設定レジスタ１５の値とバースト長
設定レジスタ１６の値とで設定され、ＲＥＡＤコマンド
が送出されてＣＡＳ Ｌａｔｅｎｃｙの値よりも１周期
少ないクロックサイクル後から、バースト長の数の連続
データが読み出されるまでの期間となる。
【００４０】次に、第１の実施の形態のメモリ制御装置
の動作について図１を参照しつつ図３を用いて説明す
る。
の動作について図１を参照しつつ図３を用いて説明す
る。
【００４１】図３は図１に示したメモリ制御装置及びＳ
ＤＲＡＭの動作を示すタイミングチャートである。な
お、図３ではＣＬ＝３、バースト長＝２の場合の動作の
様子を示している。
ＤＲＡＭの動作を示すタイミングチャートである。な
お、図３ではＣＬ＝３、バースト長＝２の場合の動作の
様子を示している。
【００４２】ＳＤＲＡＭ２からデータを読み出す場合、
従来と同様に、まず、メモリ制御装置１は、チップセレ
クト信号ＣＳを用いてデータを読み出すＳＤＲＡＭ２を
アクティブ状態に設定し、ＳＤＲＡＭ用クロックの立ち
上がりに同期して、各種制御信号を所定の読み出しモー
ドにセットし、ＲＥＡＤコマンドを出力する。また、Ｒ
ＥＡＤコマンドデータに同期してデータの読み出しアド
レスを出力する。
従来と同様に、まず、メモリ制御装置１は、チップセレ
クト信号ＣＳを用いてデータを読み出すＳＤＲＡＭ２を
アクティブ状態に設定し、ＳＤＲＡＭ用クロックの立ち
上がりに同期して、各種制御信号を所定の読み出しモー
ドにセットし、ＲＥＡＤコマンドを出力する。また、Ｒ
ＥＡＤコマンドデータに同期してデータの読み出しアド
レスを出力する。
【００４３】チップセレクト信号ＣＳによってアクティ
ブ状態に設定されたＳＤＲＡＭ２は、メモリ制御装置１
からのＲＥＡＤコマンドの出力タイミングに同期して読
み出しアドレスを取り込む。
ブ状態に設定されたＳＤＲＡＭ２は、メモリ制御装置１
からのＲＥＡＤコマンドの出力タイミングに同期して読
み出しアドレスを取り込む。
【００４４】そして、図３に示すように、例えば、ＲＥ
ＡＤコマンドが出力されてから３サイクル目（ＣＬ＝
３）のＳＤＲＡＭ用クロックの立ち上がりに同期して指
定されたアドレスのデータを出力する。
ＡＤコマンドが出力されてから３サイクル目（ＣＬ＝
３）のＳＤＲＡＭ用クロックの立ち上がりに同期して指
定されたアドレスのデータを出力する。
【００４５】本実施形態では、図３に示すように、ＲＥ
ＡＤコマンドが送出されて２周期目から２クロックサイ
クル後までの期間で、メモリ制御装置１の出力端子（ノ
ードＡ）から出力されるＳＤＲＡＭ用クロックの位相を
内部クロックに対してΔφだけ進めている。
ＡＤコマンドが送出されて２周期目から２クロックサイ
クル後までの期間で、メモリ制御装置１の出力端子（ノ
ードＡ）から出力されるＳＤＲＡＭ用クロックの位相を
内部クロックに対してΔφだけ進めている。
【００４６】したがって、ＳＤＲＡＭ２のクロック入力
端子（ノードＡ’）におけるＳＤＲＡＭ用クロックの位
相が配線遅延によって内部クロックから遅れても、ＳＤ
ＲＡＭ２のデータ入出力端子（ノードＢ’）における読
み出しデータの出力タイミングが従来よりも速まり、メ
モリ制御装置１のデータ入出力端子（ノードＢ）におけ
る読み出しデータの到達タイミングも速まって、ＳＤＲ
ＡＭ２から読み出されるデータをメモリ制御装置１が確
実に取り込むことができる。よって、システムの動作周
波数を容易に上げることができる。
端子（ノードＡ’）におけるＳＤＲＡＭ用クロックの位
相が配線遅延によって内部クロックから遅れても、ＳＤ
ＲＡＭ２のデータ入出力端子（ノードＢ’）における読
み出しデータの出力タイミングが従来よりも速まり、メ
モリ制御装置１のデータ入出力端子（ノードＢ）におけ
る読み出しデータの到達タイミングも速まって、ＳＤＲ
ＡＭ２から読み出されるデータをメモリ制御装置１が確
実に取り込むことができる。よって、システムの動作周
波数を容易に上げることができる。
【００４７】（第２の実施の形態）図４は本発明のメモ
リ制御装置の第２の実施の形態の構成を示すブロック図
である。
リ制御装置の第２の実施の形態の構成を示すブロック図
である。
【００４８】図４に示すように、第２の実施の形態のメ
モリ制御装置３は、ＣＳ生成回路３７からＳＤＲＡＭ４
に出力されるチップセレクト信号がＲＥＡＤ期間検出部
３２にも供給される構成である。また、ＲＥＡＤ期間検
出部３２は、制御対象である複数のＳＤＲＡＭ４のう
ち、チップセレクト信号によってどのＳＤＲＡＭ４がア
クティブ状態であるかを認識し、メモリ制御装置３の近
傍に配置されたＳＤＲＡＭであるか遠方に配置されたＳ
ＤＲＡＭであるかによってＳＤＲＡＭ用クロックの位相
の進み量を異なる値に設定する。また、遅延量設定レジ
スタ３４には、ＳＤＲＡＭ４の位置に応じてＳＤＲＡＭ
用クロックの位相が最適な進み量になるように複数の設
定値が格納される。その他の構成は第１の実施の形態と
同様であるため、その説明は省略する。
モリ制御装置３は、ＣＳ生成回路３７からＳＤＲＡＭ４
に出力されるチップセレクト信号がＲＥＡＤ期間検出部
３２にも供給される構成である。また、ＲＥＡＤ期間検
出部３２は、制御対象である複数のＳＤＲＡＭ４のう
ち、チップセレクト信号によってどのＳＤＲＡＭ４がア
クティブ状態であるかを認識し、メモリ制御装置３の近
傍に配置されたＳＤＲＡＭであるか遠方に配置されたＳ
ＤＲＡＭであるかによってＳＤＲＡＭ用クロックの位相
の進み量を異なる値に設定する。また、遅延量設定レジ
スタ３４には、ＳＤＲＡＭ４の位置に応じてＳＤＲＡＭ
用クロックの位相が最適な進み量になるように複数の設
定値が格納される。その他の構成は第１の実施の形態と
同様であるため、その説明は省略する。
【００４９】なお、以下では、メモリ制御装置３の近傍
に配置されたＳＤＲＡＭを第１のＳＤＲＡＭ４1と称
し、メモリ制御装置３から遠方に配置されたＳＤＲＡＭ
を第２のＳＤＲＡＭ４2と称している。また、遅延量設
定レジスタ３４には、第１のＳＤＲＡＭ４1に対応した
遅延量Δφ1、及び第２のＳＤＲＡＭ４2に対応した遅延
量Δφ2（＞Δφ1）が格納されているものとする。
に配置されたＳＤＲＡＭを第１のＳＤＲＡＭ４1と称
し、メモリ制御装置３から遠方に配置されたＳＤＲＡＭ
を第２のＳＤＲＡＭ４2と称している。また、遅延量設
定レジスタ３４には、第１のＳＤＲＡＭ４1に対応した
遅延量Δφ1、及び第２のＳＤＲＡＭ４2に対応した遅延
量Δφ2（＞Δφ1）が格納されているものとする。
【００５０】ＲＥＡＤ期間検出部３２は、第１のＳＤＲ
ＡＭ４1をアクティブ状態にするチップセレクト信号Ｃ
Ｓ１をＣＳ生成回路３７から受け取ると、遅延量Δφ1
に相当する遅延量設定コマンドを可変遅延回路に出力
し、第２のＳＤＲＡＭ４2をアクティブ状態にするチッ
プセレクト信号ＣＳ２をＣＳ生成回路３７から受け取る
と、遅延量Δφ2に相当する遅延量設定コマンドを可変
遅延回路に出力する。
ＡＭ４1をアクティブ状態にするチップセレクト信号Ｃ
Ｓ１をＣＳ生成回路３７から受け取ると、遅延量Δφ1
に相当する遅延量設定コマンドを可変遅延回路に出力
し、第２のＳＤＲＡＭ４2をアクティブ状態にするチッ
プセレクト信号ＣＳ２をＣＳ生成回路３７から受け取る
と、遅延量Δφ2に相当する遅延量設定コマンドを可変
遅延回路に出力する。
【００５１】次に、第２の実施の形態のメモリ制御装置
の動作について図４を参照しつつ図５を用いて説明す
る。
の動作について図４を参照しつつ図５を用いて説明す
る。
【００５２】図５は図４に示したメモリ制御装置及びＳ
ＤＲＡＭの動作を示すタイミングチャートである。な
お、図５ではＣＬ＝２、バースト長＝１の場合の動作の
様子を示している。
ＤＲＡＭの動作を示すタイミングチャートである。な
お、図５ではＣＬ＝２、バースト長＝１の場合の動作の
様子を示している。
【００５３】ＳＤＲＡＭ４からデータを読み出す場合、
メモリ制御装置３は、従来と同様に、チップセレクト信
号ＣＳを用いてデータを読み出すＳＤＲＡＭ４をアクテ
ィブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上がり
に同期して、各種制御信号を所定の読み出しモードにセ
ットし、ＲＥＡＤコマンドを出力する。また、ＲＥＡＤ
コマンドデータに同期してデータの読み出しアドレスを
出力する。
メモリ制御装置３は、従来と同様に、チップセレクト信
号ＣＳを用いてデータを読み出すＳＤＲＡＭ４をアクテ
ィブ状態に設定し、ＳＤＲＡＭ用クロックの立ち上がり
に同期して、各種制御信号を所定の読み出しモードにセ
ットし、ＲＥＡＤコマンドを出力する。また、ＲＥＡＤ
コマンドデータに同期してデータの読み出しアドレスを
出力する。
【００５４】チップセレクト信号ＣＳによってアクティ
ブ状態に設定されたＳＤＲＡＭ４は、メモリ制御装置３
からのＲＥＡＤコマンドの出力タイミングに同期して読
み出しアドレスを取り込む。
ブ状態に設定されたＳＤＲＡＭ４は、メモリ制御装置３
からのＲＥＡＤコマンドの出力タイミングに同期して読
み出しアドレスを取り込む。
【００５５】そして、図５に示すように、例えば、ＲＥ
ＡＤコマンドが出力されてから２サイクル目のＳＤＲＡ
Ｍ用クロックの立ち上がりに同期して指定されたアドレ
スのデータを出力する。
ＡＤコマンドが出力されてから２サイクル目のＳＤＲＡ
Ｍ用クロックの立ち上がりに同期して指定されたアドレ
スのデータを出力する。
【００５６】本実施形態では、図５に示すように、第１
のＳＤＲＡＭ４1からデータを読み出す場合、ＲＥＡＤ
コマンドが送出された次の１クロックサイクルの期間
で、メモリ制御装置３の出力端子（ノードＡ）から出力
されるＳＤＲＡＭ用クロックの位相を内部クロックに対
して配線遅延が相殺できるΔφ1だけ進めている。
のＳＤＲＡＭ４1からデータを読み出す場合、ＲＥＡＤ
コマンドが送出された次の１クロックサイクルの期間
で、メモリ制御装置３の出力端子（ノードＡ）から出力
されるＳＤＲＡＭ用クロックの位相を内部クロックに対
して配線遅延が相殺できるΔφ1だけ進めている。
【００５７】一方、第１のＳＤＲＡＭ４1よりも遠方に
配置された第２のＳＤＲＡＭ４2からデータを読み出す
場合は、ＲＥＡＤコマンドが送出された次の１クロック
サイクルの期間で、メモリ制御装置３の出力端子（ノー
ドＡ）から出力されるＳＤＲＡＭ用クロックの位相を内
部クロックに対して配線遅延が相殺できるΔφ2だけ進
めている。
配置された第２のＳＤＲＡＭ４2からデータを読み出す
場合は、ＲＥＡＤコマンドが送出された次の１クロック
サイクルの期間で、メモリ制御装置３の出力端子（ノー
ドＡ）から出力されるＳＤＲＡＭ用クロックの位相を内
部クロックに対して配線遅延が相殺できるΔφ2だけ進
めている。
【００５８】したがって、第１のＳＤＲＡＭ４1のクロ
ック入力端子（ノードＡ１）におけるＳＤＲＡＭ用クロ
ックの位相が配線遅延によって内部クロックから遅れて
も、第１のＳＤＲＡＭ４1のデータ入出力端子（ノード
Ｂ１）における読み出しデータの出力タイミングが従来
よりも速まり、メモリ制御装置３のデータ入出力端子
（ノードＢ）における読み出しデータの到達タイミング
も速まって第１のＳＤＲＡＭ４1から読み出されるデー
タをメモリ制御装置３が確実に取り込むことができる。
ック入力端子（ノードＡ１）におけるＳＤＲＡＭ用クロ
ックの位相が配線遅延によって内部クロックから遅れて
も、第１のＳＤＲＡＭ４1のデータ入出力端子（ノード
Ｂ１）における読み出しデータの出力タイミングが従来
よりも速まり、メモリ制御装置３のデータ入出力端子
（ノードＢ）における読み出しデータの到達タイミング
も速まって第１のＳＤＲＡＭ４1から読み出されるデー
タをメモリ制御装置３が確実に取り込むことができる。
【００５９】同様に、第１のＳＤＲＡＭ４1よりも遠方
に配置された第２のＳＤＲＡＭ４2からデータを読み出
す場合でも、第２のＳＤＲＡＭ４2のデータ入出力端子
（ノードＢ２）における読み出しデータの出力タイミン
グが従来よりも速まり、メモリ制御装置３のデータ入出
力端子（ノードＢ）における読み出しデータの到達タイ
ミングも速まって第２のＳＤＲＡＭ４2から読み出され
るデータをメモリ制御装置３が確実に取り込むことがで
きる。
に配置された第２のＳＤＲＡＭ４2からデータを読み出
す場合でも、第２のＳＤＲＡＭ４2のデータ入出力端子
（ノードＢ２）における読み出しデータの出力タイミン
グが従来よりも速まり、メモリ制御装置３のデータ入出
力端子（ノードＢ）における読み出しデータの到達タイ
ミングも速まって第２のＳＤＲＡＭ４2から読み出され
るデータをメモリ制御装置３が確実に取り込むことがで
きる。
【００６０】本実施形態のように、チップセレクト信号
によってどのＳＤＲＡＭ４がアクティブ状態に設定され
たかを認識し、メモリ制御装置３の近傍に配置されたＳ
ＤＲＡＭ４であるか遠方に配置されたＳＤＲＡＭ４であ
るかによってＳＤＲＡＭ用クロックの位相の進み量を最
適に設定することで、メモリ制御装置の近傍に配置され
たＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとのアクセ
スタイムのばらつきを減少させることができるため、多
数のＳＤＲＡＭを備えたシステムのタイミング設計が容
易になる。
によってどのＳＤＲＡＭ４がアクティブ状態に設定され
たかを認識し、メモリ制御装置３の近傍に配置されたＳ
ＤＲＡＭ４であるか遠方に配置されたＳＤＲＡＭ４であ
るかによってＳＤＲＡＭ用クロックの位相の進み量を最
適に設定することで、メモリ制御装置の近傍に配置され
たＳＤＲＡＭと遠方に配置されたＳＤＲＡＭとのアクセ
スタイムのばらつきを減少させることができるため、多
数のＳＤＲＡＭを備えたシステムのタイミング設計が容
易になる。
【００６１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６２】ＳＤＲＡＭからデータを読み出す期間を検
出し、ＳＤＲＡＭ用クロックを伝送するためのクロック
線及びデータ線の配線遅延を相殺するように、データを
読み出す期間だけ、ＳＤＲＡＭ用クロックの位相をシス
テムを動作させるための内部クロックに対して進めるた
め、ＳＤＲＡＭ用クロックが高速であってもＳＤＲＡＭ
から読み出されるデータを確実に取り込むことができ
る。したがって、システムの動作周波数を容易に上げる
ことができる。
出し、ＳＤＲＡＭ用クロックを伝送するためのクロック
線及びデータ線の配線遅延を相殺するように、データを
読み出す期間だけ、ＳＤＲＡＭ用クロックの位相をシス
テムを動作させるための内部クロックに対して進めるた
め、ＳＤＲＡＭ用クロックが高速であってもＳＤＲＡＭ
から読み出されるデータを確実に取り込むことができ
る。したがって、システムの動作周波数を容易に上げる
ことができる。
【００６３】また、複数のＳＤＲＡＭのうち、データを
読み出すためにアクティブ状態に設定されたＳＤＲＡＭ
がいずれであるかを示す情報を取得し、該ＳＤＲＡＭ
が、ＳＤＲＡＭ用クロックの送出点及びデータの受信点
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、ＳＤＲＡＭ用クロックの送出
点及びデータの受信点から遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくすること
で、ＳＤＲＡＭの位置の違いによるアクセスタイムのば
らつきが減少するため、多数のＳＤＲＡＭを備えたシス
テムのタイミング設計が容易になる。
読み出すためにアクティブ状態に設定されたＳＤＲＡＭ
がいずれであるかを示す情報を取得し、該ＳＤＲＡＭ
が、ＳＤＲＡＭ用クロックの送出点及びデータの受信点
の近傍に配置されている場合はＳＤＲＡＭ用クロックの
位相の進み量を少なくし、ＳＤＲＡＭ用クロックの送出
点及びデータの受信点から遠方に配置されている場合は
ＳＤＲＡＭ用クロックの位相の進み量を大きくすること
で、ＳＤＲＡＭの位置の違いによるアクセスタイムのば
らつきが減少するため、多数のＳＤＲＡＭを備えたシス
テムのタイミング設計が容易になる。
【図１】本発明のメモリ制御装置の第１の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した可変遅延回路の一構成例を示す回
路図である。
路図である。
【図３】図１に示したメモリ制御装置及びＳＤＲＡＭの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図４】本発明のメモリ制御装置の第２の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図４に示したメモリ制御装置及びＳＤＲＡＭの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図６】ＳＤＲＡＭを有するシステムの一構成例を示す
ブロック図である。
ブロック図である。
【図７】従来のメモリ制御装置及びＳＤＲＡＭの動作の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
１、３ メモリ制御装置 ２、４ ＳＤＲＡＭ １１ 可変遅延回路 １２、３２ ＲＥＡＤ期間検出部 １３ コマンド制御部 １４、３４ 遅延量設定レジスタ １５ ＣＬ設定レジスタ １６ バースト長設定レジスタ １７、３７ ＣＳ生成回路 １１１ 単位遅延バッファ １１２ セレクタ回路
Claims (9)
- 【請求項１】 システムが備える複数のＳＤＲＡＭから
データを読み出すためのメモリ制御方法であって、 前記ＳＤＲＡＭからデータを読み出す期間を検出し、 前記ＳＤＲＡＭを動作させるためのクロックであるＳＤ
ＲＡＭ用クロックを伝送するためのクロック線、及び前
記データを伝送するためのデータ線の配線遅延を相殺す
るように、前記データを読み出す期間だけ、前記ＳＤＲ
ＡＭ用クロックの位相を前記システムを動作させるため
の内部クロックに対して進めるメモリ制御方法。 - 【請求項２】 前記複数のＳＤＲＡＭのうち、前記デー
タを読み出すためにアクティブ状態に設定されたＳＤＲ
ＡＭがいずれであるかを示す情報を取得し、 該ＳＤＲＡＭが、前記ＳＤＲＡＭ用クロックの送出点及
び前記データの受信点の近傍に配置されている場合は、
前記ＳＤＲＡＭ用クロックの位相の進み量を少なくし、
前記ＳＤＲＡＭ用クロックの送出点及び前記データの受
信点から遠方に配置されている場合は、前記ＳＤＲＡＭ
用クロックの位相の進み量を大きくする請求項１記載の
メモリ制御方法。 - 【請求項３】 前記データを読み出す期間は、 前記ＳＤＲＡＭに対してデータの読み出しを指示するＲ
ＥＡＤコマンドが出力されてから、 前記ＳＤＲＡＭに設定されたＣＡＳ Ｌａｔｅｎｃｙの
値よりも１周期少ないクロックサイクル後から、バース
ト長の数の連続データが読み出されるまでの期間である
請求項１または２記載のメモリ制御方法。 - 【請求項４】 複数のＳＤＲＡＭと、 前記ＳＤＲＡＭからデータを読み出す期間を検出し、前
記ＳＤＲＡＭを動作させるためのクロックであるＳＤＲ
ＡＭ用クロックを伝送するためのクロック線、及び前記
データを伝送するためのデータ線の配線遅延を相殺する
ように、前記データを読み出す期間だけ、前記ＳＤＲＡ
Ｍ用クロックの位相をシステムを動作させるための内部
クロックに対して進めるメモリ制御装置と、を有するメ
モリ制御システム。 - 【請求項５】 前記メモリ制御装置は、 前記複数のＳＤＲＡＭのうち、前記データを読み出すた
めにアクティブ状態に設定されたＳＤＲＡＭがいずれで
あるかを示す情報を取得し、 該ＳＤＲＡＭが、前記メモリ制御装置の近傍に配置され
ている場合は、前記ＳＤＲＡＭ用クロックの位相の進み
量を少なくし、前記メモリ制御装置から遠方に配置され
ている場合は、前記ＳＤＲＡＭ用クロックの位相の進み
量を大きくする請求項４記載のメモリ制御システム。 - 【請求項６】 前記データを読み出す期間は、 前記ＳＤＲＡＭに対してデータの読み出しを指示するＲ
ＥＡＤコマンドが出力されてから、 前記ＳＤＲＡＭに設定されたＣＡＳ Ｌａｔｅｎｃｙの
値よりも１周期少ないクロックサイクル後から、バース
ト長の数の連続データが読み出されるまでの期間である
請求項４または５記載のメモリ制御システム。 - 【請求項７】 複数のＳＤＲＡＭに格納されたデータを
読み出すためのメモリ制御装置であって、 前記ＳＤＲＡＭに対してデータの読み出しを指示するＲ
ＥＡＤコマンドを出力するコマンド制御部と、 システムを動作させるための内部クロックに対する前記
ＳＤＲＡＭを動作させるためのクロックであるＳＤＲＡ
Ｍ用クロックの位相の変更量が格納される遅延量設定レ
ジスタと、 前記ＳＤＲＡＭのＣＡＳ Ｌａｎｔｅｎｃｙの設定値が
格納されるＣＬ設定レジスタと、 前記ＳＤＲＡＭのバースト長の設定値が格納されるバー
スト長設定レジスタと、 コマンド制御部から出力されるＲＥＡＤコマンドの送出
タイミング、遅延量設定レジスタ、ＣＬ設定レジスタ、
及びバースト長設定レジスタに格納された値から前記Ｓ
ＤＲＡＭからのデータ読み出し期間を検出するＲＥＡＤ
期間検出部と、 ＲＥＡＤ期間検出部からの指示にしたがって、前記デー
タ読み出し期間だけ、前記内部クロックの位相を所定量
進め、前記ＳＤＲＡＭ用クロックとして出力する可変遅
延回路と、を有するメモリ制御装置。 - 【請求項８】 データを読み出すＳＤＲＡＭ、及び前記
ＲＥＡＤ期間検出部にそれぞれチップセレクト信号を出
力するＣＳ生成回路を有し、 前記ＲＥＡＤ期間検出部は、 前記複数のＳＤＲＡＭのうち、前記チップセレクト信号
によってアクティブ状態に設定されたＳＤＲＡＭがいず
れであるかを判定し、該ＳＤＲＡＭが、前記メモリ制御
装置の近傍に配置されている場合は、前記ＳＤＲＡＭ用
クロックの位相の進み量が少なくなるように前記可変遅
延回路に指示し、前記メモリ制御装置から遠方に配置さ
れている場合は、前記ＳＤＲＡＭ用クロックの位相の進
み量が大きくなるように前記可変遅延回路に指示する請
求項７記載のメモリ制御装置。 - 【請求項９】 前記データを読み出す期間は、 前記ＳＤＲＡＭに対してデータの読み出しを指示するＲ
ＥＡＤコマンドが出力されてから、 前記ＳＤＲＡＭに設定されたＣＡＳ Ｌａｔｅｎｃｙの
値よりも１周期少ないクロックサイクル後から、バース
ト長の数の連続データが読み出されるまでの期間である
請求項７または８記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126060A JP2002324009A (ja) | 2001-04-24 | 2001-04-24 | メモリ制御方法及びメモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126060A JP2002324009A (ja) | 2001-04-24 | 2001-04-24 | メモリ制御方法及びメモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324009A true JP2002324009A (ja) | 2002-11-08 |
Family
ID=18975164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001126060A Pending JP2002324009A (ja) | 2001-04-24 | 2001-04-24 | メモリ制御方法及びメモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002324009A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090598A (ja) * | 2006-10-02 | 2008-04-17 | Fujitsu Ltd | 記憶装置 |
| JP2009086702A (ja) * | 2007-09-27 | 2009-04-23 | Renesas Technology Corp | メモリ制御装置および半導体装置 |
| JP2012034375A (ja) * | 2011-08-22 | 2012-02-16 | Hitachi Automotive Systems Ltd | データ通信装置及びそれを用いたコントローラ |
-
2001
- 2001-04-24 JP JP2001126060A patent/JP2002324009A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090598A (ja) * | 2006-10-02 | 2008-04-17 | Fujitsu Ltd | 記憶装置 |
| JP2009086702A (ja) * | 2007-09-27 | 2009-04-23 | Renesas Technology Corp | メモリ制御装置および半導体装置 |
| US8397036B2 (en) | 2007-09-27 | 2013-03-12 | Renesas Electronics Corporation | Memory control device and semiconductor processing apparatus |
| JP2012034375A (ja) * | 2011-08-22 | 2012-02-16 | Hitachi Automotive Systems Ltd | データ通信装置及びそれを用いたコントローラ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10311939B2 (en) | Semiconductor memory device, method of controlling read preamble signal thereof, and data transmission system | |
| US20010054135A1 (en) | Memory control technique | |
| US6075393A (en) | Clock synchronous semiconductor device system and semiconductor devices used with the same | |
| US7886122B2 (en) | Method and circuit for transmitting a memory clock signal | |
| KR100499417B1 (ko) | 디디알 에스디램에서의 링잉 현상 방지 방법 및 그 장치 | |
| JP3832947B2 (ja) | データ転送メモリ装置 | |
| US20150146477A1 (en) | Semiconductor device | |
| JP5296451B2 (ja) | メモリ制御回路並びにこれを組み込んだ半導体集積回路 | |
| US7791963B2 (en) | Semiconductor memory device and operation method thereof | |
| JP2002324009A (ja) | メモリ制御方法及びメモリ制御システム | |
| JP2002132711A (ja) | メモリコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060123 |