JP3832947B2 - データ転送メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バスシステム内の一つのシステムバス上でデータを転送する機能を有する複数のＤＲＡＭ（ダイミック・ランダムアクセスメモリ）等の複数のメモリデバイスや、このようなメモリデバイスがそれぞれ搭載された複数個のメモリモジュールから構成されるデータ転送メモリ装置に関する。
【０００２】
一般に、バスシステムにおいては、システム全体の効率を高めるために、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ（中央処理装置）等との間で各種のデータの入出力を高速にて行うことが要求される。
本発明は、複数のメモリデバイスをシステムバス上に配置するか、または、このような複数のメモリデバイスが搭載されたメモリモジュールを複数個システムバス上に配置して形成されるデータ転送メモリ装置において、各々のメモリデバイスまたはメモリモジュールに対する入出力の対象となる各種のデータを、システムバスのバスラインを介して高速にてかつ途切れなく転送するための一手法について言及するものである。
【０００３】
【従来の技術】
以下、図１９〜図２１を参照しながら、従来方式によるデータ転送メモリ装置を使用したバスシステムの構成を説明する。
図１９は、従来の第１例に係るバスシステムの構成を示すブロック図である。ここでは、ランバス（Rambus）方式により動作する複数のランバスＤＲＡＭからなるメモリデバイス、または、このようなメモリデバイスが搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。ただし、ここでは、システムバス７のデータ転送用バスライン（通常、ＤＱラインと称する）は省略する。
【０００４】
図１９においては、ＣＰＵ等からなる一つのチップセット（チップセット♯０）４０と、基準信号発生器４２と、第１のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール１００−１、１００−２、……、１００−ｍ（以下、複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍと略記する：ｍは任意の正の整数）とが、システムバス７のクロックラインに接続されている。このクロックラインでは、複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍからチップセット４０へ向かうデータ出力用クロックラインと、チップセット４０から複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍへ向かうデータ入力用クロックラインとを折り返して構成されている。
【０００５】
ここでは、データ出力用クロックラインを介してトランスファクロック（Transfer Clock）Ｔ−ＣＬＫが転送されると共に、データ入力用クロックラインを介してレシーブクロック（Receive Clock ）Ｒ−ＣＬＫが転送される。すなわち、この場合は、同一のクロックラインのみを使用して上記のトランスファクロックＴ−ＣＬＫおよびレシーブクロックＲ−ＣＬＫを転送することによって、各メモリデバイスまたは各メモリモジュールへのデータ入力と各メモリデバイスまたは各メモリモジュールからのデータ出力の位相のずれをなくすようにしている。このクロックライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt1を介して供給される電圧により調整される。
【０００６】
図１９に示す従来の第１例のバスシステムでは、複数のメモリデバイスまたはメモリモジュールからチップセット４０へのデータ出力は、どのランバスＲＡＭ等にアクセスしても同一タイミングになっている。ただし、システムバスのバスラインの長さを示すシステムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、レシーブクロックＲ−ＣＬＫによるプロトコル入力からトランスファクロックＴ−ＣＬＫによるデータ出力までの時間が不足する。このため、システムバス長Ｌの上限値が制限され、データ転送速度が増加して高速になるほど、システムバス長Ｌを短くしなければならなくなる。
【０００７】
また一方で、アクノリッジパケットがチップセットへ到着する時間を監視することによって、チップセットがデータの到着をあらかじめ知ることができる。ただし、上記アクノリッジパケットがチップセットへ到着する時間は、各々のメモリデバイスまたはメモリモジュールからの距離で決まるため、チップセットはその時間だけ待たなければならなくなる。
【０００８】
図２０は、従来の第２例に係るバスシステムの構成を示すブロック図である。ここでは、ＤＱストローブ（DQ Strobe ）方式により動作する複数のメモリデバイス、または、このようなメモリデバイスが搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。ただし、ここでも、システムバス７のＤＱラインは省略する。
【０００９】
図２０において、システムバス７のバスラインは、ＣＰＵ等の一つのチップセット４０から、第１のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール１１０−１、１１０−２、……、１１０−ｍ（以下、複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍと略記する）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍの各々からデータを出力するときに発信されるＤＱストローブ信号ＤＱＳを転送するためのＤＱＳラインとを含む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt2を介して供給される電圧により調整され、上記ＤＱＳライン上の信号のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt3を介して供給される電圧により調整される。
【００１０】
さらに、図２０においては、チップセット４０と、基準信号発生器４２と、複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍとが、上記のＭＣＬＫラインおよびＤＱＳラインに接続されている。
図２０に示す従来の第２例のバスシステムでは、メインクロックＭＣＬＫに同期して複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍが、入力されるデータを受け取る。また一方で、複数のメモリデバイスまたはメモリモジュールからのデータ出力時（すなわち、データ読み出し時）には、各々のメモリデバイスまたはメモリモジュールにより生成されるＤＱストローブ信号ＤＱＳに同期してデータが出力される。
【００１１】
さらに、複数のメモリデバイスまたはメモリモジュールへのデータ入力時（すなわち、データ書き込み時）にもチップセット４０からＤＱストローブ信号用端子を制御し、このＤＱストローブ信号用端子を制御するタイミングに同期して複数のメモリデバイスまたはメモリモジュールが、入力されるデータを受け取る方法もある。
【００１２】
この方法では、システムバス長Ｌによる信号遅延時間τが生ずるので、メモリデバイスまたはメモリモジュールの位置により同メモリデバイスまたはメモリモジュールがデータ読み出し用のリード命令を受け取る時間や、メモリデバイスまたはメモリモジュールから出力されるデータをチップセット４０が受け取る時間がまちまちになる。この場合、チップセット４０がリード命令を発行してから同チップセット４０が最初にデータを受け取るまでに要するファーストアクセス・タイム（ファーストアクセス時間）は、チップセット４０から制御することができないため、同チップセット４０は、メモリデバイスまたはメモリモジュールから出力されるデータに応じてデータ取り込みウィンドウの位置を変えなければならなくなる。
【００１３】
特に、チップセット４０から最も近い位置にある第１のメモリデバイスまたはメモリモジュールデバイス１１０─１から出力されるデータを受け取る時間と、チップセット４０から最も遠い位置にある第ｍのメモリデバイスまたはメモリモジュールデバイス１１０─ｍから出力されるデータを受け取る時間とは大きく異なるため、チップセット４０では、これらのメモリデバイスまたはメモリモジュールデバイスからデータを受け取る度に、データ取り込みウィンドウの位置をいちいち設定し直すことが必要になる。
【００１４】
図２１は、従来の第３例に係るバスシステムの構成を示すブロック図である。ここでは、リターンクロック（Return Clock）方式により動作するような、複数のメモリデバイスがそれぞれ搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。
図２１において、システムバス７のバスラインは、データ入力時に、チップセット４０から、第１のメモリモジュール〜第ｍのメモリモジュール１２０−１、１２０−２、……、１２０−ｍ（以下、複数のメモリモジュール１２０−１〜１２０−ｍと略記する）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール１２０−１〜１２０−ｍからチップセット４０へ向かうリターンクロック（Return Clock）ＲＣＬＫを転送するためのＲＣＬＫラインとを含む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt4を介して供給される電圧により調整され、上記ＲＣＬＫライン上の信号のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt5を介して供給される電圧により調整される。
【００１５】
図２１においても、図１９に示した従来の第１例と同じように、ＣＰＵ等からなる一つのチップセット４０と、基準信号発生器４２と、複数のメモリモジュール１２０−１〜１２０−ｍとが、システムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続されている。
ただし、図２１の従来の第３例のバスシステムでは、図１９に示した従来の第１例と異なり、各々のメモリモジュール１２０−１〜１２０−ｍ内に、クロック位相調整用のＤＬＬ（ディレイド・ロック・ループ（Delayed Lock Loop ）の略）５００とバッファアンプ５１０とを含むモジュールバッファを設けている。さらに、メモリモジュール内の各半導体素子を駆動するための電源Ｖccが、レベル調整用抵抗Ｒpmを介して、チップセット４０から最も遠い位置にあるメモリモジュール１２０−ｍのイネーブル端子ＥＮに接続されている。
【００１６】
この場合、チップセット４０から転送されるメインクロックＭＣＬＫに応じて、上記メモリモジュール１２０−ｍ内のモジュールバッファが、イネーブル端子ＥＮのレベルの状態（ここでは、電源Ｖccによる電源電圧レベル）に基づき活性化される。このようにして活性化されたモジュールバッファは、メインクロックＭＣＬＫを受け取り、ＤＬＬ５１０にて同メインクロックＭＣＬＫの位相補正を行う。このメインクロックＭＣＬＫは、位相補正を行った後に、リターンクロックＲＣＬＫとして、各々のメモリモジュールに搭載された複数のメモリデバイスのデータ出力用のクロックとして用いられる。すなわち、この場合は、図１９に示した従来の第１例のトランファクロックＴ−ＣＬＫの代わりに、メモリモジュールそのものからリターンクロックＲＣＬＫを生成している。上記のリターンクロック方式では、従来の第１例のランバス方式と同様に、どのメモリモジュールにアクセスした場合でも、当該メモリモジュールから出力されるデータは、同一タイミングにてチップセット４０に到達する。
【００１７】
しかしながら、このようなリターンクロック方式においても、システムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、従来の第１例のランバス方式と同様に、チップセット４０から最も近い位置にあるメモリモジュール１２０−１のデータと、最も遠い位置にあるメモリモジュール１２０−ｍのデータとのアクセス時間に差が生じてくる。
【００１８】
【発明が解決しようとする課題】
上記のとおり、従来の第１例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間が大きくなると、チップセットから最も遠い位置にあるメモリデバイスからデータが到達するのをチップセットにて待つ時間が長くなる。このため、高速にてデータを転送することが困難になり、システム全体の効率が低下するという問題が発生する。
【００１９】
さらに、従来の第２例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間が大きくなると、メモリデバイスまたはメモリモジュールから出力されるデータをチップセットが受け取る時間がまちまちになる。このため、メモリデバイスまたはメモリモジュールのチップセットに対する相対的な位置に応じてチップセット内のデータ取り込みウィンドウの位置を変えなければならなくなるので、システム全体の効率が低下するという問題が発生する。
【００２０】
さらにまた、従来の第３例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間がデータ転送時間の半分以上になると、従来の第１例の場合と同様に、チップセットから最も近い位置のメモリモジュールのデータが同チップセットに到達するまでの時間と、最も遠い位置のメモリモジュールのデータが同チップセットに到達するまでの時間との間に差が生じてくる。このため、従来の第１例の場合と同様に、高速にてデータを転送することが困難になり、システム全体の効率が低下するという問題が発生する。
【００２１】
本発明は上記問題点に鑑みてなされたものであり、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ等との間で各種のデータを高速にてかつ途切れなく転送し、システム全体の効率を高めることが可能なデータ転送メモリ装置を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図１に示すように、本発明のデータ転送メモリ装置は、一つのシステムバス７上でデータを転送する機能を有し、かつ、上記データを処理するＣＰＵ等のデータ処理部４により制御される複数のメモリデバイスを含む。あるいは、複数のメモリデバイスの代わりに、複数のメモリデバイスがそれぞれ搭載された複数のメモリモジュールを含む。ここでは、本発明の原理構成図を簡単化するために、上記のような複数のメモリデバイス、または後述の複数のメモリモジュールを、第１のメモリデバイスまたはメモリモジュール３−１〜第ｍのメモリデバイスまたはメモリモジュール３−ｍ（ｍは任意の正の整数）のようにまとめて表すこととする。
【００２３】
上記問題点を解決するために、図１に示すような複数のメモリデバイスを含む本発明のデータ転送装置においては、上記複数のメモリデバイス（第１〜第ｍのメモリデバイス３−１〜３−ｍ）の各々は、上記データ処理部４から出力されるクロック（例えば、メインクロックＭＣＬＫ）をもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力手段（第１〜第ｍのリターンクロック入出力手段１−１〜１−ｍ）と、これらのリターンクロック入出力手段から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号ＤＱＥに基づき、上記データの出力を活性化する出力活性化手段（第１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備える。
【００２４】
好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、システムバス７上の所定の位置にあるメモリデバイスのみが、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを生成するようになっている。
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイスが、システムバス７上で上記データ処理部４から最も遠い位置にあるメモリデバイス（図１では、第ｍのメモリデバイス３−ｍ）になっている。
【００２５】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイス以外の複数のメモリデバイス３−１〜３−ｍ−１が、データ処理部４により出力選択された場合、それぞれ、上記所定の位置にあるメモリデバイスにて生成される上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して上記データを出力するようになっている。
【００２６】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイス（例えば、第ｍのメモリデバイス３−ｍ）が、データ処理部４により出力選択された場合、上記所定の位置にあるメモリデバイス（すなわち、自分自身のメモリデバイス）にて生成されるデータ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、上記所定の位置にあるメモリデバイスにて生成されるリターンクロックＲＣＬＫに同期して該データを出力することも可能になっている。
【００２７】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥが、任意の位相に設定されるようになっている。このようなリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥの位相調整は、メモリデバイス内に設けられたＤＬＬ等により行われる。
【００２８】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記データ処理部４の入力回路部と、各々のメモリデバイス内の出力活性化手段の入力回路部とが、上記データ出力イネーブル信号ＤＱＥによって所定の時間のみ活性化されるようになっている。
また一方で、図１に示すような複数のメモリモジュールを含む本発明のデータ転送装置においては、上記複数のメモリモジュール（第１〜第ｍのメモリモジュール３−１〜３−ｍ）の各々は、複数のメモリデバイスと、これらの複数のメモリデバイスと上記データ処理部４との間で上記データおよび各種の信号を入出力するためのメモリモジュール用バッファ装置とを備えている。
【００２９】
さらに、このメモリモジュール用バッファ装置は、上記データ処理部４から出力されるクロック（例えば、メインクロックＭＣＬＫ）をもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力手段（第１〜第ｍのリターンクロック入出力手段１−１〜１−ｍ）と、これらのリターンクロック入出力手段から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号ＤＱＥに基づき、上記データの出力を活性化する出力活性化手段（第１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備える。
【００３０】
好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記システムバス７上の所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置のみが、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを生成するようになっている。
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュールが、上記システムバス７上で上記データ処理部４から最も遠い位置にあるメモリモジュール（図１では、第ｍのメモリモジュール３−ｍ）になっている。
【００３１】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュール用バッファ装置以外のメモリモジュール用バッファ装置が、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置にて生成されるリターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを入力として受け取り、上記の出力選択されたメモリモジュール内のメモリデバイスに供給するようになっている。
【００３２】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュール以外のメモリモジュール内のメモリデバイスが、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置から供給されるデータ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して、対応するメモリモジュール用バッファ装置に上記データを送出するようになっている。
【００３３】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュールに搭載されているメモリデバイスが、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置（すなわち、自分自身のメモリモジュール用バッファ装置）にて生成されるリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置に上記データを送出することも可能になっている。
【００３４】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥが、任意の位相に設定されるようになっている。このようなリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥの位相調整は、メモリモジュール用バッファ装置内に設けられたＤＬＬ等により行われる。
【００３５】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記データ処理部４の入力回路部と、各々のメモリモジュール用バッファ装置の入力回路部とが、上記データ出力イネーブル信号ＤＱＥによって所定の時間のみ活性化されるようになっている。
複数のメモリデバイスまたは複数のメモリモジュールを含む本発明のデータ転送装置によれば、ＣＰＵ等のデータ処理部４から最も遠い位置にあるメモリデバイスまたはメモリモジュール（例えば、第ｍのメモリデバイスまたはメモリモジュール）からリターンクロックＲＣＬＫを生成すると共に、このリターンクロックＲＣＬＫに基づき任意のメモリデバイスまたはメモリモジュールの出力回路部を活性化するデータ出力イネーブル信号ＤＱＥを生成する。このデータ出力イネーブル信号ＤＱＥは、リターンクロックＲＣＬＫに同期し、このリターンクロックＲＣＬＫと同一方向に（すなわち、データ処理部４に向かって）流れる。このために、システムバス長がどのように長くなっても、かつ、データ転送時間が信号遅延時間τの半分以下になる程高速であっても、システムバス７上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等のデータ処理部４に対し同一アクセス時間でデータを転送することが可能になる。
【００３６】
特に、ギガバイト（ＧＢ）〜テラバイト（ＴＢ）といったような大規模なバスシステムを構築した場合に、このようなバスシステムにおけるデータ転送速度は最高速度を維持することができる。上記のような大規模なバスシステムを構築した際の不都合な点（ペナルティ）は、ファーストデータ（ＣＰＵ等のデータ処理部４がリード命令を発行してから同データ処理部４が一番最初に受け取るデータ）に対するアクセス時間の遅れだけで済む。しかも、このようなファーストデータに対するアクセス時間の遅れは、各メモリデバイスまたは各メモリモジュールで同一化することができるので、データ処理部４にとってデータ処理が容易に行える。さらに、リターンクロックＲＣＬＫは、レジスタ等を適切に設定することにより、データ処理部４において同データ処理部から生成されるメインクロックＭＣＬＫと同相にすることができるので、システム全体の効率が向上する。
【００３７】
かくして、本発明では、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ等との間で各種のデータを高速にてかつ途切れなく転送することができるので、バスシステムにおけるデータ転送速度として最高速度が維持されると共に、システム全体の効率を高めることが可能になる。
【００３８】
【発明の実施の形態】
以下、添付図面（図２〜図１７）を参照しながら本発明の好ましい実施例を説明することとする。
図２は、本発明の一実施例に係るバスシステムの構成を示すブロック図であり、図３は、本発明の一実施例に使用されるメモリデバイスの一例を示す図であり、図４は、本発明の一実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図であり、図５は、図４のメモリモジュールに使用されるメモリデバイスの一例を示すブロック図である。
【００３９】
図２〜図４に示す本発明の一実施例は、基本的に、前述したような従来の第３例のリターンクロック方式によるバスシステム（図２１参照）の欠点を補うために考え出されたバスシステムである。このような本発明の一実施例は、複数のメモリデバイスが搭載されたメモリモジュールだけでなく、メモリデバイス単体にも適用することが可能である。
【００４０】
図２において、システムバス７のバスラインは、データ入力時に、データ処理部４（図１）を構成するＣＰＵ等のチップセット（チップセット♯０）４０から、−１番目のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール３−１ｒ、３−１、３−２、……、３−ｍ（以下、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍと略記する）へメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール３−１ｒ〜３−ｍからチップセット４０へ向かうリターンクロックＲＣＬＫを転送するためのＲＣＬＫラインとを含む。なお、ここでは、チップセット４０からあらゆる方向にシステムバス７が伸びており、このようなシステムバス７上に複数のメモリデバイスまたは複数のメモリモジュールを配置することが可能であることを示すために、−１番目のメモリデバイス３−１ｒを図示することとする。
【００４１】
さらに、ここでは、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍでの位相ずれを考慮して、これらのメモリデバイスまたはメモリモジュールに入力されるメインクロックを、それぞれＭＣＬＫ−１〜ＭＣＬＫｍにより表すこととする。さらに、チップセット４０から最も遠い位置にある第ｍのメモリデバイスまたはメモリモジュール３−ｍからリターンクロックＲＣＬＫｍが生成されてＲＣＬＫラインに出力されるものとする。なお、チップセット４０に到達するタイミングのメインクロックをＭＣＬＫ０により表すと共に、同チップセット４０に到達するタイミングのリターンクロックをＲＣＬＫ０により表すこととする。
さらにまた、システムバス７のバスラインは、チップセット４０と複数のメモリデバイスまたはメモリモジュール３−１〜３−ｍとの間でデータを転送するためのＤＱラインを含む。このＤＱライン上の複数のメモリデバイスまたはメモリモジュールのデータ入出力に対する位相ずれを考慮して、これらのメモリデバイスまたはメモリモジュールのデータに関連するデータ入出力信号を、それぞれＤＱ１〜ＤＱｍにより表すこととする。さらに、チップセット４０に到達するタイミングのデータに関連するデータ入出力信号を、ＤＱ０により表すこととする。
【００４２】
図２においては、図２１に示した従来の第３例と同じように、ＣＰＵ等からなる一つのチップセット４０と、基準信号発生器４２と、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ（図２０の複数のメモリモジュールにほぼ対応する）とが、システムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続されている。
【００４３】
本発明の一実施例にて使用される複数のメモリデバイスが、システムバス７に直接接続されている場合、好ましくは、これらのメモリデバイスの各々は、図３に示すようなメモリデバイス３０により構成される。このメモリデバイス３０は、本発明のリターンクロック入出力手段（図１参照）として、チップセット４０から出力されるメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力回路（図３では、第ｋのリターンクロック入出力回路として示す、ここで、ｋは任意の正の整数：１≦ｋ≦ｍ）１０−ｋを設けている。さらに、本発明の出力活性化手段（図１参照）として、上記リターンクロックＲＣＬＫをもとに生成される負論理のデータ出力イネーブル信号／ＤＱＥ（このデータ出力イネーブル信号は、出力活性化信号ともよばれる）に基づきデータの出力を活性化する出力活性化回路（図３では、第ｋの出力活性化回路として示す）２０−ｋを設けている。
【００４４】
さらに、図３に示すメモリデバイス３０には、イネーブル信号をメモリデバイスに供給するためのイネーブル端子ＥＮが設けられている。このイネーブル端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、各々のメモリデバイス（またはメモリモジュール）内の各半導体素子を駆動するための高電位の電源Ｖccに接続されるか、または、低電位（例えば、アースレベル）の他の電源Ｖssに直接接続されている。この場合、上記イネーブル信号は、データ読み出しの際に、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥをどのメモリデバイス（またはメモリモジュール）から送出するかを決定するために使用される。
【００４５】
ここで、再び図２に戻り、複数のメモリデバイスにおけるリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥの入出力の関係を説明する。図２においては、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮのみが、レベル調整用抵抗Ｒpmを介して特定の高電位の電源Ｖccに接続されており、この第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々は、低電位の他の電源Ｖssに直接接続されている。すなわち、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮのみが“Ｈ（High）”レベルに設定され、その他のメモリデバイスのイネーブル端子ＥＮは“Ｌ（Low ）”レベルに設定されている。この場合、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍが“Ｈ”レベルのイネーブル端子ＥＮにより選択された状態になり、上記のチップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのみから、リターンクロックＲＣＬＫ（すなわち、リターンクロックＲＣＬＫｍ）が生成されると共に、負論理のデータ出力イネーブル信号／ＤＱＥ（すなわち、データ出力イネーブル信号／ＤＱＥｍ）が生成され、システムバス７上のＲＣＬＫラインに送出される。
【００４６】
さらに、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々においては、前述したように、イネーブル端子ＥＮが低電位の電源Ｖssに接続され、“Ｌ”レベルに設定されている。この状態で、第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々は、上記第ｍのメモリデバイス３−ｍから送出されるリターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥｍを入力として取り込む。さらに、チップセレクト信号／ＣＳ等によりチップセット４０から選択されたメモリデバイスが自分であれば、当該メモリデバイスは、上記データ出力イネーブル信号／ＤＱＥｍに基づき上記メモリデバイス内の出力回路部を活性化し、アドレス信号に対応する番地に記憶されているデータ（メモリデータ）を、上記のリターンクロックＲＣＬＫｍに同期してシステムバス上のＤＱラインに出力する。
【００４７】
この場合、注意しなければならない点は、上記のリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを出力しているメモリデバイスでも、チップセット４０から選択されたときには、自分自身が生成したリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを用い、これらの信号に同期してメモリデータを出力することである。換言すれば、チップセット４０から選択されたメモリデバイスが第ｍのメモリデバイス３−ｍ自身である場合、この第ｍのメモリデバイス３−ｍは、上記のリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを入力として受け取り、データ出力イネーブル信号／ＤＱＥｍに基づき第ｍのメモリデバイス３−ｍの出力回路部を活性化し、リターンクロックＲＣＬＫに同期してデータを出力する。このデータ出力イネーブル信号／ＤＱＥｍは、リターンクロックＲＣＬＫｍに同期し、このリターンクロックＲＣＬＫｍと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥｍは、データ処理部４に向かって流れる。なお、チップセット４０に到達するタイミングのクロックＲＣＬＫ０の位相は、上記メインクロックＭＣＬＫ０と位相を一致させることも可能である。
【００４８】
複数のメモリモジュールを使用してバスシステムを構成する場合にも、前述の複数のメモリデバイスの場合と同様なことがいえる。本発明の一実施例にて使用される複数のメモリモジュールにおいては、モジュール形式の複数のメモリデバイス３０′−１〜３０′−ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍのメモリデバイス３０′−ｍとして図示する）が、メモリモジュール用バッファ装置を介してシステムバス７に接続されている場合、好ましくは、これらのメモリモジュールの各々は、図４に示すようなメモリモジュール３５により構成される。このメモリモジュール３５は、複数のメモリデバイス３０′−１〜３０′−ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍのメモリデバイス３０′−ｍとして図示する）と、これらの複数のメモリデバイスとチップセット４０との間で、メモリデータに関連するデータ入出力信号ＤＱや、アドレス制御用のメインクロックＭＣＬＫや、リターンクロックＲＣＬＫや、負論理のデータ出力イネーブル信号／ＤＱＥＭ等を入出力するためのメモリモジュール用バッファ装置として機能するメモリモジュール用バッファ回路５（図４の斜線部）とを備えている。
【００４９】
さらに、このメモリモジュール用バッファ回路５の入出力回路部は、好ましくは、チップセット４０から出力されるアドレス制御用のメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力回路部（図４には図示されていない）と、これらのリターンクロック入出力回路部から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号／ＤＱＥＭに基づき、メモリモジュール内のメモリデバイスのデータの出力を活性化するための出力活性化信号発生回路部（図４には図示されていない）とを有する。
【００５０】
さらに、図４に示すメモリモジュール３５には、イネーブル信号をメモリモジュール用バッファ回路５に供給するためのイネーブル端子ＥＮ（例えば、第ｍのメモリモジュールに設けられたＥＮｍ）が設けられている。このイネーブル端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、高電位の電源Ｖccに接続されるか、または、低電位（例えば、アースレベル）の他の電源Ｖssに直接接続されている。この場合、上記イネーブル信号は、データ読み出しの際に、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥＭをどのメモリモジュールから送出するかを決定するために使用される。
【００５１】
ここで、再び図２に戻り、複数のメモリモジュール内のメモリモジュール用バッファ装置におけるリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭの入出力の関係を説明する。図２においては、チップセット４０から最も遠い位置にある第ｍのメモリモジュールのイネーブル端子ＥＮ（ＥＮｍ）のみが、レベル調整用抵抗Ｒpmを介して特定の高電位の電源Ｖccに接続されて“Ｈ”レベルに設定され、この第ｍのメモリモジュール以外のメモリモジュールの各々は、低電位の他の電源Ｖssに直接接続されて“Ｌ”レベルに設定される。この場合、チップセット４０から最も遠い位置にある第ｍのメモリモジュールが“Ｈ”レベルのイネーブル端子ＥＮにより選択された状態になり、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ装置から、リターンクロックＲＣＬＫ（すなわち、リターンクロックＲＣＬＫｍ）が生成されると共に、負論理のデータ出力イネーブル信号／ＤＱＥＭ（すなわち、データ出力イネーブル信号／ＤＱＥＭｍ）が生成され、システムバス７上のＲＣＬＫラインに送出される。すなわち、メモリモジュール内のメモリモジュール用バッファ装置においても、メインクロックＭＣＬＫからリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを生成するメモリモジュール用バッファ装置は、一つのシステムバス上でイネーブル端子ＥＮにより選択されている一つのメモリモジュール用バッファ装置のみである。
【００５２】
さらに、図２においては、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ回路以外のメモリモジュール用バッファ装置の各々は、上記リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍを入力として受け取り、ローカルのリターンクロックＲＣＬＫＬ（Ｌはローカルの意味）を生成すると共に、このリターンクロックＲＣＬＫＬに基づき各々のメモリデバイス３０′−１〜３０′−ｍの出力回路部を活性化する負論理のローカルのデータ出力イネーブル信号／ＤＱＥＬ（Ｌは同じくローカルの意味）を生成する。このデータ出力イネーブル信号／ＤＱＥＬは、リターンクロックＲＣＬＫＬに同期し、このリターンクロックＲＣＬＫＬと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥＬは、メモリモジュール内の各々のメモリデバイスに向かって流れる。
【００５３】
ただし、上記のようなモジュール形式の構成においては、他のメモリモジュールに設けられたメモリモジュール用バッファ回路は、リターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを取り込むだけではなく、メモリモジュール内の各々のメモリデバイスに対してこれらの信号を伝える機能を有する。それゆえに、メモリモジュール内でリターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭをそれぞれバッファリングして得られるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬが、メモリモジュール用バッファ回路から出力信号として出力される。必要があれば、メインクロックＭＣＬＫやデータ入出力信号ＤＱも、メモリモジュール用バッファ回路にてバッファリングした後に、ローカルのメインクロックＭＣＬＫＬ（Ｌは同じくローカルの意味）やデータ入出力信号ＤＱＬ（Ｌは同じくローカルの意味）として出力することも可能である。
【００５４】
本発明の一実施例に使用されるメモリモジュールが上記のような構成になっているために、このメモリモジュールに用いられるモジュール形式のメモリデバイスは全て、出力信号であるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを受け取るための入力回路部しか必要としない。さらに、当然のことながら、リターンクロックとデータ出力イネーブル信号の発生源を示すイネーブル端子ＥＮも必要としない。このようなメモリモジュール内の各々のメモリデバイス３０′の一構成例を図５に示す。
【００５５】
図５においては、メモリモジュール内の各々のメモリデバイス３０′は、ローカルのリターンクロックＲＣＬＫＬを入力として受け取るリターンクロック入力回路（図５では、第ｋのリターンクロック入力回路として示す、ここで、ｋは任意の正の整数：１≦ｋ≦ｍ）１０′−ｋと、上記ローカルのリターンクロックＲＣＬＫＬをもとに生成されるローカルのデータ出力イネーブル信号／ＤＱＥＬ（このデータ出力イネーブル信号は、出力活性化信号ともよばれる）に基づきデータの出力を活性化する出力活性化回路（図５では、第ｋの出力活性化回路として示す）２０′−ｋとを備えている。
【００５６】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール用バッファ回路以外のメモリモジュール用バッファ回路の各々は、上記チップセット４０から最も遠い位置にあるメモリモジュール用バッファ回路から供給されるデータ出力イネーブル信号／ＤＱＥＭｍを入力として受け取り、当該データ出力イネーブル信号／ＤＱＥＭｍをもとに作成したローカルのデータ出力イネーブル信号／ＤＱＥＬによってモジュール内のメモリデバイス中、選択されたメモリデバイスのデータの出力を活性化すると共に、ローカルのリターンクロックＲＣＬＫＬに同期して対応するメモリモジュール用バッファ回路に上記データを送出する。
【００５７】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール内の複数のメモリデバイス３０′−１〜３０′−ｍの各々は、同メモリモジュールがチップセット４０から選択された場合、当該メモリモジュール内のメモリモジュール用バッファ回路にて生成されるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを入力として受け取り、このデータ出力イネーブル信号／ＤＱＥＬによってデータの出力を活性化すると共に、上記リターンクロックＲＣＬＫＬに同期して上記データを上記メモリモジュール用バッファ回路に送出する。
【００５８】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール内の複数のメモリデバイス３０′−１〜３０′−ｍの各々は、このメモリモジュールが選択された場合、当該メモリモジュール内のメモリモジュール用バッファ回路にて生成されるリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを入力として受け取り、当該データ出力イネーブル信号／ＤＱＥＬによってデータの出力を活性化すると共に、リターンクロックＲＣＬＫＬに同期して上記データを上記メモリモジュール用バッファ装置に送出する。
【００５９】
換言すれば、上記のようなモジュール形式の構成においても、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭを出力しているメモリモジュール内のメモリモジュール用バッファ回路（例えば、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ回路）は、同メモリモジュール内のメモリモジュール用バッファ回路に対してもリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを出力することができる。それゆえに、上記リターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭを出力しているメモリモジュール内のメモリデバイスでも、チップセット４０から選択されたときには、他のメモリモジュールと同じタイミングでメモリデータを出力することが可能である。
【００６０】
図２〜図５の本発明の一実施例に使用されるデータ転送メモリ装置が、複数のメモリデバイスにより構成される場合、および、複数のモジュール形式のメモリデバイスを含む複数のメモリモジュールにより構成される場合のいずれにおいても、データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣＬＫと同一方向に流れるので、システムバス長Ｌがどのように長くなっても、システムバス７上の任意のメモリデバイスまたはメモリモジュールから、チップセット４０に対し同一アクセス時間でデータを転送することができる。
【００６１】
さらに、図２〜図５に示した本発明の一実施例においては、リターンクロックＲＣＬＫ、およびデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、メモリデバイス、またはメモリモジュール内のメモリモジュール用バッファ回路に設けられたＤＬＬ等により、任意の位相に設定することができる。
さらに、図２〜図５に示した本発明の一実施例においては、上記チップセット４０の入力回路部と、各々のメモリデバイスまたはメモリモジュール内部の出力活性化回路の入力回路部とが、上記データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭによって所定の時間のみ活性化されるようになっている。それゆえに、チップセット４０や、各々のメモリデバイスまたはメモリモジュールの出力活性化回路の消費電力が節減される。
【００６２】
図６および図７は、本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでは、図６および図７のタイミングチャートを参照しながら、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合（ギャップレス・リード（Gapless Read）、すなわち、インタリーブ（Interleave）動作を実行する場合）の本発明の一実施例の動作を説明する。
【００６３】
ただし、この場合、クロック周波数４００ＭＨｚにて動作するＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM ）からなるメモリデバイスまたはメモリモジュールが、キャス・レイテンシーＣＬ（Column Access Strobe Signal Latency の略）＝３、読み出されるデータのビット長ＢＬ＝４ビット、および２Ｘルールの条件下で動作する場合を想定する。ここで、キャス・レイテンシーＣＬは、メモリデバイスが活性化された状態（アクティブ状態）のときに、ＣＰＵ等によりリード命令が発行されてから何クロックサイクル目にデータ出力イネーブル信号が出力されるかを示すものである。例えば、ＣＬ＝３の場合には、データ読み出し命令が発行されてから３クロックサイクル目にデータ出力イネーブル信号が出力されることになる。さらに、クロック周波数の逆数を示すクロックレートｔＣＬＫ＝５ｎｓ（ｎｓは１０-9秒）、データ転送速度が２．５ｎｓ、位相ずれ時間ｔＡＣ＝ｔＯＨ≒１．２５ｎｓ、システムバス長Ｌ＝３０ｃｍ、および、伝播遅延時間τ＝３ｎｓであると仮定する。
【００６４】
さらに、ここでは、チップセットから最も近い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、同じ位置のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形と、チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、最も近い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形とを比較することとする。
【００６５】
本発明の一実施例では、図６の（ａ）部に示すように、チップセットにより生成されたメインクロックＭＣＬＫ０は、ＭＣＬＫラインを介して、上記チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールに入力される。さらに、図６の（ｂ）部および（ｃ）部に示すように、チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールに入力されたメインクロックＭＣＬＫｍの位相は、ＤＬＬ等を用いて任意の値に調整された後に、リターンクロックＲＣＬＫｍとして出力される。これと平行してリターンクロックＲＣＬＫｍから派生させたデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥｍ（または／ＤＱＥＭｍ）が出力される（図６の（ｄ）部）。
【００６６】
メモリデバイスを対象とする場合、このデータ出力イネーブル信号／ＤＱＥｍは、システムバスを介して全てのメモリデバイスに入力され、同メモリデバイス内の内部信号としてデータ出力イネーブル信号／ＤＱＥＩｍが生成される（図６の（ｅ）部）。さらに、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＩｍに同期して、チップセットからのリード命令（ＲＤｍ）により選択されたメモリデバイス（すなわち、チップセットから最も遠い位置にある第ｍのメモリデバイス）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力される（図６の（ｆ）部）。次に、チップセットからのさらなるリード命令（ＲＤ１′）により、他のメモリデバイス、例えば、チップセットから最も近い位置にあるメモリデバイス（第１のメモリデバイス）が、ギャップレス・リード動作を実行すべき出力デバイスとして選択された場合、データ出力イネーブル信号／ＤＱＥｍ′（データ出力イネーブル信号／ＤＱＥｍに対応する）に同期してデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部および（ｉ）部）。
【００６７】
さらに、モノマルチバイブレータ（ワンショット）等により、選択されたメモリデバイス（第１のメモリデバイス）のデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）を１クロック期間だけ“Ｌ”レベルにし、その他の非選択メモリデバイスのデータ出力イネーブル信号を“Ｈ”レベルにする。ここでは、選択されたメモリデバイス（第１のメモリデバイス）のみデータ出力イネーブル信号／ＤＱＥＩｍ′にて出力回路部が活性化され、リターンクロックＲＣＬＫ（ＲＣＬＫｍ）に同期して（図７の（ｇ）部）、以前のデータ（Ｑ０−ｍ〜Ｑ３−ｍ）の後に今回のデータ（Ｑ０−１′〜Ｑ３−１′）が連続して出力される（ＲＤｍ−ＲＤ１モード、図７の（ｌ）部）。この場合、リターンクロックＲＣＬＫの転送インピーダンスと、データ出力イネーブル信号／ＤＱＥおよびデータ入出力信号ＤＱの転送インピーダンスとを一致させることにより、チップセットからは、どのメモリデバイにアクセスをかけた場合でも、リード命令発行から一定時間（ここでは、アクセス時間（アクセス・タイム）ｔＣＡＣ＝２１ｎｓ（ＣＬ×ｔＣＬＫ＋２τ＝３×５ｎｓ＋２×３ｎｓ））でファーストデータを受け取ることができる。それゆえに、このファーストデータをチップセットにて受け取った後は、同チップセットは高速にてかつ途切れなくデータを受け取ることが可能になる。
【００６８】
さらにまた、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合も、リード命令発行から一定時間（アクセス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受け取ることができる（図７の（ｊ）部および（ｋ）部）。この場合、リターンクロックＲＣＬＫに同期して、以前のデータ（Ｑ０−１〜Ｑ３−１）の後に、同じメモリデバイス内のデータ（Ｑ０−１′〜Ｑ３−１′）が連続して出力されることになる（ＲＤ１−ＲＤ１′モード）。
【００６９】
また一方で、メモリモジュールを対象とする場合、上記データ出力イネーブル信号／ＤＱＥＭｍは、システムバスを介して全てのメモリモジュール内のメモリモジュール用バッファ装置に入力され、同メモリモジュール内の複数のメモリデバイス内の内部信号としてローカルのデータ出力イネーブル信号／ＤＱＥＬｍが生成される（図６の（ｅ）部）。さらに、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＬｍに同期して、チップセットからのリード命令（ＲＤｍ）により選択されたメモリモジュール、すなわち、チップセットから最も遠い位置にある第ｍのメモリモジュール）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力される（図６の（ｆ）部）。次に、チップセットからのさらなるリード命令（ＲＤ１′）により、他のメモリモジュール、例えば、チップセットから最も近い位置にあるメモリモジュール（第１のメモリモジュール）が、ギャップレス・リード動作を実行すべき出力モジュールとして選択された場合、データ出力イネーブル信号／ＤＱＥＭｍ′（データ出力イネーブル信号／ＤＱＥＭｍに対応する）に同期してデータ出力イネーブル信号／ＤＱＥＬｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部および（ｉ）部）。
【００７０】
チップセットから最も近い位置にあるメモリモジュールが選択されてデータ出力イネーブル信号／ＤＱＥＬｍ′が生成された後の動作は、前述のメモリデバイスを対象とした場合の動作（図７の（ｊ）部〜（ｋ）部）と実質的に同じなので、ここでは、その詳細な説明を省略する。
図８および図９は、本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
【００７１】
ここでは、前述の図６および図７の場合と同様に、あるデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形が示されている。
この場合、モノマルチバイブレータ等により、選択されたメモリデバイスまたはメモリモジュールのデータ出力イネーブル信号／ＤＱＥＩｍ、／ＤＱＥＩｍ′、／ＤＱＥＬｍ′または／ＤＱＥＬｍ′を１クロック期間だけ活性化する（“Ｌ”レベルにする）代わりに、データが出力されている期間中、上記のデータ出力イネーブル信号を活性化するようにしている点が、前述の図６および図７の場合と異なる（図８の（ｅ）部、および図９の（ｉ）部）。
【００７２】
その他の条件、およびバスシステムの動作は、前述の図６および図７の場合と実質的に同じなので、ここでは、その詳細な説明を省略する。
図１０および図１１は、本発明の一実施例において、第３の条件により異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
【００７３】
ここでは、あるメモリデバイスのデータの読み出しを行っている最中に、リード・インタラプト（Read Interrupt）動作により、他のメモリデバイスのデータの読み出しを行う場合の各々の信号波形が示されている。
この場合、チップセットからのリード命令（ＲＤｍ）によって、現在データの読み出しを行っているメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）に対しバースト・ストップをかけることにより、当該メモリデバイス内部のデータ出力イネーブル信号／ＤＱＥＩｍ′を不活性化する（図１０の（ｅ）部）。また一方で、リード・インタラプト動作（ＲＤ１′）により選択されたメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しバースト・スタートをかけることにより、当該メモリデバイス内部のデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）を活性化する（図１１の（ｉ）部）。
【００７４】
その他の条件、およびバスシステムの動作は、前述の図６および図７の場合と実質的に同じなので、ここでは、その詳細な説明を省略する。
図１０および図１１に示すようなリード・インタラプト動作による他のメモリデバイスのデータの読み出しを行う場合でも、前述の図６〜図９のギャップレス・リード動作による異なるメモリデバイス間のデータの読み出しを行う場合と同様に、チップセットからは、どのメモリデバイスにリード・インタラプト動作をかけた場合でも、リード命令発行から一定時間（ここでは、アクセス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受け取ることができる。それゆえに、このファーストデータをチップセットにて受け取った後は、高速にてかつ途切れなくデータを受け取ることが可能になる。
【００７５】
ここで、本発明の実施例を用いてデータの読み出しを行った場合のデータ転送の様子と、従来の方式を使用してデータの読み出しを行った場合のデータ転送の様子との違いをより明確にするために、従来の第２例のＤＱストローブ方式および従来の第３例のリターンクロック方式による各々の信号波形を図１２〜図１５に図示することとする。
【００７６】
図１２および図１３は、従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでは、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合、すなわち、インタリーブ動作を実行しようとした場合の各々の波形が示されている。ただし、この場合、クロックレートやデータ転送速度等の条件は、前述の実施例の場合と同じであると仮定する。
【００７７】
従来のＤＱストローブ方式によるバスシステムでは、図２０を参照しながら既述したように、システムバス長Ｌによる信号遅延時間τが生ずるために、メモリデバイスの位置により同メモリデバイスがデータ読み出し用のリード命令を受け取る時間や、メモリデバイスから出力されるＤＱストローブ信号ＤＱＳ１〜ＤＱＳｍに同期してメモリデバイスから出力されるデータをチップセットが受け取る時間がまちまちになる（図１２の（ａ）部〜図１３の（ｈ）部）。
【００７８】
それゆえに、チップセットからのリード命令（ＲＤｍ）に従って所定のメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）のデータの読み出しを行ってから、他のメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しギャップレス・リード命令（ＲＤ１′）がかかったときに（ＤＱストローブ信号が“Ｈ”レベルまたはハイインピーダンス状態（Ｈi −ｚ）のときに）、当該メモリデバイスのチップセットからの距離がかなり異なるために、両メモリデバイスに対するアクセス時間ｔＣＡＣが異なってくる。この結果、図１３の（ｋ）部および（ｌ）部に示すように、インタリーブ動作を実行しようとしても、チップセットからの距離が異なるメモリデバイス間での調停がスムーズに行えなくなる。この結果、同図のハッチング部分のようなバス衝突が発生し、高速にてデータを転送することが困難になる。なお、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合は、アクセス時間ｔＣＡＣの違いは生じないので、リード命令発行から一定時間遅延した後に、連続してデータを転送することができる（図１３の（ｉ）部および（ｊ）部）。
【００７９】
図１４および図１５は、従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでも、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合、すなわち、インタリーブ動作を実行しようとした場合の各々の波形が示されている。ただし、この場合、クロックレートやデータ転送速度等の条件は、前述の実施例の場合と同じであると仮定する。
【００８０】
従来のリターンクロック方式によるバスシステムでは、図２１を参照しながら既述したように、システムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、チップセットから最も近い位置にあるメモリモジュールのデータと、最も遠い位置にあるメモリモジュールのデータとのアクセス時間に差が生じてくる（図１４の（ａ）部〜（ｆ）部）。
【００８１】
それゆえに、あるメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）のデータの読み出しを行ってから、他のメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しギャップレス・リード命令がかかったときに、当該メモリデバイスのチップセットからの距離がかなり異なるために、両メモリデバイスに対するアクセス時間ｔＣＡＣが異なってくる。この結果、図１５の（ｇ）部、（ｈ）部および（ｊ）部に示すように、インタリーブ動作を実行しようとしても、チップセットからの距離が異なるメモリデバイス間での調停がスムーズに行えなくなる。この結果、同図のハッチング部分のようなバス衝突が発生し、高速にてデータを転送することが困難になる。なお、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合は、アクセス時間ｔＣＡＣの違いは生じないので、リード命令発行から一定時間遅延した後に、連続してデータを転送することができる（図１５の（ｉ）部）。
【００８２】
図１６は、本発明の他の実施例に係るバスシステムの構成を示すブロック図であり、図１７は、本発明の他の実施例に使用されるメモリデバイスの一例を示すブロック図であり、図１８は、本発明の他の実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
図１６においては、図２〜図５に示した本発明の一実施例の場合と異なり、チップセット４０から最も遠い位置（すなわち、第ｍのメモリデバイスまたはメモリモジュールが配置される位置）に、複数のメモリデバイスまたはメモリモジュール制御用のコントローラ６からなるコントローラチップを設けている。複数のメモリデバイスを制御の対象にする場合、上記コントローラ６により、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍが生成される。あるいは、複数のメモリモジュールを制御の対象にする場合、上記コントローラ６により、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍが生成される。この場合、コントローラ６からなるコントローラチップに対しリターンクロックおよびデータ出力イネーブル信号を生成する機能をもたせているので、制御の対象がメモリデバイスおよびメモリモジュールのいずれであっても、上記のリターンクロックおよびデータ出力イネーブル信号をどのメモリデバイスまたはメモリモジュールから送出するかを決定するためのイネーブル端子ＥＮは不要になる。
さらに、図１６においては、システムバス７のバスラインは、データ入力時に、ＣＰＵ等のチップセット（チップセット♯０）４０から、−１番目のメモリデバイスまたはメモリモジュール〜第ｍ─１のメモリデバイスまたはメモリモジュール３−１ｒ、３−１、３−２、……、３−ｍ─１（複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ─１）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール３−１ｒ〜３−ｍ─１からチップセット４０へ向かうリターンクロックＲＣＬＫを転送するためのＲＣＬＫラインとを含む。
【００８３】
図１６におけるコントローラ６以外の構成は、前述の図２の構成と実質的に同じなので、ここでは、その詳細な説明を省略する。
また一方で、図１６においては、各々のメモリデバイスまたはメモリモジュールは、コントローラ６により生成されるリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍまたは／ＤＱＥＭｍを入力として受け取り、リターンクロックＲＣＬＫを生成すると共に、このリターンクロックＲＣＬＫに基づき各々のメモリデバイスの出力回路部を活性化するデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭを生成する。このデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣＬＫに同期し、このリターンクロックＲＣＬＫと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、チップセット４０に向って流れる。
【００８４】
本発明の他の実施例にて使用される複数のメモリデバイスの各々は、好ましくは、図１７に示すようなメモリデバイス３１により構成される。このメモリデバイス３１は、本発明のリターンクロック入出力手段（図１参照）として、チップセット４０から出力されるメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入力するリターンクロック入力回路（図１７では、第ｋのリターンクロック入力回路として示す）１１−ｋを設けている。さらに、本発明の出力活性化手段（図１参照）として、上記リターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号／ＤＱＥ（または／ＤＱＥＬ）を受け取り、このデータ出力イネーブル信号／ＤＱＥに基づきデータの出力を活性化する出力活性化回路（図１７では、第ｋの出力活性化回路として示す）２１−ｋを設けている。これらのリターンクロック入出力回路１１−ｋおよび出力活性化回路２１−ｋを有するメモリデバイス３１の構成は、図３のメモリデバイス３０の構成と基本的に同じであるが、前述のようにイネーブル端子ＥＮが不要になっている点と、リターンクロック入力回路等の入力回路部だけで出力回路部が不要になっている点とが異なる。
【００８５】
また一方で、本発明の他の実施例にて使用される複数のメモリモジュールの各々は、好ましくは、図１８に示すようなメモリモジュール用バッファ装置（図１８の斜線部）を有するメモリモジュール３６により構成される。このメモリモジュール３６は、複数のメモリデバイス３１−１〜３１−ｍと、これらの複数のメモリデバイスとチップセット４０との間で、データに関連するデータ入出力信号ＤＱやその他の信号を入出力するためのメモリモジュール用バッファ装置として機能するメモリモジュール用バッファ回路５０とを備えている。
【００８６】
このようなメモリモジュール３６の構成は、図４のメモリモジュール３５の構成と基本的に同じであるが、前述のようにイネーブル端子ＥＮが不要になっている点が異なる。
本発明の他の実施例では、リターンクロックＲＣＬＫの発生源を示すイネーブル端子ＥＮを設ける必要がなくなるので、前述の本発明の一実施例に比べて回路構成が簡単になる。
【００８７】
【発明の効果】
以上説明したように、本発明のデータ転送メモリ装置によれば、第１に、所定の位置にあるメモリデバイスまたはメモリモジュールおよびコントローラからリターンクロックを生成すると共に、このリターンクロックに基づきデータ出力イネーブル信号を生成しているので、データ出力イネーブル信号は、リターンクロックと同一方向に流れる。このために、システムバス長がどのように長くなっても、かつ、データ転送時間が信号遅延時間の半分以下になる程高速であっても、システムバス上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等に対し同一アクセス時間でデータを転送することができると共に、各種のデータを高速にてかつ途切れなく転送することができる。
【００８８】
さらに、本発明のデータ転送メモリ装置によれば、第２に、ＣＰＵ等から最も遠い位置にあるメモリデバイスまたはメモリモジュールからリターンクロックを生成すると共に、このリターンクロックに基づきデータ出力イネーブル信号を生成しているので、システムバス長による信号遅延時間変動が生じなくなり、システム全体の効率を高めることが可能になる。
【００８９】
さらに、本発明のデータ転送メモリ装置によれば、第３に、ＣＰＵ等から最も遠い位置にあるメモリデバイスまたはメモリモジュール以外のメモリデバイスまたはメモリモジュールは、前者のメモリデバイスまたはメモリモジュールから供給されるデータ出力イネーブル信号を入力として受け取り、当該データ出力イネーブル信号によってデータの出力を活性化すると共に、当該リターンクロックに同期してデータを出力するようにしているので、システムバス上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等に対し同一アクセス時間でデータを転送することが可能になる。
【００９０】
さらに、本発明のデータ転送装置によれば、第４に、リターンクロックおよびデータ出力イネーブル信号を任意の位相に設定することができるので、システムバス長による信号遅延が生じないようにすることが可能になる。
さらに、本発明のデータ転送装置によれば、第５に、各々のメモリデバイスまたはメモリモジュールの入力回路部が、データ出力イネーブル信号によって所定の時間のみ活性化されるようになっているので、システム全体の消費電力の節減が図れる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例に係るバスシステムの構成を示すブロック図である。
【図３】本発明の一実施例に使用されるメモリデバイスの一例を示す図である。
【図４】本発明の一実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
【図５】図４のメモリモジュールに使用されるメモリデバイスの一例を示すブロック図である。
【図６】本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図７】本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図８】本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図９】本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１０】本発明の一実施例において、第３の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１１】本発明の一実施例において、第３の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１２】従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１３】従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１４】従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１５】従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１６】本発明の他の実施例に係るバスシステムの構成を示すブロック図である。
【図１７】本発明の他の実施例に使用されるメモリデバイスの一例を示すブロック図である。
【図１８】本発明の他の実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
【図１９】従来の第１例に係るバスシステムの構成を示すブロック図である。
【図２０】従来の第２例に係るバスシステムの構成を示すブロック図である。
【図２１】従来の第３例に係るバスシステムの構成を示すブロック図である。
【符号の説明】
１−１〜１−ｍ…第１〜第ｍのリターンクロック入出力手段
２−１〜２−ｍ…第１〜第ｍの出力活性化手段
３−１ｒ〜３−ｍ…−１番目〜第ｍのメモリデバイスまたはメモリモジュール
４…データ処理部
５…メモリモジュール用バッファ回路
６…コントローラ
７…システムバス
１０−ｋ…第ｋのリターンクロック入出力回路
１０′−ｋ…第ｋのリターンクロック入力回路
１１−ｋ…第ｋのリターンクロック入力回路
２０−ｋ、２０′−ｋ…第ｋの出力活性化回路
２１−ｋ…第ｋの出力活性化回路
３０、３０′…メモリデバイス
３０−１〜３０−ｍ、３０′−１〜３０′−ｍ…第１〜第ｍのメモリデバイス
３１…メモリデバイス
３１−１〜３１−ｍ…第１〜第ｍのメモリデバイス
３５…メモリモジュール
３６…メモリモジュール
４０…チップセット
４２…基準電圧発生回路
５０…メモリモジュール用バッファ回路
１２０−１〜１２０−ｍ…第１〜第ｍのメモリモジュール
５００…ＤＬＬ
５１０…バッファアンプ
【発明の属する技術分野】
本発明は、バスシステム内の一つのシステムバス上でデータを転送する機能を有する複数のＤＲＡＭ（ダイミック・ランダムアクセスメモリ）等の複数のメモリデバイスや、このようなメモリデバイスがそれぞれ搭載された複数個のメモリモジュールから構成されるデータ転送メモリ装置に関する。
【０００２】
一般に、バスシステムにおいては、システム全体の効率を高めるために、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ（中央処理装置）等との間で各種のデータの入出力を高速にて行うことが要求される。
本発明は、複数のメモリデバイスをシステムバス上に配置するか、または、このような複数のメモリデバイスが搭載されたメモリモジュールを複数個システムバス上に配置して形成されるデータ転送メモリ装置において、各々のメモリデバイスまたはメモリモジュールに対する入出力の対象となる各種のデータを、システムバスのバスラインを介して高速にてかつ途切れなく転送するための一手法について言及するものである。
【０００３】
【従来の技術】
以下、図１９〜図２１を参照しながら、従来方式によるデータ転送メモリ装置を使用したバスシステムの構成を説明する。
図１９は、従来の第１例に係るバスシステムの構成を示すブロック図である。ここでは、ランバス（Rambus）方式により動作する複数のランバスＤＲＡＭからなるメモリデバイス、または、このようなメモリデバイスが搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。ただし、ここでは、システムバス７のデータ転送用バスライン（通常、ＤＱラインと称する）は省略する。
【０００４】
図１９においては、ＣＰＵ等からなる一つのチップセット（チップセット♯０）４０と、基準信号発生器４２と、第１のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール１００−１、１００−２、……、１００−ｍ（以下、複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍと略記する：ｍは任意の正の整数）とが、システムバス７のクロックラインに接続されている。このクロックラインでは、複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍからチップセット４０へ向かうデータ出力用クロックラインと、チップセット４０から複数のメモリデバイスまたはメモリモジュール１００−１〜１００−ｍへ向かうデータ入力用クロックラインとを折り返して構成されている。
【０００５】
ここでは、データ出力用クロックラインを介してトランスファクロック（Transfer Clock）Ｔ−ＣＬＫが転送されると共に、データ入力用クロックラインを介してレシーブクロック（Receive Clock ）Ｒ−ＣＬＫが転送される。すなわち、この場合は、同一のクロックラインのみを使用して上記のトランスファクロックＴ−ＣＬＫおよびレシーブクロックＲ−ＣＬＫを転送することによって、各メモリデバイスまたは各メモリモジュールへのデータ入力と各メモリデバイスまたは各メモリモジュールからのデータ出力の位相のずれをなくすようにしている。このクロックライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt1を介して供給される電圧により調整される。
【０００６】
図１９に示す従来の第１例のバスシステムでは、複数のメモリデバイスまたはメモリモジュールからチップセット４０へのデータ出力は、どのランバスＲＡＭ等にアクセスしても同一タイミングになっている。ただし、システムバスのバスラインの長さを示すシステムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、レシーブクロックＲ−ＣＬＫによるプロトコル入力からトランスファクロックＴ−ＣＬＫによるデータ出力までの時間が不足する。このため、システムバス長Ｌの上限値が制限され、データ転送速度が増加して高速になるほど、システムバス長Ｌを短くしなければならなくなる。
【０００７】
また一方で、アクノリッジパケットがチップセットへ到着する時間を監視することによって、チップセットがデータの到着をあらかじめ知ることができる。ただし、上記アクノリッジパケットがチップセットへ到着する時間は、各々のメモリデバイスまたはメモリモジュールからの距離で決まるため、チップセットはその時間だけ待たなければならなくなる。
【０００８】
図２０は、従来の第２例に係るバスシステムの構成を示すブロック図である。ここでは、ＤＱストローブ（DQ Strobe ）方式により動作する複数のメモリデバイス、または、このようなメモリデバイスが搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。ただし、ここでも、システムバス７のＤＱラインは省略する。
【０００９】
図２０において、システムバス７のバスラインは、ＣＰＵ等の一つのチップセット４０から、第１のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール１１０−１、１１０−２、……、１１０−ｍ（以下、複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍと略記する）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍの各々からデータを出力するときに発信されるＤＱストローブ信号ＤＱＳを転送するためのＤＱＳラインとを含む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt2を介して供給される電圧により調整され、上記ＤＱＳライン上の信号のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt3を介して供給される電圧により調整される。
【００１０】
さらに、図２０においては、チップセット４０と、基準信号発生器４２と、複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍとが、上記のＭＣＬＫラインおよびＤＱＳラインに接続されている。
図２０に示す従来の第２例のバスシステムでは、メインクロックＭＣＬＫに同期して複数のメモリデバイスまたはメモリモジュール１１０−１〜１１０−ｍが、入力されるデータを受け取る。また一方で、複数のメモリデバイスまたはメモリモジュールからのデータ出力時（すなわち、データ読み出し時）には、各々のメモリデバイスまたはメモリモジュールにより生成されるＤＱストローブ信号ＤＱＳに同期してデータが出力される。
【００１１】
さらに、複数のメモリデバイスまたはメモリモジュールへのデータ入力時（すなわち、データ書き込み時）にもチップセット４０からＤＱストローブ信号用端子を制御し、このＤＱストローブ信号用端子を制御するタイミングに同期して複数のメモリデバイスまたはメモリモジュールが、入力されるデータを受け取る方法もある。
【００１２】
この方法では、システムバス長Ｌによる信号遅延時間τが生ずるので、メモリデバイスまたはメモリモジュールの位置により同メモリデバイスまたはメモリモジュールがデータ読み出し用のリード命令を受け取る時間や、メモリデバイスまたはメモリモジュールから出力されるデータをチップセット４０が受け取る時間がまちまちになる。この場合、チップセット４０がリード命令を発行してから同チップセット４０が最初にデータを受け取るまでに要するファーストアクセス・タイム（ファーストアクセス時間）は、チップセット４０から制御することができないため、同チップセット４０は、メモリデバイスまたはメモリモジュールから出力されるデータに応じてデータ取り込みウィンドウの位置を変えなければならなくなる。
【００１３】
特に、チップセット４０から最も近い位置にある第１のメモリデバイスまたはメモリモジュールデバイス１１０─１から出力されるデータを受け取る時間と、チップセット４０から最も遠い位置にある第ｍのメモリデバイスまたはメモリモジュールデバイス１１０─ｍから出力されるデータを受け取る時間とは大きく異なるため、チップセット４０では、これらのメモリデバイスまたはメモリモジュールデバイスからデータを受け取る度に、データ取り込みウィンドウの位置をいちいち設定し直すことが必要になる。
【００１４】
図２１は、従来の第３例に係るバスシステムの構成を示すブロック図である。ここでは、リターンクロック（Return Clock）方式により動作するような、複数のメモリデバイスがそれぞれ搭載された複数のメモリモジュールを含むバスシステムの構成を例示する。
図２１において、システムバス７のバスラインは、データ入力時に、チップセット４０から、第１のメモリモジュール〜第ｍのメモリモジュール１２０−１、１２０−２、……、１２０−ｍ（以下、複数のメモリモジュール１２０−１〜１２０−ｍと略記する）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール１２０−１〜１２０−ｍからチップセット４０へ向かうリターンクロック（Return Clock）ＲＣＬＫを転送するためのＲＣＬＫラインとを含む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔよりレベル調整用抵抗Ｒt4を介して供給される電圧により調整され、上記ＲＣＬＫライン上の信号のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt5を介して供給される電圧により調整される。
【００１５】
図２１においても、図１９に示した従来の第１例と同じように、ＣＰＵ等からなる一つのチップセット４０と、基準信号発生器４２と、複数のメモリモジュール１２０−１〜１２０−ｍとが、システムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続されている。
ただし、図２１の従来の第３例のバスシステムでは、図１９に示した従来の第１例と異なり、各々のメモリモジュール１２０−１〜１２０−ｍ内に、クロック位相調整用のＤＬＬ（ディレイド・ロック・ループ（Delayed Lock Loop ）の略）５００とバッファアンプ５１０とを含むモジュールバッファを設けている。さらに、メモリモジュール内の各半導体素子を駆動するための電源Ｖccが、レベル調整用抵抗Ｒpmを介して、チップセット４０から最も遠い位置にあるメモリモジュール１２０−ｍのイネーブル端子ＥＮに接続されている。
【００１６】
この場合、チップセット４０から転送されるメインクロックＭＣＬＫに応じて、上記メモリモジュール１２０−ｍ内のモジュールバッファが、イネーブル端子ＥＮのレベルの状態（ここでは、電源Ｖccによる電源電圧レベル）に基づき活性化される。このようにして活性化されたモジュールバッファは、メインクロックＭＣＬＫを受け取り、ＤＬＬ５１０にて同メインクロックＭＣＬＫの位相補正を行う。このメインクロックＭＣＬＫは、位相補正を行った後に、リターンクロックＲＣＬＫとして、各々のメモリモジュールに搭載された複数のメモリデバイスのデータ出力用のクロックとして用いられる。すなわち、この場合は、図１９に示した従来の第１例のトランファクロックＴ−ＣＬＫの代わりに、メモリモジュールそのものからリターンクロックＲＣＬＫを生成している。上記のリターンクロック方式では、従来の第１例のランバス方式と同様に、どのメモリモジュールにアクセスした場合でも、当該メモリモジュールから出力されるデータは、同一タイミングにてチップセット４０に到達する。
【００１７】
しかしながら、このようなリターンクロック方式においても、システムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、従来の第１例のランバス方式と同様に、チップセット４０から最も近い位置にあるメモリモジュール１２０−１のデータと、最も遠い位置にあるメモリモジュール１２０−ｍのデータとのアクセス時間に差が生じてくる。
【００１８】
【発明が解決しようとする課題】
上記のとおり、従来の第１例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間が大きくなると、チップセットから最も遠い位置にあるメモリデバイスからデータが到達するのをチップセットにて待つ時間が長くなる。このため、高速にてデータを転送することが困難になり、システム全体の効率が低下するという問題が発生する。
【００１９】
さらに、従来の第２例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間が大きくなると、メモリデバイスまたはメモリモジュールから出力されるデータをチップセットが受け取る時間がまちまちになる。このため、メモリデバイスまたはメモリモジュールのチップセットに対する相対的な位置に応じてチップセット内のデータ取り込みウィンドウの位置を変えなければならなくなるので、システム全体の効率が低下するという問題が発生する。
【００２０】
さらにまた、従来の第３例のバスシステムでは、システムバスのバスライン長により生ずる信号遅延時間がデータ転送時間の半分以上になると、従来の第１例の場合と同様に、チップセットから最も近い位置のメモリモジュールのデータが同チップセットに到達するまでの時間と、最も遠い位置のメモリモジュールのデータが同チップセットに到達するまでの時間との間に差が生じてくる。このため、従来の第１例の場合と同様に、高速にてデータを転送することが困難になり、システム全体の効率が低下するという問題が発生する。
【００２１】
本発明は上記問題点に鑑みてなされたものであり、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ等との間で各種のデータを高速にてかつ途切れなく転送し、システム全体の効率を高めることが可能なデータ転送メモリ装置を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図１に示すように、本発明のデータ転送メモリ装置は、一つのシステムバス７上でデータを転送する機能を有し、かつ、上記データを処理するＣＰＵ等のデータ処理部４により制御される複数のメモリデバイスを含む。あるいは、複数のメモリデバイスの代わりに、複数のメモリデバイスがそれぞれ搭載された複数のメモリモジュールを含む。ここでは、本発明の原理構成図を簡単化するために、上記のような複数のメモリデバイス、または後述の複数のメモリモジュールを、第１のメモリデバイスまたはメモリモジュール３−１〜第ｍのメモリデバイスまたはメモリモジュール３−ｍ（ｍは任意の正の整数）のようにまとめて表すこととする。
【００２３】
上記問題点を解決するために、図１に示すような複数のメモリデバイスを含む本発明のデータ転送装置においては、上記複数のメモリデバイス（第１〜第ｍのメモリデバイス３−１〜３−ｍ）の各々は、上記データ処理部４から出力されるクロック（例えば、メインクロックＭＣＬＫ）をもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力手段（第１〜第ｍのリターンクロック入出力手段１−１〜１−ｍ）と、これらのリターンクロック入出力手段から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号ＤＱＥに基づき、上記データの出力を活性化する出力活性化手段（第１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備える。
【００２４】
好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、システムバス７上の所定の位置にあるメモリデバイスのみが、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを生成するようになっている。
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイスが、システムバス７上で上記データ処理部４から最も遠い位置にあるメモリデバイス（図１では、第ｍのメモリデバイス３−ｍ）になっている。
【００２５】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイス以外の複数のメモリデバイス３−１〜３−ｍ−１が、データ処理部４により出力選択された場合、それぞれ、上記所定の位置にあるメモリデバイスにて生成される上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して上記データを出力するようになっている。
【００２６】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリデバイス（例えば、第ｍのメモリデバイス３−ｍ）が、データ処理部４により出力選択された場合、上記所定の位置にあるメモリデバイス（すなわち、自分自身のメモリデバイス）にて生成されるデータ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、上記所定の位置にあるメモリデバイスにて生成されるリターンクロックＲＣＬＫに同期して該データを出力することも可能になっている。
【００２７】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥが、任意の位相に設定されるようになっている。このようなリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥの位相調整は、メモリデバイス内に設けられたＤＬＬ等により行われる。
【００２８】
さらに、好ましくは、複数のメモリデバイスを含む本発明のデータ転送装置においては、上記データ処理部４の入力回路部と、各々のメモリデバイス内の出力活性化手段の入力回路部とが、上記データ出力イネーブル信号ＤＱＥによって所定の時間のみ活性化されるようになっている。
また一方で、図１に示すような複数のメモリモジュールを含む本発明のデータ転送装置においては、上記複数のメモリモジュール（第１〜第ｍのメモリモジュール３−１〜３−ｍ）の各々は、複数のメモリデバイスと、これらの複数のメモリデバイスと上記データ処理部４との間で上記データおよび各種の信号を入出力するためのメモリモジュール用バッファ装置とを備えている。
【００２９】
さらに、このメモリモジュール用バッファ装置は、上記データ処理部４から出力されるクロック（例えば、メインクロックＭＣＬＫ）をもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力手段（第１〜第ｍのリターンクロック入出力手段１−１〜１−ｍ）と、これらのリターンクロック入出力手段から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号ＤＱＥに基づき、上記データの出力を活性化する出力活性化手段（第１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備える。
【００３０】
好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記システムバス７上の所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置のみが、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを生成するようになっている。
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュールが、上記システムバス７上で上記データ処理部４から最も遠い位置にあるメモリモジュール（図１では、第ｍのメモリモジュール３−ｍ）になっている。
【００３１】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュール用バッファ装置以外のメモリモジュール用バッファ装置が、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置にて生成されるリターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥを入力として受け取り、上記の出力選択されたメモリモジュール内のメモリデバイスに供給するようになっている。
【００３２】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュール以外のメモリモジュール内のメモリデバイスが、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置から供給されるデータ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して、対応するメモリモジュール用バッファ装置に上記データを送出するようになっている。
【００３３】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記所定の位置にあるメモリモジュールに搭載されているメモリデバイスが、データ処理部４により出力選択された場合、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置（すなわち、自分自身のメモリモジュール用バッファ装置）にて生成されるリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥを入力として受け取り、当該データ出力イネーブル信号ＤＱＥによって上記データの出力を活性化すると共に、当該リターンクロックＲＣＬＫに同期して、上記所定の位置にあるメモリモジュール内のメモリモジュール用バッファ装置に上記データを送出することも可能になっている。
【００３４】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記リターンクロックＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥが、任意の位相に設定されるようになっている。このようなリターンクロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱＥの位相調整は、メモリモジュール用バッファ装置内に設けられたＤＬＬ等により行われる。
【００３５】
さらに、好ましくは、複数のメモリモジュールを含む本発明のデータ転送装置においては、上記データ処理部４の入力回路部と、各々のメモリモジュール用バッファ装置の入力回路部とが、上記データ出力イネーブル信号ＤＱＥによって所定の時間のみ活性化されるようになっている。
複数のメモリデバイスまたは複数のメモリモジュールを含む本発明のデータ転送装置によれば、ＣＰＵ等のデータ処理部４から最も遠い位置にあるメモリデバイスまたはメモリモジュール（例えば、第ｍのメモリデバイスまたはメモリモジュール）からリターンクロックＲＣＬＫを生成すると共に、このリターンクロックＲＣＬＫに基づき任意のメモリデバイスまたはメモリモジュールの出力回路部を活性化するデータ出力イネーブル信号ＤＱＥを生成する。このデータ出力イネーブル信号ＤＱＥは、リターンクロックＲＣＬＫに同期し、このリターンクロックＲＣＬＫと同一方向に（すなわち、データ処理部４に向かって）流れる。このために、システムバス長がどのように長くなっても、かつ、データ転送時間が信号遅延時間τの半分以下になる程高速であっても、システムバス７上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等のデータ処理部４に対し同一アクセス時間でデータを転送することが可能になる。
【００３６】
特に、ギガバイト（ＧＢ）〜テラバイト（ＴＢ）といったような大規模なバスシステムを構築した場合に、このようなバスシステムにおけるデータ転送速度は最高速度を維持することができる。上記のような大規模なバスシステムを構築した際の不都合な点（ペナルティ）は、ファーストデータ（ＣＰＵ等のデータ処理部４がリード命令を発行してから同データ処理部４が一番最初に受け取るデータ）に対するアクセス時間の遅れだけで済む。しかも、このようなファーストデータに対するアクセス時間の遅れは、各メモリデバイスまたは各メモリモジュールで同一化することができるので、データ処理部４にとってデータ処理が容易に行える。さらに、リターンクロックＲＣＬＫは、レジスタ等を適切に設定することにより、データ処理部４において同データ処理部から生成されるメインクロックＭＣＬＫと同相にすることができるので、システム全体の効率が向上する。
【００３７】
かくして、本発明では、複数のメモリデバイスまたは複数のメモリモジュールとＣＰＵ等との間で各種のデータを高速にてかつ途切れなく転送することができるので、バスシステムにおけるデータ転送速度として最高速度が維持されると共に、システム全体の効率を高めることが可能になる。
【００３８】
【発明の実施の形態】
以下、添付図面（図２〜図１７）を参照しながら本発明の好ましい実施例を説明することとする。
図２は、本発明の一実施例に係るバスシステムの構成を示すブロック図であり、図３は、本発明の一実施例に使用されるメモリデバイスの一例を示す図であり、図４は、本発明の一実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図であり、図５は、図４のメモリモジュールに使用されるメモリデバイスの一例を示すブロック図である。
【００３９】
図２〜図４に示す本発明の一実施例は、基本的に、前述したような従来の第３例のリターンクロック方式によるバスシステム（図２１参照）の欠点を補うために考え出されたバスシステムである。このような本発明の一実施例は、複数のメモリデバイスが搭載されたメモリモジュールだけでなく、メモリデバイス単体にも適用することが可能である。
【００４０】
図２において、システムバス７のバスラインは、データ入力時に、データ処理部４（図１）を構成するＣＰＵ等のチップセット（チップセット♯０）４０から、−１番目のメモリデバイスまたはメモリモジュール〜第ｍのメモリデバイスまたはメモリモジュール３−１ｒ、３−１、３−２、……、３−ｍ（以下、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍと略記する）へメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール３−１ｒ〜３−ｍからチップセット４０へ向かうリターンクロックＲＣＬＫを転送するためのＲＣＬＫラインとを含む。なお、ここでは、チップセット４０からあらゆる方向にシステムバス７が伸びており、このようなシステムバス７上に複数のメモリデバイスまたは複数のメモリモジュールを配置することが可能であることを示すために、−１番目のメモリデバイス３−１ｒを図示することとする。
【００４１】
さらに、ここでは、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍでの位相ずれを考慮して、これらのメモリデバイスまたはメモリモジュールに入力されるメインクロックを、それぞれＭＣＬＫ−１〜ＭＣＬＫｍにより表すこととする。さらに、チップセット４０から最も遠い位置にある第ｍのメモリデバイスまたはメモリモジュール３−ｍからリターンクロックＲＣＬＫｍが生成されてＲＣＬＫラインに出力されるものとする。なお、チップセット４０に到達するタイミングのメインクロックをＭＣＬＫ０により表すと共に、同チップセット４０に到達するタイミングのリターンクロックをＲＣＬＫ０により表すこととする。
さらにまた、システムバス７のバスラインは、チップセット４０と複数のメモリデバイスまたはメモリモジュール３−１〜３−ｍとの間でデータを転送するためのＤＱラインを含む。このＤＱライン上の複数のメモリデバイスまたはメモリモジュールのデータ入出力に対する位相ずれを考慮して、これらのメモリデバイスまたはメモリモジュールのデータに関連するデータ入出力信号を、それぞれＤＱ１〜ＤＱｍにより表すこととする。さらに、チップセット４０に到達するタイミングのデータに関連するデータ入出力信号を、ＤＱ０により表すこととする。
【００４２】
図２においては、図２１に示した従来の第３例と同じように、ＣＰＵ等からなる一つのチップセット４０と、基準信号発生器４２と、複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ（図２０の複数のメモリモジュールにほぼ対応する）とが、システムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続されている。
【００４３】
本発明の一実施例にて使用される複数のメモリデバイスが、システムバス７に直接接続されている場合、好ましくは、これらのメモリデバイスの各々は、図３に示すようなメモリデバイス３０により構成される。このメモリデバイス３０は、本発明のリターンクロック入出力手段（図１参照）として、チップセット４０から出力されるメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力回路（図３では、第ｋのリターンクロック入出力回路として示す、ここで、ｋは任意の正の整数：１≦ｋ≦ｍ）１０−ｋを設けている。さらに、本発明の出力活性化手段（図１参照）として、上記リターンクロックＲＣＬＫをもとに生成される負論理のデータ出力イネーブル信号／ＤＱＥ（このデータ出力イネーブル信号は、出力活性化信号ともよばれる）に基づきデータの出力を活性化する出力活性化回路（図３では、第ｋの出力活性化回路として示す）２０−ｋを設けている。
【００４４】
さらに、図３に示すメモリデバイス３０には、イネーブル信号をメモリデバイスに供給するためのイネーブル端子ＥＮが設けられている。このイネーブル端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、各々のメモリデバイス（またはメモリモジュール）内の各半導体素子を駆動するための高電位の電源Ｖccに接続されるか、または、低電位（例えば、アースレベル）の他の電源Ｖssに直接接続されている。この場合、上記イネーブル信号は、データ読み出しの際に、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥをどのメモリデバイス（またはメモリモジュール）から送出するかを決定するために使用される。
【００４５】
ここで、再び図２に戻り、複数のメモリデバイスにおけるリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥの入出力の関係を説明する。図２においては、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮのみが、レベル調整用抵抗Ｒpmを介して特定の高電位の電源Ｖccに接続されており、この第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々は、低電位の他の電源Ｖssに直接接続されている。すなわち、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮのみが“Ｈ（High）”レベルに設定され、その他のメモリデバイスのイネーブル端子ＥＮは“Ｌ（Low ）”レベルに設定されている。この場合、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍが“Ｈ”レベルのイネーブル端子ＥＮにより選択された状態になり、上記のチップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍのみから、リターンクロックＲＣＬＫ（すなわち、リターンクロックＲＣＬＫｍ）が生成されると共に、負論理のデータ出力イネーブル信号／ＤＱＥ（すなわち、データ出力イネーブル信号／ＤＱＥｍ）が生成され、システムバス７上のＲＣＬＫラインに送出される。
【００４６】
さらに、チップセット４０から最も遠い位置にある第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々においては、前述したように、イネーブル端子ＥＮが低電位の電源Ｖssに接続され、“Ｌ”レベルに設定されている。この状態で、第ｍのメモリデバイス３−ｍ以外のメモリデバイスの各々は、上記第ｍのメモリデバイス３−ｍから送出されるリターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥｍを入力として取り込む。さらに、チップセレクト信号／ＣＳ等によりチップセット４０から選択されたメモリデバイスが自分であれば、当該メモリデバイスは、上記データ出力イネーブル信号／ＤＱＥｍに基づき上記メモリデバイス内の出力回路部を活性化し、アドレス信号に対応する番地に記憶されているデータ（メモリデータ）を、上記のリターンクロックＲＣＬＫｍに同期してシステムバス上のＤＱラインに出力する。
【００４７】
この場合、注意しなければならない点は、上記のリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを出力しているメモリデバイスでも、チップセット４０から選択されたときには、自分自身が生成したリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを用い、これらの信号に同期してメモリデータを出力することである。換言すれば、チップセット４０から選択されたメモリデバイスが第ｍのメモリデバイス３−ｍ自身である場合、この第ｍのメモリデバイス３−ｍは、上記のリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍを入力として受け取り、データ出力イネーブル信号／ＤＱＥｍに基づき第ｍのメモリデバイス３−ｍの出力回路部を活性化し、リターンクロックＲＣＬＫに同期してデータを出力する。このデータ出力イネーブル信号／ＤＱＥｍは、リターンクロックＲＣＬＫｍに同期し、このリターンクロックＲＣＬＫｍと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥｍは、データ処理部４に向かって流れる。なお、チップセット４０に到達するタイミングのクロックＲＣＬＫ０の位相は、上記メインクロックＭＣＬＫ０と位相を一致させることも可能である。
【００４８】
複数のメモリモジュールを使用してバスシステムを構成する場合にも、前述の複数のメモリデバイスの場合と同様なことがいえる。本発明の一実施例にて使用される複数のメモリモジュールにおいては、モジュール形式の複数のメモリデバイス３０′−１〜３０′−ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍのメモリデバイス３０′−ｍとして図示する）が、メモリモジュール用バッファ装置を介してシステムバス７に接続されている場合、好ましくは、これらのメモリモジュールの各々は、図４に示すようなメモリモジュール３５により構成される。このメモリモジュール３５は、複数のメモリデバイス３０′−１〜３０′−ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍのメモリデバイス３０′−ｍとして図示する）と、これらの複数のメモリデバイスとチップセット４０との間で、メモリデータに関連するデータ入出力信号ＤＱや、アドレス制御用のメインクロックＭＣＬＫや、リターンクロックＲＣＬＫや、負論理のデータ出力イネーブル信号／ＤＱＥＭ等を入出力するためのメモリモジュール用バッファ装置として機能するメモリモジュール用バッファ回路５（図４の斜線部）とを備えている。
【００４９】
さらに、このメモリモジュール用バッファ回路５の入出力回路部は、好ましくは、チップセット４０から出力されるアドレス制御用のメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入出力するリターンクロック入出力回路部（図４には図示されていない）と、これらのリターンクロック入出力回路部から出力されるリターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号／ＤＱＥＭに基づき、メモリモジュール内のメモリデバイスのデータの出力を活性化するための出力活性化信号発生回路部（図４には図示されていない）とを有する。
【００５０】
さらに、図４に示すメモリモジュール３５には、イネーブル信号をメモリモジュール用バッファ回路５に供給するためのイネーブル端子ＥＮ（例えば、第ｍのメモリモジュールに設けられたＥＮｍ）が設けられている。このイネーブル端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、高電位の電源Ｖccに接続されるか、または、低電位（例えば、アースレベル）の他の電源Ｖssに直接接続されている。この場合、上記イネーブル信号は、データ読み出しの際に、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥＭをどのメモリモジュールから送出するかを決定するために使用される。
【００５１】
ここで、再び図２に戻り、複数のメモリモジュール内のメモリモジュール用バッファ装置におけるリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭの入出力の関係を説明する。図２においては、チップセット４０から最も遠い位置にある第ｍのメモリモジュールのイネーブル端子ＥＮ（ＥＮｍ）のみが、レベル調整用抵抗Ｒpmを介して特定の高電位の電源Ｖccに接続されて“Ｈ”レベルに設定され、この第ｍのメモリモジュール以外のメモリモジュールの各々は、低電位の他の電源Ｖssに直接接続されて“Ｌ”レベルに設定される。この場合、チップセット４０から最も遠い位置にある第ｍのメモリモジュールが“Ｈ”レベルのイネーブル端子ＥＮにより選択された状態になり、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ装置から、リターンクロックＲＣＬＫ（すなわち、リターンクロックＲＣＬＫｍ）が生成されると共に、負論理のデータ出力イネーブル信号／ＤＱＥＭ（すなわち、データ出力イネーブル信号／ＤＱＥＭｍ）が生成され、システムバス７上のＲＣＬＫラインに送出される。すなわち、メモリモジュール内のメモリモジュール用バッファ装置においても、メインクロックＭＣＬＫからリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを生成するメモリモジュール用バッファ装置は、一つのシステムバス上でイネーブル端子ＥＮにより選択されている一つのメモリモジュール用バッファ装置のみである。
【００５２】
さらに、図２においては、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ回路以外のメモリモジュール用バッファ装置の各々は、上記リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍを入力として受け取り、ローカルのリターンクロックＲＣＬＫＬ（Ｌはローカルの意味）を生成すると共に、このリターンクロックＲＣＬＫＬに基づき各々のメモリデバイス３０′−１〜３０′−ｍの出力回路部を活性化する負論理のローカルのデータ出力イネーブル信号／ＤＱＥＬ（Ｌは同じくローカルの意味）を生成する。このデータ出力イネーブル信号／ＤＱＥＬは、リターンクロックＲＣＬＫＬに同期し、このリターンクロックＲＣＬＫＬと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥＬは、メモリモジュール内の各々のメモリデバイスに向かって流れる。
【００５３】
ただし、上記のようなモジュール形式の構成においては、他のメモリモジュールに設けられたメモリモジュール用バッファ回路は、リターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを取り込むだけではなく、メモリモジュール内の各々のメモリデバイスに対してこれらの信号を伝える機能を有する。それゆえに、メモリモジュール内でリターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭをそれぞれバッファリングして得られるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬが、メモリモジュール用バッファ回路から出力信号として出力される。必要があれば、メインクロックＭＣＬＫやデータ入出力信号ＤＱも、メモリモジュール用バッファ回路にてバッファリングした後に、ローカルのメインクロックＭＣＬＫＬ（Ｌは同じくローカルの意味）やデータ入出力信号ＤＱＬ（Ｌは同じくローカルの意味）として出力することも可能である。
【００５４】
本発明の一実施例に使用されるメモリモジュールが上記のような構成になっているために、このメモリモジュールに用いられるモジュール形式のメモリデバイスは全て、出力信号であるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを受け取るための入力回路部しか必要としない。さらに、当然のことながら、リターンクロックとデータ出力イネーブル信号の発生源を示すイネーブル端子ＥＮも必要としない。このようなメモリモジュール内の各々のメモリデバイス３０′の一構成例を図５に示す。
【００５５】
図５においては、メモリモジュール内の各々のメモリデバイス３０′は、ローカルのリターンクロックＲＣＬＫＬを入力として受け取るリターンクロック入力回路（図５では、第ｋのリターンクロック入力回路として示す、ここで、ｋは任意の正の整数：１≦ｋ≦ｍ）１０′−ｋと、上記ローカルのリターンクロックＲＣＬＫＬをもとに生成されるローカルのデータ出力イネーブル信号／ＤＱＥＬ（このデータ出力イネーブル信号は、出力活性化信号ともよばれる）に基づきデータの出力を活性化する出力活性化回路（図５では、第ｋの出力活性化回路として示す）２０′−ｋとを備えている。
【００５６】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール用バッファ回路以外のメモリモジュール用バッファ回路の各々は、上記チップセット４０から最も遠い位置にあるメモリモジュール用バッファ回路から供給されるデータ出力イネーブル信号／ＤＱＥＭｍを入力として受け取り、当該データ出力イネーブル信号／ＤＱＥＭｍをもとに作成したローカルのデータ出力イネーブル信号／ＤＱＥＬによってモジュール内のメモリデバイス中、選択されたメモリデバイスのデータの出力を活性化すると共に、ローカルのリターンクロックＲＣＬＫＬに同期して対応するメモリモジュール用バッファ回路に上記データを送出する。
【００５７】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール内の複数のメモリデバイス３０′−１〜３０′−ｍの各々は、同メモリモジュールがチップセット４０から選択された場合、当該メモリモジュール内のメモリモジュール用バッファ回路にて生成されるローカルのリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを入力として受け取り、このデータ出力イネーブル信号／ＤＱＥＬによってデータの出力を活性化すると共に、上記リターンクロックＲＣＬＫＬに同期して上記データを上記メモリモジュール用バッファ回路に送出する。
【００５８】
さらに、図２、図４および図５においては、チップセット４０から最も遠い位置にあるメモリモジュール内の複数のメモリデバイス３０′−１〜３０′−ｍの各々は、このメモリモジュールが選択された場合、当該メモリモジュール内のメモリモジュール用バッファ回路にて生成されるリターンクロックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱＥＬを入力として受け取り、当該データ出力イネーブル信号／ＤＱＥＬによってデータの出力を活性化すると共に、リターンクロックＲＣＬＫＬに同期して上記データを上記メモリモジュール用バッファ装置に送出する。
【００５９】
換言すれば、上記のようなモジュール形式の構成においても、リターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭを出力しているメモリモジュール内のメモリモジュール用バッファ回路（例えば、チップセット４０から最も遠い位置にある第ｍのメモリモジュール内のメモリモジュール用バッファ回路）は、同メモリモジュール内のメモリモジュール用バッファ回路に対してもリターンクロックＲＣＬＫとデータ出力イネーブル信号／ＤＱＥＭを出力することができる。それゆえに、上記リターンクロックＲＣＬＫおよびデータ出力イネーブル信号／ＤＱＥＭを出力しているメモリモジュール内のメモリデバイスでも、チップセット４０から選択されたときには、他のメモリモジュールと同じタイミングでメモリデータを出力することが可能である。
【００６０】
図２〜図５の本発明の一実施例に使用されるデータ転送メモリ装置が、複数のメモリデバイスにより構成される場合、および、複数のモジュール形式のメモリデバイスを含む複数のメモリモジュールにより構成される場合のいずれにおいても、データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣＬＫと同一方向に流れるので、システムバス長Ｌがどのように長くなっても、システムバス７上の任意のメモリデバイスまたはメモリモジュールから、チップセット４０に対し同一アクセス時間でデータを転送することができる。
【００６１】
さらに、図２〜図５に示した本発明の一実施例においては、リターンクロックＲＣＬＫ、およびデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、メモリデバイス、またはメモリモジュール内のメモリモジュール用バッファ回路に設けられたＤＬＬ等により、任意の位相に設定することができる。
さらに、図２〜図５に示した本発明の一実施例においては、上記チップセット４０の入力回路部と、各々のメモリデバイスまたはメモリモジュール内部の出力活性化回路の入力回路部とが、上記データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭによって所定の時間のみ活性化されるようになっている。それゆえに、チップセット４０や、各々のメモリデバイスまたはメモリモジュールの出力活性化回路の消費電力が節減される。
【００６２】
図６および図７は、本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでは、図６および図７のタイミングチャートを参照しながら、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合（ギャップレス・リード（Gapless Read）、すなわち、インタリーブ（Interleave）動作を実行する場合）の本発明の一実施例の動作を説明する。
【００６３】
ただし、この場合、クロック周波数４００ＭＨｚにて動作するＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM ）からなるメモリデバイスまたはメモリモジュールが、キャス・レイテンシーＣＬ（Column Access Strobe Signal Latency の略）＝３、読み出されるデータのビット長ＢＬ＝４ビット、および２Ｘルールの条件下で動作する場合を想定する。ここで、キャス・レイテンシーＣＬは、メモリデバイスが活性化された状態（アクティブ状態）のときに、ＣＰＵ等によりリード命令が発行されてから何クロックサイクル目にデータ出力イネーブル信号が出力されるかを示すものである。例えば、ＣＬ＝３の場合には、データ読み出し命令が発行されてから３クロックサイクル目にデータ出力イネーブル信号が出力されることになる。さらに、クロック周波数の逆数を示すクロックレートｔＣＬＫ＝５ｎｓ（ｎｓは１０-9秒）、データ転送速度が２．５ｎｓ、位相ずれ時間ｔＡＣ＝ｔＯＨ≒１．２５ｎｓ、システムバス長Ｌ＝３０ｃｍ、および、伝播遅延時間τ＝３ｎｓであると仮定する。
【００６４】
さらに、ここでは、チップセットから最も近い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、同じ位置のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形と、チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、最も近い位置にあるメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形とを比較することとする。
【００６５】
本発明の一実施例では、図６の（ａ）部に示すように、チップセットにより生成されたメインクロックＭＣＬＫ０は、ＭＣＬＫラインを介して、上記チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールに入力される。さらに、図６の（ｂ）部および（ｃ）部に示すように、チップセットから最も遠い位置にあるメモリデバイスまたはメモリモジュールに入力されたメインクロックＭＣＬＫｍの位相は、ＤＬＬ等を用いて任意の値に調整された後に、リターンクロックＲＣＬＫｍとして出力される。これと平行してリターンクロックＲＣＬＫｍから派生させたデータ出力イネーブル信号（すなわち、出力活性化信号）／ＤＱＥｍ（または／ＤＱＥＭｍ）が出力される（図６の（ｄ）部）。
【００６６】
メモリデバイスを対象とする場合、このデータ出力イネーブル信号／ＤＱＥｍは、システムバスを介して全てのメモリデバイスに入力され、同メモリデバイス内の内部信号としてデータ出力イネーブル信号／ＤＱＥＩｍが生成される（図６の（ｅ）部）。さらに、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＩｍに同期して、チップセットからのリード命令（ＲＤｍ）により選択されたメモリデバイス（すなわち、チップセットから最も遠い位置にある第ｍのメモリデバイス）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力される（図６の（ｆ）部）。次に、チップセットからのさらなるリード命令（ＲＤ１′）により、他のメモリデバイス、例えば、チップセットから最も近い位置にあるメモリデバイス（第１のメモリデバイス）が、ギャップレス・リード動作を実行すべき出力デバイスとして選択された場合、データ出力イネーブル信号／ＤＱＥｍ′（データ出力イネーブル信号／ＤＱＥｍに対応する）に同期してデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部および（ｉ）部）。
【００６７】
さらに、モノマルチバイブレータ（ワンショット）等により、選択されたメモリデバイス（第１のメモリデバイス）のデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）を１クロック期間だけ“Ｌ”レベルにし、その他の非選択メモリデバイスのデータ出力イネーブル信号を“Ｈ”レベルにする。ここでは、選択されたメモリデバイス（第１のメモリデバイス）のみデータ出力イネーブル信号／ＤＱＥＩｍ′にて出力回路部が活性化され、リターンクロックＲＣＬＫ（ＲＣＬＫｍ）に同期して（図７の（ｇ）部）、以前のデータ（Ｑ０−ｍ〜Ｑ３−ｍ）の後に今回のデータ（Ｑ０−１′〜Ｑ３−１′）が連続して出力される（ＲＤｍ−ＲＤ１モード、図７の（ｌ）部）。この場合、リターンクロックＲＣＬＫの転送インピーダンスと、データ出力イネーブル信号／ＤＱＥおよびデータ入出力信号ＤＱの転送インピーダンスとを一致させることにより、チップセットからは、どのメモリデバイにアクセスをかけた場合でも、リード命令発行から一定時間（ここでは、アクセス時間（アクセス・タイム）ｔＣＡＣ＝２１ｎｓ（ＣＬ×ｔＣＬＫ＋２τ＝３×５ｎｓ＋２×３ｎｓ））でファーストデータを受け取ることができる。それゆえに、このファーストデータをチップセットにて受け取った後は、同チップセットは高速にてかつ途切れなくデータを受け取ることが可能になる。
【００６８】
さらにまた、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合も、リード命令発行から一定時間（アクセス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受け取ることができる（図７の（ｊ）部および（ｋ）部）。この場合、リターンクロックＲＣＬＫに同期して、以前のデータ（Ｑ０−１〜Ｑ３−１）の後に、同じメモリデバイス内のデータ（Ｑ０−１′〜Ｑ３−１′）が連続して出力されることになる（ＲＤ１−ＲＤ１′モード）。
【００６９】
また一方で、メモリモジュールを対象とする場合、上記データ出力イネーブル信号／ＤＱＥＭｍは、システムバスを介して全てのメモリモジュール内のメモリモジュール用バッファ装置に入力され、同メモリモジュール内の複数のメモリデバイス内の内部信号としてローカルのデータ出力イネーブル信号／ＤＱＥＬｍが生成される（図６の（ｅ）部）。さらに、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＬｍに同期して、チップセットからのリード命令（ＲＤｍ）により選択されたメモリモジュール、すなわち、チップセットから最も遠い位置にある第ｍのメモリモジュール）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力される（図６の（ｆ）部）。次に、チップセットからのさらなるリード命令（ＲＤ１′）により、他のメモリモジュール、例えば、チップセットから最も近い位置にあるメモリモジュール（第１のメモリモジュール）が、ギャップレス・リード動作を実行すべき出力モジュールとして選択された場合、データ出力イネーブル信号／ＤＱＥＭｍ′（データ出力イネーブル信号／ＤＱＥＭｍに対応する）に同期してデータ出力イネーブル信号／ＤＱＥＬｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部および（ｉ）部）。
【００７０】
チップセットから最も近い位置にあるメモリモジュールが選択されてデータ出力イネーブル信号／ＤＱＥＬｍ′が生成された後の動作は、前述のメモリデバイスを対象とした場合の動作（図７の（ｊ）部〜（ｋ）部）と実質的に同じなので、ここでは、その詳細な説明を省略する。
図８および図９は、本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
【００７１】
ここでは、前述の図６および図７の場合と同様に、あるデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合の各々の信号波形が示されている。
この場合、モノマルチバイブレータ等により、選択されたメモリデバイスまたはメモリモジュールのデータ出力イネーブル信号／ＤＱＥＩｍ、／ＤＱＥＩｍ′、／ＤＱＥＬｍ′または／ＤＱＥＬｍ′を１クロック期間だけ活性化する（“Ｌ”レベルにする）代わりに、データが出力されている期間中、上記のデータ出力イネーブル信号を活性化するようにしている点が、前述の図６および図７の場合と異なる（図８の（ｅ）部、および図９の（ｉ）部）。
【００７２】
その他の条件、およびバスシステムの動作は、前述の図６および図７の場合と実質的に同じなので、ここでは、その詳細な説明を省略する。
図１０および図１１は、本発明の一実施例において、第３の条件により異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
【００７３】
ここでは、あるメモリデバイスのデータの読み出しを行っている最中に、リード・インタラプト（Read Interrupt）動作により、他のメモリデバイスのデータの読み出しを行う場合の各々の信号波形が示されている。
この場合、チップセットからのリード命令（ＲＤｍ）によって、現在データの読み出しを行っているメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）に対しバースト・ストップをかけることにより、当該メモリデバイス内部のデータ出力イネーブル信号／ＤＱＥＩｍ′を不活性化する（図１０の（ｅ）部）。また一方で、リード・インタラプト動作（ＲＤ１′）により選択されたメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しバースト・スタートをかけることにより、当該メモリデバイス内部のデータ出力イネーブル信号／ＤＱＥＩｍ′（ただし、ｍ＝１）を活性化する（図１１の（ｉ）部）。
【００７４】
その他の条件、およびバスシステムの動作は、前述の図６および図７の場合と実質的に同じなので、ここでは、その詳細な説明を省略する。
図１０および図１１に示すようなリード・インタラプト動作による他のメモリデバイスのデータの読み出しを行う場合でも、前述の図６〜図９のギャップレス・リード動作による異なるメモリデバイス間のデータの読み出しを行う場合と同様に、チップセットからは、どのメモリデバイスにリード・インタラプト動作をかけた場合でも、リード命令発行から一定時間（ここでは、アクセス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受け取ることができる。それゆえに、このファーストデータをチップセットにて受け取った後は、高速にてかつ途切れなくデータを受け取ることが可能になる。
【００７５】
ここで、本発明の実施例を用いてデータの読み出しを行った場合のデータ転送の様子と、従来の方式を使用してデータの読み出しを行った場合のデータ転送の様子との違いをより明確にするために、従来の第２例のＤＱストローブ方式および従来の第３例のリターンクロック方式による各々の信号波形を図１２〜図１５に図示することとする。
【００７６】
図１２および図１３は、従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでは、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合、すなわち、インタリーブ動作を実行しようとした場合の各々の波形が示されている。ただし、この場合、クロックレートやデータ転送速度等の条件は、前述の実施例の場合と同じであると仮定する。
【００７７】
従来のＤＱストローブ方式によるバスシステムでは、図２０を参照しながら既述したように、システムバス長Ｌによる信号遅延時間τが生ずるために、メモリデバイスの位置により同メモリデバイスがデータ読み出し用のリード命令を受け取る時間や、メモリデバイスから出力されるＤＱストローブ信号ＤＱＳ１〜ＤＱＳｍに同期してメモリデバイスから出力されるデータをチップセットが受け取る時間がまちまちになる（図１２の（ａ）部〜図１３の（ｈ）部）。
【００７８】
それゆえに、チップセットからのリード命令（ＲＤｍ）に従って所定のメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）のデータの読み出しを行ってから、他のメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しギャップレス・リード命令（ＲＤ１′）がかかったときに（ＤＱストローブ信号が“Ｈ”レベルまたはハイインピーダンス状態（Ｈi −ｚ）のときに）、当該メモリデバイスのチップセットからの距離がかなり異なるために、両メモリデバイスに対するアクセス時間ｔＣＡＣが異なってくる。この結果、図１３の（ｋ）部および（ｌ）部に示すように、インタリーブ動作を実行しようとしても、チップセットからの距離が異なるメモリデバイス間での調停がスムーズに行えなくなる。この結果、同図のハッチング部分のようなバス衝突が発生し、高速にてデータを転送することが困難になる。なお、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合は、アクセス時間ｔＣＡＣの違いは生じないので、リード命令発行から一定時間遅延した後に、連続してデータを転送することができる（図１３の（ｉ）部および（ｊ）部）。
【００７９】
図１４および図１５は、従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャートのその１およびその２である。
ここでも、あるメモリデバイスまたはメモリモジュールのデータの読み出しを行った後に、他のメモリデバイスまたはメモリモジュールのデータの読み出しを連続して行う場合、すなわち、インタリーブ動作を実行しようとした場合の各々の波形が示されている。ただし、この場合、クロックレートやデータ転送速度等の条件は、前述の実施例の場合と同じであると仮定する。
【００８０】
従来のリターンクロック方式によるバスシステムでは、図２１を参照しながら既述したように、システムバス長Ｌによる信号遅延時間τがデータ転送時間の半分以上になると、チップセットから最も近い位置にあるメモリモジュールのデータと、最も遠い位置にあるメモリモジュールのデータとのアクセス時間に差が生じてくる（図１４の（ａ）部〜（ｆ）部）。
【００８１】
それゆえに、あるメモリデバイス（例えば、チップセットから最も遠い位置にあるメモリデバイス）のデータの読み出しを行ってから、他のメモリデバイス（例えば、チップセットから最も近い位置にあるメモリデバイス）に対しギャップレス・リード命令がかかったときに、当該メモリデバイスのチップセットからの距離がかなり異なるために、両メモリデバイスに対するアクセス時間ｔＣＡＣが異なってくる。この結果、図１５の（ｇ）部、（ｈ）部および（ｊ）部に示すように、インタリーブ動作を実行しようとしても、チップセットからの距離が異なるメモリデバイス間での調停がスムーズに行えなくなる。この結果、同図のハッチング部分のようなバス衝突が発生し、高速にてデータを転送することが困難になる。なお、チップセットから最も近い位置にあるメモリデバイスのデータの読み出しを行った後に、同じ位置のメモリデバイスのデータの読み出しを連続して行う場合は、アクセス時間ｔＣＡＣの違いは生じないので、リード命令発行から一定時間遅延した後に、連続してデータを転送することができる（図１５の（ｉ）部）。
【００８２】
図１６は、本発明の他の実施例に係るバスシステムの構成を示すブロック図であり、図１７は、本発明の他の実施例に使用されるメモリデバイスの一例を示すブロック図であり、図１８は、本発明の他の実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
図１６においては、図２〜図５に示した本発明の一実施例の場合と異なり、チップセット４０から最も遠い位置（すなわち、第ｍのメモリデバイスまたはメモリモジュールが配置される位置）に、複数のメモリデバイスまたはメモリモジュール制御用のコントローラ６からなるコントローラチップを設けている。複数のメモリデバイスを制御の対象にする場合、上記コントローラ６により、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍが生成される。あるいは、複数のメモリモジュールを制御の対象にする場合、上記コントローラ６により、リターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍが生成される。この場合、コントローラ６からなるコントローラチップに対しリターンクロックおよびデータ出力イネーブル信号を生成する機能をもたせているので、制御の対象がメモリデバイスおよびメモリモジュールのいずれであっても、上記のリターンクロックおよびデータ出力イネーブル信号をどのメモリデバイスまたはメモリモジュールから送出するかを決定するためのイネーブル端子ＥＮは不要になる。
さらに、図１６においては、システムバス７のバスラインは、データ入力時に、ＣＰＵ等のチップセット（チップセット♯０）４０から、−１番目のメモリデバイスまたはメモリモジュール〜第ｍ─１のメモリデバイスまたはメモリモジュール３−１ｒ、３−１、３−２、……、３−ｍ─１（複数のメモリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ─１）へ向かうメインクロックＭＣＬＫを転送するためのＭＣＬＫラインと、データ出力時に、複数のメモリモジュール３−１ｒ〜３−ｍ─１からチップセット４０へ向かうリターンクロックＲＣＬＫを転送するためのＲＣＬＫラインとを含む。
【００８３】
図１６におけるコントローラ６以外の構成は、前述の図２の構成と実質的に同じなので、ここでは、その詳細な説明を省略する。
また一方で、図１６においては、各々のメモリデバイスまたはメモリモジュールは、コントローラ６により生成されるリターンクロックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍまたは／ＤＱＥＭｍを入力として受け取り、リターンクロックＲＣＬＫを生成すると共に、このリターンクロックＲＣＬＫに基づき各々のメモリデバイスの出力回路部を活性化するデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭを生成する。このデータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣＬＫに同期し、このリターンクロックＲＣＬＫと同一方向に流れる。すなわち、データ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、チップセット４０に向って流れる。
【００８４】
本発明の他の実施例にて使用される複数のメモリデバイスの各々は、好ましくは、図１７に示すようなメモリデバイス３１により構成される。このメモリデバイス３１は、本発明のリターンクロック入出力手段（図１参照）として、チップセット４０から出力されるメインクロックＭＣＬＫをもとに生成されるリターンクロックＲＣＬＫを入力するリターンクロック入力回路（図１７では、第ｋのリターンクロック入力回路として示す）１１−ｋを設けている。さらに、本発明の出力活性化手段（図１参照）として、上記リターンクロックＲＣＬＫをもとに生成されるデータ出力イネーブル信号／ＤＱＥ（または／ＤＱＥＬ）を受け取り、このデータ出力イネーブル信号／ＤＱＥに基づきデータの出力を活性化する出力活性化回路（図１７では、第ｋの出力活性化回路として示す）２１−ｋを設けている。これらのリターンクロック入出力回路１１−ｋおよび出力活性化回路２１−ｋを有するメモリデバイス３１の構成は、図３のメモリデバイス３０の構成と基本的に同じであるが、前述のようにイネーブル端子ＥＮが不要になっている点と、リターンクロック入力回路等の入力回路部だけで出力回路部が不要になっている点とが異なる。
【００８５】
また一方で、本発明の他の実施例にて使用される複数のメモリモジュールの各々は、好ましくは、図１８に示すようなメモリモジュール用バッファ装置（図１８の斜線部）を有するメモリモジュール３６により構成される。このメモリモジュール３６は、複数のメモリデバイス３１−１〜３１−ｍと、これらの複数のメモリデバイスとチップセット４０との間で、データに関連するデータ入出力信号ＤＱやその他の信号を入出力するためのメモリモジュール用バッファ装置として機能するメモリモジュール用バッファ回路５０とを備えている。
【００８６】
このようなメモリモジュール３６の構成は、図４のメモリモジュール３５の構成と基本的に同じであるが、前述のようにイネーブル端子ＥＮが不要になっている点が異なる。
本発明の他の実施例では、リターンクロックＲＣＬＫの発生源を示すイネーブル端子ＥＮを設ける必要がなくなるので、前述の本発明の一実施例に比べて回路構成が簡単になる。
【００８７】
【発明の効果】
以上説明したように、本発明のデータ転送メモリ装置によれば、第１に、所定の位置にあるメモリデバイスまたはメモリモジュールおよびコントローラからリターンクロックを生成すると共に、このリターンクロックに基づきデータ出力イネーブル信号を生成しているので、データ出力イネーブル信号は、リターンクロックと同一方向に流れる。このために、システムバス長がどのように長くなっても、かつ、データ転送時間が信号遅延時間の半分以下になる程高速であっても、システムバス上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等に対し同一アクセス時間でデータを転送することができると共に、各種のデータを高速にてかつ途切れなく転送することができる。
【００８８】
さらに、本発明のデータ転送メモリ装置によれば、第２に、ＣＰＵ等から最も遠い位置にあるメモリデバイスまたはメモリモジュールからリターンクロックを生成すると共に、このリターンクロックに基づきデータ出力イネーブル信号を生成しているので、システムバス長による信号遅延時間変動が生じなくなり、システム全体の効率を高めることが可能になる。
【００８９】
さらに、本発明のデータ転送メモリ装置によれば、第３に、ＣＰＵ等から最も遠い位置にあるメモリデバイスまたはメモリモジュール以外のメモリデバイスまたはメモリモジュールは、前者のメモリデバイスまたはメモリモジュールから供給されるデータ出力イネーブル信号を入力として受け取り、当該データ出力イネーブル信号によってデータの出力を活性化すると共に、当該リターンクロックに同期してデータを出力するようにしているので、システムバス上の任意のメモリデバイスまたはメモリモジュールから、ＣＰＵ等に対し同一アクセス時間でデータを転送することが可能になる。
【００９０】
さらに、本発明のデータ転送装置によれば、第４に、リターンクロックおよびデータ出力イネーブル信号を任意の位相に設定することができるので、システムバス長による信号遅延が生じないようにすることが可能になる。
さらに、本発明のデータ転送装置によれば、第５に、各々のメモリデバイスまたはメモリモジュールの入力回路部が、データ出力イネーブル信号によって所定の時間のみ活性化されるようになっているので、システム全体の消費電力の節減が図れる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例に係るバスシステムの構成を示すブロック図である。
【図３】本発明の一実施例に使用されるメモリデバイスの一例を示す図である。
【図４】本発明の一実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
【図５】図４のメモリモジュールに使用されるメモリデバイスの一例を示すブロック図である。
【図６】本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図７】本発明の一実施例において、第１の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図８】本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図９】本発明の一実施例において、第２の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１０】本発明の一実施例において、第３の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１１】本発明の一実施例において、第３の条件により異なるメモリデバイス間またはメモリモジュール間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１２】従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１３】従来のＤＱストローブ方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１４】従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その１）である。
【図１５】従来のリターンクロック方式において異なるメモリデバイス間でギャップレス・リード動作を行う場合の各々の信号波形を示すタイミングチャート（その２）である。
【図１６】本発明の他の実施例に係るバスシステムの構成を示すブロック図である。
【図１７】本発明の他の実施例に使用されるメモリデバイスの一例を示すブロック図である。
【図１８】本発明の他の実施例に使用されるメモリモジュール用バッファ装置の一例を示すブロック図である。
【図１９】従来の第１例に係るバスシステムの構成を示すブロック図である。
【図２０】従来の第２例に係るバスシステムの構成を示すブロック図である。
【図２１】従来の第３例に係るバスシステムの構成を示すブロック図である。
【符号の説明】
１−１〜１−ｍ…第１〜第ｍのリターンクロック入出力手段
２−１〜２−ｍ…第１〜第ｍの出力活性化手段
３−１ｒ〜３−ｍ…−１番目〜第ｍのメモリデバイスまたはメモリモジュール
４…データ処理部
５…メモリモジュール用バッファ回路
６…コントローラ
７…システムバス
１０−ｋ…第ｋのリターンクロック入出力回路
１０′−ｋ…第ｋのリターンクロック入力回路
１１−ｋ…第ｋのリターンクロック入力回路
２０−ｋ、２０′−ｋ…第ｋの出力活性化回路
２１−ｋ…第ｋの出力活性化回路
３０、３０′…メモリデバイス
３０−１〜３０−ｍ、３０′−１〜３０′−ｍ…第１〜第ｍのメモリデバイス
３１…メモリデバイス
３１−１〜３１−ｍ…第１〜第ｍのメモリデバイス
３５…メモリモジュール
３６…メモリモジュール
４０…チップセット
４２…基準電圧発生回路
５０…メモリモジュール用バッファ回路
１２０−１〜１２０−ｍ…第１〜第ｍのメモリモジュール
５００…ＤＬＬ
５１０…バッファアンプ
Claims (11)
- 一つのシステムバス上でデータを転送する機能を有し、かつ、前記データを処理するデータ処理部により制御される複数のメモリデバイスを含むデータ転送メモリ装置において、該複数のメモリデバイスの各々は、
前記データ処理部から出力されるクロックをもとに生成されるリターンクロックを入出力するリターンクロック入出力手段と、
該リターンクロック入出力手段から出力されるリターンクロックをもとに生成されるデータ出力イネーブル信号に基づき、前記データの出力を活性化する出力活性化手段とを備え、
前記システムバス上で前記データ処理部から最も遠い位置にあるメモリデバイスのみが、前記リターンクロックおよび前記データ出力イネーブル信号を生成するように構成され、
前記データ処理部から最も遠い位置にあるメモリデバイス以外の前記メモリデバイスが、前記データ処理部により出力選択された場合、前記データ処理部から最も遠い位置にあるメモリデバイスにて生成される前記リターンクロックおよび前記データ出力イネーブル信号を入力として受け取り、当該データ出力イネーブル信号によって前記データの出力を活性化すると共に、当該リターンクロックに同期して該データを出力することが可能であることを特徴とするデータ転送メモリ装置。 - 前記データ処理部から最も遠い位置にあるメモリデバイスが、前記データ処理部により出力選択された場合、該データ処理部から最も遠い位置にあるメモリデバイスにて生成される前記データ出力イネーブル信号によって前記データの出力を活性化すると共に、該データ処理部から最も遠い位置にあるメモリデバイスにて生成される前記リターンクロックに同期して該データを出力する請求項１記載のデータ転送メモリ装置。
- 前記リターンクロックおよび前記データ出力イネーブル信号が、任意の位相に設定される請求項１または２記載のデータ転送メモリ装置。
- 前記データ処理部の入力回路部と、各々の前記メモリデバイス内の前記出力活性化手段の入力回路部とが、前記データ出力イネーブル信号がアクティブになった後、所定の時間のみ活性化される請求項１から３のいずれか一項に記載のデータ転送メモリ装置。
- 前記データ処理部から最も遠い位置にあるメモリデバイスに代えて、前記リターンクロックおよび前記データ出力イネーブル信号を出力するコントローラチップを、前記システムバス上に設ける請求項１から４のいずれか一項に記載のデータ転送メモリ装置。
- 一つのシステムバス上でデータを転送する機能を有し、かつ、前記データを処理するデータ処理部により制御される複数のメモリモジュールを含むデータ転送メモリ装置において、
該複数のメモリモジュールの各々は、複数のメモリデバイスと、該複数のメモリデバイスと前記データ処理部との間で前記データおよび各種の信号を入出力するためのメモリモジュール用バッファ装置とを備えており、
各々の前記メモリモジュール内の該メモリモジュール用バッファ装置は、
前記データ処理部から出力されるクロックをもとに生成されるリターンクロックを入出力するリターンクロック入出力手段と、
該リターンクロック入出力手段から出力されるリターンクロックをもとに生成されるデータ出力イネーブル信号に基づき、前記複数のメモリデバイスからの前記データの出力を活性化する出力活性化手段とを備え、
前記システムバス上において、前記データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置以外の前記メモリモジュール用バッファ装置が、前記データ処理部により出力選択された場合、前記データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置にて生成される前記リターンクロックおよび前記データ出力イネーブル信号を入力として受け取り、前記の出力選択されたメモリモジュール内の前記メモリデバイスに供給することを特徴とするデータ転送メモリ装置。 - 前記データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置以外の前記メモリモジュール用バッファ装置が、前記データ処理部により出力選択された場合、前記データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置にて生成される前記リターンクロックおよび前記データ出力イネーブル信号を入力として受け取り、前記の出力選択されたメモリモジュール内の前記メモリデバイスに供給し、
前記の出力選択されたメモリモジュール内の前記メモリデバイスは、当該メモリモジュール用バッファ装置から供給される当該データ出力イネーブル信号を入力として受け取り、当該データ出力イネーブル信号によって前記データの出力を活性化すると共に、当該リターンクロックに同期して、対応するメモリモジュール用バッファ装置に該データを送出する請求項６記載のデータ転送メモリ装置。 - 前記データ処理部から最も遠い位置にあるメモリモジュールに搭載されている前記メモリデバイスが、前記データ処理部により出力選択された場合、該データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置にて生成される前記リターンクロックおよび前記データ出力イネーブル信号を入力として受け取り、当該データ出力イネーブル信号によって前記データの出力を活性化すると共に、当該リターンクロックに同期して、前記データ処理部から最も遠い位置にあるメモリモジュール内のメモリモジュール用バッファ装置に該データを送出することが可能である請求項６記載のデータ転送メモリ装置。
- 前記リターンクロックおよび前記データ出力イネーブル信号が、任意の位相に設定される請求項６から８のいずれか一項に記載のデータ転送メモリ装置。
- 前記データ処理部の入力回路部と、各々の前記メモリモジュール用バッファ装置の入力回路部とが、前記データ出力イネーブル信号がアクティブになった後、所定の時間のみ活性化される請求項６から９のいずれか一項に記載のデータ転送メモリ装置。
- 前記データ処理部から最も遠い位置にあるメモリデバイスに代えて、リターンクロックおよび前記データ出力イネーブル信号を出力するコントローラチップを、前記システムバス上に設ける請求項６から１０のいずれか一項に記載のデータ転送メモリ装置。
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