KR19990044805A

KR19990044805A - 데이터 전송 메모리 장치

Info

Publication number: KR19990044805A
Application number: KR1019980035092A
Authority: KR
Inventors: 야스히로 후지
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1997-11-14
Filing date: 1998-08-28
Publication date: 1999-06-25
Also published as: JP3832947B2; KR100281952B1; US20020112136A1; US6708263B2; US6393541B1; JPH11149437A

Abstract

본 발명은 시스템 버스상에서 데이터를 전송하는 기능을 갖는 복수의 메모리 디바이스나 복수의 메모리 디바이스를 포함하는 복수의 메모리 모듈을 구비한 데이터 전송 메모리 장치에 관한 것으로, 복수의 메모리 디바이스 또는 메모리 모듈과 CPU 등과의 사이에서 데이터를 고속으로 전송하고, 시스템 전체의 효율을 높이는 것을 목적으로 한다.

각각의 메모리 디바이스 또는 각각의 메모리 모듈내의 메모리 모듈용 버퍼 장치 내지는 시스템 버스상에 설치된 컨트롤러 칩이 CPU 등의 데이터 처리부(4)로부터 출력되는 클록을 바탕으로 생성되는 리턴 클록을 입출력하는 리턴 클록 입출력 수단과, 리턴 클록 입출력 수단으로부터 출력되는 리턴 클록을 바탕으로 생성되는 데이터 출력 이네이블 신호에 기초하여 메모리 디바이스내의 데이터의 출력을 활성화하는 출력 활성화 수단을 구비한다.

Description

데이터 전송 메모리 장치

본 발명은 데이터 전송 메모리 장치에 관한 것으로, 특히 버스 시스템내의 1개의 시스템 버스상에서 데이터를 전송하는 기능을 갖는 복수의 DRAM(다이나믹 랜덤 액세스 메모리) 등의 복수의 메모리 디바이스나 이러한 메모리 디바이스가 각각 탑재된 복수개의 메모리 모듈로 구성되는 데이터 전송 메모리 장치에 관한 것이다.

일반적으로, 버스 시스템에 있어서는 시스템 전체의 효율을 높이기 위해서, 복수의 메모리 디바이스 또는 복수의 메모리 모듈과 CPU(중앙 처리 장치) 등과의 사이에서 각종 데이터의 입출력을 고속으로 행하는 것이 요구된다.

본 발명은 복수의 메모리 디바이스를 시스템 버스상에 배치하거나 또는 이러한 복수의 메모리 디바이스가 탑재된 메모리 모듈을 복수개 시스템 버스상에 배치하여 형성되는 데이터 전송 메모리 장치에 있어서, 각각의 메모리 디바이스 또는 메모리 모듈에 대한 입출력의 대상이 되는 각종 데이터를 시스템 버스의 버스 라인을 통해 고속으로 또한 도중에 끊기지 않게 전송하기 위한 하나의 방법에 대해서 언급하는 것이다.

이하, 도 19 내지 도 21을 참조하면서, 종래 방식에 의한 데이터 전송 메모리 장치를 사용한 버스 시스템의 구성을 설명한다.

도 19는 종래의 제1예에 관한 버스 시스템의 구성을 도시하는 블록도이다. 여기서는 램버스(Rambus) 방식에 의해 동작하는 복수의 램버스 DRAM으로 이루어지는 메모리 디바이스, 또는, 이러한 메모리 디바이스가 탑재된 복수의 메모리 모듈을 포함하는 버스 시스템의 구성을 예시한다. 단, 여기서는 시스템 버스(7)의 데이터 전송용 버스 라인(통상, DQ 라인이라 칭함)은 생략한다.

도 19에 있어서는 CPU 등으로 이루어지는 1개의 칩 세트(칩 세트 #0)(40)와, 기준 신호 발생기(42)와, 제1 메모리 디바이스 또는 메모리 모듈∼제m 메모리 디바이스 또는 메모리 모듈(100-1, 100-2, … …, 100-m)(이하, 복수의 메모리 디바이스 또는 메모리 모듈(100-1∼100-m)이라 약기한다: m은 임의의 양의 정수)이 시스템 버스(7)의 클록 라인에 접속되어 있다. 이 클록 라인에서는 복수의 메모리 디바이스 또는 메모리 모듈(100-1∼100-m)로부터 칩 세트(40)로 향하는 데이터 출력용 클록 라인과, 칩 세트(40)로부터 복수의 메모리 디바이스 또는 메모리 모듈(100-1∼100-m)로 향하는 데이터 입력용 클록 라인으로서 사용되도록 신호가 되돌아가도록 구성되어 있다.

여기서는 데이터 출력용 클록 라인을 통해 트랜스퍼 클록(Transfer Clock) (T-CLK)이 전송됨과 동시에 데이터 입력용 클록 라인을 통해 수신 클록(Receive Clock)(R-CLK)이 전송된다. 즉, 이 경우는 동일한 클록 라인만을 사용하여 상기 트랜스퍼 클록(T-CLK) 및 수신 클록(R-CLK)을 전송함으로써, 각 메모리 디바이스 또는 각 메모리 모듈로의 데이터 입력과 각 메모리 디바이스 또는 각 메모리 모듈로부터의 데이터 출력의 위상 변이를 없애도록 하고 있다. 이 클록 라인상의 신호의 레벨은 전원 Vt로부터 레벨 조정용 저항(Rt1)을 통해 공급되는 전압에 의해 조정된다.

도 19에 도시된 종래의 제1예의 버스 시스템에서는 복수의 메모리 디바이스 또는 메모리 모듈로부터 칩 세트(40)로의 데이터 출력은 어떤 램버스 RAM 등에 액세스하여도 동일 타이밍으로 되어 있다. 단, 시스템 버스의 버스 라인의 길이를 나타내는 시스템 버스 길이(L)에 의한 신호 지연 시간(τ)이 데이터 전송 시간의 절반 이상이 되면, 수신 클록(R-CLK)에 의한 프로토콜 입력으로부터 트랜스퍼 클록(T-CLK)에 의한 데이터 출력까지의 시간이 부족하다. 이 때문에, 시스템 버스 길이(L)의 상한치가 제한되고, 데이터 전송 속도가 증가하여 고속이 될수록, 시스템 버스 길이(L)를 짧게 하지 않으면 안되게 된다.

또한 한편으로, 에크놀로지(acknowledge) 패킷이 칩 세트에 도착하는 시간을 감시함으로써, 칩 세트가 데이터의 도착을 미리 알 수 있다. 단, 상기 에크놀로지 패킷이 칩 세트에 도착하는 시간은 각각의 메모리 디바이스 또는 메모리 모듈에서의 거리로 결정되기 때문에, 칩 세트는 그 시간 만큼 기다리지 않으면 안되게 된다.

도 20은 종래의 제2예에 따른 버스 시스템의 구성을 도시하는 블록도이다. 여기서는 DQ 스트로브(DQ Strobe) 방식에 의해 동작하는 복수의 메모리 디바이스, 또는, 이러한 메모리 디바이스가 탑재된 복수의 메모리 모듈을 포함하는 버스 시스템의 구성을 예시한다. 단, 여기서도 시스템 버스(7)의 DQ 라인은 생략한다.

도 20에 있어서, 시스템 버스(7)의 버스 라인은, CPU 등의 하나의 칩 세트(40)로부터, 제1의 메모리 디바이스 또는 메모리 모듈∼제m 메모리 디바이스 또는 메모리 모듈(110-1, 110-2, …, 110-m)(이하, 복수의 메모리 디바이스 또는 메모리 모듈(110-1∼110-m)이라 약기함)로 향하는 메인 클록(MCLK)를 전송하기 위한 MCLK 라인과, 데이터 출력시에 복수의 메모리 디바이스 또는 메모리 모듈(110-1∼110-m)의 각각으로부터 데이터를 출력할 때에 발신되는 DQ 스트로브 신호 DQS를 전송하기 위한 DQS 라인을 포함한다. 상기 MCLK 라인상의 신호의 레벨은 전원 Vt로부터 레벨 조정용 저항(Rt2)을 통해 공급되는 전압에 의해 조정되며, 상기 DQS 라인상의 신호의 레벨은 전원(Vt)으로부터 다른 레벨 조정용 저항(Rt3)을 통해 공급되는 전압에 의해 조정된다.

더욱이, 도 20에 있어서는 칩 세트(40)와, 기준 신호 발생기(42)와, 복수의 메모리 디바이스 또는 메모리 모듈(110-1∼110-m)이 상기 MCLK 라인 및 DQS 라인에 접속되어 있다.

도 20에 도시된 종래의 제2예의 버스 시스템에서는 메인 클록(MCLK)에 동기하여 복수의 메모리 디바이스 또는 메모리 모듈(110-1∼110-m)이, 입력되는 데이터를 수취한다. 또 한편으로, 복수의 메모리 디바이스 또는 메모리 모듈로부터의 데이터 출력시(즉, 데이터 독출시)에는 각각의 메모리 디바이스 또는 메모리 모듈에 의해 생성되는 DQ 스트로브 신호 DQS에 동기하여 데이터가 출력된다.

더욱이, 복수의 메모리 디바이스 또는 메모리 모듈로의 데이터 입력시(즉, 데이터 기록시)에도 칩 세트(40)로부터 DQ 스트로브 신호용 단자를 제어하고, 이 DQ 스트로브 신호용 단자를 제어하는 타이밍에 동기하여 복수의 메모리 디바이스 또는 메모리 모듈이, 입력되는 데이터를 수취하는 방법도 있다.

이 방법에서는 시스템 버스 길이(L)에 의한 신호 지연 시간(τ)이 발생하므로, 메모리 디바이스 또는 메모리 모듈의 위치에 따라 동 메모리 디바이스 또는 메모리 모듈이 데이터 독출용의 리드 명령을 수취하는 시간이나 메모리 디바이스 또는 메모리 모듈로부터 출력되는 데이터를 칩 세트(40)가 수취하는 시간이 각기 달라진다. 이 경우, 칩 세트(40)가 리드 명령을 발행하고 나서 동 칩 세트(40)가 최초로 데이터를 수취할 때까지 요하는 퍼스트 액세스 타임(퍼스트 액세스 시간)은 칩 세트(40)로부터 제어할 수 없기 때문에, 동 칩 세트(40)는 메모리 디바이스 또는 메모리 모듈로부터 출력되는 데이터에 따라서 데이터 취입 윈도우의 위치를 변경시키지 않으면 안되게 된다.

특히, 칩 세트(40)로부터 가장 가까운 위치에 있는 제1 메모리 디바이스 또는 메모리 모듈 디바이스(110-1)로부터 출력되는 데이터를 수취하는 시간과, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스 또는 메모리 모듈 디바이스(110-m)로부터 출력되는 데이터를 수취하는 시간과는 크게 다르기 때문에, 칩 세트(40)에서는 이들 메모리 디바이스 또는 메모리 모듈 디바이스로부터 데이터를 수취할 때에 데이터 취입 윈도우의 위치를 일일이 다시 설정할 필요가 있게 된다.

도 21은 종래의 제3예에 따른 버스 시스템의 구성을 도시하는 블록도이다. 여기서는 리턴 클록(Return Clock) 방식에 의해 동작하는 복수의 메모리 디바이스가 각각 탑재된 복수의 메모리 모듈을 포함하는 버스 시스템의 구성을 예시한다.

도 21에 있어서, 시스템 버스(7)의 버스 라인은 데이터 입력시에 칩 세트(40)로부터, 제1 메모리 모듈∼제m 메모리 모듈(120-1, 120-2, …, 120-m)(이하, 복수의 메모리 모듈(120-1∼l20-m)이라 약기함)로 향하는 메인 클록(MCLK)을 전송하기 위한 MCLK 라인과, 데이터 출력시에 복수의 메모리 모듈(120-1∼120-m)로부터 칩 세트(40)로 향하는 리턴 클록(Return Clocck)(RCLK)을 전송하기 위한 RCLK 라인을 포함한다. 상기 MCLK 라인상의 신호의 레벨은 전원(Vt)으로부터 레벨 조정용 저항(Rt4)을 통해 공급되는 전압에 의해 조정되며, 상기 RCLK 라인상의 신호의 레벨은 전원(Vt)으로부터 다른 레벨 조정용 저항(Rt5)을 통해 공급되는 전압에 의해 조정된다.

도 21에 있어서도 도 19에 도시된 종래의 제1예와 같도록, CPU 등으로 이루어지는 1개의 칩 세트(40)와, 기준 신호 발생기(42)와, 복수의 메모리 모듈(120-1∼120-m)이 시스템 버스(7)의 MCLK 라인이나 RCLK 라인이나 DQ 라인 등에 접속되어 있다.

단, 도 21의 종래의 제3예의 버스 시스템에서는 도 19에 도시된 종래의 제1예와 다르고, 각각의 메모리 모듈(120-1∼120-m)내에 클록 위상 조정용 DLL(지연 로크 루프(Delayed Lock Loop)의 약칭)(500)과 버퍼 앰프(510)를 포함하는 모듈 버퍼를 설치하고 있다. 또, 메모리 모듈내의 각 반도체 소자를 구동하기 위한 전원(Vcc)이 레벨 조정용 저항(Rpm)을 통해 칩 세트(40)로부터 가장 먼 위치에 있는 메모리 모듈(120-m)의 이네이블 단자(EN)에 접속되어 있다.

이 경우, 칩 세트(40)로부터 전송되는 메인 클록(MCLK)에 따라서 상기 메모리 모듈(120-m)내의 모듈 버퍼가 이네이블 단자(EN)의 레벨 상태(여기서는 전원(Vcc)에 의한 전원 전압 레벨)에 기초하여 활성화된다. 이렇게 해서 활성화된 모듈 버퍼는 메인 클록(MCLK)을 수취하여 DLL(510)로써 동 메인 클록(MCLK)의 위상 보정을 행한다. 이 메인 클록(MCLK)는 위상 보정을 행한 후에 리턴 클록(RCLK)으로서, 각각의 메모리 모듈에 탑재된 복수의 메모리 디바이스의 데이터 출력용 클록으로서 이용된다. 즉, 이 경우는 도 19에 나타낸 종래의 제1예의 트랜스퍼 클록(T-CLK) 대신에 메모리 모듈 그 자체로부터 리턴 클록(RCLK)을 생성하고 있다. 상기 리턴 클록 방식에서는 종래의 제1예의 램버스 방식과 같이, 어떤 메모리 모듈에 액세스한 경우에도 상기 메모리 모듈로부터 출력되는 데이터는 동일 타이밍으로써 칩 세트(40)에 도달한다.

그러나, 이러한 리턴 클록 방식에 있어서도 시스템 버스 길이(L)에 의한 신호 지연 시간(τ)이 데이터 전송시의 절반 이상이 되면, 종래의 제1예의 램버스 방식과 같이, 칩 세트(40)로부터 가장 가까운 위치에 있는 메모리 모듈(120-1)의 데이터와 가장 먼 위치에 있는 메모리 모듈(120-m)의 데이터의 액세스 시간에 차이가 생기게 된다.

상기한 바와 같이, 종래의 제1예의 버스 시스템에서는 시스템 버스의 버스 라인 길이에 의해 생기는 신호 지연 시간이 커지면, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스로부터 데이터가 도달하는 것을 칩 세트에서 기다리는 시간이 길어진다. 이 때문에, 고속으로 데이터를 전송하는 것이 곤란해지고, 시스템 전체의 효율이 저하한다고 하는 문제가 발생한다.

더욱이, 종래의 제2예의 버스 시스템에서는 시스템 버스의 버스 라인 길이에 의해 생기는 신호 지연 시간이 커지면, 메모리 디바이스 또는 메모리 모듈로부터 출력되는 데이터를 칩 세트가 수취하는 시간이 각기 달라진다. 이 때문에, 메모리 디바이스 또는 메모리 모듈의 칩 세트에 대한 상대적인 위치에 따라서 칩 세트내의 데이터 취입 윈도우의 위치를 변경시키지 않으면 안되게 되므로, 시스템 전체의 효율이 저하한다고 하는 문제가 발생한다.

또한, 종래의 제3예의 버스 시스템에서는 시스템 버스의 버스 라인 길이에 의해 생기는 신호 지연 시간이 데이터 전송 시간의 절반 이상이 되면, 종래의 제1예의 경우와 같이, 칩 세트로부터 가장 가까운 위치의 메모리 모듈의 데이터가 동 칩 세트에 도달할 때까지의 시간과, 가장 먼 위치의 메모리 모듈의 데이터가 동 칩 세트에 도달할 때까지의 시간 사이에 차이가 생기게 된다. 이 때문에, 종래의 제1예의 경우와 같이, 고속으로 데이터를 전송하는 것이 곤란해지고, 시스템 전체의 효율이 저하한다고 하는 문제가 발생한다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 복수의 메모리 디바이스 또는 복수의 메모리 모듈과 CPU 등과의 사이에서 각종 데이터를 고속으로 또한 도중에 끊기지 않게 전송하고, 시스템 전체의 효율을 높일 수 있는 데이터 전송 메모리 장치를 제공하는 것을 목적으로 하는 것이다.

도 1은 본 발명의 원리 구성을 도시하는 블록도.

도 2는 본 발명의 일실시예에 따른 버스 시스템의 구성을 도시하는 블록도.

도 3은 본 발명의 일실시예에 사용되는 메모리 디바이스의 일례를 도시하는 도면.

도 4는 본 발명의 일실시예에 사용되는 메모리 모듈용 버퍼 장치의 일례를 도시하는 블록도.

도 5는 도 4의 메모리 모듈에 사용되는 메모리 디바이스의 일례를 도시하는 블록도.

도 6은 본 발명의 일실시예에 있어서, 제1 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 7은 본 발명의 일실시예에 있어서, 제1 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 8은 본 발명의 일실시예에 있어서, 제2 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 9는 본 발명의 일실시예에 있어서, 제2 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 10은 본 발명의 일실시예에 있어서, 제3 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 11은 본 발명의 일실시예에 있어서, 제3 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 나타내는 타이밍차트.

도 12는 종래의 DQ 스트로브 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 13은 종래의 DQ 스트로브 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 14는 종래의 리턴 클록 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 15는 종래의 리턴 클록 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트.

도 16은 본 발명의 다른 실시예에 따른 버스 시스템의 구성을 도시하는 블록도.

도 17은 본 발명의 다른 실시예에 사용되는 메모리 디바이스의 일례를 도시하는 블록도.

도 18은 본 발명의 다른 실시예에 사용되는 메모리 모듈용 버퍼 장치의 일례를 도시하는 블록도.

도 19는 종래의 제1예에 따른 버스 시스템의 구성을 도시하는 블록도.

도 20은 종래의 제2예에 따른 버스 시스템의 구성을 도시하는 블록도.

도 21은 종래의 제3예에 따른 버스 시스템의 구성을 도시하는 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

1-1∼1-m : 제1∼제m 리턴 클록 입출력 수단

2-1∼2-m : 제1∼제m 출력 활성화 수단

3-1r∼3-m : -1번째∼제m 메모리 디바이스 또는 메모리 모듈

4 : 데이터 처리부

5 : 메모리 모듈용 버퍼 회로

6 : 컨트롤러

7 : 시스템 버스

10-k : 제k 리턴 클록 입출력 회로

10'-k : 제k 리턴 클록 입력 회로

11-k : 제k 리턴 클록 입력 회로

20-k, 20'-k : 제k 출력 활성화 회로

21-k : 제k 출력 활성화 회로

30, 30' : 메모리 디바이스

30-1∼30-m, 30'-1∼30'-m : 제1∼제m 메모리 디바이스

31 : 메모리 디바이스

31-1∼31-m : 제1∼제m 메모리 디바이스

35 : 메모리 모듈

36 : 메모리 모듈

40 : 칩 세트

42 : 기준 전압 발생 회로

50 : 메모리 모듈용 버퍼 회로

120-1∼120-m : 제1∼제m 메모리 모듈

500 : DLL

510 : 버퍼 앰프

도 1은 본 발명의 원리 구성을 도시하는 블록도이다. 이하, 전술한 구성 요소와 동일한 것에 대해서는 동일 참조 번호를 부여한다.

도 1에 도시된 바와 같이, 본 발명의 데이터 전송 메모리 장치는 1개의 시스템 버스(7)상에서 데이터를 전송하는 기능을 가지며, 또한, 상기 데이터를 처리하는 CPU 등의 데이터 처리부(4)에 의해 제어되는 복수의 메모리 디바이스를 포함한다. 또는 복수의 메모리 디바이스 대신에 복수의 메모리 디바이스가 각각 탑재된 복수의 메모리 모듈을 포함한다. 여기서는 본 발명의 원리 구성도를 간단화하기 위해서, 상기와 같은 복수의 메모리 디바이스 또는 후술하는 복수의 메모리 모듈을 제1 메모리 디바이스 또는 메모리 모듈(3-1)∼제m 메모리 디바이스 또는 메모리 모듈(3-m)(m은 임의의 양의 정수)과 같이 합쳐서 나타내기로 한다.

상기 문제점을 해결하기 위해서, 도 1에 도시된 바와 같은 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 복수의 메모리 디바이스[제1∼제m 메모리 디바이스(3-1∼3-m)]의 각각은 상기 데이터 처리부(4)로부터 출력되는 클록[예컨대, 메인 클록(MCLK)]을 바탕으로 생성되는 리턴 클록(RCLK)을 입출력하는 리턴 클록 입출력 수단[제1∼제m 리턴 클록 입출력 수단(1-1∼1-m)]과, 이들 리턴 클록 입출력 수단으로부터 출력되는 리턴 클록(RCLK)을 바탕으로 생성되는 데이터 출력 이네이블 신호 DQE에 기초하여 상기 데이터의 출력을 활성화하는 출력 활성화 수단[제1∼제m 출력 활성화 수단(2-1∼2-m)]을 구비한다.

바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 시스템 버스(7)상의 소정의 위치에 있는 메모리 디바이스만이 상기 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호 DQE를 생성하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 디바이스가 시스템 버스(7)상에서 상기 데이터 처리부(4)로부터 가장 먼 위치에 있는 메모리 디바이스[도 1에서는 제m 메모리 디바이스(3-m)]로 되어 있다.

더욱 바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 디바이스 이외의 복수의 메모리 디바이스(3-1∼3-m-1)가 데이터 처리부(4)에 의해 출력 선택된 경우, 각각, 상기 소정의 위치에 있는 메모리 디바이스로써 생성되는 상기 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호 DQE를 입력으로서 수취하고, 상기 데이터 출력 이네이블 신호 DQE에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록(RCLK)에 동기하여 상기 데이터를 출력하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 디바이스[예컨대, 제m 메모리 디바이스(3-m)]가 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 디바이스(즉, 자신 자신의 메모리 디바이스)로써 생성되는 데이터 출력 이네이블 신호 DQE에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 소정의 위치에 있는 메모리 디바이스로써 생성되는 리턴 클록(RCLK)에 동기하여 상기 데이터를 출력하는 것도 가능하게 되어 있다.

더욱 바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호DQE가 임의의 위상으로 설정되도록 되어 있다. 이러한 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호 DQE의 위상 조정은 메모리 디바이스내에 설치된 DLL 등에 의해 행해진다.

더욱 바람직하게는 복수의 메모리 디바이스를 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 데이터 처리부(4)의 입력 회로부와, 각각의 메모리 디바이스내의 출력 활성화 수단의 입력 회로부가 상기 데이터 출력 이네이블 신호 DQE에 의해 소정의 시간만 활성화되도록 되어 있다.

또 한편으로, 도 1에 나타낸 바와 같은 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 복수의 메모리 모듈[제1∼제m 메모리 모듈(3-1∼3-m)]의 각각은 복수의 메모리 디바이스와, 이들 복수의 메모리 디바이스와 상기 데이터 처리부(4) 사이에서 상기 데이터 및 각종 신호를 입출력하기 위한 메모리 모듈용 버퍼 장치를 구비하고 있다.

더욱이, 이 메모리 모듈용 버퍼 장치는 상기 데이터 처리부(4)로부터 출력되는 클록[예컨대, 메인 클록(MCLK)]을 바탕으로 생성되는 리턴 클록(RCLK)을 입출력하는 리턴 클록 입출력 수단[제1∼제m 리턴 클록 입출력 수단(1-1∼1-m)]과, 이들 리턴 클록 입출력 수단으로부터 출력되는 리턴 클록(RCLK)을 바탕으로 생성되는 데이터 출력 이네이블 신호 DQE에 기초하여 상기 데이터의 출력을 활성화하는 출력 활성화 수단[제1∼제m 출력 활성화 수단(2-1∼2-m)]을 구비한다.

바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 시스템 버스(7)상의 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치만이 상기 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호 DQE를 생성하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 모듈이 상기 시스템 버스(7)상에서 상기 데이터 처리부(4)로부터 가장 먼 위치에 있는 메모리 모듈[도 1에서는 제m 메모리 모듈(3-m)]로 되어 있다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 모듈용 버퍼 장치 이외의 메모리 모듈용 버퍼 장치가 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치로써 생성되는 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호 DQE를 입력으로서 수취하여 상기 출력 선택된 메모리 모듈내의 메모리 디바이스에 공급하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 모듈 이외의 메모리 모듈내의 메모리 디바이스가 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치로부터 공급되는 데이터 출력 이네이블 신호 DQE를 입력으로서 수취하고, 상기 데이터 출력 이네이블 신호 DQE에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록(RCLK)에 동기하여 대응하는 메모리 모듈용 버퍼 장치에 상기 데이터를 송출하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 소정의 위치에 있는 메모리 모듈에 탑재되어 있는 메모리 디바이스가 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치(즉, 자신 자신의 메모리 모듈용 버퍼 장치)로써 생성되는 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호 DQE를 입력으로서 수취하여, 상기 데이터 출력 이네이블 신호 DQE에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록(RCLK)에 동기하여 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치에 상기 데이터를 송출하는 것도 가능하도록 되어 있다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 리턴 클록(RCLK) 및 상기 데이터 출력 이네이블 신호 DQE가 임의의 위상으로 설정되도록 되어 있다. 이러한 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호 DQE의 위상 조정은 메모리 모듈용 버퍼 장치내에 설치된 DLL 등에 의해 행해진다.

더욱 바람직하게는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 있어서는 상기 데이터 처리부(4)의 입력 회로부와, 각각의 메모리 모듈용 버퍼 장치의 입력 회로부가 상기 데이터 출력 이네이블 신호 DQE에 의해 소정의 시간만 활성화되도록 되어 있다.

복수의 메모리 디바이스 또는 복수의 메모리 모듈을 포함하는 본 발명의 데이터 전송 장치에 의하면, CPU 등의 데이터 처리부(4)로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈(예컨대, 제m 메모리 디바이스 또는 메모리 모듈)로부터 리턴 클록(RCLK)을 생성하는 동시에 이 리턴 클록(RCLK)에 기초하여 임의의 메모리 디바이스 또는 메모리 모듈의 출력 회로부를 활성화하는 데이터 출력 이네이블 신호 DQE를 생성한다. 이 데이터 출력 이네이블 신호 DQE는 리턴 클록(RCLK)에 동기하여 이 리턴 클록(RCLK)과 동일 방향으로[즉, 데이터 처리부(4)를 향해] 흐른다. 이 때문에, 시스템 버스 길이가 아무리 길어져도, 또한, 데이터 전송 시간이 신호 지연 시간(τ)의 절반 이하가 되는 정도 고속이어도, 시스템 버스(7)상의 임의의 메모리 디바이스 또는 메모리 모듈로부터, CPU 등의 데이터 처리부(4)에 대하여 동일 액세스 시간으로 데이터를 전송할 수 있게 된다.

특히, 기가 바이트(GB)∼테라바이트(TB)라는 대규모인 버스 시스템을 구축한 경우에, 이러한 버스 시스템에 있어서의 데이터 전송 속도는 최고 속도를 유지할 수 있다. 상기와 같은 대규모인 버스 시스템을 구축하였을 때의 부적당한 점(penalty)은 퍼스트 데이터(CPU 등의 데이터 처리부(4)가 리드 명령을 발행하고 나서 동 데이터 처리부(4)가 제일 먼저 수취하는 데이터)에 대한 액세스 시간의 지연만으 끝난다. 또한, 이러한 퍼스트 데이터에 대한 액세스 시간의 지연은 각 메모리 디바이스 또는 각 메모리 모듈에서 동일화할 수 있으므로, 데이터 처리부(4)에서 데이터 처리가 용이하게 행해진다. 또, 리턴 클록(RCLK)은 레지스터 등을 적절히 설정함으로써, 데이터 처리부(4)에 있어서 동 데이터 처리부로부터 생성되는 메인 클록(MCLK)과 동상으로 할 수 있기 때문에 시스템 전체의 효율이 향상된다.

이렇게 하여, 본 발명에서는 복수의 메모리 디바이스 또는 복수의 메모리 모듈과 CPU 등과의 사이에서 각종 데이터를 고속으로 또한 도중에 끊기지 않도록 전송할 수 있기 때문에 버스 시스템에 있어서의 데이터 전송 속도로서 최고 속도가 유지됨과 동시에 시스템 전체의 효율을 높일 수 있게 된다.

이하, 첨부 도면(도 2 내지 도 17)을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 버스 시스템의 구성을 도시하는 블록도이고, 도 3은 본 발명의 일실시예에 사용되는 메모리 디바이스의 일례를 도시하는 도면이고, 도 4는 본 발명의 일실시예에 사용되는 메모리 모듈용 버퍼 장치의 일례를 도시하는 블록도이고, 도 5는 도 4의 메모리 모듈에 사용되는 메모리 디바이스의 일례를 도시하는 블록도이다.

도 2 내지 도 4에 도시된 본 발명의 일실시예는 기본적으로 전술한 바와 같은 종래의 제3예의 리턴 클록 방식에 의한 버스 시스템(도 21 참조)의 결점을 보완하기 위해서 생각해 낸 버스 시스템이다. 이러한 본 발명의 일실시예는 복수의 메모리 디바이스가 탑재된 메모리 모듈 뿐만 아니라, 메모리 디바이스 유닛에도 적용할 수 있다.

도 2에 있어서, 시스템 버스(7)의 버스 라인은 데이터 입력시에 데이터 처리부(4)(도 1)를 구성하는 CPU 등의 칩 세트(칩 세트 #0)(40)로부터, -1번째의 메모리 디바이스 또는 메모리 모듈∼제m 메모리 디바이스 또는 메모리 모듈(3-1r, 3-1, 3-2, ……, 3-m)(이하, 복수의 메모리 디바이스 또는 메모리 모듈(3-1r∼3-m)로 약기함)로 메인 클록(MCLK)을 전송하기 위한 MCLK 라인과, 데이터 출력시에 복수의 메모리 모듈(3-1r∼3-m)로부터 칩 세트(40)로 향하는 리턴 클록(RCLK)을 전송하기 위한 RCLK 라인을 포함한다. 또, 여기서는 칩 세트(40)로부터 모든 방향으로 시스템 버스(7)가 신장하고 있고, 이러한 시스템 버스(7)상에 복수의 메모리 디바이스 또는 복수의 메모리 모듈을 배치할 수 있는 것을 나타내기 위해, -1번째의 메모리 디바이스(3-1r)를 도시하기로 한다.

더욱이, 여기서는 복수의 메모리 디바이스 또는 메모리 모듈(3-1r∼3-m)에서의 위상 변이를 고려하여 이들 메모리 디바이스 또는 메모리 모듈에 입력되는 메인 클록을 각각 MCLK-1∼MCLKm에 의해 나타내기로 한다. 또, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스 또는 메모리 모듈(3-m)로부터 리턴 클록(RCLKm)이 생성되어 RCLK 라인에 출력되는 것으로 한다. 또, 칩 세트(40)에 도달하는 타이밍의 메인 클록을(MCLK0)에 의해 나타내는 동시에 동 칩 세트(40)에 도달하는 타이밍의 리턴 클록을(RCLK0)에 의해 나타내기로 한다.

더욱이, 시스템 버스(7)의 버스 라인은 칩 세트(40)와 복수의 메모리 디바이스 또는 메모리 모듈(3-1∼3-m) 사이에서 데이터를 전송하기 위한 DQ 라인을 포함한다. 이 DQ 라인상의 복수의 메모리 디바이스 또는 메모리 모듈의 데이터 입출력에 대한 위상 변이를 고려하여 이들 메모리 디바이스 또는 메모리 모듈의 데이터에 관련하는 데이터 입출력 신호를 각각 DQ1∼DQm에 의해 나타내기로 한다. 더욱이, 칩 세트(40)에 도달하는 타이밍의 데이터에 관련하는 데이터 입출력 신호를 DQ0에 의해 나타내기로 한다.

도 2에 있어서는 도 21에 도시된 종래의 제3예와 같이, CPU 등으로 이루어지는 1개의 칩 세트(40)와, 기준 신호 발생기(42)와, 복수의 메모리 디바이스 또는 메모리 모듈(3-1r∼3-m)(도 20의 복수의 메모리 모듈에 거의 대응하는)이 시스템 버스(7)의 MCLK 라인이나 RCLK 라인이나 DQ 라인 등에 접속되어 있다.

본 발명의 일실시예로써 사용되는 복수의 메모리 디바이스가 시스템 버스(7)에 직접 접속되어 있는 경우, 바람직하게는 이들 메모리 디바이스의 각각은 도 3에 도시된 바와 같은 메모리 디바이스(30)에 의해 구성된다. 이 메모리 디바이스(30)는 본 발명의 리턴 클록 입출력 수단(도 1 참조)으로서, 칩 세트(40)로부터 출력되는 메인 클록(MCLK)을 바탕으로 생성되는 리턴 클록(RCLK)을 입출력하는 리턴 클록 입출력 회로(도 3에서는 제k 리턴 클록 입출력 회로로서 나타낸다. 여기서 k는 임의의 양의 정수: 1≤k≤m)(10-k)를 설치하고 있다. 더욱이, 본 발명의 출력 활성화 수단(도 1 참조)으로서, 상기 리턴 클록(RCLK)을 바탕으로 생성되는 부논리 데이터 출력 이네이블 신호/DQE(이 데이터 출력 이네이블 신호는 출력 활성화 신호라고도 불린다)에 기초하여 데이터의 출력을 활성화하는 출력 활성화 회로(도 3에서는 제k 출력 활성화 회로로서 나타낸다)(20-k)를 설치하고 있다.

더욱이, 도 3에 도시된 메모리 디바이스(30)에는 이네이블 신호를 메모리 디바이스에 공급하기 위한 이네이블 단자(EN)이 설치되어 있다. 이 이네이블 단자(EN)는 레벨 조정용 저항(Rp1∼Rpm)을 통해 각각의 메모리 디바이스(또는 메모리 모듈)내의 각 반도체 소자를 구동하기 위한 고전위의 전원(Vcc)에 접속되거나 또는 저전위(예컨대, 접지 레벨)의 다른 전원(Vss)에 직접 접속되어 있다. 이 경우, 상기 이네이블 신호는 데이터 독출시에 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호(즉, 출력 활성화 신호)/DQE를 어느 메모리 디바이스(또는 메모리 모듈)로부터 송출할지를 결정하기 위해서 사용된다.

여기서, 다시 도 2로 되돌아가서 복수의 메모리 디바이스에 있어서의 리턴 클록(RCLK)과 데이터 출력 이네이블 신호/DQE의 입출력 관계를 설명한다. 도 2에 있어서는 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스(3-m의)의 이네이블 단자(EN)만이 레벨 조정용 저항(Rpm)을 통해 특정한 고전위의 전원(Vcc)에 접속되어 있고, 이 제m 메모리 디바이스(3-m) 이외의 메모리 디바이스의 각각은 저전위의 다른 전원(Vss)에 직접 접속되어 있다. 즉, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스(3-m)의 이네이블 단자(EN)만이 "H(Eigh)" 레벨로 설정되고, 그 이외의 메모리 디바이스의 이네이블 단자(EN)는 "L(Low)" 레벨로 설정되어 있다. 이 경우, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스(3-m)가 "H" 레벨의 이네이블 단자(EN)에 의해 선택된 상태가 되고, 상기 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스(3-m)만으로부터, 리턴 클록(RCLK)(즉, 리턴 클록(RCLKm))이 생성됨과 동시에 부논리의 데이터 출력 이네이블 신호/DQE(즉, 데이터 출력 이네이블 신호/DQEm)이 생성되고, 시스템 버스(7)상의 RCLK 라인에 송출된다.

더욱이, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 디바이스(3-m) 이외의 메모리 디바이스의 각각에 있어서는 전술한 바와 같이, 이네이블 단자(EN)이 저전위의 전원(Vss)에 접속되고, "L" 레벨로 설정되어 있다. 이 상태에서, 제m 메모리 디바이스(3-m) 이외의 메모리 디바이스의 각각은 상기 제m 메모리 디바이스(3-m에)로부터 송출되는 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호/DQEm을 입력으로서 취입한다. 또, 칩 선택 신호/CS 등에 의해 칩 세트(40)로부터 선택된 메모리 디바이스가 자신이면, 이 메모리 디바이스는 상기 데이터 출력 이네이블 신호/DQEm에 기초하여 상기 메모리 디바이스내의 출력 회로부를 활성화하고, 어드레스 신호에 대응하는 번지에 기억되어 있는 데이터(메모리 데이터)를 상기 리턴 클록(RCLKm)에 동기하여 시스템 버스상의 DQ 라인에 출력한다.

이 경우, 주의해야 할 점은 상기 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEm을 출력하고 있는 메모리 디바이스라도 칩 세트(40)로부터 선택되었을 때에는 자신 자신이 생성한 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEm을 이용하여, 이들 신호에 동기하여 메모리 데이터를 출력하는 것이다. 바꾸어 말하면, 칩 세트(40)로부터 선택된 메모리 디바이스가 제m 메모리 디바이스(3-m) 자신인 경우 이 제m 메모리 디바이스(3-m)는 상기 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEm을 입력으로서 수취하고, 데이터 출력 이네이블 신호/DQEm에 기초하여 제m 메모리 디바이스(3-m)의 출력 회로부를 활성화하며, 리턴 클록(RCLK)에 동기하여 데이터를 출력한다. 이 데이터 출력 이네이블 신호/DQEm은 리턴 클록(RCLKm)에 동기하여 이 리턴 클록(RCLKm)과 동일 방향으로 흐른다. 즉, 데이터 출력 이네이블 신호/DQEm은 데이터 처리부(4)를 향해 흐른다. 또, 칩 세트(40)에 도달하는 타이밍 클록(RCLK0)의 위상은 상기 메인 클록(MCLK0)과 위상을 일치시킬 수도 있다.

복수의 메모리 모듈을 사용하여 버스 시스템을 구성하는 경우에도 전술한 복수의 메모리 디바이스의 경우와 동일하다고 할 수 있다. 본 발명의 하나의 실시예로써 사용되는 복수의 메모리 모듈에 있어서는 모듈 형식의 복수의 메모리 디바이스(30'-1∼30'-m)[도 4에서는 제1 메모리 디바이스(30'-1)∼제m 메모리 디바이스(30'-m)로서 도시한다]가 메모리 모듈용 버퍼 장치를 통해 시스템 버스(7)에 접속되어 있는 경우, 바람직하게는 이들 메모리 모듈의 각각은 도 4에 도시된 바와 같은 메모리 모듈(35)에 의해 구성된다. 이 메모리 모듈(35)은 복수의 메모리 디바이스(30'-1∼30'-m)[도 4에서는 제1 메모리 디바이스(30'-1)∼제m 메모리 디바이스(3'-m)로서 도시한다]와, 이들 복수의 메모리 디바이스와 칩 세트(40) 사이에서, 메모리 데이터에 관련하는 데이터 입출력 신호 DQ나 어드레스 제어용 메인 클록(MCLK)이나 리턴 클록(RCLK)이나 부논리의 데이터 출력 이네이블 신호/DQEM 등을 입출력하기 위한 메모리 모듈용 버퍼 장치로서 기능하는 메모리 모듈용 버퍼 회로(5)(도 4의 사선부)를 구비하고 있다.

더욱이, 이 메모리 모듈용 버퍼 회로(5)의 입출력 회로부는 바람직하게는 칩 세트(40)로부터 출력되는 어드레스 제어용 메인 클록(MCLK)을 바탕으로 생성되는 리턴 클록(RCLK)을 입출력하는 리턴 클록 입출력 회로부(도 4에는 도시되어 있지 않음)와, 이들 리턴 클록 입출력 회로부로부터 출력되는 리턴 클록(RCLK)을 바탕으로 생성되는 데이터 출력 이네이블 신호/DQEM에 기초하여 메모리 모듈내의 메모리 디바이스 데이터의 출력을 활성화하기 위한 출력 활성화 신호 발생 회로부(도 4에는 도시되어 있지 않음)를 갖는다.

더욱이, 도 4에 도시된 메모리 모듈(35)에는 이네이블 신호를 메모리 모듈용 버퍼 회로(5)에 공급하기 위한 이네이블 단자(EN)(예컨대, 제m 메모리 모듈에 설치된 ENm)이 설치되어 있다. 이 이네이블 단자(EN)는 레벨 조정용 저항(Rp1∼Rpm)을 통해 고전위 전원(Vcc)에 접속되거나 또는 저전위(예컨대, 접지 레벨)의 다른 전원(Vss)에 직접 접속되어 있다. 이 경우, 상기 이네이블 신호는 데이터 독출시에 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호(즉, 출력 활성화 신호)/DQEM을 어느 메모리 모듈로부터 송출할지를 결정하기 위해서 사용된다.

여기서, 다시 도 2로 되돌아가서 복수의 메모리 모듈내의 메모리 모듈용 버퍼 장치에 있어서의 리턴 클록(RCLK)과 데이터 출력 이네이블 신호/DQEM의 입출력 관계를 설명한다. 도 2에 있어서는 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 모듈의 이네이블 단자[EN(ENm)]만이 레벨 조정용 저항(Rpm)을 통해 특정한 고전위 전원(Vcc)에 접속되어 "H" 레벨로 설정되고, 이 제m 메모리 모듈 이외의 메모리 모듈의 각각은 저전위의 다른 전원(Vss)에 직접 접속되어 "L" 레벨로 설정된다. 이 경우, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 모듈이 "H" 레벨의 이네이블 단자(EN)에 의해 선택된 상태가 되고, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 모듈내의 메모리 모듈용 버퍼 장치로부터, 리턴 클록(RCLK)[즉, 리턴 클록(RCLKm)]이 생성됨과 동시에 부논리의 데이터 출력 이네이블 신호/DQEM(즉, 데이터 출력 이네이블 신호/DQEMm)이 생성되며, 시스템 버스(7)상의 RCLK 라인에 송출된다. 즉, 메모리 모듈내의 메모리 모듈용 버퍼 장치에 있어서도 메인 클록(MCLK)으로부터 리턴 클록(RCLK)과 데이터 출력 이네이블 신호/DQEM을 생성하는 메모리 모듈용 버퍼 장치는 1개의 시스템 버스상에서 이네이블 단자(EN)에 의해 선택되어 있는 1개의 메모리 모듈용 버퍼 장치뿐이다.

더욱이, 도 2에 있어서는 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 모듈내의 메모리 모듈용 버퍼 회로 이외의 메모리 모듈용 버퍼 장치의 각각은 상기 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEMm을 입력으로서 수취하고, 로컬의 리턴 클록(RCLKL)(L은 로컬의 의미)을 생성하는 동시에 이 리턴 클록(RCLKL)에 기초하여 각각의 메모리 디바이스(30'-1∼30'-m)의 출력 회로부를 활성화하는 부논리의 로컬 데이터 출력 이네이블 신호/DQEL(L은 동일하게 로컬의 의미)를 생성한다. 이 데이터 출력 이네이블 신호/DQEL은 리턴 클록(RCLKL)에 동기하여 이 리턴 클록(RCLKL)과 동일 방향으로 흐른다. 즉, 데이터 출력 이네이블 신호/DQEL은 메모리 모듈내의 각각의 메모리 디바이스를 향해 흐른다.

단, 상기와 같은 모듈 형식의 구성에 있어서는 다른 메모리 모듈에 설치된 메모리 모듈용 버퍼 회로는 리턴 클록(RCLK)과 데이터 출력 이네이블 신호/DQEM을 취입할 뿐만 아니라 메모리 모듈내의 각각의 메모리 디바이스에 대하여 이들 신호를 전하는 기능을 갖는다. 그 때문에, 메모리 모듈내에서 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호/DQEM을 각각 버퍼링하여 얻어지는 로컬 리턴 클록(RCLKL) 및 데이터 출력 이네이블 신호/DQEL이 메모리 모듈용 버퍼 회로로부터 출력 신호로서 출력된다. 필요하다면, 메인 클록(MCLK)이나 데이터 입출력 신호 DQ도 메모리 모듈용 버퍼 회로로써 버퍼링한 후에 로컬 메인 클록(MCLKL)(L은 동일하게 로컬의 의미)이나 데이터 입출력 신호 DQL(L은 동일하게 로컬의 의미)로서 출력할 수도 있다.

본 발명의 일실시예에 사용되는 메모리 모듈이 상기와 같은 구성으로 되어 있기 때문에 이 메모리 모듈에 이용되는 모듈 형식의 메모리 디바이스는 모두 출력 신호인 로컬 리턴 클록(RCLKL) 및 데이터 출력 이네이블 신호/DQEL을 수취하기 위한 입력 회로부밖에 필요로 하지 않는다. 또, 당연한 일이지만, 리턴 클록과 데이터 출력 이네이블 신호의 발생원을 나타내는 이네이블 단자(EN)도 필요로 하지 않는다. 이러한 메모리 모듈내의 각각의 메모리 디바이스(30')의 일구성예를 도 5에 도시한다.

도 5에 있어서는 메모리 모듈내의 각각의 메모리 디바이스(30')는 로컬 리턴 클록(RCLKL)을 입력으로서 수취하는 리턴 클록 입력 회로(도 5에서는 제k 리턴 클록 입력 회로로서 도시한다, 여기서 k는 임의의 양의 정수: 1≤k≤m)(10'-k)와, 상기 로컬 리턴 클록(RCLKL)을 바탕으로 생성되는 로컬 데이터 출력 이네이블 신호/DQEL(이 데이터 출력 이네이블 신호는 출력 활성화 신호라고도 불린다)에 기초하여 데이터의 출력을 활성화하는 출력 활성화 회로(도 5에서는 제k 출력 활성화 회로로서 나타낸다)(20'-k)를 구비하고 있다.

더욱이, 도 2, 도 4 및 도 5에 있어서는 칩 세트(40)로부터 가장 먼 위치에 있는 메모리 모듈용 버퍼 회로 이외의 메모리 모듈용 버퍼 회로의 각각은, 상기 칩 세트(40)로부터 가장 먼 위치에 있는 메모리 모듈용 버퍼 회로로부터 공급되는 데이터 출력 이네이블 신호/DQEMm을 입력으로서 수취하고, 이 데이터 출력 이네이블 신호/DQEMm을 바탕으로 작성한 로컬 데이터 출력 이네이블 신호/DQEL에 의해서 모듈내의 메모리 디바이스중, 선택된 메모리 디바이스의 데이터의 출력을 활성화하는 동시에 로컬 리턴 클록(RCLKL)에 동기하여 대응하는 메모리 모듈용 버퍼 회로에 상기 데이터를 송출한다.

더욱이 도 2, 도 4 및 도 5에 있어서는, 칩 세트(40)로부터 가장 먼 위치에 있는 메모리 모듈내의 복수의 메모리 디바이스(30'-1∼30'-m)의 각각은 동 메모리 모듈이 칩 세트(40)로부터 선택된 경우, 이 메모리 모듈내의 메모리 모듈용 버퍼 회로로써 생성되는 로컬의 리턴 클록(RCLKL) 및 데이터 출력 이네이블 신호/DQEL을 입력으로서 수취하고, 이 데이터 출력 이네이블 신호/DQEL에 의해 데이터의 출력을 활성화하는 동시에 상기 리턴 클록(RCLKL)에 동기하여 상기 데이터를 상기 메모리 모듈용 버퍼 회로에 송출한다.

더욱이, 도 2, 도 4 및 도 5에 있어서는 칩 세트(40)로부터 가장 먼 위치에 있는 메모리 모듈내의 복수의 메모리 디바이스(30'-1∼30'-m)의 각각은 이 메모리 모듈이 선택된 경우, 이 메모리 모듈내의 메모리 모듈용 버퍼 회로로써 생성되는 리턴 클록(RCLKL) 및 데이터 출력 이네이블 신호/DQEL을 입력으로서 수취하고, 이 데이터 출력 이네이블 신호/DQEL에 의해 데이터의 출력을 활성화하는 동시에 리턴 클록(RCLKL)에 동기하여 상기 데이터를 상기 메모리 모듈용 버퍼 장치에 송출한다.

바꾸어 말하면, 상기와 같은 모듈 형식의 구성에 있어서도 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호/DQEM을 출력하고 있는 메모리 모듈내의 메모리 모듈용 버퍼 회로[예컨대, 칩 세트(40)로부터 가장 먼 위치에 있는 제m 메모리 모듈내의 메모리 모듈용 버퍼 회로]는 동 메모리 모듈내의 메모리 모듈용 버퍼 회로에 대해서도 리턴 클록(RCLK)과 데이터 출력 이네이블 신호/DQEM을 출력할 수 있다. 그 때문에, 상기 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호/DQEM을 출력하고 있는 메모리 모듈내의 메모리 디바이스라도, 칩 세트(40)로부터 선택되었을 때에는 다른 메모리 모듈과 같은 타이밍으로 메모리 데이터를 출력할 수 있다.

도 2 내지 도 5의 본 발명의 일실시예에 사용되는 데이터 전송 메모리 장치가 복수의 메모리 디바이스에 의해 구성되는 경우 및 복수의 모듈 형식의 메모리 디바이스를 포함하는 복수의 메모리 모듈에 의해 구성되는 경우중 어느쪽에서도 데이터 출력 이네이블 신호/DQE 또는 /DQEM은 리턴 클록(RCLK)과 동일 방향으로 흐르기 때문에 시스템 버스 길이(L)가 아무리 길어져도 시스템 버스(7)상의 임의의 메모리 디바이스 또는 메모리 모듈로부터, 칩 세트(40)에 대하여 동일 액세스 시간으로 데이터를 전송할 수 있다.

더욱이, 도 2 내지 도 5에 도시된 본 발명의 일실시예에 있어서는 리턴 클록(RCLK) 및 데이터 출력 이네이블 신호/DQE 또는 /DQEM은 메모리 디바이스, 또는 메모리 모듈내의 메모리 모듈용 버퍼 회로에 설치된 DLL 등에 의해, 임의의 위상으로 설정할 수 있다.

더욱이, 도 2 내지 도 5에 도시된 본 발명의 일실시예에 있어서는 상기 칩 세트(40)의 입력 회로부와 각각의 메모리 디바이스 또는 메모리 모듈 내부의 출력 활성화 회로의 입력 회로부가 상기 데이터 출력 이네이블 신호/DQE 또는 /DQEM에 의해 소정의 시간 만큼 활성화되도록 되어 있다. 그 때문에, 칩 세트(40)나 각각의 메모리 디바이스 또는 메모리 모듈의 출력 활성화 회로의 소비 전력이 절감된다.

도 6 및 도 7은 본 발명의 일실시예에 있어서, 제1 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트의 그 1 및 그 2이다.

여기서는 도 6 및 도 7의 타이밍차트를 참조하면서, 어떤 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에 다른 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속하여 행하는 경우[갭리스 리드(Gapless Read), 즉, 인터리브(Interleave) 동작을 실행하는 경우]의 본 발명의 일실시예의 동작을 설명한다.

단, 이 경우, 클록 주파수 400MHz로써 동작하는 DDR SDRAM(Duble Data Rate Synchronous DRAM)으로 이루어지는 메모리 디바이스 또는 메모리 모듈이 캐스 레이턴시(CL)(Column Access Strobe Signal Latency의 약칭)=3, 독출되는 데이터의 비트 길이(BL)=4 비트 및 2X 룰의 조건하에서 동작하는 경우를 상정한다. 여기서, 캐스 레이턴시(CL)는 메모리 디바이스가 활성화된 상태(액티브 상태)일 때, CPU 등에 의해 리드 명령이 발행되고 나서 몇 클록 사이클째에 데이터 출력 이네이블 신호가 출력되는지를 나타내는 것이다. 예컨대, CL=3의 경우에는 데이터 독출 명령이 발행되고 나서 3클록 사이클째에 데이터 출력 이네이블 신호가 출력되게 된다. 또, 클록 주파수의 역수를 나타내는 클록 레이트(tCLK)=5ns(ns는 10^-9초), 데이터 전송 속도가 2.5ns, 위상 변이 시간 (tAC)=tOH≒1.25ns, 시스템 버스 길이(L)=30cm 및 전파 지연 시간(τ)=3ns이라고 가정한다.

더욱이, 여기서는 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에 같은 위치의 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속하여 행하는 경우의 각각의 신호 파형과, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에 가장 가까운 위치에 있는 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속하여 행하는 경우의 각각의 신호 파형을 비교하기로 한다.

본 발명의 일실시예에서는 도 6의 (a)부에 도시된 바와 같이, 칩 세트에 의해 생성된 메인 클록(MCLK0)은 MCLK 라인을 통해 상기 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈에 입력된다. 또, 도 6의 (b)부 및 (c)부에 도시된 바와 같이, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈에 입력된 메인 클록(MCLKm)의 위상은 DLL 등을 이용하여 임의의 값으로 조정된 후에 리턴 클록(RCLKm)로서 출력된다. 이것과 평행하여 리턴 클록(RCLKm)으로부터 파생시킨 데이터 출력 이네이블 신호(즉, 출력 활성화 신호) /DQEm(또는 /DQEMm)이 출력된다(도 6의 (d) 부).

메모리 디바이스를 대상으로 하는 경우, 이 데이터 출력 이네이블 신호/DQEm은 시스템 버스를 통해 모든 메모리 디바이스에 입력되고, 동 메모리 디바이스내의 내부 신호로서 데이터 출력 이네이블 신호/DQEIm이 생성된다(도 6의 (e)부), 더욱이, 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEIm에 동기하여 칩 세트로부터의 리드 명령(RDm)에 의해 선택된 메모리 디바이스(즉, 칩 세트로부터 가장 먼 위치에 있는 제m 메모리 디바이스)로부터 데이터(Q0-m∼Q3-m)가 출력된다(도 6의 (f)부). 다음에, 칩 세트로부터의 거듭되는 리드 명령(RD1')에 의해 다른 메모리 디바이스, 예컨대, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스(제1 메모리 디바이스)가 갭리스 리드 동작을 실행해야 할 출력 디바이스로서 선택된 경우, 데이터 출력 이네이블 신호/DQEm'(데이터 출력 이네이블 신호/DQEm에 대응함)에 동기하여 데이터 출력 이네이블 신호/DQEIm'(단, m=1)가 생성된다[도 7의 (h)부 및 (i)부].

더욱이, 모노 멀티 바이브레이터(단사) 등에 의해 선택된 메모리 디바이스(제1 메모리 디바이스)의 데이터 출력 이네이블 신호/DQEIm'(단, m=1)를 1클록 기간 만큼 "L" 레벨로 하고, 그 이외의 비선택 메모리 디바이스의 데이터 출력 이네이블 신호를 "H" 레벨로 한다. 여기서는 선택된 메모리 디바이스(제1 메모리 디바이스)만 데이터 출력 이네이블 신호/DQEI'로써 출력 회로부가 활성화되고, 리턴 클록(RCLK(RCLKm))에 동기하여(도 7의 (g)부), 이전의 데이터(Q0-m∼Q3-m)후에 이번 데이터(Q0-1'∼Q3-1')가 연속해서 출력된다(RDm-RD1 모드, 도 7의 (l)부). 이 경우, 리턴 클록(RCLK)의 전송 임피던스와, 데이터 출력 이네이블 신호/DQE 및 데이터 입출력 신호 DQ의 전송 임피던스를 일치시킴으로써, 칩 세트로부터는 어떤 메모리 디바이스에 액세스를 건 경우에도 리드 명령 발행으로부터 일정 시간(여기서는 액세스 시간(액세스 타임)(tCAC)=21ns[CL×tCLK+2τ=3×5ns+2×3ns)]로 퍼스트 데이터를 수취할 수 있다. 그 때문에, 이 퍼스트 데이터를 칩 세트로써 수취한 후에는 동 칩 세트는 고속으로 또한 도중에 끊기지 않게 데이터를 수취할 수 있게 된다.

더욱이, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스의 데이터의 독출을 행한 후에 같은 위치의 메모리 디바이스의 데이터의 독출을 연속하여 행하는 경우도, 리드 명령 발행으로부터 일정 시간(액세스 시간 tCAC=21ns)으로 퍼스트 데이터를 수취할 수 있다(도 7의 (j)부 및 (k)부). 이 경우, 리턴 클록(RCLK)에 동기하여, 이전의 데이터(Q0-1∼Q3-1) 후에 같은 메모리 디바이스내의 데이터(Q0-1'∼Q3-1')가 연속해서 출력되게 된다(RD1-RD1'모드).

또한 한편으로, 메모리 모듈을 대상으로 하는 경우, 상기 데이터 출력 이네이블 신호/DQEMm은 시스템 버스를 통해 모든 메모리 모듈내의 메모리 모듈용 버퍼 장치에 입력되고, 동 메모리 모듈내의 복수의 메모리 디바이스내의 내부 신호로서 로컬 데이터 출력 이네이블 신호/DQELm이 생성된다(도 6의 (e)부). 또, 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQELm에 동기하여 칩 세트로부터의 리드 명령(RDm)에 의해 선택된 메모리 모듈(즉, 칩 세트로부터 가장 먼 위치에 있는 제m 메모리 모듈)로부터 데이터(Q0-m∼Q3-m)가 출력된다(도 6의 (f)부). 다음에, 칩 세트로부터의 거듭되는 리드 명령(RD1')에 의해, 다른 메모리 모듈, 예컨대, 칩 세트로부터 가장 가까운 위치에 있는 메모리 모듈(제1 메모리 모듈)이 갭리스 리드 동작을 실행해야 할 출력 모듈로서 선택된 경우, 데이터 출력 이네이블 신호/DQEMm'(데이터 출력 이네이블 신호/DQEMm에 대응함)에 동기하여 데이터 출력 이네이블 신호/DQELm'(단, m=1)가 생성된다(도 7의 (h)부 및 (i)부).

칩 세트로부터 가장 가까운 위치에 있는 메모리 모듈이 선택되어 데이터 출력 이네이블 신호/DQELm'가 생성된 후의 동작은 전술한 메모리 디바이스를 대상으로 한 경우의 동작(도 7의 (j)부∼(k)부)과 실질적으로 동일하므로, 여기서는 그 상세한 설명을 생략한다.

도 8 및 도 9는 본 발명의 일실시예에 있어서, 제2의 조건에 의해 다른 메모리 디바이스 사이 또는 메모리 모듈 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트의 그 1 및 그 2이다.

여기서는 전술한 도 6 및 도 7의 경우와 동일하게, 어떤 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에 다른 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속해서 행하는 경우의 각각의 신호 파형이 도시되어 있다.

이 경우, 모노 멀티 바이브레이터 등에 의해, 선택된 메모리 디바이스 또는 메모리 모듈의 데이터 출력 이네이블 신호/DQEIm, /DQEIm', /DQELm' 또는 /DQELm'를 1클록 기간 만큼 활성화하는("L" 레벨로 하는) 대신에 데이터가 출력되어 있는 기간중, 상기 데이터 출력 이네이블 신호를 활성화하도록 하고 있는 점이 전술한 도 6 및 도 7의 경우와 다르다[도 8의 (e)부 및 도 9의 (i)부].

그 이외의 조건 및 버스 시스템의 동작은 전술한 도 6 및 도 7의 경우와 실질적으로 같기 때문에 여기서는 그 상세한 설명을 생략한다.

도 10 및 도 11은 본 발명의 일실시예에 있어서, 제3 조건에 의해 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트의 그 1 및 그 2이다.

여기서는 어떤 메모리 디바이스 데이터의 독출을 한창 행하고 있을 때, 리드 인터럽트(Read Interrupt) 동작에 의해 다른 메모리 디바이스 데이터의 독출을 행하는 경우의 각각의 신호 파형이 도시되어 있다.

이 경우, 칩 세트로부터의 리드 명령(RDm)에 의해, 현재 데이터의 독출을 행하고 있는 메모리 디바이스(예컨대, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스)에 대하여 버스트 정지를 작용시킴으로써, 이 메모리 디바이스 내부의 데이터 출력 이네이블 신호/DQEIm'를 불활성화한다[도 10의 (e)부]. 또한 한편으로, 리드 인터럽트 동작(RD1')에 의해 선택된 메모리 디바이스(예컨대, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스)에 대하여 버스트 개시를 작용시킴으로써, 이 메모리 디바이스 내부의 데이터 출력 이네이블 신호/DQEIm'(단, m=1)을 활성화한다(도 11의 (i)부).

그 이외의 조건 및 버스 시스템의 동작은 전술한 도 6 및 도 7의 경우와 실질적으로 동일하기 때문에, 여기서는 그 상세한 설명을 생략한다.

도 10 및 도 11에 도시된 바와 같은 리드 인터럽트 동작에 의한 다른 메모리 디바이스의 데이터의 독출을 행하는 경우에도, 전술한 도 6 내지 도 9의 갭리스 리드 동작에 의한 다른 메모리 디바이스 사이의 데이터의 독출을 행하는 경우와 동일하게 칩 세트로부터는 어떤 메모리 디바이스에 리드 인터럽트 동작을 건 경우에도 리드 명령 발행으로부터 일정 시간[여기서는 액세스 시간(tCAC)=21ns]으로 퍼스트 데이터를 수취할 수 있다. 그 때문에, 이 퍼스트 데이터를 칩 세트로써 수취한 후에는 고속으로 또한 도중에 끊기지 않도록 데이터를 수취할 수 있게 된다.

여기서, 본 발명의 실시예를 이용하여 데이터의 독출을 행한 경우의 데이터 전송의 상태와 종래의 방식을 사용하여 데이터의 독출을 행한 경우의 데이터 전송 상태의 차이를 보다 명확하게 하기 위해서, 종래의 제2예의 DQ 스트로브 방식 및 종래의 제3예의 리턴 클록 방식에 의한 각각의 신호 파형을 도 12 내지 도 15에 도시하기로 한다.

도 12 및 도 13은 종래의 DQ 스트로브 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트의 그 1 및 그 2이다.

여기서는 어떤 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에, 다른 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속해서 행하는 경우, 즉, 인터리브 동작을 실행하고자 한 경우의 각각의 파형이 도시되어 있다. 단, 이 경우, 클록 레이트나 데이터 전송 속도 등의 조건은 전술한 실시예의 경우와 같다고 가정한다.

종래의 DQ 스트로브 방식에 의한 버스 시스템에서는 도 20을 참조하면서 기술한 바와 같이, 시스템 버스 길이(L)에 의한 신호 지연 시간(τ)이 생기기 때문에 메모리 디바이스의 위치에 의해 동 메모리 디바이스가 데이터 독출용 리드 명령을 수취하는 시간이나 메모리 디바이스로부터 출력되는 DQ 스트로브 신호 DQS1∼DQSm에 동기하여 메모리 디바이스로부터 출력되는 데이터를 칩 세트가 수취하는 시간이 각기 달라진다[도 12의 (a)부∼도 13의 (h)부].

그 때문에, 칩 세트로부터의 리드 명령(RDm)에 따라서 소정의 메모리 디바이스(예컨대, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스) 데이터의 독출을 행하고 나서, 다른 메모리 디바이스(예컨대, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스)에 대하여 갭리스 리드 명령(RD1')이 걸렸을 때에[DQ 스트로브 신호가 "H" 레벨 또는 하이 임피던스 상태(Hi-z)일 때에], 이 메모리 디바이스의 칩 세트로부터의 거리가 상당히 다르기 때문에, 양 메모리 디바이스에 대한 액세스 시간 tCAC이 달라진다. 이 결과, 도 13의 (k)부 및 (l)부에 도시된 바와 같이, 인터리브 동작을 실행하고자 하여도, 칩 세트로부터의 거리가 다른 메모리 디바이스 사이에서의 조정이 스무스하게 행해지지 않게 된다. 이 결과, 동 도면의 해칭 부분과 같은 버스 충돌이 발생하고, 고속으로 데이터를 전송하는 것이 곤란해진다. 또, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스 데이터의 독출을 행한 후에, 같은 위치의 메모리 디바이스 데이터의 독출을 연속해서 행하는 경우는 액세스 시간(tCAC)의 차이는 생기지 않으므로, 리드 명령 발행으로부터 일정 시간 지연한 후에 연속해서 데이터를 전송할 수 있다[도 13의 (i)부 및 (j)부].

도 14 및 도 15는 종래의 리턴 클록 방식에 있어서 다른 메모리 디바이스 사이에서 갭리스 리드 동작을 행하는 경우의 각각의 신호 파형을 도시하는 타이밍차트의 그 1 및 그 2이다.

여기서도, 어떤 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 행한 후에, 다른 메모리 디바이스 또는 메모리 모듈의 데이터의 독출을 연속해서 행하는 경우, 즉, 인터리브 동작을 실행하고자 한 경우의 각각의 파형이 도시되어 있다. 단, 이 경우, 클록 레이트나 데이터 전송 속도 등의 조건은 전술한 실시예의 경우와 같다고 가정한다.

종래의 리턴 클록 방식에 의한 버스 시스템에서는 도 21을 참조하면서 기술한 바와 같이, 시스템 버스 길이(L)에 의한 신호 지연 시간(τ)이 데이터 전송 시간의 절반 이상이 되면, 칩 세트로부터 가장 가까운 위치에 있는 메모리 모듈의 데이터와 가장 먼 위치에 있는 메모리 모듈의 데이터와의 액세스 시간에 차가 생기게 된다[도 14의 (a)부∼(f)부].

그 때문에, 어떤 메모리 디바이스(예컨대, 칩 세트로부터 가장 먼 위치에 있는 메모리 디바이스)의 데이터의 독출을 행하고 나서, 다른 메모리 디바이스(예컨대, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스)에 대하여 갭리스 리드 명령이 걸렸을 때에 이 메모리 디바이스의 칩 세트로부터의 거리가 상당히 다르기 때문에, 양 메모리 디바이스에 대한 액세스 시간(tCAC)이 달라진다. 이 결과, 도 15의 (g)부, (h)부 및 (j)부에 도시된 바와 같이, 인터리브 동작을 실행하고자 하여도, 칩 세트로부터의 거리가 다른 메모리 디바이스 사이에서의 조정이 스무스하게 행할 수 없게 된다. 이 결과, 동 도면의 해칭 부분과 같은 버스 충돌이 발생하고, 고속으로 데이터를 전송하는 것이 곤란해진다. 또, 칩 세트로부터 가장 가까운 위치에 있는 메모리 디바이스의 데이터의 독출을 행한 후에, 같은 위치의 메모리 디바이스 데이터의 독출을 연속해서 행하는 경우는 액세스 시간(tCAC)의 차이는 생기지 않으므로, 리드 명령 발행으로부터 일정 시간 지연한 후에, 연속하여 데이터를 전송할 수 있다[도 15의 (i)부].

도 16은 본 발명의 다른 실시예에 관한 버스 시스템의 구성을 도시하는 블록도이고, 도 17은 본 발명의 다른 실시예에 사용되는 메모리 디바이스의 일례를 도시하는 블록도이며, 도 18은 본 발명의 다른 실시예에 사용되는 메모리 모듈용 버퍼 장치의 일례를 도시하는 블록도이다.

도 16에 있어서는 도 2 내지 도 5에 도시된 본 발명의 일실시예의 경우와 다르며, 칩 세트(40)로부터 가장 먼 위치(즉, 제m 메모리 디바이스 또는 메모리 모듈이 배치되는 위치)에, 복수의 메모리 디바이스 또는 메모리 모듈 제어용 컨트롤러(6)로 이루어지는 컨트롤러 칩을 설치하고 있다. 복수의 메모리 디바이스를 제어의 대상으로 하는 경우, 상기 컨트롤러(6)에 의해, 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEm이 생성된다. 또는, 복수의 메모리 모듈을 제어의 대상으로 하는 경우, 상기 컨트롤러(6)에 의해, 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEM가 생성된다. 이 경우, 컨트롤러(6)로 이루어지는 컨트롤러 칩에 대하여 리턴 클록 및 데이터 출력 이네이블 신호를 생성하는 기능을 갖게 하고 있으므로, 제어의 대상이 메모리 디바이스 및 메모리 모듈중 어느 한쪽이어도, 상기 리턴 클록 및 데이터 출력 이네이블 신호를 어떤 메모리 디바이스 또는 메모리 모듈로부터 송출할지를 결정하기 위한 이네이블 단자(EN)는 불필요하게 된다.

더욱이, 도 16에 있어서는 시스템 버스(7)의 버스 라인은 데이터 입력시에 CPU 등의 칩 세트(칩 세트 #0)(40)로부터, -1번째 메모리 디바이스 또는 메모리 모듈∼제m-1 메모리 디바이스 또는 메모리 모듈(3-1r, 3-1, 3-2, …, 3-m-1)(복수의 메모리 디바이스 또는 메모리 모듈(3-1r∼3-m-1))로 향하는 메인 클록(MCLK)을 전송하기 위한 MCLK 라인과, 데이터 출력시에 복수의 메모리 모듈(3-1r∼3-m-1)로부터 칩 세트(40)로 향하는 리턴 클록(RCLK)을 전송하기 위한 RCLK 라인을 포함한다.

도 16에 있어서의 컨트롤러(6) 이외의 구성은 전술한 도 2의 구성과 실질적으로 동일하기 때문에 여기서는 그 상세한 설명을 생략한다.

또한 한편으로, 도 16에 있어서는 각각의 메모리 디바이스 또는 메모리 모듈은 컨트롤러(6)에 의해 생성되는 리턴 클록(RCLKm) 및 데이터 출력 이네이블 신호/DQEm 또는 /DQEMm을 입력으로서 수취하고, 리턴 클록(RCLK)을 생성하는 동시에, 이 리턴 클록(RCLK)에 기초하여 각각의 메모리 디바이스의 출력 회로부를 활성화하는 데이터 출력 이네이블 신호/DQE 또는 /DQEM을 생성한다. 이 데이터 출력 이네이블 신호/DQE 또는 /DQEM은 리턴 클록(RCLK)에 동기하여 이 리턴 클록(RCLK)과 동일 방향으로 흐른다. 즉, 데이터 출력 이네이블 신호/DQE 또는 /DQEM은 칩 세트(40)를 향해 흐른다.

본 발명의 다른 실시예로써 사용되는 복수의 메모리 디바이스의 각각은 바람직하게는 도 17에 도시된 바와 같은 메모리 디바이스(31)에 의해 구성된다. 이 메모리 디바이스(31)는 본 발명의 리턴 클록 입출력 수단(도 1 참조)으로서, 칩 세트(40)로부터 출력되는 메인 클록(MCLK)을 바탕으로 생성되는 리턴 클록(RCLK)을 입력하는 리턴 클록 입력 회로(도 17에서는 제k 리턴 클록 입력 회로로서 도시한다)(11-k)를 설치하고 있다. 또, 본 발명의 출력 활성화 수단(도 1 참조)으로서, 상기 리턴 클록(RCLK)을 바탕으로 생성되는 데이터 출력 이네이블 신호/DQE(또는 /DQEL)를 수취하고, 이 데이터 출력 이네이블 신호/DQE에 기초하여 데이터의 출력을 활성화하는 출력 활성화 회로(도 17에서는 제k 출력 활성화 회로로서 도시한다)(21-k)를 설치하고 있다. 이들 리턴 클록 입출력 회로(11-k) 및 출력 활성화 회로(21-k)를 갖는 메모리 디바이스(31)의 구성은 도 3의 메모리 디바이스(30)의 구성과 기본적으로 같지만, 전술한 바와 같이 이네이블 단자(EN)가 불필요하게 되어 있는 점과 리턴 클록 입력 회로 등의 입력 회로부만으로 출력 회로부가 불필요하게 되어 있는 점이 다르다.

또한 한편으로, 본 발명의 다른 실시예로써 사용되는 복수의 메모리 모듈의 각각은 바람직하게는 도 18에 도시된 바와 같은 메모리 모듈용 버퍼 장치(도 18의 사선부)를 갖는 메모리 모듈(36)에 의해 구성된다. 이 메모리 모듈(36)은 복수의 메모리 디바이스(31-1∼31-m)와, 이들 복수의 메모리 디바이스와 칩 세트(40)와의 사이에서, 데이터에 관련하는 데이터 입출력 신호 DQ나 그 이외의 신호를 입출력하기 위한 메모리 모듈용 버퍼 장치로서 기능하는 메모리 모듈용 버퍼 회로(50)를 구비하고 있다.

이러한 메모리 모듈(36)의 구성은 도 4의 메모리 모듈(35)의 구성과 기본적으로 같지만, 전술한 바와 같이 이네이블 단자(EN)가 불필요하게 되어 있는 점이 다르다.

본 발명의 다른 실시예에서는 리턴 클록(RCLK)의 발생원을 나타내는 이네이블 단자(EN)를 설치할 필요가 없어지므로, 전술한 본 발명의 일실시예에 비하여 회로 구성이 간단해진다.

이상 설명한 바와 같이, 본 발명의 데이터 전송 메모리 장치에 의하면, 첫번째로, 소정의 위치에 있는 메모리 디바이스 또는 메모리 모듈 및 컨트롤러로부터 리턴 클록을 생성하는 동시에 이 리턴 클록에 기초하여 데이터 출력 이네이블 신호를 생성하고 있기 때문에, 데이터 출력 이네이블 신호는 리턴 클록과 동일 방향으로 흐른다. 이 때문에, 시스템 버스 길이가 아무리 길어져도, 또한, 데이터 전송 시간이 신호 지연 시간의 절반 이하가 되는 정도 고속이어도, 시스템 버스상의 임의의 메모리 디바이스 또는 메모리 모듈로부터, CPU 등에 대하여 동일 액세스 시간으로 데이터를 전송할 수 있는 동시에, 각종 데이터를 고속으로 또한 도중에 끊기지 않도록 전송할 수 있다.

더욱이, 본 발명의 데이터 전송 메모리 장치에 의하면, 두번째로, CPU 등으로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈로부터 리턴 클록을 생성하는 동시에, 이 리턴 클록에 기초하여 데이터 출력 이네이블 신호를 생성하고 있으므로, 시스템 버스 길이에 의한 신호 지연 시간 변동이 생기지 않게 되고, 시스템 전체의 효율을 높일 수 있게 된다.

더욱이, 본 발명의 데이터 전송 메모리 장치에 의하면, 세번째로, CPU 등으로부터 가장 먼 위치에 있는 메모리 디바이스 또는 메모리 모듈 이외의 메모리 디바이스 또는 메모리 모듈은 전자의 메모리 디바이스 또는 메모리 모듈로부터 공급되는 데이터 출력 이네이블 신호를 입력으로서 수취하고, 이 데이터 출력 이네이블 신호에 의해 데이터의 출력을 활성화하는 동시에, 이 리턴 클록에 동기하여 데이터를 출력하도록 하고 있으므로, 시스템 버스상의 임의의 메모리 디바이스 또는 메모리 모듈로부터, CPU 등에 대하여 동일 액세스 시간으로 데이터를 전송할 수 있게 된다.

더욱이, 본 발명의 데이터 전송 장치에 의하면, 네번째로, 리턴 클록 및 데이터 출력 이네이블 신호를 임의의 위상으로 설정할 수 있으므로, 시스템 버스 길이에 의한 신호 지연이 생기지 않도록 할 수 있게 된다.

더욱이, 본 발명의 데이터 전송 장치에 의하면, 다섯번째로, 각각의 메모리 디바이스 또는 메모리 모듈의 입력 회로부가 데이터 출력 이네이블 신호에 의해 소정의 시간만 활성화되도록 되어 있으므로, 시스템 전체의 소비 전력의 절감을 도모할 수 있다.

Claims

1개의 시스템 버스상에서 데이터를 전송하는 기능을 가지며, 상기 데이터를 처리하는 데이터 처리부에 의해 제어되는 복수의 메모리 디바이스를 포함하는 데이터 전송 메모리 장치에 있어서,

상기 복수의 메모리 디바이스의 각각은, 상기 데이터 처리부로부터 출력되는 클록을 바탕으로 생성되는 리턴 클록을 입출력하는 리턴 클록 입출력 수단과,

상기 리턴 클록 입출력 수단으로부터 출력되는 리턴 클록을 바탕으로 생성되는 데이터 출력 이네이블 신호에 기초하여 상기 데이터의 출력을 활성화하는 출력 활성화 수단을 구비하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제1항에 있어서, 상기 시스템 버스상의 소정의 위치에 있는 메모리 디바이스만이 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 생성하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제2항에 있어서, 상기 소정의 위치에 있는 메모리 디바이스가 상기 시스템 버스상에서 상기 데이터 처리부로부터 가장 먼 위치에 있는 메모리 디바이스인 것을 특징으로 하는 데이터 전송 메모리 장치.

제2항에 있어서, 상기 소정의 위치에 있는 메모리 디바이스 이외의 상기 메모리 디바이스가 상기 데이터 처리부에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 디바이스로써 생성되는 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 입력으로 하여, 상기 데이터 출력 이네이블 신호에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록에 동기하여 상기 데이터를 출력할 수 있는 것을 특징으로 하는 데이터 전송 메모리 장치.

제2항에 있어서, 상기 소정의 위치에 있는 메모리 디바이스가 상기 데이터 처리부에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 디바이스로써 생성되는 상기 데이터 출력 이네이블 신호에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 소정의 위치에 있는 메모리 디바이스로써 생성되는 상기 리턴 클록에 동기하여 상기 데이터를 출력하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제1항 내지 제5항중 어느 한 항에 있어서, 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호가 임의의 위상으로 설정되는 것을 특징으로 하는 데이터 전송 메모리 장치.

제1항 내지 제5항중 어느 한 항에 있어서, 상기 데이터 처리부의 입력 회로부와 각각의 상기 메모리 디바이스내의 상기 출력 활성화 수단의 입력 회로부가 상기 데이터 출력 이네이블 신호에 의해 소정의 시간만 활성화되는 것을 특징으로 하는 데이터 전송 메모리 장치.

제1항 내지 제5항중 어느 한 항에 있어서, 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 출력하는 컨트롤러 칩을 상기 시스템 버스상에 설치하는 것을 특징으로 하는 데이터 전송 메모리 장치.

1개의 시스템 버스상에서 데이터를 전송하는 기능을 가지며, 상기 데이터를 처리하는 데이터 처리부에 의해 제어되는 복수의 메모리 모듈을 포함하는 데이터 전송 메모리 장치에 있어서,

상기 복수의 메모리 모듈의 각각은 복수의 메모리 디바이스와, 상기 복수의 메모리 디바이스와 상기 데이터 처리부 사이에서 상기 데이터 및 각종 신호를 입출력하기 위한 메모리 모듈용 버퍼 장치를 구비하고 있고,

각각의 상기 메모리 모듈내의 상기 메모리 모듈용 버퍼 장치는,

상기 데이터 처리부로부터 출력되는 클록을 바탕으로 생성되는 리턴 클록을 입출력하는 리턴 클록 입출력 수단과,

상기 리턴 클록 입출력 수단으로부터 출력되는 리턴 클록을 바탕으로 생성되는 데이터 출력 이네이블 신호에 기초하여 상기 복수의 메모리 디바이스로부터의 상기 데이터의 출력을 활성화하는 출력 활성화 수단을 구비하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제9항에 있어서, 상기 시스템 버스상의 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치만이 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 생성하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제10항에 있어서, 상기 소정의 위치에 있는 메모리 모듈이 상기 시스템 버스상에서 상기 데이터 처리부로부터 가장 먼 위치에 있는 메모리 모듈인 것을 특징으로 하는 데이터 전송 메모리 장치.

제10항에 있어서, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치 이외의 상기 메모리 모듈용 버퍼 장치가 상기 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치로써 생성되는 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 입력으로 하여, 상기 출력 선택된 메모리 모듈내의 상기 메모리 디바이스에 공급하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제10항에 있어서, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치 이외의 상기 메모리 모듈용 버퍼 장치가 상기 데이터 처리부(4)에 의해출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 상기 메모리 모듈용 버퍼 장치로써 생성되는 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 입력으로 하여, 상기 출력 선택된 메모리 모듈내의 상기 메모리 디바이스에 공급하고,

상기 출력 선택된 메모리 모듈내의 상기 메모리 디바이스는 상기 메모리 모듈용 버퍼 장치로부터 공급되는 상기 데이터 출력 이네이블 신호를 입력으로 하여, 상기 데이터 출력 이네이블 신호에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록에 동기하여 대응하는 메모리 모듈용 버퍼 장치에 상기 데이터를 송출하는 것을 특징으로 하는 데이터 전송 메모리 장치.

제10항에 있어서, 상기 소정의 위치에 있는 메모리 모듈에 탑재되어 있는 상기 메모리 디바이스가 상기 데이터 처리부(4)에 의해 출력 선택된 경우, 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치로써 생성되는 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 입력으로 하여, 상기 데이터 출력 이네이블 신호에 의해 상기 데이터의 출력을 활성화하는 동시에 상기 리턴 클록에 동기하여 상기 소정의 위치에 있는 메모리 모듈내의 메모리 모듈용 버퍼 장치에 상기 데이터를 송출할 수 있는 것을 특징으로 하는 데이터 전송 메모리 장치.

제9항 내지 제14항중 어느 한 항에 있어서, 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호가 임의의 위상으로 설정되는 것을 특징으로 하는 데이터 전송 메모리 장치.

제9항 내지 제14항중 어느 한 항에 있어서, 상기 데이터 처리부의 입력 회로부와, 각각의 상기 메모리 모듈용 버퍼 장치의 입력 회로부가 상기 데이터 출력 이네이블 신호에 의해 소정의 시간만 활성화되는 것을 특징으로 하는 데이터 전송 메모리 장치.

제9항 내지 제14항중 어느 한 항에 있어서, 상기 리턴 클록 및 상기 데이터 출력 이네이블 신호를 출력하는 컨트롤러 칩을 상기 시스템 버스상에 설치하는 것을 특징으로 하는 데이터 전송 메모리 장치.