JP2003283322A - インターフェイス回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクティブ・ターミネーション方式に従っ
て、高速かつ低消費電流で信号／データを転送しかつ出
力ドライブ回路の占有面積を低減する。 【解決手段】 出力ドライブ回路（１）を、内部読出デ
ータ（／ＲＤ）に従って出力ノード（１４）を駆動する
ＭＯＳトランジスタ（１３）と、この出力ドライブ用Ｍ
ＯＳトランジスタの非導通時内部読出データに従って選
択的に導通状態とされる終端制御用ＰチャネルＭＯＳト
ランジスタ（１１）と、少なくとも出力ドライブ回路
（１）の非活性化時に導通状態とされて出力ノードを電
源電圧レベルにプルアップするＰチャネルＭＯＳトラン
ジスタ（１２）とで構成する。データ転送をオープンド
レイン方式で実行し、ＰチャネルＭＯＳトランジスタ
は、終端用トランジスタとして利用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、信号／データを
転送するインターフェイス回路に関し、特に、アクティ
ブ・ターミネーション方式に従って終端される信号／デ
ータバス線を駆動するためのインターフェイス回路に関
する。より特定的には、この発明は、半導体記憶装置の
データを高速で転送するためのインターフェイス回路に
関する。

【０００２】

【従来の技術】近年の半導体技術の進歩に従って、半導
体チップ内の動作周波数は著しく改善されている。現在
では、ＧＨｚ（ギガヘルツ）クラスで動作するＣＰＵ
（中央演算処理装置）も存在する。システムを構築する
場合には、ＣＰＵおよび半導体記憶装置などの種々の半
導体装置を、マザーボード上に実装して、ボード上配線
でこれらの半導体記憶装置を相互接続する必要がある。
ボード上配線は、チップ内配線に比べて配線幅が広く、
寄生容量が大きい。また、ボード上での寄生容量なども
存在し、高速で信号／データを転送するのが困難であ
る。したがって、このマザーボードレベルでは、１００
ＭＨｚ程度の速度での信号／データの転送が実現されて
いるだけである。このため、転送クロック信号の立上が
りエッジおよび立下がりエッジ両者に同期してデータ／
信号を転送することにより、転送クロック信号の２倍の
速度で信号／データを転送するＤＤＲ（ダブル・データ
・レート）モードが、一般的に広く用いられてきてい
る。

【０００３】このようなＤＤＲモードの信号／データ転
送方式においても、より高速な信号／データの転送を実
現するために、転送周波数をより高くして、より高速の
データ／信号転送を実現することが試みられている。

【０００４】図４４は、従来のメモリシステムの構成の
一例を示す図である。図４４において、メモリシステム
は、データバスＤＢに並列に結合されるメモリユニット
ＭＵ１およびＭＵ２と、これらのメモリユニットＭＵ１
およびＭＵ２に対するデータアクセスを行なうチップセ
ットＣＨを含む。データバスＤＢは、６４ビットのデー
タＤＱ０−ＤＱ６３を伝達するためのデータバス線ＤＤ
ＢＬと、このチップセットＣＨにおいてデータのストロ
ーブ（取込）タイミングを示すデータストローブ信号Ｄ
ＱＳを転送するストローブ信号線ＳＤＢＬを含む。

【０００５】メモリユニットＭＵ１およびＭＵ２は、択
一的に活性化され、活性化時、４ビットのデータを転送
する。したがって、このメモリシステムにおいては、さ
らにメモリユニットが、６０ビットのデータを転送する
ためにデータバスＤＢに接続される。図４４においては
図面を簡略化するために、４ビットデータＤＱ０−ＤＱ
３を転送するメモリユニットＭＵ１およびＭＵ２を代表
的に示す。

【０００６】これらのメモリユニットＭＵ１およびＭＵ
２の各々は、ＤＩＭＭ（デュアル・インライン・メモリ
・モジュール）で構成され、そのモジュール基板の表面
および裏面にメモリチップが実装される。図４４におい
ては、このモジュール基板の両面を、左サイドＬおよび
右サイドＲで示す。メモリユニットＭＵ１は、左サイド
Ｌ１に実装されるメモリユニットＭＬ１−ＭＬｎと、右
サイドＲ１に実装されるメモリユニットＭＲ１−ＭＲｎ
を含む。同様、メモリユニットＭＵ２は、左サイドＬ２
に実装されるメモリユニットＭＬ１−ＭＬｎと、右サイ
ドＲ２に実装されるメモリユニットＭＲ１−ＭＲｎを含
む。これらのメモリチップＭＬ１−ＭＬｎおよびＭＲ１
−ＭＲｎの各々は、選択時、４ビットデータＤＱ０−Ｄ
Ｑ３を転送し、またデータストローブ信号ＤＱＳを転送
する。

【０００７】データストローブ信号ＤＱＳは、メモリユ
ニットＭＵ１またはＭＵ２からチップセットＣＨへデー
タを転送する場合に、データを転送するメモリチップか
らチップセットＣＨへデータと同期して転送される。

【０００８】データバスＤＢのバス線ＤＤＢＬおよびＳ
ＤＢＬは、それぞれ終端電圧Ｖｔｔに終端される。この
終端電圧は、電源電圧ＶＤＤＱと接地電圧の中間の電圧
ＶＤＤＱ／２の電圧レベルである。この終端電圧Ｖｔｔ
は、マザーボード上で、専用の電源回路から供給され
る。

【０００９】図４５は、この図４４に示すメモリシステ
ムのメモリユニットからチップセットへのデータ転送動
作を示す信号波形図である。このメモリユニットＭＵ１
およびＭＵ２は、選択時、クロック信号ＣＬＫの立上が
りエッジおよび立下がりエッジに同期してデータＤＱを
転送する。クロック信号の立上がりエッジおよび立下が
りエッジを検出するために、相補クロック信号ＣＬＫお
よび／ＣＬＫが用いられ、これらの相補クロック信号Ｃ
ＬＫおよび／ＣＬＫの交差部に基づいてクロック信号の
エッジ検出が、メモリユニットＭＵ１およびＭＵ２内に
おいて行なわれる。

【００１０】データバスＤＢの各バス線ＤＤＢＬおよび
ＳＤＢＬは、スタンバイ状態時においては、終端抵抗を
介して終端電圧Ｖｔｔに維持される。クロック信号ＣＬ
Ｋの立上がりエッジおよび立下がりエッジに同期してデ
ータＤＱを転送することにより、クロック信号の一方の
エッジにのみ同期してデータを転送するシングル・デー
タ・レート（ＳＤＲ）方式のデータ転送比べて２倍の速
度でデータ転送を行なうことができる。このような高速
のデータ転送により、データのセットアップ／ホールド
時間の条件が厳しくなる。データを正確にチップセット
ＣＨでサンプリングするために、データストローブ信号
ＤＱＳが用いられる。

【００１１】このデータストローブ信号ＤＱＳは、どの
クロック信号の位置からデータが転送されるかを示す。
転送メモリユニットは、データ転送前に、このデータス
トローブ信号ＤＱＳを一旦Ｌレベルに設定し、その後、
クロック信号に同期してＨレベルおよびＬレベルの間で
トグルし、データストローブ信号ＤＱＳに同期して、デ
ータＤＱを転送する。データバスＤＢは、終端電圧Ｖｔ
ｔに終端されているため、データ転送チップ（メモリチ
ップまたはチップセット）によりデータバスがＨレベル
およびＬレベルにドライブされる。

【００１２】この図４４に示すバス配置（トポロジ）
が、ＤＤＲ−ＳＤＲＡＭ（ダブル・データ・レート−シ
ンクロナスＤＲＡＭ）を用いたメモリシステムにおいて
一般的に用いられてきている。しかしながら、この終端
電圧Ｖｔｔを給電するために、終端電圧を生成するため
の専用のチップをマザーボード上に設ける必要がある。
また、データバスＤＢのバス線ＤＤＢＬおよびＳＤＢＬ
それぞれに対し終端電圧Ｖｔｔを供給するための終端抵
抗を設ける必要がある。この終端抵抗は、高抵抗の純抵
抗で構成され、その配置のために、マザーボードのかな
りの面積を必要とする。

【００１３】上述のような、バス終端方式の問題点を解
消するために、アクティブ・ターミネーション方式が提
案されている。

【００１４】図４６は、従来のアクティブターミネーシ
ョン方式のシステム構成を概略的に示す図である。図４
６においては、１ビットのデータバス線ＤＤＢＬに関連
する部分の構成を代表的に示す。

【００１５】メモリユニットＭＵ１およびＭＵ２それぞ
れにおいて、内部のメモリチップは、出力ドライブ回路
ＯＤＫを含む。この出力ドライブ回路ＯＤＫが、メモリ
チップそれぞれにおいて最終出力段として設けられる。
データバス線ＤＤＢＬには、終端抵抗は接続されない。

【００１６】チップセットＣＨは、このデータバス線Ｄ
ＤＢＬを出力データ転送時、駆動する出力ドライブ回路
ＯＤＫと、データ入力時、データバス線ＤＤＢＬの信号
と基準電圧Ｖｒｅｆの差を増幅する差動増幅回路ＡＭＰ
１と、ストローブ信号ＳＴＲと基準電圧Ｖｒｅｆとの差
を増幅する差動増幅回路ＡＭＰ２と、差動増幅回路ＡＭ
Ｐ２の出力信号に応答して、差動増幅回路ＡＭＰ１の出
力信号をラッチするラッチ回路ＬＫＴを含む。

【００１７】ラッチ回路ＬＫＴは、差動増幅回路ＡＭＰ
２の出力信号がＨレベルのときにラッチ状態となる第１
のラッチと、この差動増幅回路ＡＭＰ２の出力信号がＬ
レベルのときにラッチ状態となる第２のラッチとを含
む。これらの第１および第２のラッチは、共通に、差動
増幅回路ＡＭＰ１の出力信号を受ける。これらの第１お
よび第２のラッチにより、データストローブ信号ＤＱＳ
の立上がりおよび立下がりに同期して転送されるデータ
を交互に取込みラッチする。第１および第２のラッチの
動作制御のために、それぞれに対応して、差動増幅回路
（ＡＭＰ２）が設けられてもよい。図４６においては、
いずれの構成が用いられてもよいことを示すために、信
号ＳＴＲを示す。このストローブ信号ＳＴＲは、データ
ストローブ信号ＤＱＳに対応する。

【００１８】図４７は、図４６に示す出力ドライブ回路
ＯＤＫの構成を概略的に示す図である。図４７におい
て、出力ドライブ回路ＯＤＫは、電源ノードと出力ノー
ドＮＤの間に接続されかつそのゲートにプルアップ制御
信号／ＤＰＵを受けるＰチャネルＭＯＳトランジスタＤ
Ｔ１と、出力ノードＮＤと接地ノードの間に接続されか
つそのゲートにプルダウン制御信号ＤＰＤを受けるＮチ
ャネルＭＯＳトランジスタＤＴ２と、出力ノードＮＤに
それぞれの一端が接続される高抵抗の抵抗素子ＺＰおよ
びＺＮと、電源ノードと抵抗素子ＺＰの間に接続されか
つそのゲートに終端制御信号／ＴＲＭを受けるＰチャネ
ルＭＯＳトランジスタＴＴ１と、抵抗素子ＺＮと接地ノ
ードの間に接続されかつそのゲートに終端制御信号ＴＲ
Ｍを受けるＮチャネルＭＯＳトランジスタＴＴ２を含
む。

【００１９】制御信号／ＤＰＵおよびＤＰＤは、データ
出力動作時内部読出データに従って生成される信号であ
る。終端制御信号／ＴＲＭおよびＴＲＭは、メモリユニ
ット単位で制御され、対応のメモリユニットが選択され
たときに、この終端制御信号ＴＲＭおよび／ＴＲＭは非
活性状態となり、ＭＯＳトランジスタＴＴ１およびＴＴ
２は、ともに非導通状態を維持する。一方、対応のメモ
リユニットが非選択状態のときには、終端制御信号／Ｔ
ＲＭおよびＴＲＭは活性化され、これらのＭＯＳトラン
ジスタＴＴ１およびＴＴ２は導通状態に維持される。

【００２０】このアクティブ・ターミネーション方式に
おいては、バスの終端をマザーボード上で実行するので
はなく、チップ内部でバス信号線の終端を行なう。この
チップ内部で終端を行なうために、終端用抵抗（純抵
抗）ＺＰおよびＺＮがチップ内部に形成され、これらの
終端用抵抗ＺＰおよびＺＮの使用／非使用を制御するた
めに、終端制御トランジスタＴＴ１およびＴＴ２が設け
られる。

【００２１】図４８は、この図４６に示すメモリシステ
ムのデータ転送時の出力ドライブ回路のトランジスタの
オン／オフ状態を一覧して示す図である。図４８におい
ては、メモリユニットＭＵ２の右サイドＲ２に配置され
るメモリチップの出力ドライブ回路ＯＤＫが、データを
チップセットＣＨに転送する場合の各トランジスタの状
態を示す。

【００２２】メモリユニットＭＵ２の右サイドＲ２のメ
モリチップからチップセットＣＨにデータを転送する場
合、このメモリユニットＭＵ２の右サイドＲ２のデータ
を転送する出力ドライブ回路ＯＤＫを除く出力ドライブ
回路ＯＤＫの出力トランジスタＤＴ１およびＤＴ２は、
すべてオフ状態に設定される。メモリユニットＭＵ２に
おいて、活性化される出力ドライブ回路ＯＤＫにおいて
は、その出力トランジスタＤＴ１およびＤＴ２が、プル
アップ制御信号／ＤＰＵおよびプルダウン制御信号ＤＰ
Ｄに従って選択的にオン状態へ駆動される。このデータ
出力時において、この出力制御信号／ＤＰＵおよびＤＰ
Ｄが、内部読出データに基づいて生成され、データ出力
時、出力トランジスタＤＴ１およびＤＴ２の一方がオン
状態、他方がオフ状態に維持される。

【００２３】終端制御については、選択メモリユニット
ＭＵ２において、終端制御用トランジスタＴＴ１および
ＴＴ２はすべてオフ状態に設定され、メモリユニットＭ
Ｕ２以外のメモリユニットＭＵ１およびチップセットＣ
Ｈにおいては、この終端制御トランジスタＴＴ１および
ＴＴ２がすべてオン状態に設定される。

【００２４】すなわち、このアクティブ・ターミネーシ
ョン方式の終端制御の場合、データ送信側においては、
終端動作が停止され、送信側を除くメモリユニット／チ
ップセットにおいて終端制御トランジスタＴＴ１および
ＴＴ２をオン状態として終端制御を行なう。

【００２５】チップセットＣＨからたとえばメモリユニ
ットＭＵ２へデータを送信する場合には、チップセット
ＣＨにおいて、出力トランジスタＤＴ１およびＤＴ２が
送信データに応じてオン状態／オフ状態に設定され、終
端制御用トランジスタＴＴ１およびＴＴ２はともにオフ
状態に設定される。メモリユニットＭＵ１およびＭＵ２
においては、この出力ドライブ回路の終端制御トランジ
スタＴＴ１およびＴＴ２はすべてオン状態に設定され、
また、出力トランジスタＤＴ１およびＤＴ２はオフ状態
に維持される。

【００２６】

【発明が解決しようとする課題】上述のように、このア
クティブ・ターミネーション方式でバスの終端を実行す
る場合、マザーボード上の終端抵抗が不要となり、マザ
ーボードの面積を低減することができる。しかしなが
ら、この終端制御用トランジスタＴＴ１およびＴＴ２が
チップ内において出力最終段に設けられるため、以下に
説明するように、このデータ入出力ノードの入力容量が
増加するという問題が生じる。

【００２７】すなわち、終端用抵抗ＺＰおよびＺＮは、
受動素子であり、終端動作をアクティブに制御するため
に、この終端用抵抗に対して終端制御用トランジスタを
接続する必要がある。終端制御トランジスタのオン抵抗
（チャネル抵抗）は、非線形的に変化するため、この終
端用抵抗の供給電流および合成抵抗値が線形的に変化す
るのは困難である。終端時においては、ＭＯＳトランジ
スタＴＴ１およびＴＴ２がオン状態となり、抵抗分割に
より終端電圧が生成されるため、線形性がない場合、終
端電圧Ｖｔｔが中間電圧レベルからずれる。このため、
十分大きなサイズを有するトランジスタを終端制御用ト
ランジスタＴＴ１およびＴＴ２として用い、そのオン抵
抗を十分下げることにより、終端用抵抗ＺＰおよびＺＮ
の合成抵抗値の線形性を高くし、その出力電圧を正確
に、中間電圧レベルに設定する必要がある。

【００２８】この終端制御用トランジスタＴＴ１および
ＴＴ２のオン抵抗を十分下げるために、これらの終端制
御トランジスタＴＴ１およびＴＴ２のサイズが出力トラ
ンジスタＤＴ１およびＤＴ２と同程度のサイズが必要と
なり、このデータ入出力ノード当り約１ｐＦ程度その寄
生容量が増加する。従来の出力ドライブ回路のように、
単に出力トランジスタＤ１およびＤ２が配置される構成
において、データ入出力ノードの容量が５ｐＦ程度の場
合、終端制御トランジスタＴＴ１およびＴＴ２を利用す
る場合、データ入出力ノードの容量が６ｐＦ程度にまで
増加する。このように、データ入出力ノードの容量が増
加した場合、バス信号線の寄生容量が大きくなり、高速
でバスの信号線を充放電することができなくなる。この
ため、転送周波数を高くして伝送速度を速くすることが
できなくなる。

【００２９】図４９は、この入力容量と動作周波数の関
係を概念的に示す図である。図４９においては、横軸に
入力容量の大きさを示し、縦軸に動作周波数を示す。曲
線は、動作領域と非動作領域の境界領域を示す。図４９
に示すように、入力容量が大きくなると、動作可能周波
数が低下し、一方、入力容量が小さい場合には、動作可
能周波数が高くなる。

【００３０】すなわち、入力容量の増大につれて、正常
に動作する周波数領域が低下し、高速でデータ転送を行
なうことができなくなる。さらに、バス信号線（データ
バス線）の寄生容量が増大し、応じて充放電電流が増加
されるため、消費電流が増加するという問題が生じる。

【００３１】また、チップ内に、出力ドライブトランジ
スタと同程度のサイズの終端制御トランジスタを配置す
る場合、このチップ出力段の占有面積が増大するという
問題が生じる。

【００３２】それゆえ、この発明の目的は、消費電流を
増加させることなく高速でデータを転送することのでき
るインターフェイス回路および半導体装置を提供するこ
とである。

【００３３】この発明の他の目的は、チップサイズの増
加を抑制しつつ高速でデータを転送することのできるイ
ンターフェイス回路および半導体装置を提供することで
ある。

【００３４】この発明のさらに他の目的は、アクティブ
・ターミネーション方式でデータを高速で転送すること
のできるシステムを構築することのできるインターフェ
イス回路を提供することである。

【００３５】

【課題を解決するための手段】この発明の第１の観点に
係るインターフェイス回路は、このインターフェイス回
路の活性化時、出力ノードを内部信号に従って第１の電
圧レベルに駆動しかつこのインターフェイス回路の非活
性化時非導通状態に設定される第１のトランジスタと、
インターフェイス回路の活性化時、第１のトランジスタ
の導通時非導通状態とされインターフェイス回路の非活
性化時選択的に導通状態とされ、導通時、第１の電圧と
異なる極性の第２の電圧レベルへ出力ノードを駆動する
少なくとも１個の第２のトランジスタとを含む。

【００３６】好ましくは、このインターフェイス回路の
活性化時、内部信号に従って第２のトランジスタの導通
／非導通を制御する制御回路が設けられる。

【００３７】これに代えて、好ましくは、少なくとも１
個の第２のトランジスタは、互いに出力ノードに共通に
結合されかつ互いに駆動力の異なる複数のトランジスタ
を含む。これら複数のトランジスタは、インターフェイ
ス回路の活性化時内部信号に従って選択的に導通状態と
される第１の終端トランジスタと、インターフェイス回
路の非活性化時導通状態とされる第２の終端トランジス
タとを含む。

【００３８】また、これに代えて、好ましくは、少なく
とも１個の第２のトランジスタは、このインターフェイ
ス回路の活性化時、内部信号に従って選択的に第１のト
ランジスタと相補的に導通状態に設定されかつこのイン
ターフェイス回路の非活性化時非導通状態に維持される
第１の終端トランジスタと、このインターフェイス回路
の活性化時非導通状態に設定されかつこのインターフェ
イス回路を含む半導体装置の非活性化時導通状態に設定
される第２の終端トランジスタとを含む。

【００３９】好ましくは、インターフェイス回路は、半
導体装置内に並列に配置される複数の半導体チップそれ
ぞれに配置される。第２の終端トランジスタは、少なく
とも半導体装置を特定するモジュール選択信号に従っ
て、インターフェイス回路の非活性化時の導通／非導通
状態が設定される。

【００４０】また、これに代えて、好ましくは、少なく
とも１個の第２のトランジスタは、このインターフェイ
ス回路装置の非活性化時に導通状態および非導通状態の
いずれかの状態に設定されかつインターフェイス回路装
置の活性化時非導通状態に維持される終端トランジスタ
を含む。

【００４１】好ましくは、このインターフェイス回路
は、モジュール内に並列に配置される複数の半導体チッ
プそれぞれに配置され、この終端トランジスタは、少な
くともモジュール選択信号に従ってインターフェイス回
路が非活性状態のときの導通／非導通状態が決定され
る。

【００４２】また、これに代えて、好ましくは、少なく
とも１個の第２のトランジスタは、このインターフェイ
ス回路装置の信号出力動作時、内部信号に従って第１の
トランジスタと相補的に導通／非導通が制御されかつこ
のインターフェイス回路の非活性化時において非導通状
態に設定される終端トランジスタを含む。

【００４３】また、これに代えて、好ましくは、少なく
とも１個の第２のトランジスタは、並列に配置される複
数の終端トランジスタを含み、このインターフェイス回
路は、さらに、これら複数の終端トランジスタのうちの
動作可能状態に設定する終端トランジスタを指定するた
めの情報を格納する回路を含む。

【００４４】好ましくは、第１のトランジスタは導通時
出力ノードを接地電圧レベルに駆動するＮチャネルトラ
ンジスタであり、第２のトランジスタは、導通時出力ノ
ードを電源電圧レベルに駆動するＰチャネルトランジス
タである。

【００４５】この発明の第２の観点に係るインターフェ
イス回路は、入力ノードに結合され、この入力ノードへ
の信号の印加時導通状態とされ、導通時入力ノードを第
１の電源電圧レベルに駆動する終端トランジスタと、こ
の入力ノードに与えられる信号に従って内部信号を生成
する内部信号生成回路を含む。この入力ノードの第２の
電源電圧レベルへの駆動は、この入力ノードに与えられ
る信号に従って行なわれる。

【００４６】好ましくは、内部信号生成回路は、この入
力ノードに与えられる信号と基準電圧とを比較しその比
較結果に従ってプリ内部信号を生成する入力回路と、こ
の入力ノードの信号の変化点を検出し、該検出結果に従
ってこのノードの信号の有効期間を示す有効ウィンド信
号を生成する有効ウィンド検出回路と、この有効ウィン
ド検出回路により検出された有効ウィンド信号の時間幅
を検出して記憶する有効ウィンド幅検出回路と、有効ウ
ィンド幅検出回路により検出された時間幅に従ってこの
入力ノードの信号に対するストローブタイミングを決定
し、該決定されたストローブタイミングを記憶するスト
ローブタイミング検出回路と、このストローブタイミン
グ検出回路の記憶するストローブタイミングに従って、
この信号に対するストローブ信号を生成するストローブ
信号生成回路と、このストローブ信号に従って入力回路
の出力するプリ内部信号をラッチして内部信号を生成す
るラッチ回路を含む。

【００４７】好ましくは、入力ノードには、複数のメモ
リ装置が共通に結合され、有効ウィンド信号は各メモリ
装置に対して生成され、またストローブ信号は各メモリ
装置に対して個々に生成される。

【００４８】この発明の第３の観点に係る半導体装装置
は、出力ノードに共通に結合され、各々が活性化時前記
出力ノードを対応の内部信号に従って選択的に第１の電
源電圧レベルに駆動する複数のインターフェイス回路を
含む。これら複数のインターフェイス回路は、半導体装
置の選択時に択一的に活性化される。各インターフェイ
ス回路は、このインターフェイス回路の活性化時対応の
内部信号に従って出力ノードを第１の電源電圧レベルに
駆動する出力駆動トランジスタと、該インターフェイス
回路の非活性化時選択的に導通状態とされ、導通時、出
力ノードを第１の電源電圧と極性の異なる第２の電源電
圧レベルに駆動する少なくとも１個の終端トランジスタ
を含む。

【００４９】インターフェイス回路において、データ転
送側においては、オープンドレイン方式に従ってデータ
を転送し、少なくとも受信側においては、終端トランジ
スタによりバス信号線を終端することにより、半導体チ
ップ内において終端用の抵抗を配置する必要がなく、チ
ップ面積を低減することができる。

【００５０】また、終端抵抗を用いずに終端用トランジ
スタにより直接出力ノードをドライブしているため、終
端用トランジスタのサイズを小さくすることができ、出
力ノードの寄生容量を低減することができる。これによ
り、低消費電流で高速でデータを転送することができ
る。また、出力回路の占有面積も低減することができ
る。

【００５１】また、終端電圧として電源電圧を用いてお
り、終端用の中間電圧を生成する必要がなく、非線形動
作特性を有する終端用トランジスタを用いても、正確に
所望の電圧レベルの終端電圧を安定に生成することがで
きる。また、オン抵抗値に対して線形性が要求されない
ため、サイズの小さなトランジスタを用いてバスの信号
線の終端を行うことができる。

【００５２】

【発明の実施の形態】［実施の形態１］図１は、この発
明に従うインターフェイス回路のデータ転送時の信号波
形を示す図である。図１に示すように、データバス線の
終端電圧は、中間電圧ではなく、電源電圧ＶＤＤＱレベ
ルに設定される。データ転送時において、電源電圧ＶＤ
ＤＱレベルの信号は、Ｈレベルの信号であり、Ｌレベル
の信号は接地電圧レベルの信号である。データバス線
は、終端電圧が電源電圧ＶＤＤＱレベルであるため、デ
ータ転送時、Ｈレベルデータが最初に転送されるとき、
その最初のデータがＨレベルのデータであるのかＬレベ
ルのデータであるのかを、受信側（チップセット）では
識別することができない。このため、データストローブ
信号ＤＱＳをデータ転送前のサイクルにおいて、接地電
圧レベルに低下させて、ついで、この接地電圧レベルか
ら、データ転送に同期してデータストローブ信号ＤＱＳ
をトグルする（ＬレベルとＨレベルの間で変化させ
る）。

【００５３】このバスの信号線の終端電圧を電源電圧Ｖ
ＤＤＱに設定することにより、中間電圧を発生するため
の専用の終端電圧発生回路が不要となり、マザーボード
上の占有面積を低減でき、また消費電流も低減できる。

【００５４】また、終端用のトランジスタとしては、中
間電圧に終端電圧を設定する必要がないため、そのオン
抵抗値に対して線形性が要求されない。従って、データ
転送クロック信号の半サイクルにおいて、ある程度出力
ノードへ電荷を供給することが要求されるだけであり、
十分にサイズを小さくすることができる。

【００５５】図２は、この発明の実施の形態１に従う出
力ドライブ回路の構成を示す図である。この図２に示す
出力ドライブ回路は、メモリチップそれぞれにおいて、
出力ノードそれぞれに対応して配置される。図２におい
て、出力ドライブ回路１は、電源ノードと出力ノード４
の間に接続されかつそのゲートにプルアップ制御信号／
ＰＵＰ１を受けるＰチャネルＭＯＳトランジスタ（絶縁
ゲート型電界効果トランジスタ）１１と、電源ノードと
出力ノード１４の間に接続されかつそのゲートに終端制
御信号／ＰＵＰ２を受けるＰチャネルＭＯＳトランジス
タ１２と、出力ノード１４と接地ノードの間に接続され
かつそのゲートに補の内部読出データ／ＲＤを受けるＮ
チャネルＭＯＳトランジスタ１３を含む。

【００５６】ＭＯＳトランジスタ１２はＭＯＳトランジ
スタ１１に較べてそのサイズが小さくされる。すなわ
ち、これらのＭＯＳトランジスタ１１および１２は、そ
のチャネル幅（Ｗ）が異なっており、ＭＯＳトランジス
タ１１のチャネル幅はＭＯＳトランジスタ１２のチャネ
ル幅よりも大きく設定される。

【００５７】この図２に示す出力ドライブ回路１の構成
において、出力ドライブ回路１が活性化され、内部読出
データ／ＲＤに従って出力ノード１４を駆動する場合に
は、終端用のＭＯＳトランジスタ１２はオフ状態（非導
通状態）に設定され、一方終端用のＭＯＳトランジスタ
１１が選択的に内部読出データに従ってオン状態（導通
状態）に設定される。ＭＯＳトランジスタ１３が出力ノ
ード１４を接地電圧レベルに駆動する場合には、ＭＯＳ
トランジスタ１１が非導通状態とされ、いわゆるオープ
ンドレイン方式で出力ノード１４が駆動され、高速で出
力ノード１４が接地電圧レベルに駆動される。

【００５８】データ出力時、このＭＯＳトランジスタ１
３が内部読出データ／ＲＤに従ってオフ状態（非導通状
態）に設定される場合には、ＭＯＳトランジスタ１１が
オン状態に設定される。ＭＯＳトランジスタ１２は、選
択出力ドライブ回路においては非導通状態を維持する。
すなわち、ＭＯＳトランジスタ１２が、別のメモリユニ
ットまたはチップセットがデータを転送するときに、終
端電圧を供給する補助トランジスタとなり、オン状態に
設定される。また、受信側においては，ＭＯＳトランジ
スタ１１がオン状態に設定される。

【００５９】図３は、この発明の実施の形態１における
メモリシステムのバス配置の一例を示す図である。図３
においては、１ビットのデータを転送するデータバス線
ＤＤＢＬに関連する部分の構成を示す。

【００６０】図３において、メモリユニットＭＵ１−Ｍ
Ｕ４が、共通にデータバス線ＤＤＢＬに結合される。こ
れらのメモリユニットＭＵ１−ＭＵ４の１つが択一的に
選択されてデータアクセスが行なわれる。これのメモリ
ユニットＭＵ１−ＭＵ４は、それぞれ、ＤＩＭＭで構成
され、内部の基板両面に、メモリチップが配置される。
図３においては、このモジュールボード（基板）の両面
を、左サイドＬおよび右サイドＲで示す。メモリチップ
それぞれにおいて出力ドライブ回路１が各データ出力ノ
ードに対応して配置される。図３においては、メモリユ
ニットＭＵ１−ＭＵ４それぞれにおいて、左サイドＬお
よび（Ｌ１−Ｌ４）に配置されるメモリチップの１つの
出力ドライブ回路と右サイドＲ（Ｒ１−Ｒ４）に配置さ
れる複数のメモリチップのうちの１つのメモリチップの
出力ドライブ回路１を代表的に示す。

【００６１】チップセットＣＨは、データバス線ＤＤＢ
Ｌ上の信号と基準電圧Ｖｒｅｆに従ってプリ内部信号を
生成する差動増幅回路ＡＭＰ１と、データストローブ信
号ＤＱＳと基準電圧Ｖｒｅｆとに従ってラッチタイミン
グ信号を生成する差動増幅回路ＡＭＰ２と、差動増幅回
路ＡＭＰ２の出力信号に従って差動増幅回路回路ＡＭＰ
の出力信号をラッチするラッチ回路ＬＫＴを含む。

【００６２】このメモリシステムにおいては、データ
は、ＤＤＲ方式で転送され、データストローブ信号ＤＱ
Ｓの立上がりおよび立下がりに従ってラッチ回路ＬＫＴ
がラッチ動作を行なう。したがって、ラッチ回路ＬＫＴ
は、データストローブ信号ＤＱＳの立上がりに応答して
与えられたデータを取込むラッチと、このデータストロ
ーブ信号ＤＱＳの立下がりに応答して与えられたデータ
を取込むラッチとを含む。このデータストローブ信号Ｄ
ＱＳの立上がりおよび立下がりに同期して与えられたデ
ータすなわち差動増幅回路ＡＭＰ１の出力信号（プリ内
部信号）を交互にラッチする構成においては、単に、差
動増幅回路ＡＭＰ２の出力信号がＨレベルのときにラッ
チ状態となるラッチと、この差動増幅回路ＡＭＰ２の出
力信号がＬレベルのときにラッチ状態となるラッチとを
並列に設け、これらのラッチに、差動増幅回路ＡＭＰ１
の出力信号を共通に与える。

【００６３】このチップセットＣＨにおいて、さらに、
データバス線ＤＤＢＬに対して出力データを転送するた
めの出力ドライブ回路１が設けられる。このデータバス
線ＤＤＢＬは、したがって、メモリユニットに対する書
込データとメモリユニットから読出されたデータ両者を
転送する。

【００６４】図４は、メモリユニットＭＵ４の右サイド
Ｒ４のメモリチップからチップセットＣＨへのＬレベル
データ転送時の各出力ドライブ回路１のトランジスタの
状態を示す図である。

【００６５】図４において、非選択メモリユニットＭＵ
１−ＭＵ３は、メモリユニット全体が非選択状態である
ため、それぞれの出力ドライブ回路１においては、ＭＯ
Ｓトランジスタ１１および１３がオフ状態、ＭＯＳトラ
ンジスタ１２がオン状態に設定される。ＭＯＳトランジ
スタ１２は、サイズ（チャネル幅）は小さく、電流駆動
力は比較的小さく設定される。一方、選択メモリユニッ
トＭＵ４においては、左サイドＬ４のメモリチップの出
力ドライブ回路１において、ＭＯＳトランジスタ１１−
１３が、すべてオフ状態に設定される。メモリユニット
ＭＵ１の右サイドＲＵの選択メモリチップにおいては、
Ｌレベルデータを必要とするために、ＭＯＳトランジス
タ１３がオン状態、ＭＯＳトランジスタ１１および１２
はオフ状態に設定される。また、メモリユニットＭＵ４
において、ＭＯＳトランジスタ１２が、オフ状態に設定
される。

【００６６】チップセットＣＨにおいては、データ受信
側であり、出力ドライブ回路１のＭＯＳトランジスタ１
１および１３はオフ状態、ＭＯＳトランジスタ１２がオ
ン状態に設定される。メモリユニットＭＵ１−ＭＵ３に
おいてＭＯＳトランジスタ１２をオン状態とし、またチ
ップセットＣＨにおいて、出力ドライブ回路１のＭＯＳ
トランジスタ１２をオン状態に設定する。したがって、
この状態においては、図５に示すように、メモリユニッ
トＭＵ１−ＭＵ３においては、左サイドＬおよび右サイ
ドＲそれぞれにおいて、終端制御用のサイズの小さなＭ
ＯＳトランジスタ１２がオン状態となり、プルアップ素
子（終端素子）として機能する。

【００６７】メモリユニットＭＵ４の右サイドＲ４にお
いては、出力ドライブ回路１のＭＯＳトランジスタ１３
がオン状態となり、大きな電流駆動力でデータバス線Ｄ
ＤＢＬを放電する。チップセットＣＨにおいては、出力
ドライブ回路１のＭＯＳトランジスタ１２がオン状態と
なっている。これらのＭＯＳトランジスタ１２が、デー
タバス信号線ＤＤＢＬに対するプルアップ（終端）素子
として機能する。これらのＭＯＳトランジスタ１２は、
プルアップ素子として機能することが要求されるだけで
あり、正確に中間電圧レベルの終端電圧を生成する必要
がなく、その供給電流および抵抗値に線形性は要求され
ない。したがって、ＤＤＲモードでデータを転送する場
合、これらのＭＯＳトランジスタ１２全体で、半クロッ
クサイクル内で接地電圧レベルのデータバス信号線ＤＤ
ＢＬを、基準電圧Ｖｒｅｆ以上に上昇させる能力が要求
されるだけである。したがって、このＭＯＳトランジス
タ１２は、そのサイズを十分小さくすることができる。

【００６８】図６は、メモリユニットＭＵ４の右サイド
Ｒ４のメモリチップからチップセットＣＨへのＨレベル
データ転送時の各出力ドライブ回路のトランジスタの状
態を示す図である。このＨレベルデータ転送時において
は、送信側の、メモリユニットＭＵ４の右サイドＲ４の
メモリチップの出力ドライブ回路１において、ＭＯＳト
ランジスタ１１がオン状態、ＭＯＳトランジスタ１３お
よび１２がオフ状態となる。メモリユニットＭＵ１−Ｍ
Ｕ３およびチップセットＣＨにおいて、出力ドライブ回
路１のＭＯＳトランジスタ１１−１３のオン／オフ状態
は、Ｌレベルデータ転送時と同じである。

【００６９】このＨレベルデータ転送時において、図７
において示すように、メモリユニットＭＵ４の右サイド
Ｒ４において出力ドライブ回路１のＭＯＳトランジスタ
１１がオン状態となる。このＭＯＳトランジスタ１１
は、データバス信号線ＤＤＢＬに対し、ＭＯＳトランジ
スタ１３よりも小さな電流駆動力で電流を供給する。こ
のＭＯＳトランジスタ１１は、したがって、ドライブト
ランジスタ１３よりも十分にサイズを小さくすることが
できる。特に、このデータバス信号線ＤＤＢＬのプルア
ップ動作時においては、メモリユニットＭＵ１−ＭＵ３
およびチップセットＣＨの出力ドライブ回路１における
ＭＯＳトランジスタ１２がオン状態となっており、これ
らのＭＯＳトランジスタ１２と協同して、データバス信
号線ＤＤＢＬを、Ｈレベルへ駆動することができる。し
たがってＭＯＳトランジスタ１１を、出力ドライブトラ
ンジスタ１３のサイズよりも十分小さくすることがで
き、その出力ドライブ回路の入力容量を十分小さくする
ことができる。

【００７０】スタンバイ時においては、この出力ドライ
ブ回路のＭＯＳトランジスタ１２がすべてオン状態とさ
れ、ＭＯＳトランジスタ１１および１３は、オフ状態に
設定される。

【００７１】なお、チップセットＣＨからメモリユニッ
トＭＵにデータを転送する場合には、先の図４および６
のトランジスタの状態を送信側と受信側とで入れ替える
ことにより各出力ドライブ回路の終端制御が得られる。

【００７２】図８は、この発明の実施の形態１における
終端制御信号発生部の構成を概略的に示す図である。図
８において、１つのメモリチップにおける終端制御信号
を発生する部分の構成を示す。メモリチップＭＣは、複
数のメモリセルを有するメモリセルアレイ２０と、この
メモリセルアレイ２０からデータを取出して内部読出デ
ータＲＤを生成する内部読出回路２２を含む。メモリセ
ルアレイ２０においては、メモリセルが行列状に配列さ
れている。内部読出回路２２は、このメモリセルアレイ
２０の列選択に関連する回路、選択メモリセルから読出
されたデータの増幅、およびＤＤＲモード出力時におけ
る並列／直列変換を行なう並列／直列変換回路を含む。
すなわち、内部読出回路２２は、１つのデータ出力ノー
ドについて、２ビットのデータを、１クロックサイクル
当り並列に読出し、これらの２ビットデータを、直列デ
ータに変換してクロック信号の立上がりエッジおよび立
下がりエッジに同期して転送する。

【００７３】出力ドライブ回路１は、この出力ノードを
駆動する最終出力段であり、並列／直列変換されたデー
タに従って出力ノードを駆動する。

【００７４】データ制御信号発生部は、メモリユニット
を特定するメモリモジュール選択信号ＭＵＳＥＬとメモ
リチップを特定するメモリチップ選択信号ＭＣＳＥＬを
受けるゲート回路２４と、ゲート回路２４の出力信号が
活性状態のとき、内部クロック信号ＣＬＫＩに同期し
て、与えられたコマンドＣＭをデコードするデコーダ２
６と、デコーダ２６からの読出動作モード指示信号を受
けると、内部クロック信号ＣＬＫＩに同期して、各種内
部データ読出および出力に必要な制御信号を生成する読
出／出力制御回路２８を含む。図８において、この読出
／出力制御回路２８から、外部データ読出期間を決定す
る読出活性化信号ＲＥＡＤを代表的に示す。この読出／
出力制御回路２８の制御の下に、内部読出回路２２が、
メモリセルの選択、内部メモリセルデータの転送、増幅
および並列／直列変換を実行する。

【００７５】メモリチップ選択信号ＭＣＳＥＬは、メモ
リユニット内の右サイドおよび左サイドのメモリチップ
を特定する。メモリチップＭＣ単体を特定する場合に
は、メモリチップがバンク構成の場合には、バンクアド
レスが用いられれてもよくまた、さらにチップイネーブ
ル信号が半導体チップ単体を特定するために利用されて
もよい。

【００７６】データ制御信号発生部は、さらに、モジュ
ール選択信号ＭＵＳＥＬをバッファ処理して終端制御信
号／ＰＵＰ２を生成するバッファ回路３０と、内部読出
回路２２からの内部読出データＲＤと読出活性化信号Ｒ
ＥＡＤとを受けて終端制御信号／ＰＵＰ１を生成するＮ
ＡＮＤ回路３２と、読出活性化信号ＲＥＡＤを反転する
インバータ３４と、インバータ３４の出力信号と内部読
出データＲＤとを受けて最終内部読出データ／ＲＤを生
成するＮＯＲ回路３６を含む。

【００７７】モジュール選択信号ＭＵＳＥＬは、モジュ
ールが選択されてアクセスされている間活性状態に維持
される。このモジュール選択信号ＭＵＳＥＬは、図４７
に示す構成における終端制御信号／ＴＲＭに相当する。
モジュール単位で、終端制御トランジスタ１２の導通／
非導通が制御される。メモリチップレベルで、終端制御
トランジスタ１２を制御する場合には、読出活性化信号
ＲＥＡＤともモジュール選択信号ＭＵＳＥＬの論理積の
信号を利用する。

【００７８】読出活性化信号ＲＥＡＤは、活性化時Ｈレ
ベルであり、ＮＡＮＤ回路３２は、この読出活性化信号
ＲＥＡＤが活性状態のときにはインバータとして動作
し、内部読出データＲＤは反転して終端制御信号／ＰＵ
Ｐ１を生成する。ＮＯＲ回路３６は、読出活性化信号Ｒ
ＥＡＤが活性状態のときにインバータとして動作し、内
部読出データＲＤに従って最終内部読出データ／ＲＤを
生成する。

【００７９】このメモリチップＭＣは、さらに、読出／
出力制御回路２８の制御の下に、データ読出時、内部ク
ロック信号ＣＬＫＩに従ってデータストローブ信号ＤＱ
Ｓを生成するＤＱＳバッファ３８を含む。このＤＱＳバ
ッファ３８は、外部データが出力されるクロックサイク
ルの前のクロックサイクルにおいて内部クロック信号Ｃ
ＬＫＩに同期してデータストローブ信号ＤＱＳをＬレベ
ルに立下げ、以降、外部データが出力される間、この内
部クロック信号ＣＬＫＩに同期してデータストローブ信
号ＤＱＳを生成する。データＤＱは、内部クロック信号
ＣＬＫＩに同期して転送され、従って、外部においては
データＤＱは、データストローブ信号と同期して転送さ
れる。

【００８０】対応のメモリユニットが選択されかつメモ
リチップが選択されたときには、モジュール選択信号Ｍ
ＵＳＥＬは活性化され、バッファ回路３０からの終端制
御信号／ＰＵＰ２がＨレベルとなり、終端制御トランジ
スタ１２が非導通状態となる。

【００８１】また、ゲート回路２６の出力信号がＨレベ
ルの活性状態となり、デコーダ２６が、コマンドをデコ
ードする。データ読出モードが指定されているときに
は、読出／出力制御回路２８の制御の下に、内部読出回
路２２がメモリセルアレイ２０からメモリセルを選択し
て内部読出データＲＤを内部クロック信号ＣＬＫＩに同
期して生成する。

【００８２】出力ドライブ回路１においてＭＯＳトラン
ジスタ１２がオフ状態である。読出／出力制御回路２８
からの読出活性化信号ＲＥＡＤが非活性状態のときは、
ＮＡＮＤ回路３２の出力する終端制御信号／ＰＵＰ１
は、Ｈレベルであり、またＮＯＲ回路３６の出力する最
終内部読出データ／ＲＤはＬレベルである。したがっ
て、データ読出前においては、ドライブ回路１におい
て、ＭＯＳトランジスタ１１−１３は全てオフ状態にあ
る。

【００８３】読出活性化信号ＲＥＡＤが活性化される
と、終端制御信号／ＰＵＰ１および最終内部読出データ
／ＲＢが内部読出データＲＤに従って変化する。

【００８４】非選択メモリユニットにおいては、読出活
性化信号ＲＥＡＤは非活性状態にあるため、終端制御信
号ＰＵＰ２がＬレベルであり、終端制御信号／ＰＵＰ１
がＨレベルであり、かつ最終内部読出データ／ＲＤがＬ
レベルである。したがって、非選択メモリユニットのメ
モリチップにおいては、出力ドライブ回路１において、
ＭＯＳトランジスタ１２がオン状態を維持する。

【００８５】このメモリチップ選択信号ＳＣＳＥＬが、
メモリモジュール内の右サイドおよび左サイド単位でメ
モリセルを選択する場合には、メモリチップ単体の活性
／非活性は、これらのメモリチップ単体をバンクとして
利用し、バンクアドレスにより設定される。このメモリ
チップ選択信号ＭＣＳＥＬは、また、対応のチップ単体
を特定する信号であってもよい。すなわち、このメモリ
チップ選択信号ＭＣＳＥＬは、メモリモジュール内の右
サイド／左サイドを指定する信号であってもよく、メモ
リチップ単体を指定する信号であってもよい。モジュー
ル選択信号ＭＵＳＥＬと読出活性化信号ＲＥＡＤとの論
理積を終端制御信号として利用することにより、選択メ
モリユニット内において、メモリチップ単位で終端制御
トランジスタの導通／非導通を制御することができる。
また、バッファ回路３０は、デコーダ２６の出力信号を
ラッチするように構成されてもよい。モジュール選択信
号ＭＵＳＥＬにしたがってデコーダ２６の出力信号をラ
ッチすることにより、メモリチップ単位で終端制御信号
／ＰＵＰ２を制御することができる。

【００８６】チップセットＣＨにおいては、メモリユニ
ットからのデータを受ける場合には、入力モードである
ため、終端制御信号／ＰＵＰ２がＬレベルの活性状態に
維持され、また終端制御信号／ＰＵＰ１および終端制御
信号／ＰＵＰ２がＨレベル、最終内部読出データ／ＲＤ
がＬレベルに固定される。このチップセットＣＨのデー
タ出力時においては、転送先のメモリチップおよびメモ
リモジュールにかかわらず、終端制御信号／ＰＵＰ２が
Ｈレベルに設定され、終端制御信号／ＰＵＰ１および最
終内部読出データ／ＲＤがそれぞれ内部読出データＲＤ
に応じた論理レベルに設定される。したがってこの場
合、チップセットＣＨにおいては、読出／出力制御部に
おいて、単に、デコーダ２６が、動作モードを指定する
コマンドＣＯＭに従って終端制御信号／ＰＵＰ１および
／ＰＵＰ２を生成する。

【００８７】以上のように、この発明の実施の形態１に
従えば、データ転送時オープンドレイン方式で外部デー
タを転送し、少なくとも受信側で、このデータバス信号
線を終端するように構成しており、終端抵抗が不要とな
り、また終端制御トランジスタも不要となり、小占有面
積で高速でデータを転送することができる。

【００８８】なお、チップセットＣＨからメモリユニッ
トＭＵ１−ＭＵ４へ制御信号およびアドレス信号を転送
する場合、制御信号バス線およびアドレスバス信号線に
対して、終端制御トランジスタ１１および１２を設け
る。これらのアドレス／制御信号線に対して設けられる
終端制御トランジスタの制御は、単に、メモリモジュー
ル選択信号ＭＵＳＥＬおよびメモリチップ選択信号ＭＣ
ＳＥＬがともに選択状態のときに、終端制御信号／ＰＵ
Ｐ２を非活性状態とし、またメモリモジュール選択信号
ＭＵＳＥＬおよびメモリチップ選択信号ＭＣＳＥＬの少
なくとも一方が非選択状態のときには、終端制御信号／
ＰＵＰ２を活性状態に維持する。メモリモジュール選択
信号ＭＵＳＥＬおよびメモリチップ選択信号ＭＣＳＥＬ
がともに選択状態のときには、終端制御信号／ＰＵＰ１
を活性状態に設定する。これにより、メモリチップの入
力信号に対しても、チップセットからオープンドレイン
方式で制御信号／アドレス信号を転送して、高速で信号
を転送することができる。

【００８９】［実施の形態２］図９（Ａ）および（Ｂ）
は、この発明の実施の形態２に従う第１の終端制制御モ
ードでのデータ転送時のメモリユニットおよびチップセ
ットの各出力ドライブ回路のトランジスタの状態を示す
図である。この実施の形態２におけるメモリシステムの
構成は、実施の形態１と同様、４つのメモリユニットＭ
Ｕ１−ＭＵ４と１つのチップセットＣＨを含む。これら
のメモリユニットＭＵ１−ＭＵ４が、共通にデータバス
線ＤＤＢＬに結合される。メモリユニットＭＵ１−ＭＵ
４およびチップセットＣＨの出力ドライブ回路の構成
は、図２に示す構成と同じであり、終端制御用トランジ
スタ１１および１２と、出力ドライブ用トランジスタ１
３を含む。

【００９０】図９（Ａ）においては、Ｌレベルデータ
を、メモリユニットＭＵ４の右サイドＲ４のメモリチッ
プからチップセットＣＨを転送する際の各出力ドライブ
回路のトランジスタの状態を示す。この第１の終端制御
モードに従うＬレベルデータ転送時においては、非選択
メモリモジュールＭＵ１−ＭＵ３においては、出力ドラ
イブ回路のトランジスタ１１−１３はすべてオフ状態に
維持される。選択メモリモジュールＭＵ４において、非
選択の左サイドＬ４においてメモリチップの出力ドライ
ブトランジスタ１１−１３もすべてオフ状態に設定され
る。

【００９１】選択メモリモジュールＭＣ４において選択
された右サイドＲ４において、選択メモリチップの出力
ドライブトランジスタのＭＯＳトランジスタ１３が、内
部読出データに従ってオン状態となる。この選択メモリ
チップの出力ドライブ回路において終端制御用ＭＯＳト
ランジスタ１１および１２はオフ状態に維持される。

【００９２】受信側のチップセットＣＨにおいては、出
力ドライブ回路において終端制御用ＭＯＳトランジスタ
１１がオン状態に設定され、残りのＭＯＳトランジスタ
１２および１３はオフ状態に維持される。したがって、
この場合には、選択メモリチップ（Ｒ４）において、Ｍ
ＯＳトランジスタ１３により、データバス線がＬレベル
に駆動され、チップセットＣＨにおける終端制御用ＭＯ
Ｓトランジスタ１１が、データバス線を終端する。

【００９３】一方、メモリモジュールＭＵ４の右サイド
Ｒ４の選択メモリチップからＨレベルデータをチップセ
ットＣＨへ転送する場合には、図９（Ｂ）に示すよう
に、メモリユニットＭＵ４の右サイドＲ４の選択メモリ
チップにおいて出力ドライブ回路においては、終端制御
用トランジスタ１１が、内部読出データに従ってオン状
態に設定され、トランジスタ１２および１３はオフ状態
に設定される。チップセットＣＨにおいては、Ｌレベル
データ転送時と同様にして、出力ドライブ回路の終端制
御用ＭＯＳトランジスタ１１がオン状態に設定される。
残りのトランジスタは、すべてオフ状態に維持される。
したがって、この場合には、データバス線は、データ送
信側および受信側の出力ドライブ回路の終端制御用ＭＯ
Ｓトランジスタ１１によりプルアップされる。この場合
は、選択メモリチップの出力ドライブ回路の終端制御用
ＭＯＳトランジスタ１１は、チップセットＣＨの出力ド
ライブ回路の終端制御用ＭＯＳトランジスタ１１ととも
に、データバス線をＨレベルへ駆動する。したがって、
この終端制御用ＭＯＳトランジスタ１１のサイズを小さ
くしても、データバス線を基準電圧Ｖｒｅｆ以上に接地
電圧レベルから駆動することができれば、正確に受信側
で、Ｈレベルデータをサンプリングすることができる。
また、送信側および受信側の終端制御用ＭＯＳトランジ
スタ１１により、データバス線をプルアップしているた
め、大きな駆動力は、この終端制御用ＭＯＳトランジス
タ１１に要求されない。したがって、十分に、この終端
制御用ＭＯＳトランジスタ１１のサイズを低減でき、出
力ノードの寄生容量を低減することができる。

【００９４】図１０（Ａ）および（Ｂ）は、この発明の
実施の形態２における第２の終端制御モード時の出力ド
ライブ回路のトランジスタの状態を示す図である。この
図１０（Ａ）および（Ｂ）においても、４つのメモリユ
ニットＭＵ１−ＭＵ４とチップセットＣＨが用いられ
る。出力ドライブ回路の構成は、図２に示す出力ドライ
ブ回路の構成と同じである。図１０（Ａ）においては、
メモリユニットＭＵ４の右サイドＲ４の選択メモリチッ
プからチップセットＣＨへのＬレベルデータ転送時の各
出力ドライブ回路のトランジスタの状態を示す。この第
２の終端制御モードにおいて、非選択メモリモジュール
ＭＵ１−ＭＵ３においては、終端制御用ＭＯＳトランジ
スタ１２がオン状態に維持され、終端制御用ＭＯＳトラ
ンジスタ１１および１３はオフ状態に維持される。選択
メモリモジュールＭＵ４において非選択の左側のＬ４の
メモリチップにおいては出力ドライブ回路のＭＯＳトラ
ンジスタはすべてオフ状態に設定される。

【００９５】Ｌレベルデータを、ユニットＭＵ４の右サ
イドＲ４の選択メモリチップから転送する場合には、こ
の右サイドＲ４のメモリチップの出力ドライブ回路にお
いてＮチャネルＭＯＳトランジスタ１３がオン状態とな
る。メモリユニットＭＵ４においては、残りのトランジ
スタはすべてオフ状態に維持される。

【００９６】チップセットＣＨにおいては、出力ドライ
ブ回路において、終端制御用ＭＯＳトランジスタ１１が
オフ状態、終端制御用ＭＯＳトランジスタ１２がオン状
態に設定され、また出力ドライブ用ＭＯＳトランジスタ
１３はオフ状態に設定される。この場合データバス線の
終端（プルアップ）は、非選択メモリモジュールの終端
制御用ＭＯＳトランジスタ１２とチップセットＣＨの出
力ドライブ回路のＭＯＳトランジスタ１２により実行さ
れる。

【００９７】図１０（Ｂ）は、この第２の終端制御モー
ドにおけるＨレベルデータを、メモリユニットＭＵ４の
右サイドＲ４の選択チップからチップセットＣＨへ転送
する場合の各トランジスタの状態を示す図である。この
ＨレベルデータをチップセットＣＨに転送する場合、メ
モリユニットＭＵ４において出力ドライブのＭＯＳトラ
ンジスタ１１−１３はすべてオフ状態に維持される。非
選択メモリユニットＭＵ１−ＭＵ３においては、終端制
御用ＭＯＳトランジスタ１２のみがオン状態に維持され
る。

【００９８】チップセットＣＨにおいても、終端制御用
ＭＯＳトランジスタ１２がオン状態に維持される。この
Ｈレベルデータ転送時においては、したがってデータバ
ス線のプルアップは、チップセットＣＨおよび非選択メ
モリユニットＭＵ１−ＭＵ３の終端制御用ＭＯＳトラン
ジスタ１２により実行される。この場合、大きな駆動力
を有する終端制御用ＭＯＳトランジスタ１１が、たとえ
ば６個のＭＯＳトランジスタ１２の電流駆動力の合計と
同程度であれば、十分に高速でデータバス線をＨレベル
にプルアップすることができる。

【００９９】図１１（Ａ）および（Ｂ）は、この発明の
実施の形態２における第３の終端制御モード時の各出力
ドライブ回路のトランジスタの状態を示す図である。こ
の第３の終端制御モードにおいては、Ｈレベルデータ転
送時において、選択メモリチップにおいて、終端制御用
ＭＯＳトランジスタ１１がオン状態とされることを除い
て、図１０（Ａ）および（Ｂ）に示す第２の終端制御モ
ードのトランジスタの状態と同じである。

【０１００】この第３の終端制御モード時においては、
データバス線のプルアップは、非選択メモリユニットお
よびチップセットの終端制御用ＭＯＳトランジスタ１２
と、選択メモリチップの終端制御用ＭＯＳトランジスタ
１１とにより行なわれる。この場合、比較的駆動力の大
きな終端制御用ＭＯＳトランジスタ１１を用いてＨレベ
ルデータ転送を行なっているため、確実に、Ｈレベルデ
ータを転送することができる。

【０１０１】図１２は、この発明の実施の形態２に従う
チップの終端制御用信号発生部の構成の一例を示す図で
ある。この図１２に示す終端制御信号発生部の構成は、
図８に示す終端制御信号発生部の構成と以下の点におい
て異なっている。すなわち、終端制御モードに併せて終
端制御信号の発生態様を制御するために、バッファ回路
３０の出力信号と終端モード指示信号ＴＲＣ１とを受け
て終端制御信号／ＰＵＰ２を出力するＯＲゲート４１
と、ＮＡＮＤゲート３２の出力信号と終端制御モード指
示信号ＴＲＣ２とを受け、終端制御信号／ＰＵＰ１を生
成するＯＲゲート４２とが設けられる。

【０１０２】終端制御信号ＴＲＣ１は、活性化時、第１
の終端制御モードを指定し、第２の終端制御モード指示
信号ＴＲＣ２は、活性化時、第２の終端制御モードを、
指定する。これらの終端制御モード指示信号ＴＲＣ１お
よびＴＲＣ２がともに非活性状態のＬレベルのときに
は、第３の終端制御モードが指定される。

【０１０３】第１の終端制御モード時においては、終端
制御モード指示信号ＴＲＣ１がＨレベルに設定され、終
端制御モード指示信号ＴＲＣ２はＬレベルに設定され
る。この状態においては、終端制御信号／ＰＵＰ２はＨ
レベルに固定され、終端制御用ＭＯＳトランジスタ１２
が非導通状態を維持する。終端制御信号／ＰＵＰ１は、
ＮＡＮＤ回路３２の出力信号に従って生成される。

【０１０４】第２の終端制御モード時には、終端制御モ
ード指示信号ＴＲＣ１がＬレベル、終端制御モード指示
信号ＴＲＣ２がＨレベルに設定される。この場合、転送
制御信号／ＰＵＰ１がＨレベルに固定され、終端制御用
ＭＯＳトランジスタ１１がオフ状態に固定される。終端
制御信号／ＰＵＰ２は、バッファ回路３０のラッチ信号
に基づいて生成され、非選択メモリユニットに対して
は、終端制御信号／ＰＵＰ２はＬレベルとなり、選択メ
モリユニットにおいては、終端制御信号／ＰＵＰ２はＨ
レベルとなる。

【０１０５】第３の終端制御モード時においては、終端
制御モード指示信号ＴＲＣ１およびＴＲＣ２がともにＬ
レベルである。したがって、終端制御信号／ＰＵＰ１
は、ＮＡＮＤ回路３２の出力信号に従って生成され、ま
た終端制御信号／ＰＵＰ２が、バッファ回路３０の出力
信号に従って生成される。

【０１０６】終端制御モード指示信号ＴＲＣ１およびＴ
ＲＣ２は、ボンディングワイヤにより所定のボンディン
グパッドを電源電圧レベルまたは接地電圧レベルに固定
する、ヒューズプログラム回路を用いて生成する、およ
びコマンドレジスタに格納する、のいずれかの方法を用
いて生成される。

【０１０７】チップセットＣＨにおいては、リードコマ
ンドを発行し、データ受信側となった場合に、設定され
る転送制御モードに応じて、終端制御信号／ＰＵＰ１お
よび／ＰＵＰ２が生成される。すなわち、チップセット
ＣＨにおいては、図９（Ａ）および（Ｂ）に示す第１の
終端制御モードが指定された場合には、終端制御信号／
ＰＵＰ１をＬレベル、終端制御信号／ＰＵＰ２をＨレベ
ルに設定する。第２および第３の終端制御モードが指定
された場合には、このチップセットＣＨは、データ読出
を指示するリードコマンド発行時において、終端制御信
号／ＰＵＰ１をＨレベル、終端制御信号／ＰＵＰ２をＨ
レベルに設定する。

【０１０８】すなわち、図１３に示すように、チップセ
ットＣＨにおいては、終端制御モード指示信号ＴＲＣ１
およびＴＲＣ２とデータの書込／読出を指示するコマン
ドＣＭＤと転送データＴＲＤを受けて、指定された動作
モードに従って終端制御信号／ＰＵＰ１および／ＰＵＰ
２および出力ドライブ制御信号／ＲＤを生成して、この
チップセットＣＨ内に設けられた出力ドライブ回路１へ
与える。

【０１０９】なお、チップセットＣＨの終端制御態様が
一意的に定められている場合には、このメモリユニット
ＭＵ１−ＭＵ４の終端制御態様は、このチップセットＣ
Ｈの終端制御方法に応じて、終端制御モード指示信号Ｔ
ＲＣ１およびＴＲＣ２により設定されてもよい。すなわ
ち、チップセットＣＨにおいて、終端制御モード指示信
号ＴＲＣ１およびＴＲＣ２が用いられずに、終端制御態
様が固定的に定められている場合には、メモリユニット
において使用される終端制御モードに従って終端制御モ
ードを設定する。これにより、共通のチップを複数の終
端制御モードに使用することができる。

【０１１０】以上のように、この発明の実施の形態２に
従えば、１つの出力ドライブ回路を用いて複数の終端制
御態様に対応するように構成しており、システムバス構
成に応じて最適な終端制御方法を、共通のチップ構成で
実現することができる。

【０１１１】［実施の形態３］図１４は、この発明の実
施の形態３に従う出力ドライブ回路１の構成を示す図で
ある。図１４において、出力ドライブ回路１は、電源ノ
ードと出力ノード１４の間に接続されかつそのゲートに
終端制御信号／ＰＵＰ１を受けるＰチャネルＭＯＳトラ
ンジスタ１１と、出力ノード１４と接地ノードの間に接
続されかつそのゲートに最終内部読出データに対応する
出力制御信号／ＲＴを受けるＮチャネルＭＯＳトランジ
スタ１３を含む。

【０１１２】すなわち、この図１４に示す出力ドライブ
回路１の構成においては、小さな電流駆動力を有する終
端制御用ＭＯＳトランジスタ１２は設けられていない。
したがって、この図１４に示す出力ドライブ回路１にお
いては、図９（Ａ）および（Ｂ）に示す終端制御方法に
従って、終端制御を行なってデータ転送を実行する。こ
の場合においても、バス線の終端が、少なくとも受信側
のチップセットまたはメモリユニットにおいて実行され
ており、正確に、データを転送することができる。

【０１１３】［変更例］図１５は、この発明の実施の形
態３に従う出力ドライブ回路１の変更例の構成を示す図
である。この図１５に示す出力ドライブ回路１において
は、終端制御トランジスタとして、終端制御信号／ＰＵ
Ｐ２をゲートに受けるＰチャネルＭＯＳトランジスタ１
２が設けられる。終端制御信号／ＰＵＰ１をゲートに受
けるＰチャネルＭＯＳトランジスタ１１は設けられてい
ない。

【０１１４】図１５に示す出力ドライブ回路の構成の場
合、図１０（Ａ）および（Ｂ）に示す第２の終端制御方
法に従って終端制御を行なってデータ転送を実行する。
この場合においても、複数の終端制御用ＭＯＳトランジ
スタが、同時に導通状態となってバスの信号線の終端を
等価的に行なっており、正確に、データの転送を行なう
ことができる。送信側のメモリユニットまたはチップセ
ットにおいては、図１４および図１５に示す構成のいず
れにおいても、Ｌレベルデータ転送時、オープンドレイ
ン方式でデータの転送が行なわれており、高速で正確に
データの転送を行なうことができる。

【０１１５】ＭＯＳトランジスタ１１および１２は、単
に、プルアップトランジスタであり、１つの終端制御用
トランジスタが出力ドライブ回路に設けられる構成にお
いても、バス終端電圧を中間電圧に設定する必要がな
く、終端制御トランジスタは、その動作特性またはチャ
ネル抵抗に線形性は要求されないため、正確に、データ
の転送を行なうことができる。

【０１１６】以上のように、この発明の実施の形態３に
従えば、出力ドライブ回路において終端制御用トランジ
スタとして１個のＭＯＳトランジスタを配置しているだ
けであり、回路占有面積および消費電流を低減すること
ができる。

【０１１７】［実施の形態４］図１６は、この発明の実
施の形態４に従う出力ドライブ回路の構成を概略的に示
す図である。図１６においては、出力モード１４に対
し、共通に複数の制御用ＰチャネルＭＯＳトランジスタ
１１ａ−１１ｎが結合される。終端制御用ＭＯＳトラン
ジスタ１１ａ−１１ｎは同一サイズであってもよく、ま
たそのサイズ（チャネル幅）が、１：２：４：…のよう
に、２倍ずつ大きくなるように設定されてもよい。

【０１１８】これらのＭＯＳトランジスタ１１ａ−１１
ｎそれぞれに対応して、ＮＡＮＤゲートＧａ−Ｇｎが設
けられる。これらのＮＡＮＤゲートＧａ−Ｇｎは、それ
ぞれ、レジスタ回路６０の対応のレジスタの格納値Ｓａ
−Ｓｎと終端制御信号ＰＵＰ１とを受ける。

【０１１９】このレジスタ回路６０は、たとえばコマン
ドレジスタであり、モードレジスタセットコマンドに従
ってその格納内容が設定される。これに代えてレジスタ
回路６０はヒューズプログラム回路であり、その記憶内
容が固定的にヒューズの溶断／非溶断により設定されて
もよい。

【０１２０】終端制御信号ＰＵＰ１は、先の実施の形態
１から３において示した終端制御信号／ＰＵＰ１の反転
信号である。レジスタ回路６０に格納されるビットＳａ
−ＳｎがＨレベルのときには、ゲート回路Ｇａ−Ｇｎ
は、インバータとして動作する。一方、このレジスタ回
路６０の格納ビットＳａ−ＳｎがＬレベルに設定される
場合には、ＮＡＮＤゲートＧａ−Ｇｎは、終端制御信号
ＰＵＰ１の論理レベルにかかわらず、Ｈレベルの信号を
出力し、対応の終端制御用ＭＯＳトランジスタ１１ａ−
１１ｎを非導通状態に設定する。

【０１２１】したがって、このレジスタ回路６０に格納
される導通制御ビットＳａ−Ｓｎの論理レベルを選択的
に“０”および“１”に設定することにより、この終端
制御用ＭＯＳトランジスタ１１のサイズを等価的に調整
することができ、最適な駆動力で出力ノード１４の終端
／プルアップを行なうことができる。

【０１２２】この出力ドライブ回路１において、さら
に、ＭＯＳトランジスタ１２が、複数のＭＯＳトランジ
スタで構成されている場合、この図１６に示す構成と同
様の構成を利用して、複数のＭＯＳトランジスタで構成
されるＭＯＳトランジスタ１２のサイズ調整用のＭＯＳ
トランジスタが、導通／非導通状態とされる構成が用い
られる。

【０１２３】この図１６に示す出力ドライブ回路は、終
端制御用トランジスタとして、ＭＯＳトランジスタ１１
および１２両者を含んでもよく、ＭＯＳトランジスタ１
１のみを含んでもよく、またはＭＯＳトランジスタ１２
のみを含んでもよい。

【０１２４】［変更例］図１７は、この発明の実施の形
態４に従う出力ドライブ回路の変更例を示す図である。
図１７において、この出力ドライブ回路１は、電源線に
ソースが共通に接続されるＰチャネルＭＯＳトランジス
タ１１ａ−１１ｎと、これらのＭＯＳトランジスタ１１
ａ−１１ｎそれぞれと出力ノード１４の間に接続される
ＰチャネルＭＯＳトランジスタ６２ａ−６２ｎと、出力
ノード１４と接地ノードの間に接続される出力ドライブ
用ＮチャネルＭＯＳトランジスタ１３を含む。他にＭＯ
Ｓトランジスタ１１ａ−１１ｎのゲートへは、終端制御
信号／ＰＵＰ１が与えられる。ＭＯＳトランジスタ６２
ａ−６２ｎのゲートへは、レジスタ回路６０の格納デー
タビットＳａ−Ｓｎがそれぞれ与えられる。

【０１２５】この図１７に示す構成の場合、レジスタ回
路６０の格納データビットＳａ−Ｓｎに従ってＭＯＳト
ランジスタ６２ａ−６２ｎが選択的に導通／非導通状態
に設定される。したがって、このレジスタ回路６０の格
納データビットに従って、比較的駆動力の大きい終端制
御ＰチャネルＭＯＳトランジスタ１１のサイズを等価的
に調整することができ、最適な駆動力で、出力ノード１
４の終端／プルアップ動作を行なうことができる。

【０１２６】なお、比較的駆動力に弱いＭＯＳトランジ
スタ１２に対しても、同様レジスタ回路６０を設け、こ
のＭＯＳトランジスタ１２を、複数のＭＯＳトランジス
タ１２ａ−１２ｎで形成する場合、図１７に示すよう
に、それぞれレジスタ回路６０の出力を格納データビッ
トに応じて選択的に導通／非導通状態に設定されるＭＯ
Ｓトランジスタを直列に接続する。これにより、データ
バス線の負荷に応じて、最適な終端動作を実現すること
ができる。

【０１２７】この変更例の構成においても、出力ドライ
ブ回路は、ＭＯＳトランジスタ１１および１２両者を含
んでもよく、ＭＯＳトランジスタ１１のみを含んでもよ
く、また、ＭＯＳトランジスタ１２のみを含んでもよ
い。

【０１２８】なお、図１６および図１７に示す構成にお
いては、レジスタ回路６０に格納されたデータビットに
従って、この終端制御用ＭＯＳトランジスタのサイズを
調整している。しかしながら、これらのＭＯＳトランジ
スタ１１ａ−１１ｎと直列に溶断可能なリンク素子を設
け、このリンク素子の溶断／非溶断により、終端制御用
ＭＯＳトランジスタのサイズが固定的に設定されてもよ
い。

【０１２９】なお、ＭＯＳトランジタ１１および１２の
サイズを調整する場合、これらのトランジスタのサイズ
が共通に調整されてもよく、個々に調整されてもよい。

【０１３０】以上のように、この発明の実施の形態４に
従えば、終端制御用トランジスタのサイズを変更可能に
しており、適用用途が動作環境に応じた最適な終端能力
を有するメモリシステムを実現することができる。

【０１３１】［実施の形態５］図１８は、この発明の実
施の形態５に従うメモリシステムの構成を概略的に示す
図である。この図１８においても、メモリユニットＭＵ
１−ＭＵ４が、共通に、データバス線ＤＤＢＬに結合さ
れる。これらのメモリユニットＭＵ１−ＭＵ４は、先の
実施の形態１から４のいずれかの構成を有し、出力ドラ
イブ回路１をデータバス線ＤＤＢＬの駆動および／また
は終端のために含む。

【０１３２】チップセットＣＨは、先の実施の形態１か
ら４のいずれかと同様の構成を有する出力ドライブ回路
１と、データバス線ＤＤＢＬ上のデータを基準電圧Ｖｒ
ｅｆと比較し、その比較結果に従ってプリ内部信号を生
成する差動増幅回路ＡＮＰ１と、この差動増幅回路ＡＭ
Ｐ１の出力信号をラッチするラッチ回路ＬＫＴを含む。
このメモリユニットＭＵ１−ＭＵ４は、データストロー
ブ信号ＤＱＳは出力しない。したがって、チップセット
ＣＨにおいては、このデータストローブ信号ＤＱＳに代
えて、内部でデータストローブタイミングを生成する。

【０１３３】このデータストローブタイミングを生成す
るために、チップセットＣＨは、メモリユニットＭＵ１
−ＭＵ４それぞれに対するデータ取込タイミング情報を
内部のレジスタ回路に記憶し、記憶したタイミング情報
に従ってデータ取込タイミングを制御するタイミング制
御回路１０５と、このタイミング制御回路１０５の制御
の下に、データ取込用のストローブクロック信号を生成
するストローブクロック発生回路１０６を含む。このス
トローブクロック発生回路１０６の出力するストローブ
クロック信号に従ってラッチ回路ＬＫＴがラッチ動作を
実行する。

【０１３４】すなわち、このタイミング制御回路１０５
は、メモリユニットＭＵ１−ＭＵ４それぞれに対して、
データの有効ウィンドを検出し、検出した有効ウィンド
情報に基づいてセットアップ時間およびホールド時間が
最適となるようにストローブクロック信号をストローブ
クロック発生回路１０６により発生させる。

【０１３５】図１９は、図１８に示すタイミング制御回
路１０５の動作を概念的に示す図である。図１９におい
て示すように、メモリユニットＭＵ１−ＭＵ４は、ＤＤ
Ｒモードで動作する。しかしながら、このデータストロ
ーブタイミングをチップセットＣＨ内部で生成する構成
は、メモリユニットが、ＳＤＲ（シングル・データ・レ
ート）モードで動作して、クロック信号ＣＬＫの立上が
りに同期してデータを出力する構成に適用することがで
き、またＥＤＯ（エクステンデッド・データ・アウトプ
ット）モードまたはバーストＥＤＯモードでデータを出
力する点においても適用可能である。ＥＤＯモードＤＲ
ＡＭの場合、その内部回路は、クロック信号と非同期で
動作する。しかしながら、その内部回路の動作モードが
指定する制御信号は、すなわちロウアドレスストローブ
信号／ＲＡＳおよびコラムアドレスストローブ信号／Ｃ
ＡＳは、チップセットＣＨからクロック信号ＣＬＫに同
期してメモリユニットＭＵ１−ＭＵ４へ与えられてお
り、またチップセットＣＨ２においては、このクロック
信号ＣＬＫに同期してデータのサンプリングが行なわれ
るため、このクロック信号に対するセットアップ／ホー
ルド時間を最適化する必要がある。以下、図１９を参照
して、この発明の実施の形態５に従うチップセットＣＨ
の動作について概念的に説明する。

【０１３６】今、メモリユニットＭＵ１−ＭＵ４のうち
チップセットＣＨにより指定されたメモリユニットから
データがクロック信号ＣＬＫに同期して出力される。こ
のデータバス線ＤＤＢＬを介してチップセットＣＨに伝
達される。

【０１３７】データバスＤＢにおいては、たとえば６４
ビットのデータが転送される。メモリユニットＭＵ１−
ＭＵ４は、選択時４ビットのデータを転送する。チップ
セットＣＨにおいては、６４ビットのデータを用いてデ
ータ有効ウィンドを抽出する。従って、６４ビットデー
タに対して共通にデータストローブタイミングが設定さ
れる。

【０１３８】チップセットＣＨに到達したデータＤｃ
は、データビットの論理レベルに応じてＨレベルおよび
Ｌレベルのパターンを有し、このクロック信号ＣＬＫの
立上がりおよび立下がりに同期して変化する一連のアイ
パターンを形成する。

【０１３９】チップセットＣＨにおいては、タイミング
制御回路１０５が、このクロック信号ＣＬＫの立上がり
に同期して伝達されるデータＤｃに対するウィンド期間
を規定する信号ＥＤＷ＿Ｒおよびクロック信号ＣＬＫの
立下がりに同期して伝達されるデータの有効期間を示す
信号ＥＤＷ＿Ｆを生成する。これらの有効ウィンド規定
信号ＥＤＷ＿ＲおよびＥＤＷ＿Ｆを用いてセットアップ
時間およびホールド時間が最適となるように、クロック
信号ＣＬＫの立上がりタイミングおよび立下がりタイミ
ングを、それぞれ時間ＴａｒおよびＴａｆだけ調整し
て、ストローブ用クロック信号を生成する。

【０１４０】有効データウィンドは、(１)データビット
間のスキュー、（２）ＨレベルおよびＬレベルのデータ
ビット遷移時間の差、（３）データ線間の干渉ノイズ、
および（４）出力用クロック信号のジッタによって変動
する。しかしながら、メモリユニットＭＵ１−ＭＵ４に
おいて、データ出力用ＤＬＬ（ディレイド・ロックドル
ープ）が用いられず、クロック信号ＣＬＫに同期してデ
ータの出力が行なわれる場合、このクロック信号のジッ
タによる有効ウィンド幅の変動は生じない。

【０１４１】有効ウィンドを検出するために、データピ
ン番号（データバス線の番号）０、１、２、３、…にデ
ータビット１、０、１、０、…をそれぞれ出力する。こ
のデータパターンは、テストモードにおいてメモリユニ
ットＭＵ１−ＭＵｎの出力データパターンを設定しても
よく、またメモリユニットＭＵ１−ＭＵ４内に予めこの
ようなデータパターンを書込んだ後に、この書込んだデ
ータパターンを読出してもよい。このデータパターンの
変化点を検出して有効ウィンド指示信号ＥＤＷ＿Ｒおよ
びＥＤＷ＿Ｆを生成し、これらの有効ウィンドに対し最
適なセットアップ／ホールド時間を与えるタイミングを
設定してレジスタに記憶する。以降、このレジスタに記
憶されたストローブタイミングに従って各メモリユニッ
トに対してストローブクロック信号を生成する。

【０１４２】図２０は、有効データウィンド信号を抽出
する動作を概念的に示す図である。図２０に示すよう
に、クロック信号ＣＬＫに同期して出力されるデータパ
ターンのうち偶数番号のピン端子（出力ノード）から出
力されるデータＤ０、Ｄ２、…は、クロック信号ＣＬＫ
と同一論理レベルであり、一方、奇数番号のピン端子か
ら出力されるデータＤ１、Ｄ３、…は、クロック信号Ｃ
ＬＫの論理レベルと逆の論理レベルのデータに設定す
る。ＤＤＲモードにおいて、クロック信号の立上がりエ
ッジをリーディングエッジとしてデータの読出が行なわ
れる。したがって、たとえば、テストモード時において
メモリチップ内に予めこのようなデータパターンを書込
み、次いでこの書込んだデータパターンを順次読出す。
または、これに代えてメモリチップの出力段に、レジス
タ回路などを設け、テストモード時、このレジスタ回路
に「０１０１…」または「１０１０…」のデータを記憶
し、テストモード時にこのレジスタ回路の記憶データを
メモリセルデータに代えて読出す。また、各データ出力
ピン端子に対し「０１」または「１０」を記憶するレジ
スタを設け、その内容をテストモード時順次交互に読出
してもよい。図２０においては、４ビットのデータＤ０
−Ｄ３を代表的に示す。６４ビットのデータが、共通デ
ータバスＤＢを介して転送される場合には、この４ビッ
ト単位で検出される有効データウィンド信号を順次圧縮
して、６４ビットデータに対する有効データウィンド信
号を生成する。

【０１４３】図２０において、クロック信号ＣＬＫがＨ
レベルに立上がったときに転送されるデータのパターン
は予めわかっている。このデータパターンを受けて、ま
ずデータビットＤ０−Ｄ３のうち、最も遅い変化時点を
検出し、次いで、データビットＤ０−Ｄ３の最も早い変
化点を検出する。クロック信号ＣＬＫの立上がり時に伝
達されるデータパターンに応じて最も遅い変化点と次の
最も早い変化点との間を、クロック信号ＣＬＫの立上が
りに同期して伝達されるデータ信号の有効データウィン
ドとして用い、この間、信号ＥＤＷ＿Ｒを活性化する。

【０１４４】クロック信号ＣＬＫの立下がり時において
は、また同様、伝達されるデータパターンは予めわかっ
ている。この場合においても、最も遅いデータビットの
変化点と次の最も早いデータビットの変化点とを抽出
し、その間を、クロック信号ＣＬＫの立下がりに同期し
て伝達されるデータの有効データウィンドとして抽出
し、この間活性状態となる有効データウィンド信号ＥＤ
Ｗ＿Ｆを生成する。クロック信号ＣＬＫの立上がりエッ
ジおよび立下がりエッジに同期して伝達されるデータビ
ットパターンを予め定めておくことにより、容易に、ク
ロック信号ＣＬＫの立上がりエッジに同期して伝達され
るデータに対する有効ウィンド信号ＥＤＷ＿Ｒおよびク
ロック信号ＣＬＫの立下がりに同期して伝達されるデー
タに対する有効ウィンド信号ＥＤＷ＿Ｆを生成すること
ができる。

【０１４５】図２１は、タイミング制御回路１０５の構
成を概略的に示す図である。図２１において、タイミン
グ制御回路１０５は、共通データバスＤＢを介して与え
られるデータビットＤ０−Ｄｍ（たとえば６４ビット）
を受け、クロック信号ＣＬＫの立上がりおよび立下がり
それぞれに対する有効ウィンドを検出し、該検出した有
効ウィンドを示す一致検出信号（最終有効データウィン
ド検出信号）ＭＤＣ＿ＲおよびＭＤＣ＿Ｆを生成する有
効ウィンド検出回路１０５ａと、この有効ウィンド検出
回路１０５ａからの一致検出信号ＭＤＣ＿ＲおよびＭＤ
Ｃ＿Ｆとクロック信号ＣＬＫとに従ってクロック信号Ｃ
ＬＫの立上がりエッジおよび立下がりエッジそれぞれに
同期して転送されるデータに対するストローブタイミン
グを検出するストローブタイミング検出回路１０５ｂ
と、このストローブタイミング検出回路１０５ｂが検出
したストローブタイミングを記憶して、データストロー
ブトリガ信号ＴＲＳＥＬを生成して、図１８に示すスト
ローブクロック発生回路１０６へ与えるストローブタイ
ミング記憶回路１０５ｃを含む。

【０１４６】ストローブタイミング記憶回路１０５ｃ
は、メモリユニットＭＵ１−ＭＵ４それぞれに対し立上
がりエッジおよび立下がりエッジのストローブタイミン
グを記憶する。このメモリユニットＭＵ１−ＭＵ４が、
先の実施の形態と同様、メモリモジュールで構成されて
複数のメモリチップを有する場合、各メモリチップごと
にストローブタイミングを、このストローブタイミング
記憶回路１０５ｃに記憶する。データストローブタイミ
ング記憶回路１０５ｃは、たとえばレジスタファイルで
構成され、この内容は、アドレス信号により読出しまた
は書込むことができる。

【０１４７】図２２は、図２１に示す有効ウィンド検出
回路１０５ａの構成を概略的に示す図である。図２２に
おいては、データバスＤＢを介して伝達されるデータと
して、６４ビットのデータＤ０−Ｄ６３を示す。図２２
において、有効ウィンド検出回路１０５ａは、２ビット
のデータの組それぞれに対応して設けられ、対応のデー
タビットの有効ウィンドを検出するプリミティブウィン
ド検出回路１１０−０〜１１０−３１と、隣接する２つ
のプリミティブウィンド検出回路の対それぞれに対応し
て設けられ、対応のプリミティブウィンド検出回路から
のプリミティブウィンドの一致する期間を検出してロー
カルウィンドを抽出するローカルウィンド検出回路１１
１−０〜１１１−１５と、ローカルウィンド検出回路１
１１−０〜１１１−１５それぞれからのローカルウィン
ド抽出信号に従って６４ビットのデータに対する最終有
効ウィンド検出信号（一致信号）ＭＤＣ＿ＲおよびＭＤ
Ｃ＿Ｆを生成する最終ウィンド検出回路１１２を含む。

【０１４８】プリミティブウィンド検出回路１１０−０
は、データビットＤ０およびＤ１を受け、プリミティブ
ウィンド検出回路１１０−１は、データビットＤ２およ
びＤ３を受ける。プリミティブウィンド検出回路１１０
−３０は、データビットＤ６０およびＤ６１を受け、プ
リミティブウィンド検出回路１１０−３１は、データビ
ットＤ６２およびＤ６３を受ける。これらのプリミティ
ブウィンド検出回路１１０−０〜１１０−３１のそれぞ
れ与えられるデータビットの組は、互いに相補なデータ
ビットの組である。すなわち、偶数番号のデータビット
は、クロック信号ＣＬＫと同一の論理レベルを有し、一
方、奇数番号のデータビットは、クロック信号ＣＬＫの
論理レベルと反対の論理レベルを有する。

【０１４９】これらの相補データビット対を利用するこ
とにより、以下に詳細に示すように、有効ウィンドを検
出するのが容易となる。また、通常動作時においては、
データビットはランダムな方向に変化するため、相補デ
ータビット対を利用して有効ウィンドを検出することに
より、平均値として、最適なストローブタイミングを与
えるためのウィンドを検出することができる。

【０１５０】これらのプリミティブウィンド検出回路１
１０−０〜１１０−３１の各々は、クロック信号ＣＬＫ
の立上がりエッジに同期して転送されるデータの有効ウ
ィンドおよびクロック信号ＣＬＫの立下がりエッジに同
期して転送されるデータの有効ウィンドをともに検出す
る。

【０１５１】ローカルウィンド検出回路１１１−０〜１
１１−１５の各々は、４ビットのデータに対する有効ウ
ィンドを検出する。すなわち、２ビットデータに対して
検出されたプリミティブウィンドの一致領域を検出する
ことにより、４ビットのデータに対する有効ウィンドを
検出する。これらのローカルウィンド検出回路１１１−
０〜１１１−１５の各々を、クロック信号ＣＬＫの立上
がりエッジおよび立下がりエッジそれぞれに同期して転
送されるデータの有効ウィンドを検出する。

【０１５２】最終ウィンド検出回路１１２は、これらの
ローカルウィンド検出回路１１１−０〜１１１−１５か
らのローカルウィンド検出信号に従ってクロック信号Ｃ
ＬＫの立上がりエッジに対して転送されたデータに対す
る有効ウィンド検出信号（一致検出信号）ＭＤＣ＿Ｒお
よびクロック信号ＣＬＫの立下がりエッジに同期して転
送されるデータの有効ウィンド検出信号ＭＤＣ＿Ｆを生
成する。

【０１５３】図２３は、図２２に示すプリミティブウィ
ンド検出回路およびローカルウィンド検出回路の構成の
一例を示す図である。図２３においては、データビット
Ｄ０およびＤ１に対して設けられるプリミティブウィン
ド検出回路１１０−０と、ローカルウィンド検出回路１
１１−０の構成を代表的に示す。

【０１５４】図２３において、プリミティブウィンド検
出回路１１０−０は、クロック信号ＣＬＫの立下がりに
同期して転送されるデータのビットの有効ウィンドを検
出するカレントミラー型回路１１０ａと、クロック信号
ＣＬＫの立上がりエッジに同期して転送されるデータの
ビットの有効ウィンドを検出するためのカレントミラー
型回路１１０ｂを含む。

【０１５５】カレントミラー型回路１１０ａは、電源ノ
ードにソースが結合されかつデータにデータビットＤ０
を受けるＰチャネルＭＯＳトランジスタＱ１と、ＭＯＳ
トランジスタＱ１から電流を供給され、互いに同じ大き
さの電流を供給するカレントミラー段を構成するＰチャ
ネルＭＯＳトランジスタＱ２およびＱ３と、データビッ
トＤ１と基準電圧Ｖｒｅｆとを比較する差動段を構成す
るＮチャネルＭＯＳトランジスタＱ４およびＱ５を含
む。ＭＯＳトランジスタＱ４のドレインがＰチャネルＭ
ＯＳトランジスタＱ２のドレインおよびゲートに接続さ
れる。

【０１５６】ＭＯＳトランジスタＱ３およびＱ５の接続
ノードから、クロック信号ＣＬＫの立下がりに同期して
転送されるデータビットＤ０およびＤ１の有効ウィンド
領域を指定するプリミティブウィンド信号ＺＮ０１が出
力される。

【０１５７】カレントミラー型回路１１０ｂは、電源ノ
ードにソースが接続されかつゲートにデータビットＤ１
を受けるＰチャネルＭＯＳトランジスタＱ６と、ＭＯＳ
トランジスタＱ６から電流を供給されてカレントミラー
段として動作するＰチャネルＭＯＳトランジスタＱ７お
よびＱ８と、ＭＯＳトランジスタＱ７およびＱ８と接地
ノードの間に結合されかつデータビットＤ１と基準電圧
Ｖｒｅｆとを比較する差動段を構成するＮチャネルＭＯ
ＳトランジスタＱ９およびＱ１０を含む。ＭＯＳトラン
ジスタＱ９は、そのドレインがＭＯＳトランジスタＱ７
のドレインおよびゲートに接続され、そのゲートにデー
タビットＤ０を受ける。ＭＯＳトランジスタＱ１０が、
そのゲートに基準電圧Ｖｒｅｆを受ける。ＭＯＳトラン
ジスタＱ８およびＱ１０の接続ノードから、クロック信
号ＣＬＫの立上がりエッジに同期して転送されるデータ
ビットの有効ウィンド領域を指定するプリミティブウィ
ンド信号Ｎ０１が出力される。

【０１５８】ローカルウィンド検出回路１１１−０は、
カレントミラー型回路１１０ａからのプリミティブウィ
ンド信号ＺＮ０１と図２２に示すプリミティブウィンド
検出回路１１０−１からのプリミティブウィンド信号Ｚ
Ｎ２３とを受けてローカルウィンド検出信号ＺＥＤＷ＿
Ｆ０３を生成するＮＡＮＤ回路１１１ａと、カレントミ
ラー型回路１１０ｂからのプリミティブウィンド信号Ｎ
０１と図２２に示すプリミティブウィンド検出回路１１
０−１からのプリミティブウィンド信号Ｎ２３とを受け
てローカルウィンド検出信号ＺＥＤＷ＿Ｒ０３を生成す
るＮＡＮＤ回路１１１ｂを含む。

【０１５９】ローカルウィンド検出信号ＺＥＤＷ＿Ｆ０
３は、クロック信号ＣＬＫの立下がりエッジに同期して
転送されるデータビットＤ０−Ｄ３の有効ウィンド領域
を示す。ローカルウィンド検出信号ＺＥＤＷ＿Ｒ０３
は、クロック信号ＣＬＫの立上がりエッジに同期して転
送される有効ウィンドを示す。図２２に示す他のプリミ
ティブウィンド検出回路１１０−１〜１１０−３１およ
びローカルウィンド検出回路１１１−１〜１１１−１５
も、この図２３に示す構成と同様の構成を備える。与え
られるデータビットおよびプリミティブウィンド検出信
号が異なるだけである。次に、この図２３に示すプリミ
ティブウィンド検出回路１１０−０およびローカルウィ
ンド検出回路１１１−０の動作を、図２４に示す信号波
形図を参照して説明する。

【０１６０】今、クロック信号ＣＬＫの立上がりに同期
してデータビットＤ０−Ｄ３が伝達された場合を考え
る。データ転送時、データビットＤ０およびＤ２は、ク
ロック信号ＣＬＫと同じ論理レベルに設定され、またデ
ータビットＤ１およびＤ３は、クロック信号ＣＬＫと論
理レベルが反対である。このデータパターンにより、ク
ロック信号ＣＬＫの立上がりエッジおよび立下がりエッ
ジのいずれで転送されたデータビットであるかを識別す
る。

【０１６１】今、データビットＤ０が立上がると、カレ
ントミラー型回路１１０ａが非活性化され、データビッ
トＤ１の電圧レベルにかかわらず、プリミティブウィン
ド検出信号ＺＮ０１は、Ｌレベルを維持する。一方、デ
ータビットＤ１が、Ｈレベルの間、カレントミラー型回
路１１０ｂにおいては、電流源トランジスタＱ６がオフ
状態であり、したがってこの間、プリミティブウィンド
検出信号Ｎ０１は、Ｌレベルである。データビットＤ０
がＨレベルに立上がり、またデータビットＤ１がＬレベ
ルに立下がると、カレントミラー型回路１１０ｂにおい
て、電流源トランジスタＱ６がオン状態となり、カレン
トミラー型回路１１０ｂが比較動作を行なう。データビ
ットＤ０は、基準電圧Ｖｒｅｆよりもその電圧レベルが
高いため、プリミティブウィンド検出信号Ｎ０１は、Ｈ
レベルに立上がる。

【０１６２】データビットＤ２およびＤ３については、
図２３に示すプリミティブウィンド検出回路１１０−０
においてデータビットＤ０およびＤ１をデータビットＤ
２およびＤ３で置換えることにより、プリミティブウィ
ンド検出信号の論理レベルが決定される。すなわち、デ
ータビットＤ３がＬレベルとなると、カレントミラー型
回路１１０ｂの電流源トランジスタＱ６がオン状態とな
り、データビットＤ２がＨレベルに立上がると、プリミ
ティブウィンド検出信号Ｎ２３がＨレベルに立上がる。
一方、プリミティブウィンド検出信号Ｚ２３について
は、データビットＤ３がＬレベルのときには、Ｌレベル
であり、また、データビットＤ２がＨレベルに立上がる
と、電流源トランジスタＱ１がオフ状態となり、この間
プリミティブウィンド検出信号Ｚ２３はＬレベルを維持
する。

【０１６３】クロック信号ＣＬＫの立下がりエッジに同
期してデータが転送されて、データビットＤ０がＬレベ
ルに立下がる場合、カレントミラー型回路１１０ａにお
いては、その出力信号はＬレベルであり、データビット
Ｄ１がＬレベルからＨレベルに立上がると、プリミティ
ブウィンド検出信号ＺＮ０１がＨレベルに立上がる。一
方、データビットＤ１がＬレベルのときにデータビット
Ｄ０がＬレベルとなり、プリミティブウィンド検出信号
Ｎ０１が、Ｌレベルに立下がる。データビットＤ０がＬ
レベルに立下がり、データビットＤ１がＨレベルに立上
がると、カレントミラー型回路１１０ｂは、電流源トラ
ンジスタＱ６がオフ状態となり、プリミティブウィンド
検出信号Ｎ０１がＬレベルを維持する。

【０１６４】同様、データビットＤ２およびＤ３につい
ても、プリミティブウィンド検出信号Ｎ２３は、データ
ビットＤ３がＬレベルに立下がると、電流源トランジス
タＱ６がオフ状態となり、Ｌレベルに立下がる。一方、
カレントミラー型回路１１０ａにおいては、データビッ
トＤ３がＨレベルに立上がっても、データビットＤ２が
Ｈレベルのときには、依然電流源トランジスタＱ１がオ
フ状態であり、プリミティブウィンド検出信号ＺＮ２３
はＬレベルを維持する。データビットＤ２がＬレベルに
立下がると、電流源トランジスタＱ１がオン状態とな
り、データビットＤ３がＨレベルであるため、プリミテ
ィブウィンド検出信号ＺＮ２３がＨレベルに立上がる。

【０１６５】データビットＤ０がＨレベルに立上がる
と、電流源トランジスタＱ１がオフ状態となり、プリミ
ティブウィンド検出信号ＺＮ０１はＬレベルに立下が
る。プリミティブウィンド検出信号ＺＮ２３について
も、データビットＤ３がＬレベルとなると、カレントミ
ラー型回路１１０ａにおいて差動増幅動作により、プリ
ミティブウィンド検出信号ＺＮ２３がＬレベルに立下が
る。

【０１６６】ローカルウィンド検出信号ＺＥＤＷ＿Ｒ０
３は、プリミティブウィンド検出信号Ｎ０１およびＮ２
３がともにＨレベルのときにＬレベルとなり、また、ロ
ーカルウィンド検出信号ＺＥＤＷ＿Ｆ０３は、プリミテ
ィブウィンド検出信号ＺＮ０１およびＺＮ２３がともに
ＨレベルのときにＬレベルとなる。

【０１６７】プリミティブウィンド検出信号は、最も遅
いデータビットの変化に応答して立上がり、最も早いデ
ータビットの変化に応答してＬレベルに立下がる。同様
に、プリミティブウィンド検出信号ＺＮ０１およびＺＮ
２３も、最も遅いデータビットの変化に応答してＨレベ
ルに立上がり、最も早いデータビットの変化に応答して
非活性状態のＬレベルに立下がる。したがって、これら
のプリミティブウィンド検出信号を、ＮＡＮＤ回路１１
１ａおよび１１１ｂを用いて合成することにより、４ビ
ットのデータＤ０−Ｄ３のすべてのビットが確定状態に
ある期間のみ、ウィンド検出信号ＺＥＤＷ＿Ｆ０３およ
びＺＥＤＷ＿Ｒ０３は活性状態のＬレベルに保持するこ
とができる。

【０１６８】上述のローカルウィンド検出動作が、転送
データビットに対し、４ビットを単位とする回路部分に
おいて実行され、それぞれのローカル有効データウィン
ドが検出される。

【０１６９】図２５は、図２２に示す最終ウィンド検出
回路１１２のうちの、最終有効データウィンド検出信号
（一致検出信号）ＭＤＣ＿Ｒを発生する部分の構成を示
す図である。図２５においては、データビットＤ０−Ｄ
６３に対する有効データウィンド検出回路の構成を示
す。転送データは６４ビットであり、１６個のローカル
有効データウィンド検出信号ＺＥＤＷ＿Ｒ０３〜ＺＥＤ
Ｗ＿Ｒ６０６３が生成される。４つのローカル有効デー
タウィンド検出信号を組として、各組に対しＮＯＲゲー
トＧＲ０−ＧＲ３を設ける。すなわち、ＮＯＲゲートＧ
Ｒ０は、データビットＤ０−Ｄ１５に対するローカルウ
ィンド検出信号ＺＥＤＷ＿Ｒ０３〜ＺＥＤＷ＿Ｒ１５を
受ける。ＮＯＲゲートＧＲ３は、データビットＤ４８−
Ｄ６３に対するローカルウィンド検出信号ＺＥＤＷ＿Ｒ
４８５１〜ＺＥＤＷ＿Ｒ６０６３を受ける。

【０１７０】最終ウィンド検出回路１１２は、さらに、
これらのＮＯＲゲートＧＲ０〜ＧＲ３の出力信号を受け
る４入力ＮＡＮＤゲートＧＤと、このＮＡＮＤゲートＧ
Ｄの出力信号を反転するインバータＧＩを含む。ＮＡＮ
ＤゲートＧＤから、最終ウィンド検出信号ＺＭＤＣ＿Ｒ
が生成され、インバータＧＩから、最終有効データウィ
ンド検出信号ＭＤＣ＿Ｒが生成される。

【０１７１】ＮＯＲゲートＧＲ０〜ＧＲ３の各々は、与
えられたローカルウィンド検出信号がすべてＬレベルと
なると、Ｈレベルの信号を出力する。したがって、ＮＯ
ＲゲートＧＲ０からは、データビットＤ０−Ｄ１５の有
効ウィンド領域を示す信号が出力され、ＮＯＲゲートＧ
Ｒ３からは、データビットＤ４８−Ｄ６３の有効ウィン
ド領域を示す信号が出力される。

【０１７２】ＮＡＮＤゲートＧＤは、与えられた信号が
すべてＨレベルのときにＬレベルの信号を出力する。し
たがって、このＮＡＮＤゲートＧＤから出力される最終
有効データウィンド検出信号ＺＭＤＣ＿Ｒは、データビ
ットＤ０−Ｄ６３の有効データウィンド領域を示す。

【０１７３】この図２５に示す構成において、ローカル
ウィンド検出信号として、信号ＺＥＤＷ＿Ｆを用いれ
ば、クロック信号ＣＬＫの立下がりエッジに同期して転
送されるデータに対する最終有効データウィンドを示す
信号ＺＭＤＣ＿ＦおよびＭＤＣ＿Ｆが生成される。この
最終有効データウィンド検出信号を用いて、与えられた
データビットの有効データウィンド領域を抽出すること
ができる。この抽出された有効データウィンド領域に対
し、クロック信号ＣＬＫの位相を調整して、受信データ
に対しセットアップ／ホールド時間を最適化するよう
に、ストローブ用クロック信号を生成する。

【０１７４】図２６は、図２１に示すストローブタイミ
ング検出回路１０５ｂの構成を概略的に示す図である。
図２６において、ストローブタイミング検出回路１０５
ｂは、クロック信号ＣＬＫのタイミングを、有効ウィン
ド検出回路１０５ａの信号伝搬遅延に応じて調整するた
めのタイミング調整回路１２０と、各々がたとえば２０
０ｐｓの遅延時間を有する複数の遅延段１２２ａがカス
ケード接続され、タイミング調整回路１２０からのクロ
ック信号を順次伝達する遅延線１２２と、遅延線１２２
の各遅延段１２２ａそれぞれに対応して設けられるラッ
チ回路１２４ｂを含み、最終有効データウィンド検出信
号ＭＤＣ＿Ｒ（またはＭＤＣ＿Ｆ）と遅延線１２２の対
応の遅延段１２２ａの出力信号とに従って位相を比較
し、該比較結果をラッチする結果レジスタ回路１２４
と、ラッチ回路１２４ａそれぞれに格納された信号に応
じてストローブタイミングを算出するストローブタイミ
ング算出回路１２６を含む。このストローブタイミング
算出回路１２６により算出されたストローブタイミング
が、ストローブタイミング記憶回路１０５ｃに記憶され
る。

【０１７５】図１８に示すストローブクロック発生回路
１０６は、遅延線１２２の遅延段１２２ａそれぞれに対
応して設けられる選択回路１０６ａを含み、ストローブ
タイミング記憶回路１０５ｃに格納されたストローブタ
イミング情報に基づいて生成されるデータトリガ選択信
号ＴＲＳＥＬに従って遅延線１２２の対応の遅延段１２
２ａの入力クロック信号を選択してストローブクロック
信号ＣＫＳＴを生成する。

【０１７６】図２７は、図２６に示す遅延線１２２の遅
延段１２２ａ、ストローブクロック発生回路１０６に含
まれる選択回路１０６ａ、およびラッチ回路１２４のラ
ッチ段１２４ａの構成の一例を示す図である。図２７に
おいて、遅延段１２２ａは、前段の遅延段から与えられ
るクロック信号を遅延する偶数段（図２７においては２
段）の遅延インバータ回路１２２ａａおよび１２２ａｂ
を含む。遅延段１２２ａは、たとえば２００ｐｓの遅延
時間を有する。

【０１７７】ラッチ段１２４ａは、ラッチ指示信号ＭＣ
０に応答して対応の遅延段１２２ａの入力クロック信号
をラッチするラッチ１２４ａａと、ラッチ１２４ａａの
ラッチ出力を転送指示信号ＭＤＣ１に応答してラッチし
てストローブタイミング算出回路２６へ与えるラッチ１
２４ａｂを含む。このラッチ段１２４ａにおいては、転
送指示信号ＭＤＣ０およびＭＤＣ１を、最終有効データ
ウィンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ＿Ｆ）に応
答して交互に生成し、ラッチ１２４ａａにより、有効デ
ータウィンドの位置を検出し、次いで検出した有効ウィ
ンド位置を、ラッチ１２４ａｂを用いて算出回路１２６
へ転送する。

【０１７８】選択回路１０６ａは、ストローブタイミン
グ記憶回路１０５ｃからのデータトリガ選択信号ＴＲＳ
ＥＬに応答して対応の遅延段１２２ａの入力クロック信
号を反転してストローブクロック信号ＣＫＳＴを生成す
るトライステートインバータ回路１０６ａａを含む。こ
のストローブクロック信号ＣＫＳＴを、トライステート
インバータバッファ回路１０６ａａにより生成している
のは、対応のサンプリング回路（ラッチ回路）が、クロ
ック信号（ストローブクロック信号）の立下がりに同期
してラッチ状態となるためである。選択回路１０６ａａ
の出力は、ワイヤード接続される。

【０１７９】図２８は、図２７に示すラッチ段１２４ａ
のラッチタイミングを規定する信号ＭＤＣ０およびＭＤ
Ｃ１の発生タイミングを示す図である。図２８に示すよ
うに、ラッチ指示信号ＭＤＣ０は、最終有効データウィ
ンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ＿Ｆ）に応答し
て生成される。転送指示信号ＭＤＣ１は、２つ目の最終
有効データウィンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ
＿Ｆ）に従って生成される。このラッチ指示信号ＭＤＣ
０により、遅延段１２４ａにより前段の遅延段の出力信
号をラッチして、有効データウィンドの位置を検出し、
次いで、生成される転送指示信号ＭＤＣ１に従ってラッ
チ１２４ａａの出力信号をラッチ１２４ａｂへ転送する
ことにより、ストローブタイミング算出回路１２６で最
適ストローブタイミングの算出を行なう。

【０１８０】図２９（Ａ）は、最終有効データウィンド
検出信号ＭＤＣ＿Ｆと遅延線入力クロック信号のタイミ
ング関係を示す波形図である。遅延段の入力信号ＣＬＫ
ｄａ−ＣＬＫｄｗは、それぞれ、単位時間（たとえば２
００ｐｓ）ずつ位相がずれている。今、最終有効データ
ウィンド検出信号ＭＤＣ＿Ｆは、遅延クロック信号ＣＬ
ＫｄａおよびＣＬＫｄｂの立下がりの間で立上がった状
態を考える。このとき、図２７に示すラッチ段１２４ａ
は、この最終有効データウィンド検出信号ＭＤＣ＿Ｆの
立上がりに同期してラッチ状態となり、対応の遅延クロ
ック信号を取込みラッチする。したがって、この遅延ク
ロック信号ＣＬＫｄａに対応するラッチ段１２４ａは、
“０”をラッチし、遅延クロック信号ＣＬＫｄｂ−ＣＬ
Ｋｄｖに対応するラッチ段１２４ａは、対応の遅延クロ
ック信号がＨレベルであるため、“１”を格納する。

【０１８１】この“１”を格納するラッチ段の数は、図
２９（Ｂ）に示すように、クロック信号ＣＬＫ（ＣＬＫ
ｄ）のＨレベルの期間の有効ウィンドに相当する。有効
データウィンド開始とクロック信号ＣＬＫとの位相のず
れを検出し、セットアップ時間ｔｓｕおよびホールド時
間ｔｈが最適となるように、ストローブタイミングを決
定する。この“１”を格納するラッチ段の数が、クロッ
ク信号ＣＬＫのＨレベル期間、すなわちＬレベル期間に
対応しており（クロック信号ＣＬＫのデューティが５０
％とする）、有効データウィンド幅が、このクロック信
号のＨレベル期間であると仮定し、“１”を格納するラ
ッチ段の中心位置のラッチ段に対応する選択回路を活性
状態とするようにストローブタイミングを決定する。こ
のストローブタイミング決定動作については後に詳細に
説明する。

【０１８２】図３０（Ａ）は、最終有効データウィンド
検出信号ＭＤＣ＿Ｒと遅延クロック信号とのタイミング
関係を示す図である。遅延線１２２からは、遅延クロッ
ク信号ＣＬＫｄ１〜ＣＬＫｄｚが出力される。最終有効
データウィンド検出信号ＭＤＣ＿Ｒが、遅延クロック信
号ＣＬＫｄ１と遅延クロック信号ＣＬＫｄ２の立上がり
の間の時点でＨレベルに立上がった状態を考える。この
状態においては、遅延線１２２において遅延段を進むに
つれて、この遅延クロック信号の立上がりが遅れている
ため、遅延クロック信号ＣＬＫｄ１に対応して設けられ
るラッチ段１２２ａには“１”が格納され、クロック信
号ＣＬＫｄ２−ＣＬＫｄｙに対するラッチ段１２４ａに
は、“０”が格納される。クロック信号ＣＬＫｄｚに対
応して設けられるラッチ段１２４ａには、“１”が格納
される。

【０１８３】したがって、この場合、“０”を格納する
ラッチ段の数は、図３０（Ｂ）に示すように、遅延クロ
ック信号ＣＬＫｄのＬレベルの期間に対応する。この場
合においては、クロック信号ＣＬＫのＬレベルの期間
は、ボード実装後のメモリシステムにおいては、一意的
に定められる。したがって、この期間を考慮してセット
アップ時間ｔｓｕおよびホールド時間ｔｈが最適となる
ように、データストローブタイミングを決定する。

【０１８４】図３１は、図２７に示すラッチ指示信号Ｍ
ＤＣ０および転送指示信号ＭＤＣ１を発生する部分の構
成の一例を示す図である。図３１において、指示信号発
生部は、最終有効データウィンド検出信号ＭＤＣ＿Ｒ
（またはＭＤＣ＿Ｆ）の立下がりに応答してその出力状
態を変更するＴフリップフロップ１３０と、Ｔフリップ
フロップ１３０の出力Ｑおよび／Ｑからの相補信号に従
って導通し、導通時最終有効データウィンド検出信号Ｍ
ＤＣ＿Ｒ（またはＭＤＣ＿Ｆ）から一致指示信号ＭＤＣ
０を生成するトランスミッションゲート１３１と、Ｔフ
リップフロップ１３０からの相補出力信号に従ってトラ
ンスミッションゲート１３１と相補的に導通し、導通
時、最終有効データウィンド検出信号ＭＤＣ＿Ｒ（また
はＭＤＣ＿Ｆ）を通過させて転送指示信号ＭＤＣ１を生
成するトランスミッションゲート１３２を含む。

【０１８５】Ｔフリップフロップ１３０は、初期状態時
においてはリセット状態とされ、その出力Ｑからの信号
はＬレベルである。したがって、最初は、最終有効デー
タウィンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ＿Ｆ）に
従ってラッチ指示信号ＭＤＣ０が生成され、この最終有
効データウィンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ＿
Ｆ）が立下がると、Ｔフリップフロップ１３０の出力信
号の状態が変化し、転送指示信号ＭＤＣ１が、最終有効
データウィンド検出信号ＭＤＣ＿Ｒ（またはＭＤＣ＿
Ｆ）に従って生成される。これにより、ラッチ段１２２
ａにおいて取込んだ位相情報を、順次転送することがで
きる。

【０１８６】なお、トランスミッションゲート１３１お
よび１３２は、非導通時出力ハイインピーダンス状態と
なる。この場合、確実な初期セットのために、指示信号
ＭＤＣ０およびＭＤＣ１が、それぞれ対応のトランスミ
ッションゲート１３１および１３２の非導通状態時接地
電圧レベルにリセットされるリセット用ＭＯＳトランジ
スタが設けられる。

【０１８７】図３２は、図２６に示すストローブタイミ
ング算出回路１２６の算出動作を概念的に示す図であ
る。図３２において、結果レジスタ回路１２４には、最
終有効データウィンド検出信号の前縁の位置が、クロッ
ク信号ＣＬＫが対応のエッジ（立上がりエッジまたは立
下がりエッジ）を基準として記憶されている。すなわ
ち、結果レジスタ１２４においては、“０”から“１”
に変化する位置が、有効データウィンドの前縁である。
結果レジスタ回路１２４に格納されたデータのうち、
“１”から“０”に変化する位置が、この有効データウ
ィンドに対応するクロック信号の後縁の位置を示す。

【０１８８】有効データウィンドが、ほぼクロック信号
ＣＬＫの半サイクルに等しい場合（ＤＤＲモードデータ
転送が行なわれる場合）、この“１”が連続する領域
は、確定データビットが転送されている期間に相当す
る。結果レジスタ回路１２４の“１”を格納するラッチ
段の中央位置を検出して、これをストローブタイミング
記憶回路１０５ｃに記憶する。有効データ領域が、クロ
ック信号ＣＬＫの半サイクルに実質的に等しい場合、そ
の中央領域を求めることにより、セットアップ時間およ
びホールド時間を等しくすることができ、セットアップ
時間およびホールド時間に対するマージンを最大にする
ことができる。

【０１８９】このストローブタイミング記憶回路１０５
ｃに記憶されたビット位置のレジスタから、データトリ
ガ選択信号ＴＲＳＥＬを出力する。データトリガ選択信
号ＴＲＳＥＬに従って、図２７に示す選択回路１０６ａ
が導通状態となり、ストローブタイミング記憶回路１０
５ｃに記憶されるレジスタ位置に対応する遅延クロック
信号が選択されてストローブクロック信号ＣＫＳＴが生
成される。このストローブクロック信号ＣＫＳＴは、有
効データウィンドのほぼ中央領域でそのエッジが変化
し、対応の有効データビットをサンプリングすることが
できる。

【０１９０】すなわち、図３３に示すように、クロック
信号ＣＬＫに対し最終有効データウィンド検出信号ＭＤ
Ｃ（ＭＤＣ＿ＲまたはＭＤＣ＿Ｆ）が位置ずれを生じて
いる場合、この最終有効データウィンド検出信号ＭＤＣ
の前縁と同じ位置で変化するクロック信号の位置が検出
される。ただし、遅延段１２２ａの有する遅延時間（た
とえば２００ｐｓ）の誤差は存在する。このクロック信
号のウィンドをＣＬＫＤとする。このクロック信号ウィ
ンドＣＬＫＤの位置は、結果レジスタ回路１２４に格納
されている。このクロック信号ウィンドＣＬＫＤの中心
位置にエッジが存在するようにストローブタイミングを
算出して、データトリガ選択信号ＴＲＳＥＬを生成す
る。ストローブクロック信号ＣＫＳＴは、有効データウ
ィンド幅とほぼ実質的に等しい活性化期間（Ｈレベル）
を有しており、有効データウィンドのほぼ中央領域でデ
ータのストローブを行なうことができ、セットアップ時
間ｔｓｕおよびホールド時間ｔｈに対するマージンは最
大にとることができる。

【０１９１】図３４に、具体的なストローブタイミング
算出手法を示す。今、結果レジスタ回路の各ラッチ段に
番号をつける。ラッチＬＡからラッチＬＢの間に、
“１”が格納されている場合を考える。この場合、レジ
スタＡに、ラッチＬＡの番号ＬＡを記憶し、またレジス
タＢに、“１”を格納する最終のラッチの番号ＬＢを記
憶する。ストローブタイミングは、このラッチ番号ＬＡ
およびＬＢから、平均値（ＬＡ＋ＬＢ）／２により求め
ることができる。このストローブタイミングを使用する
レジスタ番号（すなわち選択回路）が、記憶回路１０５
ｃに記憶される。

【０１９２】これらのレジスタＡおよびＢに対し、
“１”の先頭位置および終端位置の格納は、以下に示す
ように、ハードウェア的に行なわれてもよい。すなわ
ち、結果レジスタ１２４の隣接ラッチの出力信号を検出
し、“０１”の変化点を検出するとともに、“１０”の
変化点を検出することにより、このレジスタＡおよびＢ
に格納する記憶ウィンドの先頭位置および終端位置、す
なわち先頭ラッチ番号および終端ラッチ番号を検出する
ことができる。レジスタＡおよびＢは、結果レジスタ１
２４のラッチ段と同数の段数のレジスタ回路を有するこ
とが要求される。また、“０１”の組を検出するための
ゲート回路および“１０”の組を検出するためのゲート
回路が必要となる。

【０１９３】回路点数を低減するために、図示しないコ
ントローラにより、結果レジスタ１２４の“１”を格納
するラッチ番号を求め、この検出されたラッチ番号をそ
れぞれレジスタＡおよびＢに記憶して、ストローブタイ
ミングを検出する構成が用いられてもよい。ストローブ
タイミング記憶回路１０５ｃに各メモリユニットの各バ
ンク（各メモリチップ）ごとにストローブタイミングを
記憶する必要があり、この格納の制御を行なう構成が、
このレジスタＡおよびＢへの格納値を算出する動作と併
せて実行してもよい。

【０１９４】図３５（Ａ）および（Ｂ）は、それぞれ、
レジスタＡおよびレジスタＢに対するデータ格納制御部
の構成を概略的に示す図である。

【０１９５】図３５（Ａ）において、結果レジスタ回路
１２４は、ラッチ段１２４ａｐおよび１２４ａｑを含
む。これらのラッチ段１２４ａｐおよび１２４ａｑは、
連続する遅延段に対応して配置される。ラッチ段１２４
ａｐおよび１２４ａｑそれぞれに対応してゲート回路Ｇ
ＡｐおよびＧＡｑが設けられる。ゲート回路ＧＡｐおよ
びＧＡｑの出力信号は、レジスタＡの対応のレジスタ回
路ＡａｐおよびＡａｑに与えられて格納される。

【０１９６】ゲート回路ＧＡｐは、対応のラッチ段１２
４ａｐのラッチ信号と前段のラッチの出力信号の反転信
号とを受け、両者が“１”のときに、“１”の信号を出
力する。ゲート回路ＧＡｑは、ラッチ段１２４ａｐの出
力信号の反転信号と対応のラッチ段１２４ａｑの出力信
号とを受ける。したがって、図３５（Ａ）に示すよう
に、ラッチ段１２４ａｐおよび１２４ａｑにおいて、
“０”および“１”がそれぞれ格納されている場合、ゲ
ート回路ＧＡｐの出力信号がＬレベル（“０”）とな
り、ゲート回路ＧＡｑの出力信号のみが“１”となり、
最終有効データウィンド領域の前縁を検出してレジスタ
Ａに、その前縁位置を格納することができる。

【０１９７】図３５（Ｂ）において、レジスタ回路１２
４のラッチ段１２４ａｓおよび１２４ａｔに対し、ゲー
ト回路ＧＢｓおよびＧＢｔが設けられる。ゲート回路Ｇ
ＢｓおよびＧＢｔの出力信号をそれぞれ受けるように、
レジスタＢにおけるレジスタ回路ＢａｓおよびＢａｔが
設けられる。ゲート回路ＧＢｔは、対応のラッチ段１２
４ａｔの出力信号と次段のラッチ段の出力信号の反転信
号とを受ける。ゲート回路ＧＢｓは、対応のラッチ段１
２４ａｓの出力信号と次段のラッチ段１２４ａｔの出力
信号の反転信号とを受ける。したがって、ゲート回路Ｇ
Ｂｓは、ラッチ段１２４ａｓおよび１２４ａｔにそれぞ
れ“１”および“０”が格納されたときに、“１”の信
号を出力する。ゲート回路ＧＢｔは、ラッチ段１２４ａ
ｔの出力信号が“０”のときには“０”の信号を出力す
る。したがって、この図３５（Ｂ）に示す構成を利用す
ることにより、最終有効データウィンド領域の後縁を検
出してレジスタＢにその検出位置を格納することができ
る。

【０１９８】レジスタＡおよびレジスタＢにおいて、こ
の“１”が格納されたレジスタ番号（ラッチ番号）を図
示しない制御装置により検出し、そのレジスタ番号から
ストローブタイミングを検出してストローブタイミング
記憶回路１０５ｃ内のレジスタに“１”を書込む。

【０１９９】図３６は、ストローブタイミング算出回路
１２６およびストローブタイミング記憶回路１０５ｃの
構成の一例を示す図である。図３６において、ストロー
ブタイミング算出回路１２６は、レジスタＡに格納され
た前縁ラッチ番号とレジスタＢに格納された後縁ラッチ
番号とを加算する加算器１２６ａと、加算器１２６ａの
出力加算値を１／２倍する乗算器１２６ｂと、乗算器１
２６ｂの出力値を遅延線１２２の遅延段数に応じてビッ
ト展開するビット展開回路１２６ｃを含む。

【０２００】レジスタＡおよびレジスタＢには、それぞ
れ最終有効データウィンド検出信号の前縁に一致するク
ロック信号のパルス幅の前縁位置および後縁位置に対応
するラッチの番号がそれぞれ格納されている。加算器１
２６ａは、これらのラッチの番号を加算し、該加算結果
に乗算器１２６ｂで係数１／２を乗算することにより、
有効ウィンドの前縁および後縁の中央位置でエッジを有
するクロック信号に対応するラッチ段の番号を検出す
る。

【０２０１】ビット展開回路１２６ｃは、この乗算器１
２６ｂの出力するラッチ番号に対応するレジスタ回路に
“１”をセットし、残りのレジスタ回路はすべて“０”
を格納する。これにより、遅延線１２２の各遅延段に対
応して設けられるクロック選択回路それぞれに対応した
選択制御信号を生成することができる。

【０２０２】ストローブタイミング記憶回路１０５ｃ
は、メモリユニットおよびバンク（メモリチップ）それ
ぞれに対応して設けられるレジスタ１４０ａ−１４０ｍ
を含むレジスタ回路１４０と、このレジスタ回路１４０
からレジスタを選択するための選択回路１４２と、アド
レス信号ＡＤに従って選択回路１４２の選択動作を制御
する制御回路１４１を含む。レジスタ１４０ａ−１４０
ｍのそれぞれのビット幅は、ビット展開回路１２６ｃが
出力するデータのビット幅と同じである。選択回路１４
２により、１つのレジスタを選択して、ビット展開回路
１２６ｃから与えられたデータを書込む。これにより、
メモリユニットのバンク（メモリチップ）に対する遅延
クロック選択位置を示す信号が格納される。なお、メモ
リチップそれぞれがマルチバンク構成の場合、このメモ
リチップ内のバンク個々にストローブタイミング情報が
抽出されて格納される。

【０２０３】通常動作時においては、制御回路１４１
は、メモリユニットおよびバンク（メモリチップ）を特
定するアドレスＡＤに従ってレジスタ回路１４０のうち
の対応のレジスタを選択回路１４２により選択する。こ
の選択回路１４２から、したがって１ビットのみが
“１”であり、残りのビットは“０”となるデータトリ
ガ選択信号ＴＲＳＥＬが生成されて、図２６に示すスト
ローブクロック発生回路１０６の選択回路１０６ａへ並
列に与えられる。

【０２０４】なお、レジスタＡおよびレジスタＢには、
それぞれ、先の図３４に示すレジスタＡおよびレジスタ
Ｂに格納された“１”のレジスタ回路の位置において、
対応のラッチ段の番号が格納されている。

【０２０５】［ストローブタイミング記憶回路１０５ｃ
の変更例］図３７は、ストローブタイミング記憶回路１
０５ｃの変更例を示す図である。図３７において、スト
ローブタイミング記憶回路１０５ｃは、メモリユニット
およびメモリチップ（またはバンク）に対応してストロ
ーブタイミングを記憶するレジスタ回路１４５と、この
レジスタ回路１４５に対する書込／読出を制御する制御
回路１４６と、レジスタ回路１４５から読出されたスト
ローブタイミング情報をデコードするデコーダ１４７
と、デコーダ１４７からのデコード信号に従ってデータ
トリガ選択信号ＴＲＳＥＬを生成する選択信号発生回路
１４８を含む。

【０２０６】レジスタ回路１４５は、メモリユニット名
１４５ａａとメモリチップ名（またはバンク名）１４５
ａｂとストローブタイミング情報１４５ｂをリンクして
格納する。

【０２０７】メモリユニット名１４５ａａは、同じに選
択される複数のメモリユニットを指定し、メモリチップ
名１４５ａｂは、同時に指定されるメモリチップ名を指
定する。メモリチップがバンク構成を有するときには、
メモリチップのバンク毎に、ストローブタイミング情報
が格納される。

【０２０８】このメモリユニット名１４５ａａとメモリ
チップ名（バンク名）１４５ａｂをアドレスとして、対
応のストローブタイミング（ラッチ段の番号）を格納し
てもよい。レジスタ回路１４５は、内容参照メモリ（Ｃ
ＡＭ）で構成し、メモリユニット名１４５ａａおよびメ
モリチップ名（バンク名）１４５ａｂを参照アドレスと
してストローブタイミング情報を読出すように構成され
てもよい。

【０２０９】図３７においては、メモリユニット名ＭＵ
ａのメモリチップ（バンク）Ｂ０にストローブタイミン
グ情報♯ａが格納される。メモリユニット名ＭＵｎのメ
モリチップ（バンク）Ｂ０およびＢ１それぞれに対し、
ストローブタイミング♯ｂおよび♯ｃが格納される状態
を一例として示す。ストローブタイミング情報１４５ｂ
は、単にラッチ段の番号（ＬＡ＋ＬＢ）／２を格納して
いるだけである。

【０２１０】デコーダ１４７は、このレジスタ回路１４
５から読出されたストローブタイミング情報をデコード
し、対応のクロック選択回路を特定する信号を生成す
る。選択信号発生回路１４８は、このデコーダ１４７の
出力信号をラッチし、データトリガ選択信号ＴＲＳＥＬ
を生成する。

【０２１１】この図３７に示す構成の場合、レジスタ回
路１４５およびデコーダ１４７は、メモリユニットへの
アクセス時に活性化される。連続して１つのメモリユニ
ットへアクセスする場合には、選択信号発生回路１４８
からデータトリガ選択信号ＴＲＳＥＬが自動的に発生さ
れる。レジスタ回路１４５およびデコーダ１４７は、次
のアクセスに備えることができ、メモリユニット／メモ
リチップ切換時においても高速で対応することができ
る。

【０２１２】制御回路１４６は、メモリユニット名およ
びメモリチップ名を特定するアドレス信号ＡＤに従って
レジスタ回路１４５へアクセスする。レジスタ回路１４
５へのストローブ情報を格納するときには、この制御回
路１４６が書込モードとなり、レジスタ回路へストロー
ブタイミング情報を示す情報（ＬＡ＋ＬＢ）／２をアド
レス信号に従って書込む。

【０２１３】図３８は、クロック発生部の構成を概略的
に示す図である。図３８において、クロック発生部は、
クロック信号ＣＬＫの立上がりエッジに同期して転送さ
れるデータに対するストローブクロック信号ＣＫＳＴＲ
を生成する立上がりクロック発生回路１０６Ｒと、クロ
ック信号ＣＬＫの立下がりエッジに同期して転送される
データに対するストローブクロック信号ＣＫＳＴＦを生
成する立下がりクロック発生回路１０６Ｆと、この立上
がりクロック発生回路１０６Ｒに対するデータトリガ選
択信号ＴＲＳＥＬＲを生成する立上がり調整系１０５Ｒ
と、立下がりクロック発生回路１０６Ｆに対するデータ
トリガ選択信号ＴＲＳＥＬＦを生成する立下がり調整系
１０５Ｆを含む。

【０２１４】立上がり調整系１０５Ｒは、先の図２６以
降において示した最終有効データ運動検出信号に従って
データトリガ選択信号ＴＲＳＥＬＲを生成する回路部分
を含む。したがって、この立上がり調整系１０５Ｒは、
クロック信号ＣＬＫを遅延する遅延線１２２Ｒと、この
遅延線１２２Ｒにおける一致部分を検出するとともに、
検出位置を記憶するレジスタ回路（図示せず）とを含
む。立下がり調整系１０５Ｆも同様、ストローブタイミ
ング検出回路１０５ｂおよびストローブタイミング記憶
回路１０５ｃと、クロック信号ＣＬＫを遅延する遅延線
１２２Ｆと、この遅延線１２２Ｆの遅延クロック信号に
従ってストローブタイミングを検出して記憶するラッチ
段およびレジスタ回路（図示せず）を含む。

【０２１５】立下がりクロック発生回路１０６Ｒは、こ
のデータトリガ選択信号ＴＲＳＥＬＲに従って遅延線１
２２Ｒから伝達される遅延クロック信号を選択してスト
ローブクロック信号ＣＫＳＴＲを生成する。立下がりク
ロック発生回路１０６Ｆは、遅延線１２２Ｆの遅延クロ
ック信号を、データトリガ選択信号ＴＲＳＥＬＦに従っ
て選択してストローブクロック信号ＣＫＳＴＦを生成す
る。

【０２１６】図３９は、ラッチ回路ＬＫＴの構成の一例
を示す図である。図３９において、ラッチ回路ＬＫＴ
は、ストローブクロック信号ＣＫＳＴＲの立上がりエッ
ジで選択メモリチップから転送されるデータビットＤ＜
ｉ＞を取込むラッチ回路ＬＫＴＲと、ストローブクロッ
ク信号ＣＫＳＴＦの立上がりエッジに同期してデータビ
ットＤ＜ｉ＞を取込むラッチ回路ＫＴＦを含む。

【０２１７】データが６４ビットＤ＜６３：０＞の場
合、これらのラッチ回路ＬＫＴＲおよびＬＫＴＦが、デ
ータビットそれぞれに対して設けられ、６４ビットデー
タＤ＜６３：０＞に対して共通に、これらのストローブ
クロック信号ＣＫＳＴＦおよびＣＫＳＴＲに従ってラッ
チ動作が行われて、６４ビット内部データＤｉｎ＜６
３：０＞が生成される。

【０２１８】これらのラッチ回路ＬＫＴＲおよびＬＫＴ
Ｆが生成される内部データビットは、このチップセット
の制御部の内部構成に合わせて、並列に順次内部に転送
されもよく、またシリアルに、同一の内部データバスを
介して順次転送されてもよい。

【０２１９】このラッチ回路ＬＫＴにおいて、ストロー
ブクロック信号ＣＫＳＴＲおよびＣＫＳＴＦそれぞれに
対して、ラッチ回路ＬＫＴＲおよびＬＫＴＦを設けるこ
とにより、クロック信号ＣＬＫの立上がりエッジおよび
立下がりエッジに同期して転送されるデータビットを低
速で動作するラッチ回路ＬＫＴＲおよびＬＫＴＦを用い
てサンプリング（ラッチ）することができる。

【０２２０】なお、これらのストローブクロック信号Ｃ
ＫＳＴＲおよびＣＫＳＴＦの立上がりエッジでサンプリ
ングタイミングを決定している。しかしながら、先の構
成において、ストローブクロック信号の論理を逆転する
ことにより、これらのラッチ回路ＬＫＴにおけるデータ
サンプリングは、ストローブクロック信号ＣＫＳＴＲお
よびＣＫＳＴＦの立下がりに同期してラッチ動作を行な
うように構成することもできる。

【０２２１】［変更例１］図４０は、この発明の実施の
形態５の変更例に従うストローブタイミング検出回路お
よび結果レジスタの要部の構成を示す図である。この図
４０に示す構成において、先の図２７に示す構成と異な
り、レジスタ回路１２４ａにおいて、ラッチ１２４ａａ
は、対応の遅延段１２２ａａの入力クロック信号の立上
がりエッジで、与えられた有効データウィンド検出信号
（ラッチ指示信号）ＭＤＣ０（ＭＤＣ＿Ｒ）をラッチす
る。他の構成は、先の図２７に示す構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。

【０２２２】この図４０に示す構成においては、クロッ
ク信号ＣＬＫの立上がりエッジに同期して転送されるデ
ータに対する有効データウィンドを検出する。クロック
信号ＣＬＫの立下がりエッジに同期して転送されるデー
タビットに対しては、ラッチ段１２４ａａが、対応の遅
延段の入力クロック信号の立下がりに応答して最終の有
効データウィンド検出信号ＭＤＣ＿Ｆをラッチする。

【０２２３】この図４０に示す構成の場合、図４１
（Ａ）に示すように、対応の遅延クロック信号ＣＬＫｄ
ａ等の立上がりエッジで、最終有効データウィンド検出
信号ＭＤＣ＿Ｒがラッチされる。したがって、遅延クロ
ック信号ＣＬＫｄａと遅延クロック信号ＣＬＫｄｂの間
で、最終有効データウィンド検出信号ＭＤＣ＿Ｒが立上
がり、遅延クロック信号ＣＬＫｄｕと遅延クロック信号
ＣＬＫｄｖの立上がりの間で、この最終有効データウィ
ンド検出信号ＭＤＣ＿Ｒが立下がる場合、この有効デー
タウィンド検出信号ＭＤＣ＿Ｒの領域に対応するラッチ
段に“１”が格納される。

【０２２４】“１”を格納するレジスタ回路１２４ａの
段数は、最終有効データウィンドの時間幅に相当する。
したがって、図４１（Ｂ）に示すように、クロック信号
ＣＬＫを有効データウィンドに切取った状態が得られ
る。したがって、この“１”を格納するラッチ段１２４
ａｂのうち、中心位置のラッチ段に対応する遅延段の入
力クロック信号をストローブクロック信号ＣＫＳＴＲと
して選択することにより、有効データウィンドの中心で
ストローブするタイミングを与えるストローブクロック
信号ＣＫＳＴＲを得ることができる。この場合、有効デ
ータウィンドの幅がメモリユニットごとまたはメモリチ
ップ（バンク）ごとに異なり、クロック信号ＣＬＫの半
サイクルよりも小さい場合においても、正確にセットア
ップ時間およびホールド時間を等しくして、これらのセ
ットアップ時間およびホールド時間に対するマージンを
最大とするストローブタイミングを得ることができる。

【０２２５】図４２（Ａ）は、クロック信号ＣＬＫの立
下がりエッジに同期して転送されるデータに対するスト
ローブタイミング検出動作を示す図である。この図４２
（Ａ）に示すように、最終有効データウィンド検出信号
ＭＤＣ＿Ｆが活性状態となっている区間に対応するラッ
チ段が“１”を格納する。すなわち、図４２（Ａ）に示
すように、最終有効データウィンド検出信号ＭＧＤ＿Ｆ
がクロック信号ＣＬＫｄｕおよびＣＬＫｄｂの立下がり
の間に立上がり、かつクロック信号ＣＬＫｄｙおよびＣ
ＬＫｄｚの立下がりの間に立下がる場合には、図４２
（Ｂ）に示すように、遅延クロックＣＬＫｄｂと遅延ク
ロックＣＬＫｄｙを受けるラッチ段には“１”が格納さ
れ、それ以外のラッチ段には、“０”が格納される。し
たがって、このクロック信号ＣＬＫの立下がりに同期し
て転送されるデータに対しても、有効データウィンド幅
の中心位置でストローブタイミングを与えるストローブ
クロック信号ＣＫＳＴＦを生成することができる。

【０２２６】なお、この遅延線１２２における遅延時間
は、クロック信号ＣＬＫの１サイクル期間でよい。複数
の部分で同時に一致検出が生じるのを防止する。

【０２２７】この変更例１の構成における他の構成は、
先の図３６から図３７で説明したストローブタイミング
検出回路およびストローブタイミング記憶回路の構成を
利用することができる。

【０２２８】［変更例２］図４３は、この発明の実施の
形態５の変更例２の構成を概略的に示す図である。この
図４３において、データビットが６４ビットＤ０−Ｄ６
３に対する構成を一例として示す。この変更例２の構成
において、４ビットデータごとにストローブタイミング
を調整する。すなわち、タイミング制御回路１０５にお
いて、４ビットのデータごとに、タイミング調整回路が
設けられる。タイミング調整回路１０５−０が、ローカ
ル有効データウィンド検出信号ＺＥＤＷＲ０およびＸＥ
ＤＷＦ０に従ってデータビットＤ０−Ｄ３に対する相互
タイミングを調整する。タイミング調整回路１０５−１
５は、ローカル有効データウィンド検出信号ＺＥＤＷＲ
１５およびＺＥＤＷＦ１５に従ってデータビットＤ６０
−Ｄ６３に対するストローブタイミングを調整する。一
般に、タイミング調整回路１０５−ｉは、ローカル有効
データ検出信号ＺＥＤＷＲｉおよびＺＥＤＷＦｉに従っ
て、データビットＤ＜４ａ＞−Ｄ＜４ａ＋３＞に対する
ストローブタイミングを調整する。

【０２２９】タイミング調整回路１０５−０〜１０５−
１５それぞれに対して、ストローブクロック信号を生成
するストローブクロック発生回路１０６−０〜１０６−
１５が設けられる。ストローブクロック発生回路１０６
−０は、データビットＤ０−Ｄ３に対するストローブク
ロック信号ＣＫＳＴＦ０およびＣＫＳＴＲ０を生成す
る。ストローブクロック発生回路１０６−１５は、デー
タビットＤ６０−Ｄ６３に対するストローブクロック信
号ＣＫＳＴＦ１５およびＣＫＳＴＲ１５を生成する。

【０２３０】タイミング調整回路１０５−０〜１０５−
１５およびストローブクロック発生回路１０６−０〜１
０６−１５の構成は、先の構成において、最終有効デー
タウィンド検出信号ＭＤＣ＿ＲおよびＭＤＣ＿Ｆに代え
て、ローカルウィンド検出信号ＺＥＤＷが用いられれば
よい。この図４３に示す構成の場合、メモリユニット
が、４ビットデータを転送しており、各メモリユニット
単位でストローブタイミングを調整することにより、よ
り正確なデータの取込を行なうことができる。この場
合、メモリユニットにおいてメモリチップ毎にデータス
トローブタイミングを調整することができる。

【０２３１】また、データビットはバイト単位でストロ
ーブタイミングが調整されてもよく、また２バイト単位
でストローブタイミングが調整されてもよい。

【０２３２】以上のように、この発明の実施の形態５に
従えば、有効データウィンドを検出し、その有効データ
ウィンドに応じてストローブクロック信号のタイミング
を調整しており、ボード実装時において信号伝搬遅延が
生じても、正確にデータを取込むことができる。また、
メモリユニットからはデータストローブ信号ＤＱＳが転
送されないため、このデータストローブ信号ＤＱＳを転
送するための信号線および消費電力を低減することがで
きる。また、この構成の場合、各メモリユニットにおい
て、出力データを、クロック信号ＣＬＫに同期して転送
する場合、この位相調整を行なうためのＤＬＬを設ける
必要がなく、メモリユニットの価格および消費電流を低
減することができる。

【０２３３】［他の変更例］上述のメモリシステムにお
いては、６４ビットデータを転送し、４ビットデータに
対し、４つのメモリユニットが配置されており、各メモ
リユニットをモジュールで構成している。しかしなが
ら、１つのメモリユニットが６４ビットデータを転送
し、１つのメモリユニットが選択されてアクセスされる
構成であってもよい。また、メモリユニットは、メモリ
モジュールでなく、１つのメモリチップのみを含んでい
てもよい。

【０２３４】また、システムとしては、チップセットと
メモリユニットで構成されるメモリシステムに限定され
ず、クロック信号に同期してアクティブターミネーショ
ン方式で信号／データを転送するシステムであれば、そ
のインターフェイス回路として本発明は適用可能であ
る。

【０２３５】また、上述のシステムバス構成において
は、メモリユニットの書込データおよび読出データが共
通にデータバスＤＢを介して転送されている。しかしな
がら、データバスは、書込データを転送する書込データ
バスと読出データを転送する読出データバスとが別々に
設けられていてもよい。書込／読出バス分離構成の場
合、読出データバス線に対して先に説明した出力ドライ
ブ回路が配置される。

【０２３６】また、終端電圧として、電源電圧が用いら
れている。しかしながら、この終端電圧として、接地電
圧が用いられてもよい。この終端電圧を接地電圧として
用いる場合には、出力ドライブ回路において、先の実施
の形態１から４に示す出力ドライブ回路の構成におい
て、終端制御用トランジスタをＮチャネルＭＯＳトラン
ジスタで構成し、出力ドライブ用ＭＯＳトランジスタを
ＰチャネルＭＯＳトランジスタで構成する。制御回路の
構成は、制御信号の論理レベルを反転することにより、
先に示した構成を利用することができる。

【０２３７】

【発明の効果】この発明に従えば、アクティブターミネ
ーション方式に従って信号／データを転送するメモリシ
ステムにおいて、終端電圧を中間電圧と異なる電源供給
電圧（電源電圧または接地電圧）に設定しており、また
データ／信号をオープンドレイン方式に従って転送して
おり、バス線を中間電圧に終端するための終端抵抗が不
要となり出力ドライブ回路の占有面積を低減することが
できる。また、チップ内終端抵抗および終端の有効／無
効を設定するためのトランジスタが不要となり、終端制
御用トランジスタのサイズを低減でき、出力ノードの寄
生容量を低減することができ、高速かつ低消費電流で信
号／データを転送することができる。

【０２３８】また、インターフェイス回路の活性化時出
力ノードを内部信号に従って第１の電圧レベルに駆動し
かつこのインターフェイス回路の非活性化時非導通状態
に設定される第１のトランジスタと、インターフェイス
回路の活性化時この第１のトランジスタの導通時に非導
通状態とされ、かつインターフェイス回路の非活性化時
選択的に導通状態とされ、導通時、第１の電圧と異なる
極性の第２の電圧レベルへ出力ノードを駆動する少なく
とも１個の第２のトランジスタとでインターフェイス回
路を構成することにより、アクティブターミネーション
方式に従って信号／データを転送しても、終端用の抵抗
が不要となり、占有面積を低減することができる。また
インターフェイス回路内に終端抵抗を配置する必要がな
く、終端制御用トランジスタの第２のトランジスタのサ
イズを低減することができ、その寄生容量を低減でき、
高速かつ低消費電流で信号／データを転送することがで
きる。また、終端抵抗を用いておらず終端電圧も中間電
圧と異なる電源電圧レベルであり、終端制御用トランジ
スタのサイズを低減することができる。

【０２３９】また、この第２のトランジスタを、インタ
ーフェイス回路装置の活性化時内部信号に従って導通／
非導通を制御することにより、高速で、信号／データ転
送時、終端電圧レベルの信号／データを転送することが
できる。

【０２４０】また、この第２のトランジスタ、互いに駆
動力の異なる複数のトランジスタで構成することによ
り、複数の異なる終端制御モードを実現でき、適用用途
に応じた終端制御を実現することができる。また、これ
らのトランジスタにおいて、１つをインターフェイス回
路の活性化時において内部信号に従って選択的に活性化
し、かつ別のトランジスタをインターフェイス回路の活
性化時に非導通状態に設定することにより、効率的に最
適な駆動力でバス終端を行うことができ、また終端用の
これらのトランジスタのサイズを低減することができ
る。

【０２４１】また、この少なくとも１個の第２のトラン
ジスタを、インターフェイス回路の活性化時内部信号に
従って選択的に第１のトランジスタと相補的に導通状態
に設定されかつインターフェイス回路装置の非活性化時
非導通状態に維持される第１の終端トランジスタと、イ
ンターフェイス回路の活性化時非導通状態に設定され、
かつインターフェイス回路を含む半導体装置の非活性化
時導通状態に維持される第２の終端トランジスタとで構
成することにより、信号／データの転送動作時におい
て、第１の終端トランジスタを用いて終端を行なって終
端電圧レベルのデータ／信号を転送し、また信号／デー
タの転送動作を行なわない場合には、第２の終端トラン
ジスタを用いてバス線の終端を行なうことにより、第２
の終端トランジスタを、終端補助用のトランジスタとし
て利用することができ、これら第１および第２の終端ト
ランジスタのサイズを低減でき、出力ノードの寄生容量
を低減でき、応じて高速かつ低消費電流で信号／データ
を転送することができる。

【０２４２】また、このインターフェイス回路が、半導
体装置内の並列に配置される複数の半導体チップそれぞ
れに設けられており、この第２の終端トランジスタが、
少なくともモジュール選択信号に従って導通／非導通状
態を設定することにより、このモジュール構成の場合の
バス線の終端をモジュール単位およびメモリチップ単位
で切換えることができ、処理用途に応じた終端制御を実
現することができる。

【０２４３】また、この第２のトランジスタを、インタ
ーフェイス回路の非活性化時選択的に導通状態とされか
つインターフェイス回路の活性化時非導通状態に設定す
る終端トランジスタで構成することにより、バス線の終
端を、非選択インターフェイス回路の第２のトランジス
タで行なうことができ、この終端トランジスタのサイズ
を、より低減することができる。

【０２４４】また、このインターフェイス回路が、モジ
ュール内に配置される複数の半導体チップそれぞれに対
応して配置される場合には、この終端トランジスタを、
少なくともモジュール選択信号に従ってその導通／非導
通状態を設定することにより、モジュール単位またはメ
モリチップ単位で終端トランジスタの導通／非導通を制
御することができ、少なくとも非選択モジュールの終端
トランジスタでバス線の終端を行なうことができ、終端
トランジスタのサイズを低減することができる。

【０２４５】また、この第２のトランジスタを、インタ
ーフェイス回路の信号出力動作時内部信号に従って第１
のトランジスタと相補的に導通／非導通が制御されかつ
このインターフェイス回路装置の非活性化時においては
非導通状態に設定される終端トランジスタで構成するこ
とにより、オープンドレイン方式で信号／データを転送
し、かつ終端をこの第２のトランジスタで行なうことが
でき、終端抵抗を不要として、このインターフェイス回
路の占有面積を低減でき、また出力ノードの寄生容量を
低減でき、高速かつ低消費電流で信号／データを転送す
ることができる。

【０２４６】また、この第２のトランジスタを複数の終
端トランジスタで構成し、この終端トランジスタの動作
可能状態に設定する情報を格納することにより、この終
端トランジスタのサイズを調整することができ、最適な
終端条件を使用用途に応じて設定することができる。

【０２４７】また、第１のトランジスタを、出力ノード
を接地電圧レベルに駆動するＮチャネルトランジスタで
構成し、第２のトランジスタを、導通時この出力ノード
を電源電圧レベルに駆動するＰチャネルトランジスタで
構成することにより、終端電圧を電源電圧レベルに設定
することができ、終端電圧を中間電圧レベルに設定する
ための終端電圧発生回路が不要となり、システム規模を
低減することができる。

【０２４８】また、入力ノードへの信号の印加時導通状
態とされ、導通時この入力ノードを第１の電源電圧レベ
ルに駆動する終端トランジスタと、この入力ノードに与
えられる信号に従って内部信号を生成する内部信号生成
回路を設け、この入力ノードの第２の電源電圧レベルの
駆動を、入力ノードに与えられる信号に従って行なうこ
とにより、送信側の回路は、オープンドレイン方式で信
号／データを転送することができ、またこの終端トラン
ジスタでバス線を終端でき、終端抵抗が不要となり、高
速かつ低消費電流でデータを転送することができる。

【０２４９】また、この内部信号生成回路を、ノードに
与えられる信号の有効運動幅を検出し、その有効運動幅
に基づいてストローブタイミングを決定し決定されたス
トローブタイミングで出力ノードに与えられた信号をラ
ッチすることにより、送信側において、ストローブ信号
を生成して転送する必要がなく、送信側装置のインター
フェイス部の占有面積を低減でき、また消費電流を低減
できる。また、システムにおけるストローブ信号伝達線
が不要なり、配線面積が低減される。

【０２５０】また、この内部信号発生回路において、入
力ノードの信号をラッチするためのラッチタイミングを
与えるストローブ信号を、送信側のメモリ装置個々に対
して生成することにより、正確なタイミングで、入力電
圧が与えられたデータを取込んで内部信号を生成するこ
とができる。

【０２５１】また、複数のインターフェイス回路を有す
る半導体装置において、インターフェイス回路それぞれ
を、出力駆動トランジスタと、インターフェイス回路の
非活性化時、選択的に導通状態とされ、導通時、出力ノ
ードを第１の電源電圧と極性の異なる第２の電源電圧レ
ベルに駆動する終端トランジスタとで構成することによ
り、終端抵抗を用いることなくアクティブターミネーシ
ョン方式に従って高速でかつ低消費電流で信号を転送す
ることができる。

【図面の簡単な説明】

【図１】 この発明に従う終端制御方法に従うデータ転
送時の信号波形を示す図である。

【図２】 この発明の実施の形態１に従う出力ドライブ
回路の構成を示す図である。

【図３】 この発明の実施の形態１に従うメモリシステ
ムの構成の一例を概略的に示す図である。

【図４】 この発明の実施の形態１における出力ドライ
ブ回路の各トランジスタの状態を一覧にして示す図であ
る。

【図５】 図４に示すトランジスタの状態におけるバス
の終端状態を示す図である。

【図６】 この発明の実施の形態１における終端制御法
における出力ドライブ回路のトランジスタの状態を一覧
にして示す図である。

【図７】 図６に示す出力ドライブ回路のトランジスタ
の状態におけるバス線を終端するトランジスタを示す図
である。

【図８】 この発明の実施の形態１に従う終端制御信号
を発生する部分の構成の一例を示す図である。

【図９】 この発明の実施の形態２に従う第１の終端制
御モード時における出力ドライブ回路の各トランジスタ
の状態を示す図である。

【図１０】 この発明の実施の形態２における第２の終
端制御モードにおける出力ドライブ回路の各トランジス
タの状態を一覧にして示す図である。

【図１１】 この発明の実施の形態２における第３の終
端制御モード時における出力ドライブ回路のトランジス
タの状態を一覧にして示す図である。

【図１２】 この発明の実施の形態２に従う終端制御信
号を発生する部分の構成を概略的に示す図である。

【図１３】 この発明の実施の形態２におけるチップセ
ット内の終端制御信号発生部の構成を概略的に示す図で
ある。

【図１４】 この発明の実施の形態３に従う出力ドライ
ブ回路の構成を示す図である。

【図１５】 この発明の実施の形態３の変更例の出力ド
ライブ回路の構成を示す図である。

【図１６】 この発明の実施の形態４に従う出力ドライ
ブ回路の構成の一例を示す図である。

【図１７】 この発明の実施の形態４の変更例の出力ド
ライブ回路の構成を概略的に示す図である。

【図１８】 この発明の実施の形態５に従うメモリシス
テムの構成を概略的に示す図である。

【図１９】 この発明の実施の形態５におけるストロー
ブクロック信号を発生する動作の原理を示す図である。

【図２０】 この発明の実施の形態５における有効デー
タウィンド検出動作を示す信号波形図である。

【図２１】 図１８に示すタイミング制御回路の構成を
概略的に示す図である。

【図２２】 図２１に示す有効ウィンド検出回路の構成
を概略的に示す図である。

【図２３】 図２２に示すプリミティブウィンド検出回
路およびローカルウィンド検出回路の構成の一例を示す
図である。

【図２４】 図２３に示す回路の動作を示す信号波形図
である。

【図２５】 図２２に示す最終ウィンド検出回路の構成
を示す図である。

【図２６】 図２１に示すストローブタイミング検出回
路の構成を概略的に示す図である。

【図２７】 図２６に示す遅延線、クロック選択回路お
よびラッチ回路の１段の構成を示す図である。

【図２８】 図２７に示す回路の動作を示すタイミング
チャート図である。

【図２９】 （Ａ）および（Ｂ）は、図２６に示すスト
ローブタイミング検出回路の動作を示す信号波形図であ
る。

【図３０】 （Ａ）および（Ｂ）は、図２６に示すスト
ローブタイミング検出回路の動作を示す信号波形図であ
る。

【図３１】 図２７に示すラッチタイミング信号を発生
する部分の構成を概略的に示す図である。

【図３２】 図２７に示す結果レジスタおよびストロー
ブタイミング記憶回路の記憶内容の一例を示す図であ
る。

【図３３】 有効データウィンドとストローブクロック
信号とのタイミング関係を示す図である。

【図３４】 ストローブタイミング決定動作の原理を示
す図である。

【図３５】 （Ａ）は、レジスタＡの記憶制御部の構成
の一例を示し、（Ｂ）は、レジスタＢに対する記憶制御
部の構成の一例を示す図である。

【図３６】 図２６に示すストローブタイミング記憶回
路の構成を概略的に示す図である。

【図３７】 図２６に示すストローブタイミングの記憶
回路の他の構成を示す図である。

【図３８】 図１８に示すタイミング制御回路およびス
トローブクロック発生回路の構成をより具体的に示す図
である。

【図３９】 図１８に示すラッチ回路の構成を概略的に
示す図である。

【図４０】 図２６に示す遅延線および結果レジスタの
他の構成を概略的に示す図である。

【図４１】 （Ａ）および（Ｂ）は、図４０に示す回路
の動作を示すタイミング図である。

【図４２】 （Ａ）および（Ｂ）は、図４０に示す回路
の動作を示すタイミング図である。

【図４３】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。

【図４４】 従来のメモリシステムの構成を概略的に示
す図である。

【図４５】 図４４に示す出力システムのデータ転送時
の信号波形を示す図である。

【図４６】 従来のアクティブターミネーション方式に
従うメモリシステムのインターフェイス回路の構成を概
略的に示す図である。

【図４７】 図４６に示す出力ドライブ回路の構成を示
す図である。

【図４８】 図４６および図４７に示す出力ドライブ回
路のデータ転送時のトランジスタの状態を示す図であ
る。

【図４９】 出力ノードの容量と動作周波数との関係を
示す図である。

【符号の説明】

１ 出力ドライブ回路、１１ 終端制御用ＰチャネルＭ
ＯＳトランジスタ、１２ 終端制御用ＰチャネルＭＯＳ
トランジスタ、１３ 出力ドライブ用ＮチャネルＭＯＳ
トランジスタ、ＣＨ チップセット、ＭＵ１−ＭＵ４
メモリユニット、ＡＭＰ１，ＡＭＰ２ 差動増幅回路、
ＬＫＴ ラッチ回路、ＤＤＢＬ データバス線、ＤＢ
データバス、６０ レジスタ回路、１１ａ−１１ｎ，６
２ａ−６２ｎ ＰチャネルＭＯＳトランジスタ、１０５
タイミング制御回路、１０６ストローブクロック発生
回路、１０５ａ 有効ウィンド検出回路、１０５ｂ ス
トローブタイミング検出回路、１０５ｃ ストローブタ
イミング記憶回路、１２２ 遅延線、１２４ 結果レジ
スタ、１２６ ストローブタイミング算出回路、１４
０，１４５ レジスタ回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 活性化時に出力ノードを内部信号に従っ
   て駆動するインターフェイス回路であって、 前記インターフェイス回路の活性化時、前記出力ノード
   を前記内部信号に従って第１の電圧レベルに駆動し、か
   つ前記インターフェイス回路の非活性化時非導通状態に
   設定される第１のトランジスタ、および前記出力ノード
   に結合され、前記インターフェイス回路の活性化時第１
   のトランジスタの導通時非導通状態とされ、かつ前記イ
   ンターフェイス回路の活性化時選択的に導通状態とさ
   れ、導通時前記第１の電圧と異なる極性の第２の電圧レ
   ベルへ前記出力ノードを駆動する少なくとも１個の第２
   のトランジスタを備える、インターフェイス回路。
2. 【請求項２】 前記インターフェイス回路の活性化時、
   前記内部信号に従って前記第２のトランジスタの導通／
   非導通を制御する制御回路をさらに備える、請求項１記
   載のインターフェイス回路。
3. 【請求項３】 前記少なくとも１個の第２のトランジス
   タは、前記出力ノードに共通に結合されかつ互いに駆動
   力の異なる複数のトランジスタを含み、前記複数の終端
   トランジスタは、前記インターフェイス回路の活性化時
   前記内部信号に従って選択的に導通状態とされる第１の
   終端トランジスタと、前記インターフェイス回路の活性
   化時非導通状態に維持される第２の終端トランジスタを
   含む、請求項１記載のインターフェイス回路。
4. 【請求項４】 前記少なくとも１個の第２のトランジス
   タは、 前記インターフェイス回路の活性化時、前記内部信号に
   従って選択的に前記第１のトランジスタと相補的に導通
   状態に設定されかつ前記インターフェイス回路の非活性
   化時非導通状態に維持される第１の終端トランジスタ
   と、 前記インターフェイス回路の活性化時非導通状態に設定
   されかつ前記インターフェイス回路を含む半導体装置の
   非活性化時導通状態に維持される第２の終端トランジス
   タとを含む、請求項１記載のインターフェイス回路。
5. 【請求項５】 前記インターフェイス回路は、前記半導
   体装置内に並列に配置される複数の半導体チップそれぞ
   れに配置され、 前記第２の終端トランジスタは、少なくとも前記半導体
   装置を特定するモジュール選択信号に従って前記インタ
   ーフェイス回路の非活性化時の導通／非導通状態が決定
   される、請求項４記載のインターフェイス回路。
6. 【請求項６】 前記少なくとも１個の第２のトランジス
   タは、前記インターフェイス回路の非活性化時に選択的
   に導通状態とされかつ前記インターフェイス回路の活性
   化時非導通状態に維持される終端トランジスタを備え
   る、請求項１記載のインターフェイス回路。
7. 【請求項７】 前記インターフェイス回路は、モジュー
   ル内に並列に配置される複数の半導体チップそれぞれに
   配置され、 前記終端トランジスタは、少なくともジュール選択信号
   に従って前記インターフェイス回路の非活性化時の導通
   ／非導通状態が設定される、請求項６記載のインターフ
   ェイス回路。
8. 【請求項８】 前記少なくとも１個の第２のトランジス
   タは、前記インターフェイス回路の信号出力動作時、前
   記内部信号に従って前記第１のトランジスタと相補的に
   導通／非導通が制御されかつ前記インターフェイス回路
   の非活性化時においては非導通状態に設定される終端ト
   ランジスタを備える、請求項１記載のインターフェイス
   回路。
9. 【請求項９】 前記少なくとも１個の第２のトランジス
   タは、前記出力ノードに共通に結合される複数の終端ト
   ランジスタを含み、 前記インターフェイス回路は、さらに、前記複数の終端
   トランジスタのうちの動作可能状態に設定する終端トラ
   ンジスタを指定するための情報を格納する回路を備え
   る、請求項１記載のインターフェイス回路。
10. 【請求項１０】 前記第１のトランジスタは、導通時前
    記出力ノードを接地電圧レベルに駆動するＮチャネルト
    ランジスタであり、 前記少なくとも１個の第２のトランジスタは、導通時前
    記出力ノードを電源電圧レベルに駆動するＰチャネルト
    ランジスタである、請求項１記載のインターフェイス回
    路。
11. 【請求項１１】 入力ノードに与えられた信号に従って
    内部信号を生成するインターフェイス回路であって、 前記入力ノードに結合され、前記入力ノードへの信号の
    印加時導通状態とされ、導通時前記入力ノードを第１の
    電源電圧レベルに駆動する終端トランジスタを備え、前
    記入力ノードの前記第１の電源電圧と極性の異なる第２
    の電源電圧レベルへの駆動は前記信号に従って行なわ
    れ、 前記入力ノードに与えられる信号に従って内部信号を生
    成する内部信号生成回路を備える、インターフェイス回
    路。
12. 【請求項１２】 前記内部信号生成回路は、 前記入力ノードに与えられる信号と基準電圧とを比較し
    てプリ内部信号を生成する入力回路と、 前記入力ノードの信号の変化点を検出し、該検出結果に
    従って前記信号の有効期間を示す有効ウィンド信号を生
    成する有効ウィンド検出回路と、 前記有効ウィンド検出回路により検出された有効ウィン
    ド信号の時間幅を検出して記憶する有効ウィンド幅検出
    回路と、 前記有効ウィンド幅検出回路により検出された時間幅に
    従って前記信号に対するストローブタイミングを決定し
    て該決定されたストローブタイミングを記憶するストロ
    ーブタイミング検出回路と、 前記ストローブタイミング検出回路の記憶するストロー
    ブタイミングに従って、前記信号に対するストローブ信
    号を生成するストローブ信号生成回路と、 前記ストローブ信号に従って前記入力回路の出力するプ
    リ内部信号をラッチして前記内部信号を生成するラッチ
    回路を備える、請求項１１記載のインターフェイス回
    路。
13. 【請求項１３】 前記入力ノードには複数のメモリ装置
    が共通に結合され、 前記有効ウィンド信号は前記各前記メモリ装置に対して
    生成され、前記ストローブ信号は各前記メモリ装置に対
    して個々に生成される、請求項１１記載のインターフェ
    イス回路。
14. 【請求項１４】 半導体装置であって、出力ノードに共
    通に結合され、各々が活性化時前記出力ノードを対応の
    内部信号に従って選択的に第１の電源電圧レベルに駆動
    する複数のインターフェイス回路を備え、前記複数のイ
    ンターフェイス回路は、前記半導体装置の選択時に択一
    的に活性化され、 各前記インターフェイス回路は、 前記インターフェイス回路の活性化時前記対応の内部信
    号に従って前記出力ノードを第１の電源電圧レベルに駆
    動する出力駆動トランジスタと、 前記インターフェイス回路の非活性化時選択的に導通状
    態とされ、導通時、前記出力ノードを前記第１の電源電
    圧と極性の異なる第２の電源電圧レベルに駆動する少な
    くとも１個の終端トランジスタを備える、半導体装置。