JPH11149437A - データ転送メモリ装置 - Google Patents
データ転送メモリ装置Info
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- JPH11149437A JPH11149437A JP9313927A JP31392797A JPH11149437A JP H11149437 A JPH11149437 A JP H11149437A JP 9313927 A JP9313927 A JP 9313927A JP 31392797 A JP31392797 A JP 31392797A JP H11149437 A JPH11149437 A JP H11149437A
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】 システムバス上でデータを転送する機能を有
する複数のメモリデバイスや、複数のメモリデバイスを
含む複数のメモリモジュールを備えたデータ転送メモリ
装置に関し、複数のメモリデバイスまたはメモリモジュ
ールとＣＰＵ等との間でデータを高速で転送し、システ
ム全体の効率を高めることを目的とする。 【解決手段】 各々のメモリデバイス、または各々のメ
モリモジュール内のメモリモジュール用バッファ装置、
ないしはシステムバス上に設けられたコントローラチッ
プが、ＣＰＵ等のデータ処理部４から出力されるクロッ
クをもとに生成されるリターンクロックを入出力するリ
ターンクロック入出力手段と、リターンクロック入出力
手段から出力されるリターンクロックをもとに生成され
るデータ出力イネーブル信号に基づき、メモリデバイス
内のデータの出力を活性化する出力活性化手段とを備え
る。
する複数のメモリデバイスや、複数のメモリデバイスを
含む複数のメモリモジュールを備えたデータ転送メモリ
装置に関し、複数のメモリデバイスまたはメモリモジュ
ールとＣＰＵ等との間でデータを高速で転送し、システ
ム全体の効率を高めることを目的とする。 【解決手段】 各々のメモリデバイス、または各々のメ
モリモジュール内のメモリモジュール用バッファ装置、
ないしはシステムバス上に設けられたコントローラチッ
プが、ＣＰＵ等のデータ処理部４から出力されるクロッ
クをもとに生成されるリターンクロックを入出力するリ
ターンクロック入出力手段と、リターンクロック入出力
手段から出力されるリターンクロックをもとに生成され
るデータ出力イネーブル信号に基づき、メモリデバイス
内のデータの出力を活性化する出力活性化手段とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バスシステム内の
一つのシステムバス上でデータを転送する機能を有する
複数のＤＲＡＭ（ダイミック・ランダムアクセスメモ
リ）等の複数のメモリデバイスや、このようなメモリデ
バイスがそれぞれ搭載された複数個のメモリモジュール
から構成されるデータ転送メモリ装置に関する。
一つのシステムバス上でデータを転送する機能を有する
複数のＤＲＡＭ（ダイミック・ランダムアクセスメモ
リ）等の複数のメモリデバイスや、このようなメモリデ
バイスがそれぞれ搭載された複数個のメモリモジュール
から構成されるデータ転送メモリ装置に関する。
【０００２】一般に、バスシステムにおいては、システ
ム全体の効率を高めるために、複数のメモリデバイスま
たは複数のメモリモジュールとＣＰＵ（中央処理装置）
等との間で各種のデータの入出力を高速にて行うことが
要求される。本発明は、複数のメモリデバイスをシステ
ムバス上に配置するか、または、このような複数のメモ
リデバイスが搭載されたメモリモジュールを複数個シス
テムバス上に配置して形成されるデータ転送メモリ装置
において、各々のメモリデバイスまたはメモリモジュー
ルに対する入出力の対象となる各種のデータを、システ
ムバスのバスラインを介して高速にてかつ途切れなく転
送するための一手法について言及するものである。
ム全体の効率を高めるために、複数のメモリデバイスま
たは複数のメモリモジュールとＣＰＵ（中央処理装置）
等との間で各種のデータの入出力を高速にて行うことが
要求される。本発明は、複数のメモリデバイスをシステ
ムバス上に配置するか、または、このような複数のメモ
リデバイスが搭載されたメモリモジュールを複数個シス
テムバス上に配置して形成されるデータ転送メモリ装置
において、各々のメモリデバイスまたはメモリモジュー
ルに対する入出力の対象となる各種のデータを、システ
ムバスのバスラインを介して高速にてかつ途切れなく転
送するための一手法について言及するものである。
【０００３】
【従来の技術】以下、図１９〜図２１を参照しながら、
従来方式によるデータ転送メモリ装置を使用したバスシ
ステムの構成を説明する。図１９は、従来の第１例に係
るバスシステムの構成を示すブロック図である。ここで
は、ランバス（Rambus）方式により動作する複数のラン
バスＤＲＡＭからなるメモリデバイス、または、このよ
うなメモリデバイスが搭載された複数のメモリモジュー
ルを含むバスシステムの構成を例示する。ただし、ここ
では、システムバス７のデータ転送用バスライン（通
常、ＤＱラインと称する）は省略する。
従来方式によるデータ転送メモリ装置を使用したバスシ
ステムの構成を説明する。図１９は、従来の第１例に係
るバスシステムの構成を示すブロック図である。ここで
は、ランバス（Rambus）方式により動作する複数のラン
バスＤＲＡＭからなるメモリデバイス、または、このよ
うなメモリデバイスが搭載された複数のメモリモジュー
ルを含むバスシステムの構成を例示する。ただし、ここ
では、システムバス７のデータ転送用バスライン（通
常、ＤＱラインと称する）は省略する。
【０００４】図１９においては、ＣＰＵ等からなる一つ
のチップセット（チップセット♯０）４０と、基準信号
発生器４２と、第１のメモリデバイスまたはメモリモジ
ュール〜第ｍのメモリデバイスまたはメモリモジュール
１００−１、１００−２、……、１００−ｍ（以下、複
数のメモリデバイスまたはメモリモジュール１００−１
〜１００−ｍと略記する：ｍは任意の正の整数）とが、
システムバス７のクロックラインに接続されている。こ
のクロックラインでは、複数のメモリデバイスまたはメ
モリモジュール１００−１〜１００−ｍからチップセッ
ト４０へ向かうデータ出力用クロックラインと、チップ
セット４０から複数のメモリデバイスまたはメモリモジ
ュール１００−１〜１００−ｍへ向かうデータ入力用ク
ロックラインとを折り返して構成されている。
のチップセット（チップセット♯０）４０と、基準信号
発生器４２と、第１のメモリデバイスまたはメモリモジ
ュール〜第ｍのメモリデバイスまたはメモリモジュール
１００−１、１００−２、……、１００−ｍ（以下、複
数のメモリデバイスまたはメモリモジュール１００−１
〜１００−ｍと略記する：ｍは任意の正の整数）とが、
システムバス７のクロックラインに接続されている。こ
のクロックラインでは、複数のメモリデバイスまたはメ
モリモジュール１００−１〜１００−ｍからチップセッ
ト４０へ向かうデータ出力用クロックラインと、チップ
セット４０から複数のメモリデバイスまたはメモリモジ
ュール１００−１〜１００−ｍへ向かうデータ入力用ク
ロックラインとを折り返して構成されている。
【０００５】ここでは、データ出力用クロックラインを
介してトランスファクロック（Transfer Clock）Ｔ−Ｃ
ＬＫが転送されると共に、データ入力用クロックライン
を介してレシーブクロック（Receive Clock ）Ｒ−ＣＬ
Ｋが転送される。すなわち、この場合は、同一のクロッ
クラインのみを使用して上記のトランスファクロックＴ
−ＣＬＫおよびレシーブクロックＲ−ＣＬＫを転送する
ことによって、各メモリデバイスまたは各メモリモジュ
ールへのデータ入力と各メモリデバイスまたは各メモリ
モジュールからのデータ出力の位相のずれをなくすよう
にしている。このクロックライン上の信号のレベルは、
電源Ｖｔよりレベル調整用抵抗Ｒt1を介して供給される
電圧により調整される。
介してトランスファクロック（Transfer Clock）Ｔ−Ｃ
ＬＫが転送されると共に、データ入力用クロックライン
を介してレシーブクロック（Receive Clock ）Ｒ−ＣＬ
Ｋが転送される。すなわち、この場合は、同一のクロッ
クラインのみを使用して上記のトランスファクロックＴ
−ＣＬＫおよびレシーブクロックＲ−ＣＬＫを転送する
ことによって、各メモリデバイスまたは各メモリモジュ
ールへのデータ入力と各メモリデバイスまたは各メモリ
モジュールからのデータ出力の位相のずれをなくすよう
にしている。このクロックライン上の信号のレベルは、
電源Ｖｔよりレベル調整用抵抗Ｒt1を介して供給される
電圧により調整される。
【０００６】図１９に示す従来の第１例のバスシステム
では、複数のメモリデバイスまたはメモリモジュールか
らチップセット４０へのデータ出力は、どのランバスＲ
ＡＭ等にアクセスしても同一タイミングになっている。
ただし、システムバスのバスラインの長さを示すシステ
ムバス長Ｌによる信号遅延時間τがデータ転送時間の半
分以上になると、レシーブクロックＲ−ＣＬＫによるプ
ロトコル入力からトランスファクロックＴ−ＣＬＫによ
るデータ出力までの時間が不足する。このため、システ
ムバス長Ｌの上限値が制限され、データ転送速度が増加
して高速になるほど、システムバス長Ｌを短くしなけれ
ばならなくなる。
では、複数のメモリデバイスまたはメモリモジュールか
らチップセット４０へのデータ出力は、どのランバスＲ
ＡＭ等にアクセスしても同一タイミングになっている。
ただし、システムバスのバスラインの長さを示すシステ
ムバス長Ｌによる信号遅延時間τがデータ転送時間の半
分以上になると、レシーブクロックＲ−ＣＬＫによるプ
ロトコル入力からトランスファクロックＴ−ＣＬＫによ
るデータ出力までの時間が不足する。このため、システ
ムバス長Ｌの上限値が制限され、データ転送速度が増加
して高速になるほど、システムバス長Ｌを短くしなけれ
ばならなくなる。
【０００７】また一方で、アクノリッジパケットがチッ
プセットへ到着する時間を監視することによって、チッ
プセットがデータの到着をあらかじめ知ることができ
る。ただし、上記アクノリッジパケットがチップセット
へ到着する時間は、各々のメモリデバイスまたはメモリ
モジュールからの距離で決まるため、チップセットはそ
の時間だけ待たなければならなくなる。
プセットへ到着する時間を監視することによって、チッ
プセットがデータの到着をあらかじめ知ることができ
る。ただし、上記アクノリッジパケットがチップセット
へ到着する時間は、各々のメモリデバイスまたはメモリ
モジュールからの距離で決まるため、チップセットはそ
の時間だけ待たなければならなくなる。
【０００８】図２０は、従来の第２例に係るバスシステ
ムの構成を示すブロック図である。ここでは、ＤＱスト
ローブ（DQ Strobe ）方式により動作する複数のメモリ
デバイス、または、このようなメモリデバイスが搭載さ
れた複数のメモリモジュールを含むバスシステムの構成
を例示する。ただし、ここでも、システムバス７のＤＱ
ラインは省略する。
ムの構成を示すブロック図である。ここでは、ＤＱスト
ローブ（DQ Strobe ）方式により動作する複数のメモリ
デバイス、または、このようなメモリデバイスが搭載さ
れた複数のメモリモジュールを含むバスシステムの構成
を例示する。ただし、ここでも、システムバス７のＤＱ
ラインは省略する。
【０００９】図２０において、システムバス７のバスラ
インは、ＣＰＵ等の一つのチップセット４０から、第１
のメモリデバイスまたはメモリモジュール〜第ｍのメモ
リデバイスまたはメモリモジュール１１０−１、１１０
−２、……、１１０−ｍ（以下、複数のメモリデバイス
またはメモリモジュール１１０−１〜１１０−ｍと略記
する）へ向かうメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に複数のメモリデバ
イスまたはメモリモジュール１１０−１〜１１０−ｍの
各々からデータを出力するときに発信されるＤＱストロ
ーブ信号ＤＱＳを転送するためのＤＱＳラインとを含
む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔ
よりレベル調整用抵抗Ｒt2を介して供給される電圧によ
り調整され、上記ＤＱＳライン上の信号のレベルは、電
源Ｖｔより他のレベル調整用抵抗Ｒt3を介して供給され
る電圧により調整される。
インは、ＣＰＵ等の一つのチップセット４０から、第１
のメモリデバイスまたはメモリモジュール〜第ｍのメモ
リデバイスまたはメモリモジュール１１０−１、１１０
−２、……、１１０−ｍ（以下、複数のメモリデバイス
またはメモリモジュール１１０−１〜１１０−ｍと略記
する）へ向かうメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に複数のメモリデバ
イスまたはメモリモジュール１１０−１〜１１０−ｍの
各々からデータを出力するときに発信されるＤＱストロ
ーブ信号ＤＱＳを転送するためのＤＱＳラインとを含
む。上記ＭＣＬＫライン上の信号のレベルは、電源Ｖｔ
よりレベル調整用抵抗Ｒt2を介して供給される電圧によ
り調整され、上記ＤＱＳライン上の信号のレベルは、電
源Ｖｔより他のレベル調整用抵抗Ｒt3を介して供給され
る電圧により調整される。
【００１０】さらに、図２０においては、チップセット
４０と、基準信号発生器４２と、複数のメモリデバイス
またはメモリモジュール１１０−１〜１１０−ｍとが、
上記のＭＣＬＫラインおよびＤＱＳラインに接続されて
いる。図２０に示す従来の第２例のバスシステムでは、
メインクロックＭＣＬＫに同期して複数のメモリデバイ
スまたはメモリモジュール１１０−１〜１１０−ｍが、
入力されるデータを受け取る。また一方で、複数のメモ
リデバイスまたはメモリモジュールからのデータ出力時
（すなわち、データ読み出し時）には、各々のメモリデ
バイスまたはメモリモジュールにより生成されるＤＱス
トローブ信号ＤＱＳに同期してデータが出力される。
４０と、基準信号発生器４２と、複数のメモリデバイス
またはメモリモジュール１１０−１〜１１０−ｍとが、
上記のＭＣＬＫラインおよびＤＱＳラインに接続されて
いる。図２０に示す従来の第２例のバスシステムでは、
メインクロックＭＣＬＫに同期して複数のメモリデバイ
スまたはメモリモジュール１１０−１〜１１０−ｍが、
入力されるデータを受け取る。また一方で、複数のメモ
リデバイスまたはメモリモジュールからのデータ出力時
（すなわち、データ読み出し時）には、各々のメモリデ
バイスまたはメモリモジュールにより生成されるＤＱス
トローブ信号ＤＱＳに同期してデータが出力される。
【００１１】さらに、複数のメモリデバイスまたはメモ
リモジュールへのデータ入力時（すなわち、データ書き
込み時）にもチップセット４０からＤＱストローブ信号
用端子を制御し、このＤＱストローブ信号用端子を制御
するタイミングに同期して複数のメモリデバイスまたは
メモリモジュールが、入力されるデータを受け取る方法
もある。
リモジュールへのデータ入力時（すなわち、データ書き
込み時）にもチップセット４０からＤＱストローブ信号
用端子を制御し、このＤＱストローブ信号用端子を制御
するタイミングに同期して複数のメモリデバイスまたは
メモリモジュールが、入力されるデータを受け取る方法
もある。
【００１２】この方法では、システムバス長Ｌによる信
号遅延時間τが生ずるので、メモリデバイスまたはメモ
リモジュールの位置により同メモリデバイスまたはメモ
リモジュールがデータ読み出し用のリード命令を受け取
る時間や、メモリデバイスまたはメモリモジュールから
出力されるデータをチップセット４０が受け取る時間が
まちまちになる。この場合、チップセット４０がリード
命令を発行してから同チップセット４０が最初にデータ
を受け取るまでに要するファーストアクセス・タイム
（ファーストアクセス時間）は、チップセット４０から
制御することができないため、同チップセット４０は、
メモリデバイスまたはメモリモジュールから出力される
データに応じてデータ取り込みウィンドウの位置を変え
なければならなくなる。
号遅延時間τが生ずるので、メモリデバイスまたはメモ
リモジュールの位置により同メモリデバイスまたはメモ
リモジュールがデータ読み出し用のリード命令を受け取
る時間や、メモリデバイスまたはメモリモジュールから
出力されるデータをチップセット４０が受け取る時間が
まちまちになる。この場合、チップセット４０がリード
命令を発行してから同チップセット４０が最初にデータ
を受け取るまでに要するファーストアクセス・タイム
（ファーストアクセス時間）は、チップセット４０から
制御することができないため、同チップセット４０は、
メモリデバイスまたはメモリモジュールから出力される
データに応じてデータ取り込みウィンドウの位置を変え
なければならなくなる。
【００１３】特に、チップセット４０から最も近い位置
にある第１のメモリデバイスまたはメモリモジュールデ
バイス１１０─１から出力されるデータを受け取る時間
と、チップセット４０から最も遠い位置にある第ｍのメ
モリデバイスまたはメモリモジュールデバイス１１０─
ｍから出力されるデータを受け取る時間とは大きく異な
るため、チップセット４０では、これらのメモリデバイ
スまたはメモリモジュールデバイスからデータを受け取
る度に、データ取り込みウィンドウの位置をいちいち設
定し直すことが必要になる。
にある第１のメモリデバイスまたはメモリモジュールデ
バイス１１０─１から出力されるデータを受け取る時間
と、チップセット４０から最も遠い位置にある第ｍのメ
モリデバイスまたはメモリモジュールデバイス１１０─
ｍから出力されるデータを受け取る時間とは大きく異な
るため、チップセット４０では、これらのメモリデバイ
スまたはメモリモジュールデバイスからデータを受け取
る度に、データ取り込みウィンドウの位置をいちいち設
定し直すことが必要になる。
【００１４】図２１は、従来の第３例に係るバスシステ
ムの構成を示すブロック図である。ここでは、リターン
クロック（Return Clock）方式により動作するような、
複数のメモリデバイスがそれぞれ搭載された複数のメモ
リモジュールを含むバスシステムの構成を例示する。図
２１において、システムバス７のバスラインは、データ
入力時に、チップセット４０から、第１のメモリモジュ
ール〜第ｍのメモリモジュール１２０−１、１２０−
２、……、１２０−ｍ（以下、複数のメモリモジュール
１２０−１〜１２０−ｍと略記する）へ向かうメインク
ロックＭＣＬＫを転送するためのＭＣＬＫラインと、デ
ータ出力時に、複数のメモリモジュール１２０−１〜１
２０−ｍからチップセット４０へ向かうリターンクロッ
ク（Return Clock）ＲＣＬＫを転送するためのＲＣＬＫ
ラインとを含む。上記ＭＣＬＫライン上の信号のレベル
は、電源Ｖｔよりレベル調整用抵抗Ｒt4を介して供給さ
れる電圧により調整され、上記ＲＣＬＫライン上の信号
のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt5を
介して供給される電圧により調整される。
ムの構成を示すブロック図である。ここでは、リターン
クロック（Return Clock）方式により動作するような、
複数のメモリデバイスがそれぞれ搭載された複数のメモ
リモジュールを含むバスシステムの構成を例示する。図
２１において、システムバス７のバスラインは、データ
入力時に、チップセット４０から、第１のメモリモジュ
ール〜第ｍのメモリモジュール１２０−１、１２０−
２、……、１２０−ｍ（以下、複数のメモリモジュール
１２０−１〜１２０−ｍと略記する）へ向かうメインク
ロックＭＣＬＫを転送するためのＭＣＬＫラインと、デ
ータ出力時に、複数のメモリモジュール１２０−１〜１
２０−ｍからチップセット４０へ向かうリターンクロッ
ク（Return Clock）ＲＣＬＫを転送するためのＲＣＬＫ
ラインとを含む。上記ＭＣＬＫライン上の信号のレベル
は、電源Ｖｔよりレベル調整用抵抗Ｒt4を介して供給さ
れる電圧により調整され、上記ＲＣＬＫライン上の信号
のレベルは、電源Ｖｔより他のレベル調整用抵抗Ｒt5を
介して供給される電圧により調整される。
【００１５】図２１においても、図１９に示した従来の
第１例と同じように、ＣＰＵ等からなる一つのチップセ
ット４０と、基準信号発生器４２と、複数のメモリモジ
ュール１２０−１〜１２０−ｍとが、システムバス７の
ＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続
されている。ただし、図２１の従来の第３例のバスシス
テムでは、図１９に示した従来の第１例と異なり、各々
のメモリモジュール１２０−１〜１２０−ｍ内に、クロ
ック位相調整用のＤＬＬ（ディレイド・ロック・ループ
（Delayed Lock Loop ）の略）５００とバッファアンプ
５１０とを含むモジュールバッファを設けている。さら
に、メモリモジュール内の各半導体素子を駆動するため
の電源Ｖccが、レベル調整用抵抗Ｒpmを介して、チップ
セット４０から最も遠い位置にあるメモリモジュール１
２０−ｍのイネーブル端子ＥＮに接続されている。
第１例と同じように、ＣＰＵ等からなる一つのチップセ
ット４０と、基準信号発生器４２と、複数のメモリモジ
ュール１２０−１〜１２０−ｍとが、システムバス７の
ＭＣＬＫラインやＲＣＬＫラインやＤＱライン等に接続
されている。ただし、図２１の従来の第３例のバスシス
テムでは、図１９に示した従来の第１例と異なり、各々
のメモリモジュール１２０−１〜１２０−ｍ内に、クロ
ック位相調整用のＤＬＬ（ディレイド・ロック・ループ
（Delayed Lock Loop ）の略）５００とバッファアンプ
５１０とを含むモジュールバッファを設けている。さら
に、メモリモジュール内の各半導体素子を駆動するため
の電源Ｖccが、レベル調整用抵抗Ｒpmを介して、チップ
セット４０から最も遠い位置にあるメモリモジュール１
２０−ｍのイネーブル端子ＥＮに接続されている。
【００１６】この場合、チップセット４０から転送され
るメインクロックＭＣＬＫに応じて、上記メモリモジュ
ール１２０−ｍ内のモジュールバッファが、イネーブル
端子ＥＮのレベルの状態（ここでは、電源Ｖccによる電
源電圧レベル）に基づき活性化される。このようにして
活性化されたモジュールバッファは、メインクロックＭ
ＣＬＫを受け取り、ＤＬＬ５１０にて同メインクロック
ＭＣＬＫの位相補正を行う。このメインクロックＭＣＬ
Ｋは、位相補正を行った後に、リターンクロックＲＣＬ
Ｋとして、各々のメモリモジュールに搭載された複数の
メモリデバイスのデータ出力用のクロックとして用いら
れる。すなわち、この場合は、図１９に示した従来の第
１例のトランファクロックＴ−ＣＬＫの代わりに、メモ
リモジュールそのものからリターンクロックＲＣＬＫを
生成している。上記のリターンクロック方式では、従来
の第１例のランバス方式と同様に、どのメモリモジュー
ルにアクセスした場合でも、当該メモリモジュールから
出力されるデータは、同一タイミングにてチップセット
４０に到達する。
るメインクロックＭＣＬＫに応じて、上記メモリモジュ
ール１２０−ｍ内のモジュールバッファが、イネーブル
端子ＥＮのレベルの状態（ここでは、電源Ｖccによる電
源電圧レベル）に基づき活性化される。このようにして
活性化されたモジュールバッファは、メインクロックＭ
ＣＬＫを受け取り、ＤＬＬ５１０にて同メインクロック
ＭＣＬＫの位相補正を行う。このメインクロックＭＣＬ
Ｋは、位相補正を行った後に、リターンクロックＲＣＬ
Ｋとして、各々のメモリモジュールに搭載された複数の
メモリデバイスのデータ出力用のクロックとして用いら
れる。すなわち、この場合は、図１９に示した従来の第
１例のトランファクロックＴ−ＣＬＫの代わりに、メモ
リモジュールそのものからリターンクロックＲＣＬＫを
生成している。上記のリターンクロック方式では、従来
の第１例のランバス方式と同様に、どのメモリモジュー
ルにアクセスした場合でも、当該メモリモジュールから
出力されるデータは、同一タイミングにてチップセット
４０に到達する。
【００１７】しかしながら、このようなリターンクロッ
ク方式においても、システムバス長Ｌによる信号遅延時
間τがデータ転送時間の半分以上になると、従来の第１
例のランバス方式と同様に、チップセット４０から最も
近い位置にあるメモリモジュール１２０−１のデータ
と、最も遠い位置にあるメモリモジュール１２０−ｍの
データとのアクセス時間に差が生じてくる。
ク方式においても、システムバス長Ｌによる信号遅延時
間τがデータ転送時間の半分以上になると、従来の第１
例のランバス方式と同様に、チップセット４０から最も
近い位置にあるメモリモジュール１２０−１のデータ
と、最も遠い位置にあるメモリモジュール１２０−ｍの
データとのアクセス時間に差が生じてくる。
【００１８】
【発明が解決しようとする課題】上記のとおり、従来の
第１例のバスシステムでは、システムバスのバスライン
長により生ずる信号遅延時間が大きくなると、チップセ
ットから最も遠い位置にあるメモリデバイスからデータ
が到達するのをチップセットにて待つ時間が長くなる。
このため、高速にてデータを転送することが困難にな
り、システム全体の効率が低下するという問題が発生す
る。
第１例のバスシステムでは、システムバスのバスライン
長により生ずる信号遅延時間が大きくなると、チップセ
ットから最も遠い位置にあるメモリデバイスからデータ
が到達するのをチップセットにて待つ時間が長くなる。
このため、高速にてデータを転送することが困難にな
り、システム全体の効率が低下するという問題が発生す
る。
【００１９】さらに、従来の第２例のバスシステムで
は、システムバスのバスライン長により生ずる信号遅延
時間が大きくなると、メモリデバイスまたはメモリモジ
ュールから出力されるデータをチップセットが受け取る
時間がまちまちになる。このため、メモリデバイスまた
はメモリモジュールのチップセットに対する相対的な位
置に応じてチップセット内のデータ取り込みウィンドウ
の位置を変えなければならなくなるので、システム全体
の効率が低下するという問題が発生する。
は、システムバスのバスライン長により生ずる信号遅延
時間が大きくなると、メモリデバイスまたはメモリモジ
ュールから出力されるデータをチップセットが受け取る
時間がまちまちになる。このため、メモリデバイスまた
はメモリモジュールのチップセットに対する相対的な位
置に応じてチップセット内のデータ取り込みウィンドウ
の位置を変えなければならなくなるので、システム全体
の効率が低下するという問題が発生する。
【００２０】さらにまた、従来の第３例のバスシステム
では、システムバスのバスライン長により生ずる信号遅
延時間がデータ転送時間の半分以上になると、従来の第
１例の場合と同様に、チップセットから最も近い位置の
メモリモジュールのデータが同チップセットに到達する
までの時間と、最も遠い位置のメモリモジュールのデー
タが同チップセットに到達するまでの時間との間に差が
生じてくる。このため、従来の第１例の場合と同様に、
高速にてデータを転送することが困難になり、システム
全体の効率が低下するという問題が発生する。
では、システムバスのバスライン長により生ずる信号遅
延時間がデータ転送時間の半分以上になると、従来の第
１例の場合と同様に、チップセットから最も近い位置の
メモリモジュールのデータが同チップセットに到達する
までの時間と、最も遠い位置のメモリモジュールのデー
タが同チップセットに到達するまでの時間との間に差が
生じてくる。このため、従来の第１例の場合と同様に、
高速にてデータを転送することが困難になり、システム
全体の効率が低下するという問題が発生する。
【００２１】本発明は上記問題点に鑑みてなされたもの
であり、複数のメモリデバイスまたは複数のメモリモジ
ュールとＣＰＵ等との間で各種のデータを高速にてかつ
途切れなく転送し、システム全体の効率を高めることが
可能なデータ転送メモリ装置を提供することを目的とす
るものである。
であり、複数のメモリデバイスまたは複数のメモリモジ
ュールとＣＰＵ等との間で各種のデータを高速にてかつ
途切れなく転送し、システム全体の効率を高めることが
可能なデータ転送メモリ装置を提供することを目的とす
るものである。
【００２２】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。なお、これ以降、前述した
構成要素と同様のものについては、同一の参照番号を付
して表すこととする。図１に示すように、本発明のデー
タ転送メモリ装置は、一つのシステムバス７上でデータ
を転送する機能を有し、かつ、上記データを処理するＣ
ＰＵ等のデータ処理部４により制御される複数のメモリ
デバイスを含む。あるいは、複数のメモリデバイスの代
わりに、複数のメモリデバイスがそれぞれ搭載された複
数のメモリモジュールを含む。ここでは、本発明の原理
構成図を簡単化するために、上記のような複数のメモリ
デバイス、または後述の複数のメモリモジュールを、第
１のメモリデバイスまたはメモリモジュール３−１〜第
ｍのメモリデバイスまたはメモリモジュール３−ｍ（ｍ
は任意の正の整数）のようにまとめて表すこととする。
成を示すブロック図である。なお、これ以降、前述した
構成要素と同様のものについては、同一の参照番号を付
して表すこととする。図１に示すように、本発明のデー
タ転送メモリ装置は、一つのシステムバス７上でデータ
を転送する機能を有し、かつ、上記データを処理するＣ
ＰＵ等のデータ処理部４により制御される複数のメモリ
デバイスを含む。あるいは、複数のメモリデバイスの代
わりに、複数のメモリデバイスがそれぞれ搭載された複
数のメモリモジュールを含む。ここでは、本発明の原理
構成図を簡単化するために、上記のような複数のメモリ
デバイス、または後述の複数のメモリモジュールを、第
１のメモリデバイスまたはメモリモジュール３−１〜第
ｍのメモリデバイスまたはメモリモジュール３−ｍ（ｍ
は任意の正の整数）のようにまとめて表すこととする。
【００２３】上記問題点を解決するために、図１に示す
ような複数のメモリデバイスを含む本発明のデータ転送
装置においては、上記複数のメモリデバイス（第１〜第
ｍのメモリデバイス３−１〜３−ｍ）の各々は、上記デ
ータ処理部４から出力されるクロック（例えば、メイン
クロックＭＣＬＫ）をもとに生成されるリターンクロッ
クＲＣＬＫを入出力するリターンクロック入出力手段
（第１〜第ｍのリターンクロック入出力手段１−１〜１
−ｍ）と、これらのリターンクロック入出力手段から出
力されるリターンクロックＲＣＬＫをもとに生成される
データ出力イネーブル信号ＤＱＥに基づき、上記データ
の出力を活性化する出力活性化手段（第１〜第ｍの出力
活性化手段２−１〜２−ｍ）とを備える。
ような複数のメモリデバイスを含む本発明のデータ転送
装置においては、上記複数のメモリデバイス（第１〜第
ｍのメモリデバイス３−１〜３−ｍ）の各々は、上記デ
ータ処理部４から出力されるクロック（例えば、メイン
クロックＭＣＬＫ）をもとに生成されるリターンクロッ
クＲＣＬＫを入出力するリターンクロック入出力手段
（第１〜第ｍのリターンクロック入出力手段１−１〜１
−ｍ）と、これらのリターンクロック入出力手段から出
力されるリターンクロックＲＣＬＫをもとに生成される
データ出力イネーブル信号ＤＱＥに基づき、上記データ
の出力を活性化する出力活性化手段（第１〜第ｍの出力
活性化手段２−１〜２−ｍ）とを備える。
【００２４】好ましくは、複数のメモリデバイスを含む
本発明のデータ転送装置においては、システムバス７上
の所定の位置にあるメモリデバイスのみが、上記リター
ンクロックＲＣＬＫおよび上記データ出力イネーブル信
号ＤＱＥを生成するようになっている。さらに、好まし
くは、複数のメモリデバイスを含む本発明のデータ転送
装置においては、上記所定の位置にあるメモリデバイス
が、システムバス７上で上記データ処理部４から最も遠
い位置にあるメモリデバイス（図１では、第ｍのメモリ
デバイス３−ｍ）になっている。
本発明のデータ転送装置においては、システムバス７上
の所定の位置にあるメモリデバイスのみが、上記リター
ンクロックＲＣＬＫおよび上記データ出力イネーブル信
号ＤＱＥを生成するようになっている。さらに、好まし
くは、複数のメモリデバイスを含む本発明のデータ転送
装置においては、上記所定の位置にあるメモリデバイス
が、システムバス７上で上記データ処理部４から最も遠
い位置にあるメモリデバイス（図１では、第ｍのメモリ
デバイス３−ｍ）になっている。
【００２５】さらに、好ましくは、複数のメモリデバイ
スを含む本発明のデータ転送装置においては、上記所定
の位置にあるメモリデバイス以外の複数のメモリデバイ
ス３−１〜３−ｍ−１が、データ処理部４により出力選
択された場合、それぞれ、上記所定の位置にあるメモリ
デバイスにて生成される上記リターンクロックＲＣＬＫ
および上記データ出力イネーブル信号ＤＱＥを入力とし
て受け取り、当該データ出力イネーブル信号ＤＱＥによ
って上記データの出力を活性化すると共に、当該リター
ンクロックＲＣＬＫに同期して上記データを出力するよ
うになっている。
スを含む本発明のデータ転送装置においては、上記所定
の位置にあるメモリデバイス以外の複数のメモリデバイ
ス３−１〜３−ｍ−１が、データ処理部４により出力選
択された場合、それぞれ、上記所定の位置にあるメモリ
デバイスにて生成される上記リターンクロックＲＣＬＫ
および上記データ出力イネーブル信号ＤＱＥを入力とし
て受け取り、当該データ出力イネーブル信号ＤＱＥによ
って上記データの出力を活性化すると共に、当該リター
ンクロックＲＣＬＫに同期して上記データを出力するよ
うになっている。
【００２６】さらに、好ましくは、複数のメモリデバイ
スを含む本発明のデータ転送装置においては、上記所定
の位置にあるメモリデバイス（例えば、第ｍのメモリデ
バイス３−ｍ）が、データ処理部４により出力選択され
た場合、上記所定の位置にあるメモリデバイス（すなわ
ち、自分自身のメモリデバイス）にて生成されるデータ
出力イネーブル信号ＤＱＥによって上記データの出力を
活性化すると共に、上記所定の位置にあるメモリデバイ
スにて生成されるリターンクロックＲＣＬＫに同期して
該データを出力することも可能になっている。
スを含む本発明のデータ転送装置においては、上記所定
の位置にあるメモリデバイス（例えば、第ｍのメモリデ
バイス３−ｍ）が、データ処理部４により出力選択され
た場合、上記所定の位置にあるメモリデバイス（すなわ
ち、自分自身のメモリデバイス）にて生成されるデータ
出力イネーブル信号ＤＱＥによって上記データの出力を
活性化すると共に、上記所定の位置にあるメモリデバイ
スにて生成されるリターンクロックＲＣＬＫに同期して
該データを出力することも可能になっている。
【００２７】さらに、好ましくは、複数のメモリデバイ
スを含む本発明のデータ転送装置においては、上記リタ
ーンクロックＲＣＬＫおよび上記データ出力イネーブル
信号ＤＱＥが、任意の位相に設定されるようになってい
る。このようなリターンクロックＲＣＬＫおよびデータ
出力イネーブル信号ＤＱＥの位相調整は、メモリデバイ
ス内に設けられたＤＬＬ等により行われる。
スを含む本発明のデータ転送装置においては、上記リタ
ーンクロックＲＣＬＫおよび上記データ出力イネーブル
信号ＤＱＥが、任意の位相に設定されるようになってい
る。このようなリターンクロックＲＣＬＫおよびデータ
出力イネーブル信号ＤＱＥの位相調整は、メモリデバイ
ス内に設けられたＤＬＬ等により行われる。
【００２８】さらに、好ましくは、複数のメモリデバイ
スを含む本発明のデータ転送装置においては、上記デー
タ処理部４の入力回路部と、各々のメモリデバイス内の
出力活性化手段の入力回路部とが、上記データ出力イネ
ーブル信号ＤＱＥによって所定の時間のみ活性化される
ようになっている。また一方で、図１に示すような複数
のメモリモジュールを含む本発明のデータ転送装置にお
いては、上記複数のメモリモジュール（第１〜第ｍのメ
モリモジュール３−１〜３−ｍ）の各々は、複数のメモ
リデバイスと、これらの複数のメモリデバイスと上記デ
ータ処理部４との間で上記データおよび各種の信号を入
出力するためのメモリモジュール用バッファ装置とを備
えている。
スを含む本発明のデータ転送装置においては、上記デー
タ処理部４の入力回路部と、各々のメモリデバイス内の
出力活性化手段の入力回路部とが、上記データ出力イネ
ーブル信号ＤＱＥによって所定の時間のみ活性化される
ようになっている。また一方で、図１に示すような複数
のメモリモジュールを含む本発明のデータ転送装置にお
いては、上記複数のメモリモジュール（第１〜第ｍのメ
モリモジュール３−１〜３−ｍ）の各々は、複数のメモ
リデバイスと、これらの複数のメモリデバイスと上記デ
ータ処理部４との間で上記データおよび各種の信号を入
出力するためのメモリモジュール用バッファ装置とを備
えている。
【００２９】さらに、このメモリモジュール用バッファ
装置は、上記データ処理部４から出力されるクロック
（例えば、メインクロックＭＣＬＫ）をもとに生成され
るリターンクロックＲＣＬＫを入出力するリターンクロ
ック入出力手段（第１〜第ｍのリターンクロック入出力
手段１−１〜１−ｍ）と、これらのリターンクロック入
出力手段から出力されるリターンクロックＲＣＬＫをも
とに生成されるデータ出力イネーブル信号ＤＱＥに基づ
き、上記データの出力を活性化する出力活性化手段（第
１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備え
る。
装置は、上記データ処理部４から出力されるクロック
（例えば、メインクロックＭＣＬＫ）をもとに生成され
るリターンクロックＲＣＬＫを入出力するリターンクロ
ック入出力手段（第１〜第ｍのリターンクロック入出力
手段１−１〜１−ｍ）と、これらのリターンクロック入
出力手段から出力されるリターンクロックＲＣＬＫをも
とに生成されるデータ出力イネーブル信号ＤＱＥに基づ
き、上記データの出力を活性化する出力活性化手段（第
１〜第ｍの出力活性化手段２−１〜２−ｍ）とを備え
る。
【００３０】好ましくは、複数のメモリモジュールを含
む本発明のデータ転送装置においては、上記システムバ
ス７上の所定の位置にあるメモリモジュール内のメモリ
モジュール用バッファ装置のみが、上記リターンクロッ
クＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥ
を生成するようになっている。さらに、好ましくは、複
数のメモリモジュールを含む本発明のデータ転送装置に
おいては、上記所定の位置にあるメモリモジュールが、
上記システムバス７上で上記データ処理部４から最も遠
い位置にあるメモリモジュール（図１では、第ｍのメモ
リモジュール３−ｍ）になっている。
む本発明のデータ転送装置においては、上記システムバ
ス７上の所定の位置にあるメモリモジュール内のメモリ
モジュール用バッファ装置のみが、上記リターンクロッ
クＲＣＬＫおよび上記データ出力イネーブル信号ＤＱＥ
を生成するようになっている。さらに、好ましくは、複
数のメモリモジュールを含む本発明のデータ転送装置に
おいては、上記所定の位置にあるメモリモジュールが、
上記システムバス７上で上記データ処理部４から最も遠
い位置にあるメモリモジュール（図１では、第ｍのメモ
リモジュール３−ｍ）になっている。
【００３１】さらに、好ましくは、複数のメモリモジュ
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュール用バッファ装置以外の
メモリモジュール用バッファ装置が、データ処理部４に
より出力選択された場合、上記所定の位置にあるメモリ
モジュール内のメモリモジュール用バッファ装置にて生
成されるリターンクロックＲＣＬＫおよび上記データ出
力イネーブル信号ＤＱＥを入力として受け取り、上記の
出力選択されたメモリモジュール内のメモリデバイスに
供給するようになっている。
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュール用バッファ装置以外の
メモリモジュール用バッファ装置が、データ処理部４に
より出力選択された場合、上記所定の位置にあるメモリ
モジュール内のメモリモジュール用バッファ装置にて生
成されるリターンクロックＲＣＬＫおよび上記データ出
力イネーブル信号ＤＱＥを入力として受け取り、上記の
出力選択されたメモリモジュール内のメモリデバイスに
供給するようになっている。
【００３２】さらに、好ましくは、複数のメモリモジュ
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュール以外のメモリモジュー
ル内のメモリデバイスが、データ処理部４により出力選
択された場合、上記所定の位置にあるメモリモジュール
内のメモリモジュール用バッファ装置から供給されるデ
ータ出力イネーブル信号ＤＱＥを入力として受け取り、
当該データ出力イネーブル信号ＤＱＥによって上記デー
タの出力を活性化すると共に、当該リターンクロックＲ
ＣＬＫに同期して、対応するメモリモジュール用バッフ
ァ装置に上記データを送出するようになっている。
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュール以外のメモリモジュー
ル内のメモリデバイスが、データ処理部４により出力選
択された場合、上記所定の位置にあるメモリモジュール
内のメモリモジュール用バッファ装置から供給されるデ
ータ出力イネーブル信号ＤＱＥを入力として受け取り、
当該データ出力イネーブル信号ＤＱＥによって上記デー
タの出力を活性化すると共に、当該リターンクロックＲ
ＣＬＫに同期して、対応するメモリモジュール用バッフ
ァ装置に上記データを送出するようになっている。
【００３３】さらに、好ましくは、複数のメモリモジュ
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュールに搭載されているメモ
リデバイスが、データ処理部４により出力選択された場
合、上記所定の位置にあるメモリモジュール内のメモリ
モジュール用バッファ装置（すなわち、自分自身のメモ
リモジュール用バッファ装置）にて生成されるリターン
クロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱ
Ｅを入力として受け取り、当該データ出力イネーブル信
号ＤＱＥによって上記データの出力を活性化すると共
に、当該リターンクロックＲＣＬＫに同期して、上記所
定の位置にあるメモリモジュール内のメモリモジュール
用バッファ装置に上記データを送出することも可能にな
っている。
ールを含む本発明のデータ転送装置においては、上記所
定の位置にあるメモリモジュールに搭載されているメモ
リデバイスが、データ処理部４により出力選択された場
合、上記所定の位置にあるメモリモジュール内のメモリ
モジュール用バッファ装置（すなわち、自分自身のメモ
リモジュール用バッファ装置）にて生成されるリターン
クロックＲＣＬＫおよびデータ出力イネーブル信号ＤＱ
Ｅを入力として受け取り、当該データ出力イネーブル信
号ＤＱＥによって上記データの出力を活性化すると共
に、当該リターンクロックＲＣＬＫに同期して、上記所
定の位置にあるメモリモジュール内のメモリモジュール
用バッファ装置に上記データを送出することも可能にな
っている。
【００３４】さらに、好ましくは、複数のメモリモジュ
ールを含む本発明のデータ転送装置においては、上記リ
ターンクロックＲＣＬＫおよび上記データ出力イネーブ
ル信号ＤＱＥが、任意の位相に設定されるようになって
いる。このようなリターンクロックＲＣＬＫおよびデー
タ出力イネーブル信号ＤＱＥの位相調整は、メモリモジ
ュール用バッファ装置内に設けられたＤＬＬ等により行
われる。
ールを含む本発明のデータ転送装置においては、上記リ
ターンクロックＲＣＬＫおよび上記データ出力イネーブ
ル信号ＤＱＥが、任意の位相に設定されるようになって
いる。このようなリターンクロックＲＣＬＫおよびデー
タ出力イネーブル信号ＤＱＥの位相調整は、メモリモジ
ュール用バッファ装置内に設けられたＤＬＬ等により行
われる。
【００３５】さらに、好ましくは、複数のメモリモジュ
ールを含む本発明のデータ転送装置においては、上記デ
ータ処理部４の入力回路部と、各々のメモリモジュール
用バッファ装置の入力回路部とが、上記データ出力イネ
ーブル信号ＤＱＥによって所定の時間のみ活性化される
ようになっている。複数のメモリデバイスまたは複数の
メモリモジュールを含む本発明のデータ転送装置によれ
ば、ＣＰＵ等のデータ処理部４から最も遠い位置にある
メモリデバイスまたはメモリモジュール（例えば、第ｍ
のメモリデバイスまたはメモリモジュール）からリター
ンクロックＲＣＬＫを生成すると共に、このリターンク
ロックＲＣＬＫに基づき任意のメモリデバイスまたはメ
モリモジュールの出力回路部を活性化するデータ出力イ
ネーブル信号ＤＱＥを生成する。このデータ出力イネー
ブル信号ＤＱＥは、リターンクロックＲＣＬＫに同期
し、このリターンクロックＲＣＬＫと同一方向に（すな
わち、データ処理部４に向かって）流れる。このため
に、システムバス長がどのように長くなっても、かつ、
データ転送時間が信号遅延時間τの半分以下になる程高
速であっても、システムバス７上の任意のメモリデバイ
スまたはメモリモジュールから、ＣＰＵ等のデータ処理
部４に対し同一アクセス時間でデータを転送することが
可能になる。
ールを含む本発明のデータ転送装置においては、上記デ
ータ処理部４の入力回路部と、各々のメモリモジュール
用バッファ装置の入力回路部とが、上記データ出力イネ
ーブル信号ＤＱＥによって所定の時間のみ活性化される
ようになっている。複数のメモリデバイスまたは複数の
メモリモジュールを含む本発明のデータ転送装置によれ
ば、ＣＰＵ等のデータ処理部４から最も遠い位置にある
メモリデバイスまたはメモリモジュール（例えば、第ｍ
のメモリデバイスまたはメモリモジュール）からリター
ンクロックＲＣＬＫを生成すると共に、このリターンク
ロックＲＣＬＫに基づき任意のメモリデバイスまたはメ
モリモジュールの出力回路部を活性化するデータ出力イ
ネーブル信号ＤＱＥを生成する。このデータ出力イネー
ブル信号ＤＱＥは、リターンクロックＲＣＬＫに同期
し、このリターンクロックＲＣＬＫと同一方向に（すな
わち、データ処理部４に向かって）流れる。このため
に、システムバス長がどのように長くなっても、かつ、
データ転送時間が信号遅延時間τの半分以下になる程高
速であっても、システムバス７上の任意のメモリデバイ
スまたはメモリモジュールから、ＣＰＵ等のデータ処理
部４に対し同一アクセス時間でデータを転送することが
可能になる。
【００３６】特に、ギガバイト（ＧＢ）〜テラバイト
（ＴＢ）といったような大規模なバスシステムを構築し
た場合に、このようなバスシステムにおけるデータ転送
速度は最高速度を維持することができる。上記のような
大規模なバスシステムを構築した際の不都合な点（ペナ
ルティ）は、ファーストデータ（ＣＰＵ等のデータ処理
部４がリード命令を発行してから同データ処理部４が一
番最初に受け取るデータ）に対するアクセス時間の遅れ
だけで済む。しかも、このようなファーストデータに対
するアクセス時間の遅れは、各メモリデバイスまたは各
メモリモジュールで同一化することができるので、デー
タ処理部４にとってデータ処理が容易に行える。さら
に、リターンクロックＲＣＬＫは、レジスタ等を適切に
設定することにより、データ処理部４において同データ
処理部から生成されるメインクロックＭＣＬＫと同相に
することができるので、システム全体の効率が向上す
る。
（ＴＢ）といったような大規模なバスシステムを構築し
た場合に、このようなバスシステムにおけるデータ転送
速度は最高速度を維持することができる。上記のような
大規模なバスシステムを構築した際の不都合な点（ペナ
ルティ）は、ファーストデータ（ＣＰＵ等のデータ処理
部４がリード命令を発行してから同データ処理部４が一
番最初に受け取るデータ）に対するアクセス時間の遅れ
だけで済む。しかも、このようなファーストデータに対
するアクセス時間の遅れは、各メモリデバイスまたは各
メモリモジュールで同一化することができるので、デー
タ処理部４にとってデータ処理が容易に行える。さら
に、リターンクロックＲＣＬＫは、レジスタ等を適切に
設定することにより、データ処理部４において同データ
処理部から生成されるメインクロックＭＣＬＫと同相に
することができるので、システム全体の効率が向上す
る。
【００３７】かくして、本発明では、複数のメモリデバ
イスまたは複数のメモリモジュールとＣＰＵ等との間で
各種のデータを高速にてかつ途切れなく転送することが
できるので、バスシステムにおけるデータ転送速度とし
て最高速度が維持されると共に、システム全体の効率を
高めることが可能になる。
イスまたは複数のメモリモジュールとＣＰＵ等との間で
各種のデータを高速にてかつ途切れなく転送することが
できるので、バスシステムにおけるデータ転送速度とし
て最高速度が維持されると共に、システム全体の効率を
高めることが可能になる。
【００３８】
【発明の実施の形態】以下、添付図面（図２〜図１７）
を参照しながら本発明の好ましい実施例を説明すること
とする。図２は、本発明の一実施例に係るバスシステム
の構成を示すブロック図であり、図３は、本発明の一実
施例に使用されるメモリデバイスの一例を示す図であ
り、図４は、本発明の一実施例に使用されるメモリモジ
ュール用バッファ装置の一例を示すブロック図であり、
図５は、図４のメモリモジュールに使用されるメモリデ
バイスの一例を示すブロック図である。
を参照しながら本発明の好ましい実施例を説明すること
とする。図２は、本発明の一実施例に係るバスシステム
の構成を示すブロック図であり、図３は、本発明の一実
施例に使用されるメモリデバイスの一例を示す図であ
り、図４は、本発明の一実施例に使用されるメモリモジ
ュール用バッファ装置の一例を示すブロック図であり、
図５は、図４のメモリモジュールに使用されるメモリデ
バイスの一例を示すブロック図である。
【００３９】図２〜図４に示す本発明の一実施例は、基
本的に、前述したような従来の第３例のリターンクロッ
ク方式によるバスシステム（図２１参照）の欠点を補う
ために考え出されたバスシステムである。このような本
発明の一実施例は、複数のメモリデバイスが搭載された
メモリモジュールだけでなく、メモリデバイス単体にも
適用することが可能である。
本的に、前述したような従来の第３例のリターンクロッ
ク方式によるバスシステム（図２１参照）の欠点を補う
ために考え出されたバスシステムである。このような本
発明の一実施例は、複数のメモリデバイスが搭載された
メモリモジュールだけでなく、メモリデバイス単体にも
適用することが可能である。
【００４０】図２において、システムバス７のバスライ
ンは、データ入力時に、データ処理部４（図１）を構成
するＣＰＵ等のチップセット（チップセット♯０）４０
から、−１番目のメモリデバイスまたはメモリモジュー
ル〜第ｍのメモリデバイスまたはメモリモジュール３−
１ｒ、３−１、３−２、……、３−ｍ（以下、複数のメ
モリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ
と略記する）へメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に、複数のメモリモ
ジュール３−１ｒ〜３−ｍからチップセット４０へ向か
うリターンクロックＲＣＬＫを転送するためのＲＣＬＫ
ラインとを含む。なお、ここでは、チップセット４０か
らあらゆる方向にシステムバス７が伸びており、このよ
うなシステムバス７上に複数のメモリデバイスまたは複
数のメモリモジュールを配置することが可能であること
を示すために、−１番目のメモリデバイス３−１ｒを図
示することとする。
ンは、データ入力時に、データ処理部４（図１）を構成
するＣＰＵ等のチップセット（チップセット♯０）４０
から、−１番目のメモリデバイスまたはメモリモジュー
ル〜第ｍのメモリデバイスまたはメモリモジュール３−
１ｒ、３−１、３−２、……、３−ｍ（以下、複数のメ
モリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ
と略記する）へメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に、複数のメモリモ
ジュール３−１ｒ〜３−ｍからチップセット４０へ向か
うリターンクロックＲＣＬＫを転送するためのＲＣＬＫ
ラインとを含む。なお、ここでは、チップセット４０か
らあらゆる方向にシステムバス７が伸びており、このよ
うなシステムバス７上に複数のメモリデバイスまたは複
数のメモリモジュールを配置することが可能であること
を示すために、−１番目のメモリデバイス３−１ｒを図
示することとする。
【００４１】さらに、ここでは、複数のメモリデバイス
またはメモリモジュール３−１ｒ〜３−ｍでの位相ずれ
を考慮して、これらのメモリデバイスまたはメモリモジ
ュールに入力されるメインクロックを、それぞれＭＣＬ
Ｋ−１〜ＭＣＬＫｍにより表すこととする。さらに、チ
ップセット４０から最も遠い位置にある第ｍのメモリデ
バイスまたはメモリモジュール３−ｍからリターンクロ
ックＲＣＬＫｍが生成されてＲＣＬＫラインに出力され
るものとする。なお、チップセット４０に到達するタイ
ミングのメインクロックをＭＣＬＫ０により表すと共
に、同チップセット４０に到達するタイミングのリター
ンクロックをＲＣＬＫ０により表すこととする。さらに
また、システムバス７のバスラインは、チップセット４
０と複数のメモリデバイスまたはメモリモジュール３−
１〜３−ｍとの間でデータを転送するためのＤＱライン
を含む。このＤＱライン上の複数のメモリデバイスまた
はメモリモジュールのデータ入出力に対する位相ずれを
考慮して、これらのメモリデバイスまたはメモリモジュ
ールのデータに関連するデータ入出力信号を、それぞれ
ＤＱ１〜ＤＱｍにより表すこととする。さらに、チップ
セット４０に到達するタイミングのデータに関連するデ
ータ入出力信号を、ＤＱ０により表すこととする。
またはメモリモジュール３−１ｒ〜３−ｍでの位相ずれ
を考慮して、これらのメモリデバイスまたはメモリモジ
ュールに入力されるメインクロックを、それぞれＭＣＬ
Ｋ−１〜ＭＣＬＫｍにより表すこととする。さらに、チ
ップセット４０から最も遠い位置にある第ｍのメモリデ
バイスまたはメモリモジュール３−ｍからリターンクロ
ックＲＣＬＫｍが生成されてＲＣＬＫラインに出力され
るものとする。なお、チップセット４０に到達するタイ
ミングのメインクロックをＭＣＬＫ０により表すと共
に、同チップセット４０に到達するタイミングのリター
ンクロックをＲＣＬＫ０により表すこととする。さらに
また、システムバス７のバスラインは、チップセット４
０と複数のメモリデバイスまたはメモリモジュール３−
１〜３−ｍとの間でデータを転送するためのＤＱライン
を含む。このＤＱライン上の複数のメモリデバイスまた
はメモリモジュールのデータ入出力に対する位相ずれを
考慮して、これらのメモリデバイスまたはメモリモジュ
ールのデータに関連するデータ入出力信号を、それぞれ
ＤＱ１〜ＤＱｍにより表すこととする。さらに、チップ
セット４０に到達するタイミングのデータに関連するデ
ータ入出力信号を、ＤＱ０により表すこととする。
【００４２】図２においては、図２１に示した従来の第
３例と同じように、ＣＰＵ等からなる一つのチップセッ
ト４０と、基準信号発生器４２と、複数のメモリデバイ
スまたはメモリモジュール３−１ｒ〜３−ｍ（図２０の
複数のメモリモジュールにほぼ対応する）とが、システ
ムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライ
ン等に接続されている。
３例と同じように、ＣＰＵ等からなる一つのチップセッ
ト４０と、基準信号発生器４２と、複数のメモリデバイ
スまたはメモリモジュール３−１ｒ〜３−ｍ（図２０の
複数のメモリモジュールにほぼ対応する）とが、システ
ムバス７のＭＣＬＫラインやＲＣＬＫラインやＤＱライ
ン等に接続されている。
【００４３】本発明の一実施例にて使用される複数のメ
モリデバイスが、システムバス７に直接接続されている
場合、好ましくは、これらのメモリデバイスの各々は、
図３に示すようなメモリデバイス３０により構成され
る。このメモリデバイス３０は、本発明のリターンクロ
ック入出力手段（図１参照）として、チップセット４０
から出力されるメインクロックＭＣＬＫをもとに生成さ
れるリターンクロックＲＣＬＫを入出力するリターンク
ロック入出力回路（図３では、第ｋのリターンクロック
入出力回路として示す、ここで、ｋは任意の正の整数：
１≦ｋ≦ｍ）１０−ｋを設けている。さらに、本発明の
出力活性化手段（図１参照）として、上記リターンクロ
ックＲＣＬＫをもとに生成される負論理のデータ出力イ
ネーブル信号／ＤＱＥ（このデータ出力イネーブル信号
は、出力活性化信号ともよばれる）に基づきデータの出
力を活性化する出力活性化回路（図３では、第ｋの出力
活性化回路として示す）２０−ｋを設けている。
モリデバイスが、システムバス７に直接接続されている
場合、好ましくは、これらのメモリデバイスの各々は、
図３に示すようなメモリデバイス３０により構成され
る。このメモリデバイス３０は、本発明のリターンクロ
ック入出力手段（図１参照）として、チップセット４０
から出力されるメインクロックＭＣＬＫをもとに生成さ
れるリターンクロックＲＣＬＫを入出力するリターンク
ロック入出力回路（図３では、第ｋのリターンクロック
入出力回路として示す、ここで、ｋは任意の正の整数：
１≦ｋ≦ｍ）１０−ｋを設けている。さらに、本発明の
出力活性化手段（図１参照）として、上記リターンクロ
ックＲＣＬＫをもとに生成される負論理のデータ出力イ
ネーブル信号／ＤＱＥ（このデータ出力イネーブル信号
は、出力活性化信号ともよばれる）に基づきデータの出
力を活性化する出力活性化回路（図３では、第ｋの出力
活性化回路として示す）２０−ｋを設けている。
【００４４】さらに、図３に示すメモリデバイス３０に
は、イネーブル信号をメモリデバイスに供給するための
イネーブル端子ＥＮが設けられている。このイネーブル
端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、各
々のメモリデバイス（またはメモリモジュール）内の各
半導体素子を駆動するための高電位の電源Ｖccに接続さ
れるか、または、低電位（例えば、アースレベル）の他
の電源Ｖssに直接接続されている。この場合、上記イネ
ーブル信号は、データ読み出しの際に、リターンクロッ
クＲＣＬＫおよびデータ出力イネーブル信号（すなわ
ち、出力活性化信号）／ＤＱＥをどのメモリデバイス
（またはメモリモジュール）から送出するかを決定する
ために使用される。
は、イネーブル信号をメモリデバイスに供給するための
イネーブル端子ＥＮが設けられている。このイネーブル
端子ＥＮは、レベル調整用抵抗Ｒp1〜Ｒpmを介して、各
々のメモリデバイス（またはメモリモジュール）内の各
半導体素子を駆動するための高電位の電源Ｖccに接続さ
れるか、または、低電位（例えば、アースレベル）の他
の電源Ｖssに直接接続されている。この場合、上記イネ
ーブル信号は、データ読み出しの際に、リターンクロッ
クＲＣＬＫおよびデータ出力イネーブル信号（すなわ
ち、出力活性化信号）／ＤＱＥをどのメモリデバイス
（またはメモリモジュール）から送出するかを決定する
ために使用される。
【００４５】ここで、再び図２に戻り、複数のメモリデ
バイスにおけるリターンクロックＲＣＬＫとデータ出力
イネーブル信号／ＤＱＥの入出力の関係を説明する。図
２においては、チップセット４０から最も遠い位置にあ
る第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮの
みが、レベル調整用抵抗Ｒpmを介して特定の高電位の電
源Ｖccに接続されており、この第ｍのメモリデバイス３
−ｍ以外のメモリデバイスの各々は、低電位の他の電源
Ｖssに直接接続されている。すなわち、チップセット４
０から最も遠い位置にある第ｍのメモリデバイス３−ｍ
のイネーブル端子ＥＮのみが“Ｈ（High）”レベルに設
定され、その他のメモリデバイスのイネーブル端子ＥＮ
は“Ｌ（Low ）”レベルに設定されている。この場合、
チップセット４０から最も遠い位置にある第ｍのメモリ
デバイス３−ｍが“Ｈ”レベルのイネーブル端子ＥＮに
より選択された状態になり、上記のチップセット４０か
ら最も遠い位置にある第ｍのメモリデバイス３−ｍのみ
から、リターンクロックＲＣＬＫ（すなわち、リターン
クロックＲＣＬＫｍ）が生成されると共に、負論理のデ
ータ出力イネーブル信号／ＤＱＥ（すなわち、データ出
力イネーブル信号／ＤＱＥｍ）が生成され、システムバ
ス７上のＲＣＬＫラインに送出される。
バイスにおけるリターンクロックＲＣＬＫとデータ出力
イネーブル信号／ＤＱＥの入出力の関係を説明する。図
２においては、チップセット４０から最も遠い位置にあ
る第ｍのメモリデバイス３−ｍのイネーブル端子ＥＮの
みが、レベル調整用抵抗Ｒpmを介して特定の高電位の電
源Ｖccに接続されており、この第ｍのメモリデバイス３
−ｍ以外のメモリデバイスの各々は、低電位の他の電源
Ｖssに直接接続されている。すなわち、チップセット４
０から最も遠い位置にある第ｍのメモリデバイス３−ｍ
のイネーブル端子ＥＮのみが“Ｈ（High）”レベルに設
定され、その他のメモリデバイスのイネーブル端子ＥＮ
は“Ｌ（Low ）”レベルに設定されている。この場合、
チップセット４０から最も遠い位置にある第ｍのメモリ
デバイス３−ｍが“Ｈ”レベルのイネーブル端子ＥＮに
より選択された状態になり、上記のチップセット４０か
ら最も遠い位置にある第ｍのメモリデバイス３−ｍのみ
から、リターンクロックＲＣＬＫ（すなわち、リターン
クロックＲＣＬＫｍ）が生成されると共に、負論理のデ
ータ出力イネーブル信号／ＤＱＥ（すなわち、データ出
力イネーブル信号／ＤＱＥｍ）が生成され、システムバ
ス７上のＲＣＬＫラインに送出される。
【００４６】さらに、チップセット４０から最も遠い位
置にある第ｍのメモリデバイス３−ｍ以外のメモリデバ
イスの各々においては、前述したように、イネーブル端
子ＥＮが低電位の電源Ｖssに接続され、“Ｌ”レベルに
設定されている。この状態で、第ｍのメモリデバイス３
−ｍ以外のメモリデバイスの各々は、上記第ｍのメモリ
デバイス３−ｍから送出されるリターンクロックＲＣＬ
Ｋおよびデータ出力イネーブル信号／ＤＱＥｍを入力と
して取り込む。さらに、チップセレクト信号／ＣＳ等に
よりチップセット４０から選択されたメモリデバイスが
自分であれば、当該メモリデバイスは、上記データ出力
イネーブル信号／ＤＱＥｍに基づき上記メモリデバイス
内の出力回路部を活性化し、アドレス信号に対応する番
地に記憶されているデータ（メモリデータ）を、上記の
リターンクロックＲＣＬＫｍに同期してシステムバス上
のＤＱラインに出力する。
置にある第ｍのメモリデバイス３−ｍ以外のメモリデバ
イスの各々においては、前述したように、イネーブル端
子ＥＮが低電位の電源Ｖssに接続され、“Ｌ”レベルに
設定されている。この状態で、第ｍのメモリデバイス３
−ｍ以外のメモリデバイスの各々は、上記第ｍのメモリ
デバイス３−ｍから送出されるリターンクロックＲＣＬ
Ｋおよびデータ出力イネーブル信号／ＤＱＥｍを入力と
して取り込む。さらに、チップセレクト信号／ＣＳ等に
よりチップセット４０から選択されたメモリデバイスが
自分であれば、当該メモリデバイスは、上記データ出力
イネーブル信号／ＤＱＥｍに基づき上記メモリデバイス
内の出力回路部を活性化し、アドレス信号に対応する番
地に記憶されているデータ（メモリデータ）を、上記の
リターンクロックＲＣＬＫｍに同期してシステムバス上
のＤＱラインに出力する。
【００４７】この場合、注意しなければならない点は、
上記のリターンクロックＲＣＬＫｍおよびデータ出力イ
ネーブル信号／ＤＱＥｍを出力しているメモリデバイス
でも、チップセット４０から選択されたときには、自分
自身が生成したリターンクロックＲＣＬＫｍおよびデー
タ出力イネーブル信号／ＤＱＥｍを用い、これらの信号
に同期してメモリデータを出力することである。換言す
れば、チップセット４０から選択されたメモリデバイス
が第ｍのメモリデバイス３−ｍ自身である場合、この第
ｍのメモリデバイス３−ｍは、上記のリターンクロック
ＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍ
を入力として受け取り、データ出力イネーブル信号／Ｄ
ＱＥｍに基づき第ｍのメモリデバイス３−ｍの出力回路
部を活性化し、リターンクロックＲＣＬＫに同期してデ
ータを出力する。このデータ出力イネーブル信号／ＤＱ
Ｅｍは、リターンクロックＲＣＬＫｍに同期し、このリ
ターンクロックＲＣＬＫｍと同一方向に流れる。すなわ
ち、データ出力イネーブル信号／ＤＱＥｍは、データ処
理部４に向かって流れる。なお、チップセット４０に到
達するタイミングのクロックＲＣＬＫ０の位相は、上記
メインクロックＭＣＬＫ０と位相を一致させることも可
能である。
上記のリターンクロックＲＣＬＫｍおよびデータ出力イ
ネーブル信号／ＤＱＥｍを出力しているメモリデバイス
でも、チップセット４０から選択されたときには、自分
自身が生成したリターンクロックＲＣＬＫｍおよびデー
タ出力イネーブル信号／ＤＱＥｍを用い、これらの信号
に同期してメモリデータを出力することである。換言す
れば、チップセット４０から選択されたメモリデバイス
が第ｍのメモリデバイス３−ｍ自身である場合、この第
ｍのメモリデバイス３−ｍは、上記のリターンクロック
ＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥｍ
を入力として受け取り、データ出力イネーブル信号／Ｄ
ＱＥｍに基づき第ｍのメモリデバイス３−ｍの出力回路
部を活性化し、リターンクロックＲＣＬＫに同期してデ
ータを出力する。このデータ出力イネーブル信号／ＤＱ
Ｅｍは、リターンクロックＲＣＬＫｍに同期し、このリ
ターンクロックＲＣＬＫｍと同一方向に流れる。すなわ
ち、データ出力イネーブル信号／ＤＱＥｍは、データ処
理部４に向かって流れる。なお、チップセット４０に到
達するタイミングのクロックＲＣＬＫ０の位相は、上記
メインクロックＭＣＬＫ０と位相を一致させることも可
能である。
【００４８】複数のメモリモジュールを使用してバスシ
ステムを構成する場合にも、前述の複数のメモリデバイ
スの場合と同様なことがいえる。本発明の一実施例にて
使用される複数のメモリモジュールにおいては、モジュ
ール形式の複数のメモリデバイス３０′−１〜３０′−
ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍ
のメモリデバイス３０′−ｍとして図示する）が、メモ
リモジュール用バッファ装置を介してシステムバス７に
接続されている場合、好ましくは、これらのメモリモジ
ュールの各々は、図４に示すようなメモリモジュール３
５により構成される。このメモリモジュール３５は、複
数のメモリデバイス３０′−１〜３０′−ｍ（図４で
は、第１のメモリデバイス３０′−１〜第ｍのメモリデ
バイス３０′−ｍとして図示する）と、これらの複数の
メモリデバイスとチップセット４０との間で、メモリデ
ータに関連するデータ入出力信号ＤＱや、アドレス制御
用のメインクロックＭＣＬＫや、リターンクロックＲＣ
ＬＫや、負論理のデータ出力イネーブル信号／ＤＱＥＭ
等を入出力するためのメモリモジュール用バッファ装置
として機能するメモリモジュール用バッファ回路５（図
４の斜線部）とを備えている。
ステムを構成する場合にも、前述の複数のメモリデバイ
スの場合と同様なことがいえる。本発明の一実施例にて
使用される複数のメモリモジュールにおいては、モジュ
ール形式の複数のメモリデバイス３０′−１〜３０′−
ｍ（図４では、第１のメモリデバイス３０′−１〜第ｍ
のメモリデバイス３０′−ｍとして図示する）が、メモ
リモジュール用バッファ装置を介してシステムバス７に
接続されている場合、好ましくは、これらのメモリモジ
ュールの各々は、図４に示すようなメモリモジュール３
５により構成される。このメモリモジュール３５は、複
数のメモリデバイス３０′−１〜３０′−ｍ（図４で
は、第１のメモリデバイス３０′−１〜第ｍのメモリデ
バイス３０′−ｍとして図示する）と、これらの複数の
メモリデバイスとチップセット４０との間で、メモリデ
ータに関連するデータ入出力信号ＤＱや、アドレス制御
用のメインクロックＭＣＬＫや、リターンクロックＲＣ
ＬＫや、負論理のデータ出力イネーブル信号／ＤＱＥＭ
等を入出力するためのメモリモジュール用バッファ装置
として機能するメモリモジュール用バッファ回路５（図
４の斜線部）とを備えている。
【００４９】さらに、このメモリモジュール用バッファ
回路５の入出力回路部は、好ましくは、チップセット４
０から出力されるアドレス制御用のメインクロックＭＣ
ＬＫをもとに生成されるリターンクロックＲＣＬＫを入
出力するリターンクロック入出力回路部（図４には図示
されていない）と、これらのリターンクロック入出力回
路部から出力されるリターンクロックＲＣＬＫをもとに
生成されるデータ出力イネーブル信号／ＤＱＥＭに基づ
き、メモリモジュール内のメモリデバイスのデータの出
力を活性化するための出力活性化信号発生回路部（図４
には図示されていない）とを有する。
回路５の入出力回路部は、好ましくは、チップセット４
０から出力されるアドレス制御用のメインクロックＭＣ
ＬＫをもとに生成されるリターンクロックＲＣＬＫを入
出力するリターンクロック入出力回路部（図４には図示
されていない）と、これらのリターンクロック入出力回
路部から出力されるリターンクロックＲＣＬＫをもとに
生成されるデータ出力イネーブル信号／ＤＱＥＭに基づ
き、メモリモジュール内のメモリデバイスのデータの出
力を活性化するための出力活性化信号発生回路部（図４
には図示されていない）とを有する。
【００５０】さらに、図４に示すメモリモジュール３５
には、イネーブル信号をメモリモジュール用バッファ回
路５に供給するためのイネーブル端子ＥＮ（例えば、第
ｍのメモリモジュールに設けられたＥＮｍ）が設けられ
ている。このイネーブル端子ＥＮは、レベル調整用抵抗
Ｒp1〜Ｒpmを介して、高電位の電源Ｖccに接続される
か、または、低電位（例えば、アースレベル）の他の電
源Ｖssに直接接続されている。この場合、上記イネーブ
ル信号は、データ読み出しの際に、リターンクロックＲ
ＣＬＫおよびデータ出力イネーブル信号（すなわち、出
力活性化信号）／ＤＱＥＭをどのメモリモジュールから
送出するかを決定するために使用される。
には、イネーブル信号をメモリモジュール用バッファ回
路５に供給するためのイネーブル端子ＥＮ（例えば、第
ｍのメモリモジュールに設けられたＥＮｍ）が設けられ
ている。このイネーブル端子ＥＮは、レベル調整用抵抗
Ｒp1〜Ｒpmを介して、高電位の電源Ｖccに接続される
か、または、低電位（例えば、アースレベル）の他の電
源Ｖssに直接接続されている。この場合、上記イネーブ
ル信号は、データ読み出しの際に、リターンクロックＲ
ＣＬＫおよびデータ出力イネーブル信号（すなわち、出
力活性化信号）／ＤＱＥＭをどのメモリモジュールから
送出するかを決定するために使用される。
【００５１】ここで、再び図２に戻り、複数のメモリモ
ジュール内のメモリモジュール用バッファ装置における
リターンクロックＲＣＬＫとデータ出力イネーブル信号
／ＤＱＥＭの入出力の関係を説明する。図２において
は、チップセット４０から最も遠い位置にある第ｍのメ
モリモジュールのイネーブル端子ＥＮ（ＥＮｍ）のみ
が、レベル調整用抵抗Ｒpmを介して特定の高電位の電源
Ｖccに接続されて“Ｈ”レベルに設定され、この第ｍの
メモリモジュール以外のメモリモジュールの各々は、低
電位の他の電源Ｖssに直接接続されて“Ｌ”レベルに設
定される。この場合、チップセット４０から最も遠い位
置にある第ｍのメモリモジュールが“Ｈ”レベルのイネ
ーブル端子ＥＮにより選択された状態になり、チップセ
ット４０から最も遠い位置にある第ｍのメモリモジュー
ル内のメモリモジュール用バッファ装置から、リターン
クロックＲＣＬＫ（すなわち、リターンクロックＲＣＬ
Ｋｍ）が生成されると共に、負論理のデータ出力イネー
ブル信号／ＤＱＥＭ（すなわち、データ出力イネーブル
信号／ＤＱＥＭｍ）が生成され、システムバス７上のＲ
ＣＬＫラインに送出される。すなわち、メモリモジュー
ル内のメモリモジュール用バッファ装置においても、メ
インクロックＭＣＬＫからリターンクロックＲＣＬＫと
データ出力イネーブル信号／ＤＱＥＭを生成するメモリ
モジュール用バッファ装置は、一つのシステムバス上で
イネーブル端子ＥＮにより選択されている一つのメモリ
モジュール用バッファ装置のみである。
ジュール内のメモリモジュール用バッファ装置における
リターンクロックＲＣＬＫとデータ出力イネーブル信号
／ＤＱＥＭの入出力の関係を説明する。図２において
は、チップセット４０から最も遠い位置にある第ｍのメ
モリモジュールのイネーブル端子ＥＮ（ＥＮｍ）のみ
が、レベル調整用抵抗Ｒpmを介して特定の高電位の電源
Ｖccに接続されて“Ｈ”レベルに設定され、この第ｍの
メモリモジュール以外のメモリモジュールの各々は、低
電位の他の電源Ｖssに直接接続されて“Ｌ”レベルに設
定される。この場合、チップセット４０から最も遠い位
置にある第ｍのメモリモジュールが“Ｈ”レベルのイネ
ーブル端子ＥＮにより選択された状態になり、チップセ
ット４０から最も遠い位置にある第ｍのメモリモジュー
ル内のメモリモジュール用バッファ装置から、リターン
クロックＲＣＬＫ（すなわち、リターンクロックＲＣＬ
Ｋｍ）が生成されると共に、負論理のデータ出力イネー
ブル信号／ＤＱＥＭ（すなわち、データ出力イネーブル
信号／ＤＱＥＭｍ）が生成され、システムバス７上のＲ
ＣＬＫラインに送出される。すなわち、メモリモジュー
ル内のメモリモジュール用バッファ装置においても、メ
インクロックＭＣＬＫからリターンクロックＲＣＬＫと
データ出力イネーブル信号／ＤＱＥＭを生成するメモリ
モジュール用バッファ装置は、一つのシステムバス上で
イネーブル端子ＥＮにより選択されている一つのメモリ
モジュール用バッファ装置のみである。
【００５２】さらに、図２においては、チップセット４
０から最も遠い位置にある第ｍのメモリモジュール内の
メモリモジュール用バッファ回路以外のメモリモジュー
ル用バッファ装置の各々は、上記リターンクロックＲＣ
ＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍを
入力として受け取り、ローカルのリターンクロックＲＣ
ＬＫＬ（Ｌはローカルの意味）を生成すると共に、この
リターンクロックＲＣＬＫＬに基づき各々のメモリデバ
イス３０′−１〜３０′−ｍの出力回路部を活性化する
負論理のローカルのデータ出力イネーブル信号／ＤＱＥ
Ｌ（Ｌは同じくローカルの意味）を生成する。このデー
タ出力イネーブル信号／ＤＱＥＬは、リターンクロック
ＲＣＬＫＬに同期し、このリターンクロックＲＣＬＫＬ
と同一方向に流れる。すなわち、データ出力イネーブル
信号／ＤＱＥＬは、メモリモジュール内の各々のメモリ
デバイスに向かって流れる。
０から最も遠い位置にある第ｍのメモリモジュール内の
メモリモジュール用バッファ回路以外のメモリモジュー
ル用バッファ装置の各々は、上記リターンクロックＲＣ
ＬＫｍおよびデータ出力イネーブル信号／ＤＱＥＭｍを
入力として受け取り、ローカルのリターンクロックＲＣ
ＬＫＬ（Ｌはローカルの意味）を生成すると共に、この
リターンクロックＲＣＬＫＬに基づき各々のメモリデバ
イス３０′−１〜３０′−ｍの出力回路部を活性化する
負論理のローカルのデータ出力イネーブル信号／ＤＱＥ
Ｌ（Ｌは同じくローカルの意味）を生成する。このデー
タ出力イネーブル信号／ＤＱＥＬは、リターンクロック
ＲＣＬＫＬに同期し、このリターンクロックＲＣＬＫＬ
と同一方向に流れる。すなわち、データ出力イネーブル
信号／ＤＱＥＬは、メモリモジュール内の各々のメモリ
デバイスに向かって流れる。
【００５３】ただし、上記のようなモジュール形式の構
成においては、他のメモリモジュールに設けられたメモ
リモジュール用バッファ回路は、リターンクロックＲＣ
ＬＫとデータ出力イネーブル信号／ＤＱＥＭを取り込む
だけではなく、メモリモジュール内の各々のメモリデバ
イスに対してこれらの信号を伝える機能を有する。それ
ゆえに、メモリモジュール内でリターンクロックＲＣＬ
Ｋおよびデータ出力イネーブル信号／ＤＱＥＭをそれぞ
れバッファリングして得られるローカルのリターンクロ
ックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱ
ＥＬが、メモリモジュール用バッファ回路から出力信号
として出力される。必要があれば、メインクロックＭＣ
ＬＫやデータ入出力信号ＤＱも、メモリモジュール用バ
ッファ回路にてバッファリングした後に、ローカルのメ
インクロックＭＣＬＫＬ（Ｌは同じくローカルの意味）
やデータ入出力信号ＤＱＬ（Ｌは同じくローカルの意
味）として出力することも可能である。
成においては、他のメモリモジュールに設けられたメモ
リモジュール用バッファ回路は、リターンクロックＲＣ
ＬＫとデータ出力イネーブル信号／ＤＱＥＭを取り込む
だけではなく、メモリモジュール内の各々のメモリデバ
イスに対してこれらの信号を伝える機能を有する。それ
ゆえに、メモリモジュール内でリターンクロックＲＣＬ
Ｋおよびデータ出力イネーブル信号／ＤＱＥＭをそれぞ
れバッファリングして得られるローカルのリターンクロ
ックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱ
ＥＬが、メモリモジュール用バッファ回路から出力信号
として出力される。必要があれば、メインクロックＭＣ
ＬＫやデータ入出力信号ＤＱも、メモリモジュール用バ
ッファ回路にてバッファリングした後に、ローカルのメ
インクロックＭＣＬＫＬ（Ｌは同じくローカルの意味）
やデータ入出力信号ＤＱＬ（Ｌは同じくローカルの意
味）として出力することも可能である。
【００５４】本発明の一実施例に使用されるメモリモジ
ュールが上記のような構成になっているために、このメ
モリモジュールに用いられるモジュール形式のメモリデ
バイスは全て、出力信号であるローカルのリターンクロ
ックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱ
ＥＬを受け取るための入力回路部しか必要としない。さ
らに、当然のことながら、リターンクロックとデータ出
力イネーブル信号の発生源を示すイネーブル端子ＥＮも
必要としない。このようなメモリモジュール内の各々の
メモリデバイス３０′の一構成例を図５に示す。
ュールが上記のような構成になっているために、このメ
モリモジュールに用いられるモジュール形式のメモリデ
バイスは全て、出力信号であるローカルのリターンクロ
ックＲＣＬＫＬおよびデータ出力イネーブル信号／ＤＱ
ＥＬを受け取るための入力回路部しか必要としない。さ
らに、当然のことながら、リターンクロックとデータ出
力イネーブル信号の発生源を示すイネーブル端子ＥＮも
必要としない。このようなメモリモジュール内の各々の
メモリデバイス３０′の一構成例を図５に示す。
【００５５】図５においては、メモリモジュール内の各
々のメモリデバイス３０′は、ローカルのリターンクロ
ックＲＣＬＫＬを入力として受け取るリターンクロック
入力回路（図５では、第ｋのリターンクロック入力回路
として示す、ここで、ｋは任意の正の整数：１≦ｋ≦
ｍ）１０′−ｋと、上記ローカルのリターンクロックＲ
ＣＬＫＬをもとに生成されるローカルのデータ出力イネ
ーブル信号／ＤＱＥＬ（このデータ出力イネーブル信号
は、出力活性化信号ともよばれる）に基づきデータの出
力を活性化する出力活性化回路（図５では、第ｋの出力
活性化回路として示す）２０′−ｋとを備えている。
々のメモリデバイス３０′は、ローカルのリターンクロ
ックＲＣＬＫＬを入力として受け取るリターンクロック
入力回路（図５では、第ｋのリターンクロック入力回路
として示す、ここで、ｋは任意の正の整数：１≦ｋ≦
ｍ）１０′−ｋと、上記ローカルのリターンクロックＲ
ＣＬＫＬをもとに生成されるローカルのデータ出力イネ
ーブル信号／ＤＱＥＬ（このデータ出力イネーブル信号
は、出力活性化信号ともよばれる）に基づきデータの出
力を活性化する出力活性化回路（図５では、第ｋの出力
活性化回路として示す）２０′−ｋとを備えている。
【００５６】さらに、図２、図４および図５において
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール用バッファ回路以外のメモリモジュール用バッ
ファ回路の各々は、上記チップセット４０から最も遠い
位置にあるメモリモジュール用バッファ回路から供給さ
れるデータ出力イネーブル信号／ＤＱＥＭｍを入力とし
て受け取り、当該データ出力イネーブル信号／ＤＱＥＭ
ｍをもとに作成したローカルのデータ出力イネーブル信
号／ＤＱＥＬによってモジュール内のメモリデバイス
中、選択されたメモリデバイスのデータの出力を活性化
すると共に、ローカルのリターンクロックＲＣＬＫＬに
同期して対応するメモリモジュール用バッファ回路に上
記データを送出する。
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール用バッファ回路以外のメモリモジュール用バッ
ファ回路の各々は、上記チップセット４０から最も遠い
位置にあるメモリモジュール用バッファ回路から供給さ
れるデータ出力イネーブル信号／ＤＱＥＭｍを入力とし
て受け取り、当該データ出力イネーブル信号／ＤＱＥＭ
ｍをもとに作成したローカルのデータ出力イネーブル信
号／ＤＱＥＬによってモジュール内のメモリデバイス
中、選択されたメモリデバイスのデータの出力を活性化
すると共に、ローカルのリターンクロックＲＣＬＫＬに
同期して対応するメモリモジュール用バッファ回路に上
記データを送出する。
【００５７】さらに、図２、図４および図５において
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール内の複数のメモリデバイス３０′−１〜３０′
−ｍの各々は、同メモリモジュールがチップセット４０
から選択された場合、当該メモリモジュール内のメモリ
モジュール用バッファ回路にて生成されるローカルのリ
ターンクロックＲＣＬＫＬおよびデータ出力イネーブル
信号／ＤＱＥＬを入力として受け取り、このデータ出力
イネーブル信号／ＤＱＥＬによってデータの出力を活性
化すると共に、上記リターンクロックＲＣＬＫＬに同期
して上記データを上記メモリモジュール用バッファ回路
に送出する。
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール内の複数のメモリデバイス３０′−１〜３０′
−ｍの各々は、同メモリモジュールがチップセット４０
から選択された場合、当該メモリモジュール内のメモリ
モジュール用バッファ回路にて生成されるローカルのリ
ターンクロックＲＣＬＫＬおよびデータ出力イネーブル
信号／ＤＱＥＬを入力として受け取り、このデータ出力
イネーブル信号／ＤＱＥＬによってデータの出力を活性
化すると共に、上記リターンクロックＲＣＬＫＬに同期
して上記データを上記メモリモジュール用バッファ回路
に送出する。
【００５８】さらに、図２、図４および図５において
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール内の複数のメモリデバイス３０′−１〜３０′
−ｍの各々は、このメモリモジュールが選択された場
合、当該メモリモジュール内のメモリモジュール用バッ
ファ回路にて生成されるリターンクロックＲＣＬＫＬお
よびデータ出力イネーブル信号／ＤＱＥＬを入力として
受け取り、当該データ出力イネーブル信号／ＤＱＥＬに
よってデータの出力を活性化すると共に、リターンクロ
ックＲＣＬＫＬに同期して上記データを上記メモリモジ
ュール用バッファ装置に送出する。
は、チップセット４０から最も遠い位置にあるメモリモ
ジュール内の複数のメモリデバイス３０′−１〜３０′
−ｍの各々は、このメモリモジュールが選択された場
合、当該メモリモジュール内のメモリモジュール用バッ
ファ回路にて生成されるリターンクロックＲＣＬＫＬお
よびデータ出力イネーブル信号／ＤＱＥＬを入力として
受け取り、当該データ出力イネーブル信号／ＤＱＥＬに
よってデータの出力を活性化すると共に、リターンクロ
ックＲＣＬＫＬに同期して上記データを上記メモリモジ
ュール用バッファ装置に送出する。
【００５９】換言すれば、上記のようなモジュール形式
の構成においても、リターンクロックＲＣＬＫおよびデ
ータ出力イネーブル信号／ＤＱＥＭを出力しているメモ
リモジュール内のメモリモジュール用バッファ回路（例
えば、チップセット４０から最も遠い位置にある第ｍの
メモリモジュール内のメモリモジュール用バッファ回
路）は、同メモリモジュール内のメモリモジュール用バ
ッファ回路に対してもリターンクロックＲＣＬＫとデー
タ出力イネーブル信号／ＤＱＥＭを出力することができ
る。それゆえに、上記リターンクロックＲＣＬＫおよび
データ出力イネーブル信号／ＤＱＥＭを出力しているメ
モリモジュール内のメモリデバイスでも、チップセット
４０から選択されたときには、他のメモリモジュールと
同じタイミングでメモリデータを出力することが可能で
ある。
の構成においても、リターンクロックＲＣＬＫおよびデ
ータ出力イネーブル信号／ＤＱＥＭを出力しているメモ
リモジュール内のメモリモジュール用バッファ回路（例
えば、チップセット４０から最も遠い位置にある第ｍの
メモリモジュール内のメモリモジュール用バッファ回
路）は、同メモリモジュール内のメモリモジュール用バ
ッファ回路に対してもリターンクロックＲＣＬＫとデー
タ出力イネーブル信号／ＤＱＥＭを出力することができ
る。それゆえに、上記リターンクロックＲＣＬＫおよび
データ出力イネーブル信号／ＤＱＥＭを出力しているメ
モリモジュール内のメモリデバイスでも、チップセット
４０から選択されたときには、他のメモリモジュールと
同じタイミングでメモリデータを出力することが可能で
ある。
【００６０】図２〜図５の本発明の一実施例に使用され
るデータ転送メモリ装置が、複数のメモリデバイスによ
り構成される場合、および、複数のモジュール形式のメ
モリデバイスを含む複数のメモリモジュールにより構成
される場合のいずれにおいても、データ出力イネーブル
信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲ
ＣＬＫと同一方向に流れるので、システムバス長Ｌがど
のように長くなっても、システムバス７上の任意のメモ
リデバイスまたはメモリモジュールから、チップセット
４０に対し同一アクセス時間でデータを転送することが
できる。
るデータ転送メモリ装置が、複数のメモリデバイスによ
り構成される場合、および、複数のモジュール形式のメ
モリデバイスを含む複数のメモリモジュールにより構成
される場合のいずれにおいても、データ出力イネーブル
信号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲ
ＣＬＫと同一方向に流れるので、システムバス長Ｌがど
のように長くなっても、システムバス７上の任意のメモ
リデバイスまたはメモリモジュールから、チップセット
４０に対し同一アクセス時間でデータを転送することが
できる。
【００６１】さらに、図２〜図５に示した本発明の一実
施例においては、リターンクロックＲＣＬＫ、およびデ
ータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、
メモリデバイス、またはメモリモジュール内のメモリモ
ジュール用バッファ回路に設けられたＤＬＬ等により、
任意の位相に設定することができる。さらに、図２〜図
５に示した本発明の一実施例においては、上記チップセ
ット４０の入力回路部と、各々のメモリデバイスまたは
メモリモジュール内部の出力活性化回路の入力回路部と
が、上記データ出力イネーブル信号／ＤＱＥまたは／Ｄ
ＱＥＭによって所定の時間のみ活性化されるようになっ
ている。それゆえに、チップセット４０や、各々のメモ
リデバイスまたはメモリモジュールの出力活性化回路の
消費電力が節減される。
施例においては、リターンクロックＲＣＬＫ、およびデ
ータ出力イネーブル信号／ＤＱＥまたは／ＤＱＥＭは、
メモリデバイス、またはメモリモジュール内のメモリモ
ジュール用バッファ回路に設けられたＤＬＬ等により、
任意の位相に設定することができる。さらに、図２〜図
５に示した本発明の一実施例においては、上記チップセ
ット４０の入力回路部と、各々のメモリデバイスまたは
メモリモジュール内部の出力活性化回路の入力回路部と
が、上記データ出力イネーブル信号／ＤＱＥまたは／Ｄ
ＱＥＭによって所定の時間のみ活性化されるようになっ
ている。それゆえに、チップセット４０や、各々のメモ
リデバイスまたはメモリモジュールの出力活性化回路の
消費電力が節減される。
【００６２】図６および図７は、本発明の一実施例にお
いて、第１の条件により異なるメモリデバイス間または
メモリモジュール間でギャップレス・リード動作を行う
場合の各々の信号波形を示すタイミングチャートのその
１およびその２である。ここでは、図６および図７のタ
イミングチャートを参照しながら、あるメモリデバイス
またはメモリモジュールのデータの読み出しを行った後
に、他のメモリデバイスまたはメモリモジュールのデー
タの読み出しを連続して行う場合（ギャップレス・リー
ド（Gapless Read）、すなわち、インタリーブ（Interl
eave）動作を実行する場合）の本発明の一実施例の動作
を説明する。
いて、第１の条件により異なるメモリデバイス間または
メモリモジュール間でギャップレス・リード動作を行う
場合の各々の信号波形を示すタイミングチャートのその
１およびその２である。ここでは、図６および図７のタ
イミングチャートを参照しながら、あるメモリデバイス
またはメモリモジュールのデータの読み出しを行った後
に、他のメモリデバイスまたはメモリモジュールのデー
タの読み出しを連続して行う場合（ギャップレス・リー
ド（Gapless Read）、すなわち、インタリーブ（Interl
eave）動作を実行する場合）の本発明の一実施例の動作
を説明する。
【００６３】ただし、この場合、クロック周波数４００
ＭＨｚにて動作するＤＤＲ ＳＤＲＡＭ（Double Data
Rate Synchronous DRAM ）からなるメモリデバイスまた
はメモリモジュールが、キャス・レイテンシーＣＬ（Co
lumn Access Strobe SignalLatency の略）＝３、読み
出されるデータのビット長ＢＬ＝４ビット、および２Ｘ
ルールの条件下で動作する場合を想定する。ここで、キ
ャス・レイテンシーＣＬは、メモリデバイスが活性化さ
れた状態（アクティブ状態）のときに、ＣＰＵ等により
リード命令が発行されてから何クロックサイクル目にデ
ータ出力イネーブル信号が出力されるかを示すものであ
る。例えば、ＣＬ＝３の場合には、データ読み出し命令
が発行されてから３クロックサイクル目にデータ出力イ
ネーブル信号が出力されることになる。さらに、クロッ
ク周波数の逆数を示すクロックレートｔＣＬＫ＝５ｎｓ
（ｎｓは１０-9秒）、データ転送速度が２．５ｎｓ、位
相ずれ時間ｔＡＣ＝ｔＯＨ≒１．２５ｎｓ、システムバ
ス長Ｌ＝３０ｃｍ、および、伝播遅延時間τ＝３ｎｓで
あると仮定する。
ＭＨｚにて動作するＤＤＲ ＳＤＲＡＭ（Double Data
Rate Synchronous DRAM ）からなるメモリデバイスまた
はメモリモジュールが、キャス・レイテンシーＣＬ（Co
lumn Access Strobe SignalLatency の略）＝３、読み
出されるデータのビット長ＢＬ＝４ビット、および２Ｘ
ルールの条件下で動作する場合を想定する。ここで、キ
ャス・レイテンシーＣＬは、メモリデバイスが活性化さ
れた状態（アクティブ状態）のときに、ＣＰＵ等により
リード命令が発行されてから何クロックサイクル目にデ
ータ出力イネーブル信号が出力されるかを示すものであ
る。例えば、ＣＬ＝３の場合には、データ読み出し命令
が発行されてから３クロックサイクル目にデータ出力イ
ネーブル信号が出力されることになる。さらに、クロッ
ク周波数の逆数を示すクロックレートｔＣＬＫ＝５ｎｓ
（ｎｓは１０-9秒）、データ転送速度が２．５ｎｓ、位
相ずれ時間ｔＡＣ＝ｔＯＨ≒１．２５ｎｓ、システムバ
ス長Ｌ＝３０ｃｍ、および、伝播遅延時間τ＝３ｎｓで
あると仮定する。
【００６４】さらに、ここでは、チップセットから最も
近い位置にあるメモリデバイスまたはメモリモジュール
のデータの読み出しを行った後に、同じ位置のメモリデ
バイスまたはメモリモジュールのデータの読み出しを連
続して行う場合の各々の信号波形と、チップセットから
最も遠い位置にあるメモリデバイスまたはメモリモジュ
ールのデータの読み出しを行った後に、最も近い位置に
あるメモリデバイスまたはメモリモジュールのデータの
読み出しを連続して行う場合の各々の信号波形とを比較
することとする。
近い位置にあるメモリデバイスまたはメモリモジュール
のデータの読み出しを行った後に、同じ位置のメモリデ
バイスまたはメモリモジュールのデータの読み出しを連
続して行う場合の各々の信号波形と、チップセットから
最も遠い位置にあるメモリデバイスまたはメモリモジュ
ールのデータの読み出しを行った後に、最も近い位置に
あるメモリデバイスまたはメモリモジュールのデータの
読み出しを連続して行う場合の各々の信号波形とを比較
することとする。
【００６５】本発明の一実施例では、図６の（ａ）部に
示すように、チップセットにより生成されたメインクロ
ックＭＣＬＫ０は、ＭＣＬＫラインを介して、上記チッ
プセットから最も遠い位置にあるメモリデバイスまたは
メモリモジュールに入力される。さらに、図６の（ｂ）
部および（ｃ）部に示すように、チップセットから最も
遠い位置にあるメモリデバイスまたはメモリモジュール
に入力されたメインクロックＭＣＬＫｍの位相は、ＤＬ
Ｌ等を用いて任意の値に調整された後に、リターンクロ
ックＲＣＬＫｍとして出力される。これと平行してリタ
ーンクロックＲＣＬＫｍから派生させたデータ出力イネ
ーブル信号（すなわち、出力活性化信号）／ＤＱＥｍ
（または／ＤＱＥＭｍ）が出力される（図６の（ｄ）
部）。
示すように、チップセットにより生成されたメインクロ
ックＭＣＬＫ０は、ＭＣＬＫラインを介して、上記チッ
プセットから最も遠い位置にあるメモリデバイスまたは
メモリモジュールに入力される。さらに、図６の（ｂ）
部および（ｃ）部に示すように、チップセットから最も
遠い位置にあるメモリデバイスまたはメモリモジュール
に入力されたメインクロックＭＣＬＫｍの位相は、ＤＬ
Ｌ等を用いて任意の値に調整された後に、リターンクロ
ックＲＣＬＫｍとして出力される。これと平行してリタ
ーンクロックＲＣＬＫｍから派生させたデータ出力イネ
ーブル信号（すなわち、出力活性化信号）／ＤＱＥｍ
（または／ＤＱＥＭｍ）が出力される（図６の（ｄ）
部）。
【００６６】メモリデバイスを対象とする場合、このデ
ータ出力イネーブル信号／ＤＱＥｍは、システムバスを
介して全てのメモリデバイスに入力され、同メモリデバ
イス内の内部信号としてデータ出力イネーブル信号／Ｄ
ＱＥＩｍが生成される（図６の（ｅ）部）。さらに、リ
ターンクロックＲＣＬＫｍおよびデータ出力イネーブル
信号／ＤＱＥＩｍに同期して、チップセットからのリー
ド命令（ＲＤｍ）により選択されたメモリデバイス（す
なわち、チップセットから最も遠い位置にある第ｍのメ
モリデバイス）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出
力される（図６の（ｆ）部）。次に、チップセットから
のさらなるリード命令（ＲＤ１′）により、他のメモリ
デバイス、例えば、チップセットから最も近い位置にあ
るメモリデバイス（第１のメモリデバイス）が、ギャッ
プレス・リード動作を実行すべき出力デバイスとして選
択された場合、データ出力イネーブル信号／ＤＱＥｍ′
（データ出力イネーブル信号／ＤＱＥｍに対応する）に
同期してデータ出力イネーブル信号／ＤＱＥＩｍ′（た
だし、ｍ＝１）が生成される（図７の（ｈ）部および
（ｉ）部）。
ータ出力イネーブル信号／ＤＱＥｍは、システムバスを
介して全てのメモリデバイスに入力され、同メモリデバ
イス内の内部信号としてデータ出力イネーブル信号／Ｄ
ＱＥＩｍが生成される（図６の（ｅ）部）。さらに、リ
ターンクロックＲＣＬＫｍおよびデータ出力イネーブル
信号／ＤＱＥＩｍに同期して、チップセットからのリー
ド命令（ＲＤｍ）により選択されたメモリデバイス（す
なわち、チップセットから最も遠い位置にある第ｍのメ
モリデバイス）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出
力される（図６の（ｆ）部）。次に、チップセットから
のさらなるリード命令（ＲＤ１′）により、他のメモリ
デバイス、例えば、チップセットから最も近い位置にあ
るメモリデバイス（第１のメモリデバイス）が、ギャッ
プレス・リード動作を実行すべき出力デバイスとして選
択された場合、データ出力イネーブル信号／ＤＱＥｍ′
（データ出力イネーブル信号／ＤＱＥｍに対応する）に
同期してデータ出力イネーブル信号／ＤＱＥＩｍ′（た
だし、ｍ＝１）が生成される（図７の（ｈ）部および
（ｉ）部）。
【００６７】さらに、モノマルチバイブレータ（ワンシ
ョット）等により、選択されたメモリデバイス（第１の
メモリデバイス）のデータ出力イネーブル信号／ＤＱＥ
Ｉｍ′（ただし、ｍ＝１）を１クロック期間だけ“Ｌ”
レベルにし、その他の非選択メモリデバイスのデータ出
力イネーブル信号を“Ｈ”レベルにする。ここでは、選
択されたメモリデバイス（第１のメモリデバイス）のみ
データ出力イネーブル信号／ＤＱＥＩｍ′にて出力回路
部が活性化され、リターンクロックＲＣＬＫ（ＲＣＬＫ
ｍ）に同期して（図７の（ｇ）部）、以前のデータ（Ｑ
０−ｍ〜Ｑ３−ｍ）の後に今回のデータ（Ｑ０−１′〜
Ｑ３−１′）が連続して出力される（ＲＤｍ−ＲＤ１モ
ード、図７の（ｌ）部）。この場合、リターンクロック
ＲＣＬＫの転送インピーダンスと、データ出力イネーブ
ル信号／ＤＱＥおよびデータ入出力信号ＤＱの転送イン
ピーダンスとを一致させることにより、チップセットか
らは、どのメモリデバイにアクセスをかけた場合でも、
リード命令発行から一定時間（ここでは、アクセス時間
（アクセス・タイム）ｔＣＡＣ＝２１ｎｓ（ＣＬ×ｔＣ
ＬＫ＋２τ＝３×５ｎｓ＋２×３ｎｓ））でファースト
データを受け取ることができる。それゆえに、このファ
ーストデータをチップセットにて受け取った後は、同チ
ップセットは高速にてかつ途切れなくデータを受け取る
ことが可能になる。
ョット）等により、選択されたメモリデバイス（第１の
メモリデバイス）のデータ出力イネーブル信号／ＤＱＥ
Ｉｍ′（ただし、ｍ＝１）を１クロック期間だけ“Ｌ”
レベルにし、その他の非選択メモリデバイスのデータ出
力イネーブル信号を“Ｈ”レベルにする。ここでは、選
択されたメモリデバイス（第１のメモリデバイス）のみ
データ出力イネーブル信号／ＤＱＥＩｍ′にて出力回路
部が活性化され、リターンクロックＲＣＬＫ（ＲＣＬＫ
ｍ）に同期して（図７の（ｇ）部）、以前のデータ（Ｑ
０−ｍ〜Ｑ３−ｍ）の後に今回のデータ（Ｑ０−１′〜
Ｑ３−１′）が連続して出力される（ＲＤｍ−ＲＤ１モ
ード、図７の（ｌ）部）。この場合、リターンクロック
ＲＣＬＫの転送インピーダンスと、データ出力イネーブ
ル信号／ＤＱＥおよびデータ入出力信号ＤＱの転送イン
ピーダンスとを一致させることにより、チップセットか
らは、どのメモリデバイにアクセスをかけた場合でも、
リード命令発行から一定時間（ここでは、アクセス時間
（アクセス・タイム）ｔＣＡＣ＝２１ｎｓ（ＣＬ×ｔＣ
ＬＫ＋２τ＝３×５ｎｓ＋２×３ｎｓ））でファースト
データを受け取ることができる。それゆえに、このファ
ーストデータをチップセットにて受け取った後は、同チ
ップセットは高速にてかつ途切れなくデータを受け取る
ことが可能になる。
【００６８】さらにまた、チップセットから最も近い位
置にあるメモリデバイスのデータの読み出しを行った後
に、同じ位置のメモリデバイスのデータの読み出しを連
続して行う場合も、リード命令発行から一定時間（アク
セス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受
け取ることができる（図７の（ｊ）部および（ｋ）
部）。この場合、リターンクロックＲＣＬＫに同期し
て、以前のデータ（Ｑ０−１〜Ｑ３−１）の後に、同じ
メモリデバイス内のデータ（Ｑ０−１′〜Ｑ３−１′）
が連続して出力されることになる（ＲＤ１−ＲＤ１′モ
ード）。
置にあるメモリデバイスのデータの読み出しを行った後
に、同じ位置のメモリデバイスのデータの読み出しを連
続して行う場合も、リード命令発行から一定時間（アク
セス時間ｔＣＡＣ＝２１ｎｓ）でファーストデータを受
け取ることができる（図７の（ｊ）部および（ｋ）
部）。この場合、リターンクロックＲＣＬＫに同期し
て、以前のデータ（Ｑ０−１〜Ｑ３−１）の後に、同じ
メモリデバイス内のデータ（Ｑ０−１′〜Ｑ３−１′）
が連続して出力されることになる（ＲＤ１−ＲＤ１′モ
ード）。
【００６９】また一方で、メモリモジュールを対象とす
る場合、上記データ出力イネーブル信号／ＤＱＥＭｍ
は、システムバスを介して全てのメモリモジュール内の
メモリモジュール用バッファ装置に入力され、同メモリ
モジュール内の複数のメモリデバイス内の内部信号とし
てローカルのデータ出力イネーブル信号／ＤＱＥＬｍが
生成される（図６の（ｅ）部）。さらに、リターンクロ
ックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱ
ＥＬｍに同期して、チップセットからのリード命令（Ｒ
Ｄｍ）により選択されたメモリモジュール、すなわち、
チップセットから最も遠い位置にある第ｍのメモリモジ
ュール）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力され
る（図６の（ｆ）部）。次に、チップセットからのさら
なるリード命令（ＲＤ１′）により、他のメモリモジュ
ール、例えば、チップセットから最も近い位置にあるメ
モリモジュール（第１のメモリモジュール）が、ギャッ
プレス・リード動作を実行すべき出力モジュールとして
選択された場合、データ出力イネーブル信号／ＤＱＥＭ
ｍ′（データ出力イネーブル信号／ＤＱＥＭｍに対応す
る）に同期してデータ出力イネーブル信号／ＤＱＥＬ
ｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部
および（ｉ）部）。
る場合、上記データ出力イネーブル信号／ＤＱＥＭｍ
は、システムバスを介して全てのメモリモジュール内の
メモリモジュール用バッファ装置に入力され、同メモリ
モジュール内の複数のメモリデバイス内の内部信号とし
てローカルのデータ出力イネーブル信号／ＤＱＥＬｍが
生成される（図６の（ｅ）部）。さらに、リターンクロ
ックＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱ
ＥＬｍに同期して、チップセットからのリード命令（Ｒ
Ｄｍ）により選択されたメモリモジュール、すなわち、
チップセットから最も遠い位置にある第ｍのメモリモジ
ュール）からデータ（Ｑ０−ｍ〜Ｑ３−ｍ）が出力され
る（図６の（ｆ）部）。次に、チップセットからのさら
なるリード命令（ＲＤ１′）により、他のメモリモジュ
ール、例えば、チップセットから最も近い位置にあるメ
モリモジュール（第１のメモリモジュール）が、ギャッ
プレス・リード動作を実行すべき出力モジュールとして
選択された場合、データ出力イネーブル信号／ＤＱＥＭ
ｍ′（データ出力イネーブル信号／ＤＱＥＭｍに対応す
る）に同期してデータ出力イネーブル信号／ＤＱＥＬ
ｍ′（ただし、ｍ＝１）が生成される（図７の（ｈ）部
および（ｉ）部）。
【００７０】チップセットから最も近い位置にあるメモ
リモジュールが選択されてデータ出力イネーブル信号／
ＤＱＥＬｍ′が生成された後の動作は、前述のメモリデ
バイスを対象とした場合の動作（図７の（ｊ）部〜
（ｋ）部）と実質的に同じなので、ここでは、その詳細
な説明を省略する。図８および図９は、本発明の一実施
例において、第２の条件により異なるメモリデバイス間
またはメモリモジュール間でギャップレス・リード動作
を行う場合の各々の信号波形を示すタイミングチャート
のその１およびその２である。
リモジュールが選択されてデータ出力イネーブル信号／
ＤＱＥＬｍ′が生成された後の動作は、前述のメモリデ
バイスを対象とした場合の動作（図７の（ｊ）部〜
（ｋ）部）と実質的に同じなので、ここでは、その詳細
な説明を省略する。図８および図９は、本発明の一実施
例において、第２の条件により異なるメモリデバイス間
またはメモリモジュール間でギャップレス・リード動作
を行う場合の各々の信号波形を示すタイミングチャート
のその１およびその２である。
【００７１】ここでは、前述の図６および図７の場合と
同様に、あるデバイスまたはメモリモジュールのデータ
の読み出しを行った後に、他のメモリデバイスまたはメ
モリモジュールのデータの読み出しを連続して行う場合
の各々の信号波形が示されている。この場合、モノマル
チバイブレータ等により、選択されたメモリデバイスま
たはメモリモジュールのデータ出力イネーブル信号／Ｄ
ＱＥＩｍ、／ＤＱＥＩｍ′、／ＤＱＥＬｍ′または／Ｄ
ＱＥＬｍ′を１クロック期間だけ活性化する（“Ｌ”レ
ベルにする）代わりに、データが出力されている期間
中、上記のデータ出力イネーブル信号を活性化するよう
にしている点が、前述の図６および図７の場合と異なる
（図８の（ｅ）部、および図９の（ｉ）部）。
同様に、あるデバイスまたはメモリモジュールのデータ
の読み出しを行った後に、他のメモリデバイスまたはメ
モリモジュールのデータの読み出しを連続して行う場合
の各々の信号波形が示されている。この場合、モノマル
チバイブレータ等により、選択されたメモリデバイスま
たはメモリモジュールのデータ出力イネーブル信号／Ｄ
ＱＥＩｍ、／ＤＱＥＩｍ′、／ＤＱＥＬｍ′または／Ｄ
ＱＥＬｍ′を１クロック期間だけ活性化する（“Ｌ”レ
ベルにする）代わりに、データが出力されている期間
中、上記のデータ出力イネーブル信号を活性化するよう
にしている点が、前述の図６および図７の場合と異なる
（図８の（ｅ）部、および図９の（ｉ）部）。
【００７２】その他の条件、およびバスシステムの動作
は、前述の図６および図７の場合と実質的に同じなの
で、ここでは、その詳細な説明を省略する。図１０およ
び図１１は、本発明の一実施例において、第３の条件に
より異なるメモリデバイス間でギャップレス・リード動
作を行う場合の各々の信号波形を示すタイミングチャー
トのその１およびその２である。
は、前述の図６および図７の場合と実質的に同じなの
で、ここでは、その詳細な説明を省略する。図１０およ
び図１１は、本発明の一実施例において、第３の条件に
より異なるメモリデバイス間でギャップレス・リード動
作を行う場合の各々の信号波形を示すタイミングチャー
トのその１およびその２である。
【００７３】ここでは、あるメモリデバイスのデータの
読み出しを行っている最中に、リード・インタラプト
（Read Interrupt）動作により、他のメモリデバイスの
データの読み出しを行う場合の各々の信号波形が示され
ている。この場合、チップセットからのリード命令（Ｒ
Ｄｍ）によって、現在データの読み出しを行っているメ
モリデバイス（例えば、チップセットから最も遠い位置
にあるメモリデバイス）に対しバースト・ストップをか
けることにより、当該メモリデバイス内部のデータ出力
イネーブル信号／ＤＱＥＩｍ′を不活性化する（図１０
の（ｅ）部）。また一方で、リード・インタラプト動作
（ＲＤ１′）により選択されたメモリデバイス（例え
ば、チップセットから最も近い位置にあるメモリデバイ
ス）に対しバースト・スタートをかけることにより、当
該メモリデバイス内部のデータ出力イネーブル信号／Ｄ
ＱＥＩｍ′（ただし、ｍ＝１）を活性化する（図１１の
（ｉ）部）。
読み出しを行っている最中に、リード・インタラプト
（Read Interrupt）動作により、他のメモリデバイスの
データの読み出しを行う場合の各々の信号波形が示され
ている。この場合、チップセットからのリード命令（Ｒ
Ｄｍ）によって、現在データの読み出しを行っているメ
モリデバイス（例えば、チップセットから最も遠い位置
にあるメモリデバイス）に対しバースト・ストップをか
けることにより、当該メモリデバイス内部のデータ出力
イネーブル信号／ＤＱＥＩｍ′を不活性化する（図１０
の（ｅ）部）。また一方で、リード・インタラプト動作
（ＲＤ１′）により選択されたメモリデバイス（例え
ば、チップセットから最も近い位置にあるメモリデバイ
ス）に対しバースト・スタートをかけることにより、当
該メモリデバイス内部のデータ出力イネーブル信号／Ｄ
ＱＥＩｍ′（ただし、ｍ＝１）を活性化する（図１１の
（ｉ）部）。
【００７４】その他の条件、およびバスシステムの動作
は、前述の図６および図７の場合と実質的に同じなの
で、ここでは、その詳細な説明を省略する。図１０およ
び図１１に示すようなリード・インタラプト動作による
他のメモリデバイスのデータの読み出しを行う場合で
も、前述の図６〜図９のギャップレス・リード動作によ
る異なるメモリデバイス間のデータの読み出しを行う場
合と同様に、チップセットからは、どのメモリデバイに
リード・インタラプト動作をかけた場合でも、リード命
令発行から一定時間（ここでは、アクセス時間ｔＣＡＣ
＝２１ｎｓ）でファーストデータを受け取ることができ
る。それゆえに、このファーストデータをチップセット
にて受け取った後は、高速にてかつ途切れなくデータを
受け取ることが可能になる。
は、前述の図６および図７の場合と実質的に同じなの
で、ここでは、その詳細な説明を省略する。図１０およ
び図１１に示すようなリード・インタラプト動作による
他のメモリデバイスのデータの読み出しを行う場合で
も、前述の図６〜図９のギャップレス・リード動作によ
る異なるメモリデバイス間のデータの読み出しを行う場
合と同様に、チップセットからは、どのメモリデバイに
リード・インタラプト動作をかけた場合でも、リード命
令発行から一定時間（ここでは、アクセス時間ｔＣＡＣ
＝２１ｎｓ）でファーストデータを受け取ることができ
る。それゆえに、このファーストデータをチップセット
にて受け取った後は、高速にてかつ途切れなくデータを
受け取ることが可能になる。
【００７５】ここで、本発明の実施例を用いてデータの
読み出しを行った場合のデータ転送の様子と、従来の方
式を使用してデータの読み出しを行った場合のデータ転
送の様子との違いをより明確にするために、従来の第２
例のＤＱストローブ方式および従来の第３例のリターン
クロック方式による各々の信号波形を図１２〜図１５に
図示することとする。
読み出しを行った場合のデータ転送の様子と、従来の方
式を使用してデータの読み出しを行った場合のデータ転
送の様子との違いをより明確にするために、従来の第２
例のＤＱストローブ方式および従来の第３例のリターン
クロック方式による各々の信号波形を図１２〜図１５に
図示することとする。
【００７６】図１２および図１３は、従来のＤＱストロ
ーブ方式において異なるメモリデバイス間でギャップレ
ス・リード動作を行う場合の各々の信号波形を示すタイ
ミングチャートのその１およびその２である。ここで
は、あるメモリデバイスまたはメモリモジュールのデー
タの読み出しを行った後に、他のメモリデバイスまたは
メモリモジュールのデータの読み出しを連続して行う場
合、すなわち、インタリーブ動作を実行しようとした場
合の各々の波形が示されている。ただし、この場合、ク
ロックレートやデータ転送速度等の条件は、前述の実施
例の場合と同じであると仮定する。
ーブ方式において異なるメモリデバイス間でギャップレ
ス・リード動作を行う場合の各々の信号波形を示すタイ
ミングチャートのその１およびその２である。ここで
は、あるメモリデバイスまたはメモリモジュールのデー
タの読み出しを行った後に、他のメモリデバイスまたは
メモリモジュールのデータの読み出しを連続して行う場
合、すなわち、インタリーブ動作を実行しようとした場
合の各々の波形が示されている。ただし、この場合、ク
ロックレートやデータ転送速度等の条件は、前述の実施
例の場合と同じであると仮定する。
【００７７】従来のＤＱストローブ方式によるバスシス
テムでは、図２０を参照しながら既述したように、シス
テムバス長Ｌによる信号遅延時間τが生ずるために、メ
モリデバイスの位置により同メモリデバイスがデータ読
み出し用のリード命令を受け取る時間や、メモリデバイ
スから出力されるＤＱストローブ信号ＤＱＳ１〜ＤＱＳ
ｍに同期してメモリデバイスから出力されるデータをチ
ップセットが受け取る時間がまちまちになる（図１２の
（ａ）部〜図１３の（ｈ）部）。
テムでは、図２０を参照しながら既述したように、シス
テムバス長Ｌによる信号遅延時間τが生ずるために、メ
モリデバイスの位置により同メモリデバイスがデータ読
み出し用のリード命令を受け取る時間や、メモリデバイ
スから出力されるＤＱストローブ信号ＤＱＳ１〜ＤＱＳ
ｍに同期してメモリデバイスから出力されるデータをチ
ップセットが受け取る時間がまちまちになる（図１２の
（ａ）部〜図１３の（ｈ）部）。
【００７８】それゆえに、チップセットからのリード命
令（ＲＤｍ）に従って所定のメモリデバイス（例えば、
チップセットから最も遠い位置にあるメモリデバイス）
のデータの読み出しを行ってから、他のメモリデバイス
（例えば、チップセットから最も近い位置にあるメモリ
デバイス）に対しギャップレス・リード命令（ＲＤ
１′）がかかったときに（ＤＱストローブ信号が“Ｈ”
レベルまたはハイインピーダンス状態（Ｈi −ｚ）のと
きに）、当該メモリデバイスのチップセットからの距離
がかなり異なるために、両メモリデバイスに対するアク
セス時間ｔＣＡＣが異なってくる。この結果、図１３の
（ｋ）部および（ｌ）部に示すように、インタリーブ動
作を実行しようとしても、チップセットからの距離が異
なるメモリデバイス間での調停がスムーズに行えなくな
る。この結果、同図のハッチング部分のようなバス衝突
が発生し、高速にてデータを転送することが困難にな
る。なお、チップセットから最も近い位置にあるメモリ
デバイスのデータの読み出しを行った後に、同じ位置の
メモリデバイスのデータの読み出しを連続して行う場合
は、アクセス時間ｔＣＡＣの違いは生じないので、リー
ド命令発行から一定時間遅延した後に、連続してデータ
を転送することができる（図１３の（ｉ）部および
（ｊ）部）。
令（ＲＤｍ）に従って所定のメモリデバイス（例えば、
チップセットから最も遠い位置にあるメモリデバイス）
のデータの読み出しを行ってから、他のメモリデバイス
（例えば、チップセットから最も近い位置にあるメモリ
デバイス）に対しギャップレス・リード命令（ＲＤ
１′）がかかったときに（ＤＱストローブ信号が“Ｈ”
レベルまたはハイインピーダンス状態（Ｈi −ｚ）のと
きに）、当該メモリデバイスのチップセットからの距離
がかなり異なるために、両メモリデバイスに対するアク
セス時間ｔＣＡＣが異なってくる。この結果、図１３の
（ｋ）部および（ｌ）部に示すように、インタリーブ動
作を実行しようとしても、チップセットからの距離が異
なるメモリデバイス間での調停がスムーズに行えなくな
る。この結果、同図のハッチング部分のようなバス衝突
が発生し、高速にてデータを転送することが困難にな
る。なお、チップセットから最も近い位置にあるメモリ
デバイスのデータの読み出しを行った後に、同じ位置の
メモリデバイスのデータの読み出しを連続して行う場合
は、アクセス時間ｔＣＡＣの違いは生じないので、リー
ド命令発行から一定時間遅延した後に、連続してデータ
を転送することができる（図１３の（ｉ）部および
（ｊ）部）。
【００７９】図１４および図１５は、従来のリターンク
ロック方式において異なるメモリデバイス間でギャップ
レス・リード動作を行う場合の各々の信号波形を示すタ
イミングチャートのその１およびその２である。ここで
も、あるメモリデバイスまたはメモリモジュールのデー
タの読み出しを行った後に、他のメモリデバイスまたは
メモリモジュールのデータの読み出しを連続して行う場
合、すなわち、インタリーブ動作を実行しようとした場
合の各々の波形が示されている。ただし、この場合、ク
ロックレートやデータ転送速度等の条件は、前述の実施
例の場合と同じであると仮定する。
ロック方式において異なるメモリデバイス間でギャップ
レス・リード動作を行う場合の各々の信号波形を示すタ
イミングチャートのその１およびその２である。ここで
も、あるメモリデバイスまたはメモリモジュールのデー
タの読み出しを行った後に、他のメモリデバイスまたは
メモリモジュールのデータの読み出しを連続して行う場
合、すなわち、インタリーブ動作を実行しようとした場
合の各々の波形が示されている。ただし、この場合、ク
ロックレートやデータ転送速度等の条件は、前述の実施
例の場合と同じであると仮定する。
【００８０】従来のリターンクロック方式によるバスシ
ステムでは、図２１を参照しながら既述したように、シ
ステムバス長Ｌによる信号遅延時間τがデータ転送時間
の半分以上になると、チップセットから最も近い位置に
あるメモリモジュールのデータと、最も遠い位置にある
メモリモジュールのデータとのアクセス時間に差が生じ
てくる（図１４の（ａ）部〜（ｆ）部）。
ステムでは、図２１を参照しながら既述したように、シ
ステムバス長Ｌによる信号遅延時間τがデータ転送時間
の半分以上になると、チップセットから最も近い位置に
あるメモリモジュールのデータと、最も遠い位置にある
メモリモジュールのデータとのアクセス時間に差が生じ
てくる（図１４の（ａ）部〜（ｆ）部）。
【００８１】それゆえに、あるメモリデバイス（例え
ば、チップセットから最も遠い位置にあるメモリデバイ
ス）のデータの読み出しを行ってから、他のメモリデバ
イス（例えば、チップセットから最も近い位置にあるメ
モリデバイス）に対しギャップレス・リード命令がかか
ったときに、当該メモリデバイスのチップセットからの
距離がかなり異なるために、両メモリデバイスに対する
アクセス時間ｔＣＡＣが異なってくる。この結果、図１
５の（ｇ）部、（ｈ）部および（ｊ）部に示すように、
インタリーブ動作を実行しようとしても、チップセット
からの距離が異なるメモリデバイス間での調停がスムー
ズに行えなくなる。この結果、同図のハッチング部分の
ようなバス衝突が発生し、高速にてデータを転送するこ
とが困難になる。なお、チップセットから最も近い位置
にあるメモリデバイスのデータの読み出しを行った後
に、同じ位置のメモリデバイスのデータの読み出しを連
続して行う場合は、アクセス時間ｔＣＡＣの違いは生じ
ないので、リード命令発行から一定時間遅延した後に、
連続してデータを転送することができる（図１５の
（ｉ）部）。
ば、チップセットから最も遠い位置にあるメモリデバイ
ス）のデータの読み出しを行ってから、他のメモリデバ
イス（例えば、チップセットから最も近い位置にあるメ
モリデバイス）に対しギャップレス・リード命令がかか
ったときに、当該メモリデバイスのチップセットからの
距離がかなり異なるために、両メモリデバイスに対する
アクセス時間ｔＣＡＣが異なってくる。この結果、図１
５の（ｇ）部、（ｈ）部および（ｊ）部に示すように、
インタリーブ動作を実行しようとしても、チップセット
からの距離が異なるメモリデバイス間での調停がスムー
ズに行えなくなる。この結果、同図のハッチング部分の
ようなバス衝突が発生し、高速にてデータを転送するこ
とが困難になる。なお、チップセットから最も近い位置
にあるメモリデバイスのデータの読み出しを行った後
に、同じ位置のメモリデバイスのデータの読み出しを連
続して行う場合は、アクセス時間ｔＣＡＣの違いは生じ
ないので、リード命令発行から一定時間遅延した後に、
連続してデータを転送することができる（図１５の
（ｉ）部）。
【００８２】図１６は、本発明の他の実施例に係るバス
システムの構成を示すブロック図であり、図１７は、本
発明の他の実施例に使用されるメモリデバイスの一例を
示すブロック図であり、図１８は、本発明の他の実施例
に使用されるメモリモジュール用バッファ装置の一例を
示すブロック図である。図１６においては、図２〜図５
に示した本発明の一実施例の場合と異なり、チップセッ
ト４０から最も遠い位置（すなわち、第ｍのメモリデバ
イスまたはメモリモジュールが配置される位置）に、複
数のメモリデバイスまたはメモリモジュール制御用のコ
ントローラ６からなるコントローラチップを設けてい
る。複数のメモリデバイスを制御の対象にする場合、上
記コントローラ６により、リターンクロックＲＣＬＫｍ
およびデータ出力イネーブル信号／ＤＱＥｍが生成され
る。あるいは、複数のメモリモジュールを制御の対象に
する場合、上記コントローラ６により、リターンクロッ
クＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥ
Ｍｍが生成される。この場合、コントローラ６からなる
コントローラチップに対しリターンクロックおよびデー
タ出力イネーブル信号を生成する機能をもたせているの
で、制御の対象がメモリデバイスおよびメモリモジュー
ルのいずれであっても、上記のリターンクロックおよび
データ出力イネーブル信号をどのメモリデバイスまたは
メモリモジュールから送出するかを決定するためのイネ
ーブル端子ＥＮは不要になる。さらに、図１６において
は、システムバス７のバスラインは、データ入力時に、
ＣＰＵ等のチップセット（チップセット♯０）４０か
ら、−１番目のメモリデバイスまたはメモリモジュール
〜第ｍ─１のメモリデバイスまたはメモリモジュール３
−１ｒ、３−１、３−２、……、３−ｍ─１（複数のメ
モリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ
─１）へ向かうメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に、複数のメモリモ
ジュール３−１ｒ〜３−ｍ─１からチップセット４０へ
向かうリターンクロックＲＣＬＫを転送するためのＲＣ
ＬＫラインとを含む。
システムの構成を示すブロック図であり、図１７は、本
発明の他の実施例に使用されるメモリデバイスの一例を
示すブロック図であり、図１８は、本発明の他の実施例
に使用されるメモリモジュール用バッファ装置の一例を
示すブロック図である。図１６においては、図２〜図５
に示した本発明の一実施例の場合と異なり、チップセッ
ト４０から最も遠い位置（すなわち、第ｍのメモリデバ
イスまたはメモリモジュールが配置される位置）に、複
数のメモリデバイスまたはメモリモジュール制御用のコ
ントローラ６からなるコントローラチップを設けてい
る。複数のメモリデバイスを制御の対象にする場合、上
記コントローラ６により、リターンクロックＲＣＬＫｍ
およびデータ出力イネーブル信号／ＤＱＥｍが生成され
る。あるいは、複数のメモリモジュールを制御の対象に
する場合、上記コントローラ６により、リターンクロッ
クＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥ
Ｍｍが生成される。この場合、コントローラ６からなる
コントローラチップに対しリターンクロックおよびデー
タ出力イネーブル信号を生成する機能をもたせているの
で、制御の対象がメモリデバイスおよびメモリモジュー
ルのいずれであっても、上記のリターンクロックおよび
データ出力イネーブル信号をどのメモリデバイスまたは
メモリモジュールから送出するかを決定するためのイネ
ーブル端子ＥＮは不要になる。さらに、図１６において
は、システムバス７のバスラインは、データ入力時に、
ＣＰＵ等のチップセット（チップセット♯０）４０か
ら、−１番目のメモリデバイスまたはメモリモジュール
〜第ｍ─１のメモリデバイスまたはメモリモジュール３
−１ｒ、３−１、３−２、……、３−ｍ─１（複数のメ
モリデバイスまたはメモリモジュール３−１ｒ〜３−ｍ
─１）へ向かうメインクロックＭＣＬＫを転送するため
のＭＣＬＫラインと、データ出力時に、複数のメモリモ
ジュール３−１ｒ〜３−ｍ─１からチップセット４０へ
向かうリターンクロックＲＣＬＫを転送するためのＲＣ
ＬＫラインとを含む。
【００８３】図１６におけるコントローラ６以外の構成
は、前述の図２の構成と実質的に同じなので、ここで
は、その詳細な説明を省略する。また一方で、図１６に
おいては、各々のメモリデバイスまたはメモリモジュー
ルは、コントローラ６により生成されるリターンクロッ
クＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥ
ｍまたは／ＤＱＥＭｍを入力として受け取り、リターン
クロックＲＣＬＫを生成すると共に、このリターンクロ
ックＲＣＬＫに基づき各々のメモリデバイスの出力回路
部を活性化するデータ出力イネーブル信号／ＤＱＥまた
は／ＤＱＥＭを生成する。このデータ出力イネーブル信
号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣ
ＬＫに同期し、このリターンクロックＲＣＬＫと同一方
向に流れる。すなわち、データ出力イネーブル信号／Ｄ
ＱＥまたは／ＤＱＥＭは、チップセット４０に向って流
れる。
は、前述の図２の構成と実質的に同じなので、ここで
は、その詳細な説明を省略する。また一方で、図１６に
おいては、各々のメモリデバイスまたはメモリモジュー
ルは、コントローラ６により生成されるリターンクロッ
クＲＣＬＫｍおよびデータ出力イネーブル信号／ＤＱＥ
ｍまたは／ＤＱＥＭｍを入力として受け取り、リターン
クロックＲＣＬＫを生成すると共に、このリターンクロ
ックＲＣＬＫに基づき各々のメモリデバイスの出力回路
部を活性化するデータ出力イネーブル信号／ＤＱＥまた
は／ＤＱＥＭを生成する。このデータ出力イネーブル信
号／ＤＱＥまたは／ＤＱＥＭは、リターンクロックＲＣ
ＬＫに同期し、このリターンクロックＲＣＬＫと同一方
向に流れる。すなわち、データ出力イネーブル信号／Ｄ
ＱＥまたは／ＤＱＥＭは、チップセット４０に向って流
れる。
【００８４】本発明の他の実施例にて使用される複数の
メモリデバイスの各々は、好ましくは、図１７に示すよ
うなメモリデバイス３１により構成される。このメモリ
デバイス３１は、本発明のリターンクロック入出力手段
（図１参照）として、チップセット４０から出力される
メインクロックＭＣＬＫをもとに生成されるリターンク
ロックＲＣＬＫを入力するリターンクロック入力回路
（図１７では、第ｋのリターンクロック入力回路として
示す）１１−ｋを設けている。さらに、本発明の出力活
性化手段（図１参照）として、上記リターンクロックＲ
ＣＬＫをもとに生成されるデータ出力イネーブル信号／
ＤＱＥ（または／ＤＱＥＬ）を受け取り、このデータ出
力イネーブル信号／ＤＱＥに基づきデータの出力を活性
化する出力活性化回路（図１７では、第ｋの出力活性化
回路として示す）２１−ｋを設けている。これらのリタ
ーンクロック入出力回路１１−ｋおよび出力活性化回路
２１−ｋを有するメモリデバイス３１の構成は、図３の
メモリデバイス３０の構成と基本的に同じであるが、前
述のようにイネーブル端子ＥＮが不要になっている点
と、リターンクロック入力回路等の入力回路部だけで出
力回路部が不要になっている点とが異なる。
メモリデバイスの各々は、好ましくは、図１７に示すよ
うなメモリデバイス３１により構成される。このメモリ
デバイス３１は、本発明のリターンクロック入出力手段
（図１参照）として、チップセット４０から出力される
メインクロックＭＣＬＫをもとに生成されるリターンク
ロックＲＣＬＫを入力するリターンクロック入力回路
（図１７では、第ｋのリターンクロック入力回路として
示す）１１−ｋを設けている。さらに、本発明の出力活
性化手段（図１参照）として、上記リターンクロックＲ
ＣＬＫをもとに生成されるデータ出力イネーブル信号／
ＤＱＥ（または／ＤＱＥＬ）を受け取り、このデータ出
力イネーブル信号／ＤＱＥに基づきデータの出力を活性
化する出力活性化回路（図１７では、第ｋの出力活性化
回路として示す）２１−ｋを設けている。これらのリタ
ーンクロック入出力回路１１−ｋおよび出力活性化回路
２１−ｋを有するメモリデバイス３１の構成は、図３の
メモリデバイス３０の構成と基本的に同じであるが、前
述のようにイネーブル端子ＥＮが不要になっている点
と、リターンクロック入力回路等の入力回路部だけで出
力回路部が不要になっている点とが異なる。
【００８５】また一方で、本発明の他の実施例にて使用
される複数のメモリモジュールの各々は、好ましくは、
図１８に示すようなメモリモジュール用バッファ装置
（図１８の斜線部）を有するメモリモジュール３６によ
り構成される。このメモリモジュール３６は、複数のメ
モリデバイス３１−１〜３１−ｍと、これらの複数のメ
モリデバイスとチップセット４０との間で、データに関
連するデータ入出力信号ＤＱやその他の信号を入出力す
るためのメモリモジュール用バッファ装置として機能す
るメモリモジュール用バッファ回路５０とを備えてい
る。
される複数のメモリモジュールの各々は、好ましくは、
図１８に示すようなメモリモジュール用バッファ装置
（図１８の斜線部）を有するメモリモジュール３６によ
り構成される。このメモリモジュール３６は、複数のメ
モリデバイス３１−１〜３１−ｍと、これらの複数のメ
モリデバイスとチップセット４０との間で、データに関
連するデータ入出力信号ＤＱやその他の信号を入出力す
るためのメモリモジュール用バッファ装置として機能す
るメモリモジュール用バッファ回路５０とを備えてい
る。
【００８６】このようなメモリモジュール３６の構成
は、図４のメモリモジュール３５の構成と基本的に同じ
であるが、前述のようにイネーブル端子ＥＮが不要にな
っている点が異なる。本発明の他の実施例では、リター
ンクロックＲＣＬＫの発生源を示すイネーブル端子ＥＮ
を設ける必要がなくなるので、前述の本発明の一実施例
に比べて回路構成が簡単になる。
は、図４のメモリモジュール３５の構成と基本的に同じ
であるが、前述のようにイネーブル端子ＥＮが不要にな
っている点が異なる。本発明の他の実施例では、リター
ンクロックＲＣＬＫの発生源を示すイネーブル端子ＥＮ
を設ける必要がなくなるので、前述の本発明の一実施例
に比べて回路構成が簡単になる。
【００８７】
【発明の効果】以上説明したように、本発明のデータ転
送メモリ装置によれば、第１に、所定の位置にあるメモ
リデバイスまたはメモリモジュールおよびコントローラ
からリターンクロックを生成すると共に、このリターン
クロックに基づきデータ出力イネーブル信号を生成して
いるので、データ出力イネーブル信号は、リターンクロ
ックと同一方向に流れる。このために、システムバス長
がどのように長くなっても、かつ、データ転送時間が信
号遅延時間の半分以下になる程高速であっても、システ
ムバス上の任意のメモリデバイスまたはメモリモジュー
ルから、ＣＰＵ等に対し同一アクセス時間でデータを転
送することができると共に、各種のデータを高速にてか
つ途切れなく転送することができる。
送メモリ装置によれば、第１に、所定の位置にあるメモ
リデバイスまたはメモリモジュールおよびコントローラ
からリターンクロックを生成すると共に、このリターン
クロックに基づきデータ出力イネーブル信号を生成して
いるので、データ出力イネーブル信号は、リターンクロ
ックと同一方向に流れる。このために、システムバス長
がどのように長くなっても、かつ、データ転送時間が信
号遅延時間の半分以下になる程高速であっても、システ
ムバス上の任意のメモリデバイスまたはメモリモジュー
ルから、ＣＰＵ等に対し同一アクセス時間でデータを転
送することができると共に、各種のデータを高速にてか
つ途切れなく転送することができる。
【００８８】さらに、本発明のデータ転送メモリ装置に
よれば、第２に、ＣＰＵ等から最も遠い位置にあるメモ
リデバイスまたはメモリモジュールからリターンクロッ
クを生成すると共に、このリターンクロックに基づきデ
ータ出力イネーブル信号を生成しているので、システム
バス長による信号遅延時間変動が生じなくなり、システ
ム全体の効率を高めることが可能になる。
よれば、第２に、ＣＰＵ等から最も遠い位置にあるメモ
リデバイスまたはメモリモジュールからリターンクロッ
クを生成すると共に、このリターンクロックに基づきデ
ータ出力イネーブル信号を生成しているので、システム
バス長による信号遅延時間変動が生じなくなり、システ
ム全体の効率を高めることが可能になる。
【００８９】さらに、本発明のデータ転送メモリ装置に
よれば、第３に、ＣＰＵ等から最も遠い位置にあるメモ
リデバイスまたはメモリモジュール以外のメモリデバイ
スまたはメモリモジュールは、前者のメモリデバイスま
たはメモリモジュールから供給されるデータ出力イネー
ブル信号を入力として受け取り、当該データ出力イネー
ブル信号によってデータの出力を活性化すると共に、当
該リターンクロックに同期してデータを出力するように
しているので、システムバス上の任意のメモリデバイス
またはメモリモジュールから、ＣＰＵ等に対し同一アク
セス時間でデータを転送することが可能になる。
よれば、第３に、ＣＰＵ等から最も遠い位置にあるメモ
リデバイスまたはメモリモジュール以外のメモリデバイ
スまたはメモリモジュールは、前者のメモリデバイスま
たはメモリモジュールから供給されるデータ出力イネー
ブル信号を入力として受け取り、当該データ出力イネー
ブル信号によってデータの出力を活性化すると共に、当
該リターンクロックに同期してデータを出力するように
しているので、システムバス上の任意のメモリデバイス
またはメモリモジュールから、ＣＰＵ等に対し同一アク
セス時間でデータを転送することが可能になる。
【００９０】さらに、本発明のデータ転送装置によれ
ば、第４に、リターンクロックおよびデータ出力イネー
ブル信号を任意の位相に設定することができるので、シ
ステムバス長による信号遅延が生じないようにすること
が可能になる。さらに、本発明のデータ転送装置によれ
ば、第５に、各々のメモリデバイスまたはメモリモジュ
ールの入力回路部が、データ出力イネーブル信号によっ
て所定の時間のみ活性化されるようになっているので、
システム全体の消費電力の節減が図れる。
ば、第４に、リターンクロックおよびデータ出力イネー
ブル信号を任意の位相に設定することができるので、シ
ステムバス長による信号遅延が生じないようにすること
が可能になる。さらに、本発明のデータ転送装置によれ
ば、第５に、各々のメモリデバイスまたはメモリモジュ
ールの入力回路部が、データ出力イネーブル信号によっ
て所定の時間のみ活性化されるようになっているので、
システム全体の消費電力の節減が図れる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例に係るバスシステムの構成を
示すブロック図である。
示すブロック図である。
【図３】本発明の一実施例に使用されるメモリデバイス
の一例を示す図である。
の一例を示す図である。
【図４】本発明の一実施例に使用されるメモリモジュー
ル用バッファ装置の一例を示すブロック図である。
ル用バッファ装置の一例を示すブロック図である。
【図５】図４のメモリモジュールに使用されるメモリデ
バイスの一例を示すブロック図である。
バイスの一例を示すブロック図である。
【図６】本発明の一実施例において、第１の条件により
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その１）である。
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その１）である。
【図７】本発明の一実施例において、第１の条件により
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その２）である。
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その２）である。
【図８】本発明の一実施例において、第２の条件により
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その１）である。
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その１）である。
【図９】本発明の一実施例において、第２の条件により
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その２）である。
異なるメモリデバイス間またはメモリモジュール間でギ
ャップレス・リード動作を行う場合の各々の信号波形を
示すタイミングチャート（その２）である。
【図１０】本発明の一実施例において、第３の条件によ
り異なるメモリデバイス間またはメモリモジュール間で
ギャップレス・リード動作を行う場合の各々の信号波形
を示すタイミングチャート（その１）である。
り異なるメモリデバイス間またはメモリモジュール間で
ギャップレス・リード動作を行う場合の各々の信号波形
を示すタイミングチャート（その１）である。
【図１１】本発明の一実施例において、第３の条件によ
り異なるメモリデバイス間またはメモリモジュール間で
ギャップレス・リード動作を行う場合の各々の信号波形
を示すタイミングチャート（その２）である。
り異なるメモリデバイス間またはメモリモジュール間で
ギャップレス・リード動作を行う場合の各々の信号波形
を示すタイミングチャート（その２）である。
【図１２】従来のＤＱストローブ方式において異なるメ
モリデバイス間でギャップレス・リード動作を行う場合
の各々の信号波形を示すタイミングチャート（その１）
である。
モリデバイス間でギャップレス・リード動作を行う場合
の各々の信号波形を示すタイミングチャート（その１）
である。
【図１３】従来のＤＱストローブ方式において異なるメ
モリデバイス間でギャップレス・リード動作を行う場合
の各々の信号波形を示すタイミングチャート（その２）
である。
モリデバイス間でギャップレス・リード動作を行う場合
の各々の信号波形を示すタイミングチャート（その２）
である。
【図１４】従来のリターンクロック方式において異なる
メモリデバイス間でギャップレス・リード動作を行う場
合の各々の信号波形を示すタイミングチャート（その
１）である。
メモリデバイス間でギャップレス・リード動作を行う場
合の各々の信号波形を示すタイミングチャート（その
１）である。
【図１５】従来のリターンクロック方式において異なる
メモリデバイス間でギャップレス・リード動作を行う場
合の各々の信号波形を示すタイミングチャート（その
２）である。
メモリデバイス間でギャップレス・リード動作を行う場
合の各々の信号波形を示すタイミングチャート（その
２）である。
【図１６】本発明の他の実施例に係るバスシステムの構
成を示すブロック図である。
成を示すブロック図である。
【図１７】本発明の他の実施例に使用されるメモリデバ
イスの一例を示すブロック図である。
イスの一例を示すブロック図である。
【図１８】本発明の他の実施例に使用されるメモリモジ
ュール用バッファ装置の一例を示すブロック図である。
ュール用バッファ装置の一例を示すブロック図である。
【図１９】従来の第１例に係るバスシステムの構成を示
すブロック図である。
すブロック図である。
【図２０】従来の第２例に係るバスシステムの構成を示
すブロック図である。
すブロック図である。
【図２１】従来の第３例に係るバスシステムの構成を示
すブロック図である。
すブロック図である。
１−１〜１−ｍ…第１〜第ｍのリターンクロック入出力
手段 ２−１〜２−ｍ…第１〜第ｍの出力活性化手段 ３−１ｒ〜３−ｍ…−１番目〜第ｍのメモリデバイスま
たはメモリモジュール ４…データ処理部 ５…メモリモジュール用バッファ回路 ６…コントローラ ７…システムバス １０−ｋ…第ｋのリターンクロック入出力回路 １０′−ｋ…第ｋのリターンクロック入力回路 １１−ｋ…第ｋのリターンクロック入力回路 ２０−ｋ、２０′−ｋ…第ｋの出力活性化回路 ２１−ｋ…第ｋの出力活性化回路 ３０、３０′…メモリデバイス ３０−１〜３０−ｍ、３０′−１〜３０′−ｍ…第１〜
第ｍのメモリデバイス ３１…メモリデバイス ３１−１〜３１−ｍ…第１〜第ｍのメモリデバイス ３５…メモリモジュール ３６…メモリモジュール ４０…チップセット ４２…基準電圧発生回路 ５０…メモリモジュール用バッファ回路 １２０−１〜１２０−ｍ…第１〜第ｍのメモリモジュー
ル ５００…ＤＬＬ ５１０…バッファアンプ
手段 ２−１〜２−ｍ…第１〜第ｍの出力活性化手段 ３−１ｒ〜３−ｍ…−１番目〜第ｍのメモリデバイスま
たはメモリモジュール ４…データ処理部 ５…メモリモジュール用バッファ回路 ６…コントローラ ７…システムバス １０−ｋ…第ｋのリターンクロック入出力回路 １０′−ｋ…第ｋのリターンクロック入力回路 １１−ｋ…第ｋのリターンクロック入力回路 ２０−ｋ、２０′−ｋ…第ｋの出力活性化回路 ２１−ｋ…第ｋの出力活性化回路 ３０、３０′…メモリデバイス ３０−１〜３０−ｍ、３０′−１〜３０′−ｍ…第１〜
第ｍのメモリデバイス ３１…メモリデバイス ３１−１〜３１−ｍ…第１〜第ｍのメモリデバイス ３５…メモリモジュール ３６…メモリモジュール ４０…チップセット ４２…基準電圧発生回路 ５０…メモリモジュール用バッファ回路 １２０−１〜１２０−ｍ…第１〜第ｍのメモリモジュー
ル ５００…ＤＬＬ ５１０…バッファアンプ
Claims (17)
- 【請求項１】 一つのシステムバス上でデータを転送す
る機能を有し、かつ、前記データを処理するデータ処理
部により制御される複数のメモリデバイスを含むデータ
転送メモリ装置において、該複数のメモリデバイスの各
々は、 前記データ処理部から出力されるクロックをもとに生成
されるリターンクロックを入出力するリターンクロック
入出力手段と、 該リターンクロック入出力手段から出力されるリターン
クロックをもとに生成されるデータ出力イネーブル信号
に基づき、前記データの出力を活性化する出力活性化手
段とを備えることを特徴とするデータ転送メモリ装置。 - 【請求項２】 前記システムバス上の所定の位置にある
メモリデバイスのみが、前記リターンクロックおよび前
記データ出力イネーブル信号を生成する請求項１記載の
データ転送メモリ装置。 - 【請求項３】 前記所定の位置にあるメモリデバイス
が、前記システムバス上で前記データ処理部から最も遠
い位置にあるメモリデバイスである請求項２記載のデー
タ転送メモリ装置。 - 【請求項４】 前記所定の位置にあるメモリデバイス以
外の前記メモリデバイスが、前記データ処理部により出
力選択された場合、前記所定の位置にあるメモリデバイ
スにて生成される前記リターンクロックおよび前記デー
タ出力イネーブル信号を入力として受け取り、当該デー
タ出力イネーブル信号によって前記データの出力を活性
化すると共に、当該リターンクロックに同期して該デー
タを出力することが可能である請求項２記載のデータ転
送メモリ装置。 - 【請求項５】 前記所定の位置にあるメモリデバイス
が、前記データ処理部により出力選択された場合、該所
定の位置にあるメモリデバイスにて生成される前記デー
タ出力イネーブル信号によって前記データの出力を活性
化すると共に、該所定の位置にあるメモリデバイスにて
生成される前記リターンクロックに同期して該データを
出力する請求項２記載のデータ転送メモリ装置。 - 【請求項６】 前記リターンクロックおよび前記データ
出力イネーブル信号が、任意の位相に設定される請求項
１から５のいずれか一項に記載のデータ転送メモリ装
置。 - 【請求項７】 前記データ処理部の入力回路部と、各々
の前記メモリデバイス内の前記出力活性化手段の入力回
路部とが、前記データ出力イネーブル信号によって所定
の時間のみ活性化される請求項１から６のいずれか一項
に記載のデータ転送メモリ装置。 - 【請求項８】 前記リターンクロックおよび前記データ
出力イネーブル信号を出力するコントローラチップを、
前記システムバス上に設ける請求項１から７のいずれか
一項に記載のデータ転送メモリ装置。 - 【請求項９】 一つのシステムバス上でデータを転送す
る機能を有し、かつ、前記データを処理するデータ処理
部により制御される複数のメモリモジュールを含むデー
タ転送メモリ装置において、 該複数のメモリモジュールの各々は、複数のメモリデバ
イスと、該複数のメモリデバイスと前記データ処理部と
の間で前記データおよび各種の信号を入出力するための
メモリモジュール用バッファ装置とを備えており、 各々の前記メモリモジュール内の該メモリモジュール用
バッファ装置は、 前記データ処理部から出力されるクロックをもとに生成
されるリターンクロックを入出力するリターンクロック
入出力手段と、 該リターンクロック入出力手段から出力されるリターン
クロックをもとに生成されるデータ出力イネーブル信号
に基づき、前記複数のメモリデバイスからの前記データ
の出力を活性化する出力活性化手段とを備えることを特
徴とするデータ転送メモリ装置。 - 【請求項１０】 前記システムバス上の所定の位置にあ
るメモリモジュール内のメモリモジュール用バッファ装
置のみが、前記リターンクロックおよび前記データ出力
イネーブル信号を生成する請求項９記載のデータ転送メ
モリ装置。 - 【請求項１１】 前記所定の位置にあるメモリモジュー
ルが、前記システムバス上で前記データ処理部から最も
遠い位置にあるメモリモジュールである請求項１０記載
のデータ転送メモリ装置。 - 【請求項１２】 前記所定の位置にあるメモリモジュー
ル内のメモリモジュール用バッファ装置以外の前記メモ
リモジュール用バッファ装置が、前記データ処理部４に
より出力選択された場合、前記所定の位置にあるメモリ
モジュール内のメモリモジュール用バッファ装置にて生
成される前記リターンクロックおよび前記データ出力イ
ネーブル信号を入力として受け取り、前記の出力選択さ
れたメモリモジュール内の前記メモリデバイスに供給す
る請求項１０記載のデータ転送メモリ装置。 - 【請求項１３】 前記所定の位置にあるメモリモジュー
ル内のメモリモジュール用バッファ装置以外の前記メモ
リモジュール用バッファ装置が、前記データ処理部４に
より出力選択された場合、前記所定の位置にあるメモリ
モジュール内のメモリモジュール用バッファ装置にて生
成される前記リターンクロックおよび前記データ出力イ
ネーブル信号を入力として受け取り、前記の出力選択さ
れたメモリモジュール内の前記メモリデバイスに供給
し、 前記の出力選択されたメモリモジュール内の前記メモリ
デバイスは、当該メモリモジュール用バッファ装置から
供給される当該データ出力イネーブル信号を入力として
受け取り、当該データ出力イネーブル信号によって前記
データの出力を活性化すると共に、当該リターンクロッ
クに同期して、対応するメモリモジュール用バッファ装
置に該データを送出する請求項１０記載のデータ転送メ
モリ装置。 - 【請求項１４】 前記所定の位置にあるメモリモジュー
ルに搭載されている前記メモリデバイスが、前記データ
処理部４により出力選択された場合、該所定の位置にあ
るメモリモジュール内のメモリモジュール用バッファ装
置にて生成される前記リターンクロックおよび前記デー
タ出力イネーブル信号を入力として受け取り、当該デー
タ出力イネーブル信号によって前記データの出力を活性
化すると共に、当該リターンクロックに同期して、前記
所定の位置にあるメモリモジュール内のメモリモジュー
ル用バッファ装置に該データを送出することが可能であ
る請求項１０記載のデータ転送メモリ装置。 - 【請求項１５】 前記リターンクロックおよび前記デー
タ出力イネーブル信号が、任意の位相に設定される請求
項９から１４のいずれか一項に記載のデータ転送メモリ
装置。 - 【請求項１６】 前記データ処理部の入力回路部と、各
々の前記メモリモジュール用バッファ装置の入力回路部
とが、前記データ出力イネーブル信号によって所定の時
間のみ活性化される請求項９から１５のいずれか一項に
記載のデータ転送メモリ装置。 - 【請求項１７】 前記リターンクロックおよび前記デー
タ出力イネーブル信号を出力するコントローラチップ
を、前記システムバス上に設ける請求項９から１６のい
ずれか一項に記載のデータ転送メモリ装置。
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