JP2010506284A - フラッシュメモリ制御インターフェース - Google Patents
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Abstract
【解決手段】 ピンカウントを増やすことなく、マルチデバイスシステムが備える複数のフラッシュメモリデバイスを制御するインターフェース、装置および方法を開示する。一実施形態に係るシステムは、第1および第2のフラッシュメモリデバイスと、メモリコントローラとを備える。第1のメモリデバイスは、メモリコントローラから設定信号を受信して、設定信号から記録信号を第2のメモリデバイスのために生成する。当該記録信号はさらに、複数のメモリデバイスのうち最後のメモリデバイスからメモリコントローラに供給されるとしてもよい。メモリコントローラは、インターフェースを介して複数のメモリデバイスと通信する。当該インターフェースは、各メモリデバイスに接続されている複数のパラレル入出力(I/O)端子と、シリアルに接続されている制御端子とを有する。パラレルI/O端子は通常、データ(パラメータデータを含む)およびコマンドを送信する1以上のデータI/O端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む。
【選択図】 図4
Description
本発明の別の側面に係るシステムは、フラッシュメモリデバイスを制御するべく、本発明に係る装置または回路を備えるとしてもよい。本発明のさまざまな実施例を図10Aから図10Gに示す。
このように、本発明は、ピンカウントを増やすことなくマルチデバイスシステムにおけるフラッシュメモリデバイスを設定および操作するインターフェース、装置および方法を提供する。特に、本発明の実施形態は、1つのメモリコントローラを備えるマルチフラッシュメモリシステムと共に、そのようなシステムが備える複数のフラッシュメモリデバイスを設定および操作する方法を提供する。
Claims (25)
- マルチデバイスメモリシステムを設定する方法であって、
1以上のデータ入出力(I/O)端子、クロック信号を受信するクロック端子、およびライトプロテクト信号を受信するライトプロテクト端子を含む複数のパラレルI/O端子と、制御信号を受信する、シリアルに接続されている制御端子とをそれぞれが有する複数のフラッシュメモリデバイスに対する一の前記制御信号をアサートする段階と、
前記複数のフラッシュメモリデバイスのそれぞれについて一意的な識別子を決定する段階と、
前記制御信号がアサートされている予め定められた数のクロックサイクル内で、前記複数のフラッシュメモリデバイスのうち対応するフラッシュメモリデバイスに前記一意的な識別子をシリアルに格納する段階と
を備える方法。 - 前記制御信号は設定制御信号であり、前記設定制御信号は、予め定められた状態の場合または予め定められた移行の場合にアサートされている
請求項1に記載の方法。 - 前記制御信号は、予め定められた数のクロックサイクルにわたってアサートされる
請求項1に記載の方法。 - 第1のフラッシュメモリデバイスにおいて前記クロック信号を用いて前記制御信号を時間シフトさせる段階と、前記第1のフラッシュメモリデバイスに隣接する第2のフラッシュメモリデバイスに、シフトされた制御信号を供給する段階と
をさらに備える、請求項3に記載の方法。 - 前記データI/O端子を介して前記複数のフラッシュメモリデバイスのそれぞれにパラメータデータを供給する段階
をさらに備える、請求項4に記載の方法。 - 前記クロック信号を用いて前記複数のフラッシュメモリデバイスのそれぞれについて前記パラメータデータを記録する段階
をさらに備える、請求項5に記載の方法。 - 前記一意的な識別子を決定する段階は、第1のコマンドと時間シフトされた前記設定信号との間のクロックサイクル数をカウントする段階を含む
請求項4に記載の方法。 - 前記第1のコマンドは、デバイス設定コマンドを含む
請求項7に記載の方法。 - 前記複数のフラッシュメモリデバイスのうち1つのフラッシュメモリデバイスが、リセットされることなく、前記一意的な識別子を格納した場合、
前記ライトプロテクト信号がアサートされている場合、および/または
1よりも大きい予め定められた数のクロックサイクルにわたって、前記制御信号がアサートされている場合、
前記複数のフラッシュメモリデバイスのうち前記1つのフラッシュメモリデバイスにおいて前記制御信号のアサートを無視する段階
を備える、請求項1に記載の方法。 - 前記複数のフラッシュメモリデバイスのうち最終フラッシュメモリデバイスから得られる、時間シフトされた前記設定制御信号を用いて、前記複数のフラッシュメモリデバイスの数を決定する段階
をさらに備える、請求項2に記載の方法。 - 前記一意的な識別子は、マルチビットバイナリ列を含む
請求項1に記載の方法。 - マルチデバイスメモリシステムを操作する方法であって、
前記システムに備えられた、それぞれが1以上のパラレルデータ入出力(I/O)端子およびクロック端子を含む複数のフラッシュメモリデバイスが有する、1以上の制御信号の数に対応する数のシリアルに接続されているI/O端子において、前記1以上の制御信号をアサートする段階と、
前記制御信号がアサートされている予め定められた数のクロックサイクル内で、前記パラレルデータI/O端子において一意的な識別子を送信することによって前記複数のフラッシュメモリデバイスのうち1つのフラッシュメモリデバイスを特定する段階と、
前記データI/O端子において前記複数のフラッシュメモリデバイスのうち前記特定された1つのフラッシュメモリデバイスに命令を送信する段階と
を備える方法。 - 前記命令は、読出コマンド、消去コマンド、またはプログラムコマンドを含む
請求項12に記載の方法。 - 前記特定する段階は、前記データI/O端子からデバイス識別バイトを供給する段階を含む
請求項12に記載の方法。 - 前記デバイス識別バイトは、前記命令の前記送信に先立つクロック信号のサイクルで供給され、前記クロック信号は前記クロック端子から供給される
請求項14に記載の方法。 - 前記複数のフラッシュメモリデバイスのそれぞれに接続されている読出サンプリングクロックを用いて前記命令の結果を同期させる段階
をさらに備える、請求項14に記載の方法。 - 前記命令を送信する段階は、前記複数のフラッシュメモリデバイスとメモリコントローラとを接続するインターフェースを用いる段階を含み、前記インターフェースは、
前記複数のフラッシュメモリデバイスのうち第1のフラッシュメモリデバイスに設定信号を送信する設定端子と、
前記複数のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御端子と、
前記複数のフラッシュメモリデバイスのうち1つから読出サンプリングクロックを受信する読出クロック端子と
を有する
請求項12に記載の方法。 - メモリコントローラから設定信号を受信して、前記設定信号から第1の記録信号を生成する第1のフラッシュメモリデバイスと、
前記第1の記録信号を受信して、前記第1の記録信号から、前記メモリコントローラに供給される第2の記録信号を生成する第2のフラッシュメモリデバイスと、
インターフェースを介して前記第1および第2のフラッシュメモリデバイスに接続されている前記メモリコントローラと
を備え、
前記インターフェースは、
前記設定信号を送信する制御端子と、
前記第1および第2のフラッシュメモリデバイスのそれぞれに接続されている複数のパラレル入出力(I/O)端子と
を有し、
前記複数のパラレルI/O端子は、データ信号を送信する1以上のデータI/O端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む
メモリモジュール。 - 前記第1および第2の記録信号は、前記第1のフラッシュメモリデバイスから前記第2のフラッシュメモリデバイスに、そして前記メモリコントローラへと、前記設定信号のパルスをシリアルにシフトさせる
請求項18に記載のメモリモジュール。 - 前記第1および第2のフラッシュメモリデバイスはそれぞれ、前記第1および第2の記録信号を供給する第1のDフリップフロップを有する
請求項18に記載のメモリモジュール。 - 前記第1および第2のフラッシュメモリデバイスはそれぞれ、前記第1および第2の記録信号のうち対応する記録信号によってイネーブルされるとパラメータデータを記録する第2のDフリップフロップを有し、前記パラメータデータは、前記データI/O端子から供給される
請求項20に記載のメモリモジュール。 - 前記パラメータデータは、一意的な識別子を含む
請求項21に記載のメモリモジュール。 - デバイス設定コマンドと前記第1および第2の記録信号のうち対応する記録信号との間のクロック数から、一意的な識別子を算出するカウントロジック
をさらに備える、請求項19に記載のメモリモジュール。 - 前記データI/O端子は、少なくとも8ビットである
請求項19に記載のメモリモジュール。 - 前記コントローラはさらに、
前記第1のフラッシュメモリデバイスに前記設定信号を送信する設定ロジックと、
前記第1および第2のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御ロジックと、
前記第1および第2のフラッシュメモリデバイスにクロック信号を送信するタイミングロジックと、
前記複数のフラッシュメモリデバイスのうち1つから読出サンプリングクロックを受信する読出クロック端子と
を有する
請求項19に記載のメモリモジュール。
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