JP2010506284A - フラッシュメモリ制御インターフェース - Google Patents

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Abstract

【課題】 フラッシュメモリ制御インターフェースを提供する。
【解決手段】 ピンカウントを増やすことなく、マルチデバイスシステムが備える複数のフラッシュメモリデバイスを制御するインターフェース、装置および方法を開示する。一実施形態に係るシステムは、第１および第２のフラッシュメモリデバイスと、メモリコントローラとを備える。第１のメモリデバイスは、メモリコントローラから設定信号を受信して、設定信号から記録信号を第２のメモリデバイスのために生成する。当該記録信号はさらに、複数のメモリデバイスのうち最後のメモリデバイスからメモリコントローラに供給されるとしてもよい。メモリコントローラは、インターフェースを介して複数のメモリデバイスと通信する。当該インターフェースは、各メモリデバイスに接続されている複数のパラレル入出力（Ｉ／Ｏ）端子と、シリアルに接続されている制御端子とを有する。パラレルＩ／Ｏ端子は通常、データ（パラメータデータを含む）およびコマンドを送信する１以上のデータＩ／Ｏ端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む。
【選択図】 図４

Description

関連出願
本願は、米国仮特許出願第６０／７９８，６３０号（代理人整理番号：ＭＰ１３１３ＰＲ、出願日：２００６年１０月４日）による恩恵を主張し、当該仮出願の内容はすべて参照により本願に組み込まれる。
本発明は概して、フラッシュメモリデバイス、フラッシュメモリインターフェース、およびフラッシュメモリアーキテクチャに関する。特に、本発明の実施形態は、フラッシュメモリデバイスを制御するためのインターフェース、装置および方法に関連する。
フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のようなメモリデバイスが広く利用されるようになっている。例えば、「ジャンプ」ドライブ（例えば、ユニバーサル・シリアル・バス（ＵＳＢ）接続用）、メモリカード等の不揮発性メモリアプリケーションが、カメラ、ビデオゲーム、コンピュータ等の電子デバイスにおいて一般的に用いられている。図１は、従来のメモリアレイ編成１００を示すブロック図である。例えば、当該メモリアレイは、ビット（例えば、８ビット深さ１０８）、バイト（例えば、２ｋＢ部分１０４および６４Ｂ部分１０６）、ページ（例えば、５１２Ｋのページ１０２、８１９２個のブロックに対応）、およびブロック（例えば、ブロック１１０、６４個のページに等しい）を単位として編成することができ、本例では８Ｍｂデバイスを形成している。また、１ページ１１２は、部分１１４（例えば、２ｋＢ＋６４Ｂ＝２１１２Ｂ＝８４０ｈ）、および、８ビットの幅を持つデータ入出力（Ｉ／Ｏ）経路（例えば、Ｉ／Ｏ ０からＩ／Ｏ ７）に対応する部分１１６として編成され得る。
この種のフラッシュメモリは、「ＮＡＮＤ」型と呼ばれることもあり、通常は「ＮＯＲ」型フラッシュメモリに比べて、消去時間および書込時間が短くてすみ、密度が高く、１ビット当たりのコストが低く、耐久性が高い。しかし、ＮＡＮＤ型フラッシュＩ／Ｏインターフェースでは通常、データに対してシーケンシャルアクセスしか実現できない。
図２Ａは、従来の読出動作２００を示すタイミングチャートである。以下で表１に示すように、ＮＡＮＤフラッシュインターフェースでは、さまざまなピン機能を指定ピンに対応させることができる。
Figure 2010506284
図２Ａから分かるように、ＷＥ＿がパルス状で与えられることによって（例えば、２５ｎｓ周期）、デバイスでは行アドレス（例えば、ＲＡ１、ＲＡ２、およびＲＡ３）情報および列アドレス（例えば、ＣＡ１およびＣＡ２）情報をラッチしている。図示されているコマンド「００ｈ」は読出アドレス入力を示し、コマンド「３０ｈ」は読出開始を示すとしてもよい。パルス状で与えられているＲＥ＿にしたがって、データであるＤｏｕｔ Ｎ、Ｄｏｕｔ Ｎ＋１、Ｄｏｕｔ Ｎ＋２、・・・、およびＤｏｕｔ Ｍを当該デバイスから読み出すことができる。また例えば、信号Ｒ／Ｂ＿は、論理値ＬＯＷの状態では出力がビジー状態であることを示し、ＷＥ＿の最後の立ち上がりエッジの後で所定の時間が経過すると論理値ＨＩＧＨになるとしてもよい。データ入出力ピン（例えば、Ｉ／Ｏ［７：０］）における行アドレスおよび列アドレスの多重化は、以下の表２に示すとおりであるとしてもよい。
Figure 2010506284
例えば、より高位のアドレスビットを使用するほど、アドレス指定対象のメモリ装置を大きくすることができる（例えば、Ａ３０は２Ｇｂ用、Ａ３１は４Ｇｂ用、Ａ３２は８Ｇｂ用、Ａ３３は１６Ｇｂ用、Ａ３４は３２Ｇｂ用、およびＡ３５は６４Ｇｂ用である）。
図２Ｂは、従来のページプログラミング動作２２０を示すタイミングチャートである。ここで、コマンド「８０ｈ」は、シリアルデータ（例えば、Ｄｉｎ Ｎ・・・Ｄｉｎ Ｍ）の入力を示すとしてもよい。コマンド「１０ｈ」は、ステータス読出（コマンド「７０ｈ」）が後に続く、オートプログラミングを示すとしてもよい。Ｉ／Ｏ［０］＝「０」は、エラーが無い状態を示し、Ｉ／Ｏ［０］＝「１」はオートプログラミングでのエラー発生を示すとしてもよい。また、信号Ｒ／Ｂ＿は、ＬＯＷの場合にビジー状態を示すとしてもよく、ビジー状態は通常、数百μｓのオーダーの時間継続する。また、ＲＥ＿の立ち上がりエッジは、所定の時間（一例では６０ｎｓ）の間隔を空けて、ＷＥ＿の立ち上がりエッジに続くとしてもよい。
図２Ｃは、従来のブロック消去動作を示すタイミングチャート２４０である。コマンド「６０ｈ」はブロック消去動作を示すとしてもよく、シーケンシャルな行アドレス（例えば、ＲＡ１、ＲＡ２、およびＲＡ３）が与えられる。コマンド「Ｄ０ｈ」は、２サイクル目のブロック消去動作を示すとしてもよい。ブロック消去動作は、ステータス読出（コマンド「７０ｈ」）によってチェックすることができる。ここで、Ｉ／Ｏ［０］＝「０」は、エラーが無い状態を示し、Ｉ／Ｏ［０］＝「１」はブロック消去動作でのエラー発生を示すとしてもよい。信号タイミングの例を挙げると、信号Ｒ／Ｂ＿は通常約１ミリ秒のオーダーの期間中ＬＯＷであり（所定の最大値あり）、ＲＥ＿の立ち上がりエッジはＷＥ＿の立ち上がりエッジの後に発生し、コマンド「Ｄ０ｈ」に対応するＷＥ＿の立ち上がりエッジからＲ／Ｂ＿の立ち下がりエッジの間は約１００ｎｓであってもよい。
共通パッケージ内に複数のチップまたはデバイスを含む従来のフラッシュメモリ装置（例えば、ハイブリッドドライブ）では、さまざまなフラッシュメモリチップにアクセスするためには複数のチップイネーブル（ＣＥ＿）ピンが必要となり得る。特にメモリ構造が大きくなると、このように複数のイネーブルピンを設けると、制御ロジックがかなり複雑になると共に、占有するチップ面積がかなり大きくなってしまう場合がある。このため、ピンカウントを大きくすることなく、複数のフラッシュメモリチップまたはデバイスに対するアクセス（例えば、プログラミングおよび読出）を制御できるようになることが望まれている。
本発明の実施形態は、フラッシュメモリデバイスを制御するインターフェース、装置および方法に関する。１つの側面に係る、マルチデバイスメモリシステムを設定する方法は、複数のフラッシュメモリデバイスに対する一の制御信号をアサートする段階と、前記複数のフラッシュメモリデバイスのそれぞれについて一意的な識別子を決定する段階と、前記制御信号がアサートされている予め定められた数のクロックサイクル内で、前記複数のフラッシュメモリデバイスのうち対応するフラッシュメモリデバイスに前記一意的な識別子をシリアルに格納する段階とを備える。当該システムが備える前記複数のフラッシュメモリデバイスはそれぞれ、複数のパラレルＩ／Ｏ端子と、前記制御信号を受信する、シリアルに接続されている制御端子とを有する。複数のパラレルＩ／Ｏ端子は、１以上のデータ入出力（Ｉ／Ｏ）端子、クロック信号を受信するクロック端子、およびライトプロテクト信号を受信するライトプロテクト端子を含む。複数のパラレルＩ／Ｏ端子はさらに、コマンドタイミング信号を受信するコマンド制御入力端子、特定されるフラッシュメモリデバイスから割り込み信号を送信する割り込み端子、および／または、特定されるフラッシュメモリデバイスからメモリコントローラに読出サンプリングクロックを送信する読出クロック出力端子を含むとしてもよい。最終フラッシュメモリデバイスから得られる、時間シフトされた制御信号を用いて、設定されるべきフラッシュメモリデバイスの数を決定するとしてよい。一意的な識別子は通常、マルチビットバイナリ列を含む。別の実施形態によると、一意的な識別子はそれぞれ、複数のフラッシュメモリデバイスのうち対応するフラッシュメモリデバイスの予約メモリ部分にシリアルに格納されるとしてもよく、および／または、当該方法はさらに、複数のフラッシュメモリデバイスのそれぞれからそれぞれの一意的な識別子を読み出す段階を備えるとしてもよい。
当該方法のさまざまな実施形態によると、前記制御信号は設定制御信号であってよく、前記制御信号は、予め定められた状態である場合または予め定められた移行の場合にアサートされている。一実施例によると、制御信号がアサートされている期間は、約１クロックサイクルである。当該方法はさらに、当該システムにおける所与のメモリデバイス設定処理を制御し得るデバイス設定コマンド等のコマンドを送受信する段階を備えるとしてもよい。例えば、あるコマンドは、複数のフラッシュメモリデバイスのうち１以上（例えばそれぞれ）から一意的な識別子を読み出すことを含むとしてもよい。
別の実施形態によると、当該方法はさらに、第１のフラッシュメモリデバイスにおいて前記クロック信号を用いて前記制御信号を時間シフトさせる段階と、前記第１のフラッシュメモリデバイスに隣接する第２のフラッシュメモリデバイスに、シフトされた制御信号を供給する段階とをさらに備えるとしてもよい。変形例を１つ挙げると、一意的な識別子の決定は、前記データＩ／Ｏ端子を介して前記複数のフラッシュメモリデバイスのそれぞれにパラメータデータを供給することによってなされるとしてもよく、および／または、前記クロック信号を用いて前記複数のフラッシュメモリデバイスのそれぞれについて前記パラメータデータの少なくとも一部分を記録および／または格納することによってなされるとしてもよい。複数のフラッシュメモリデバイスにおいて、隣接するフラッシュメモリデバイスから受信する、時間シフトされた設定制御信号に基づいて、パラメータデータを記録するとしてもよい。これに代えて、一意的な識別子は、記録されるパラメータデータの少なくとも一部分を一意的な識別子として格納することで決定されるとしてもよいし、および／または、第１のコマンドと時間シフトされた設定信号との間のクロックサイクル数をカウントすることで決定されるとしてもよい。
当該メモリデバイス設定方法によると、前記複数のフラッシュメモリデバイスのうち１つのフラッシュメモリデバイスが、リセットされることなく、前記一意的な識別子を格納した場合、前記ライトプロテクト信号がアサートされている場合、および／または、予め定められた数のクロックサイクルにわたって、前記制御信号がアサートされている場合、前記複数のフラッシュメモリデバイスのうち前記１つのフラッシュメモリデバイスにおいて前記制御信号を無視することができる。一実施例によると、予め定められた数は１よりも大きい。また、一意的な識別子はそれぞれ、フラッシュメモリデバイスの予約メモリ部分に格納されるとしてもよい。
本発明の別の側面は、マルチデバイスメモリシステムが備える複数のフラッシュメモリデバイスのそれぞれにおいて、１以上の制御信号を、対応する数のシリアルに接続されているＩ／Ｏ端子においてアサートする段階と、前記制御信号がアサートされている予め定められた数のクロックサイクル内で、データＩ／Ｏ端子において一意的な識別子を送信することによって前記複数のフラッシュメモリデバイスのうち１つのフラッシュメモリデバイスを特定する段階と、前記データＩ／Ｏ端子において前記特定された１つのフラッシュメモリデバイスに命令を送信する段階とを備えるマルチデバイスメモリシステムを操作する方法に関する。一般的に、前記複数のフラッシュメモリデバイスはそれぞれ、複数のパラレルデータＩ／Ｏ端子およびクロック端子を有する。
当該マルチデバイスメモリシステム操作方法のさまざまな実施形態によると、前記命令は、読出コマンド、消去コマンド、またはプログラムコマンドをさらに含むとしてもよい。メモリのうち１つを特定する段階は、前記データＩ／Ｏ端子からデバイス識別バイトを供給する段階を含むとしてもよい。ある実施例によると、前記デバイス識別バイトは、前記命令の前記送信に先立つクロックサイクルで供給され、前記クロック信号は前記クロック端子から供給される。当該マルチデバイスメモリシステム操作方法はさらに、前記複数のフラッシュメモリデバイスのそれぞれに接続されている読出サンプリングクロックを用いて前記命令の結果を同期させる段階をさらに含むとしてもよい。別の実施例によると、命令は、前記複数のフラッシュメモリデバイスとメモリコントローラとを接続するインターフェースを用いて送信されるとしてもよく、当該インターフェースは、前記複数のフラッシュメモリデバイスのうち第１のフラッシュメモリデバイスに設定信号を送信する設定端子と、前記複数のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御端子と、前記複数のフラッシュメモリデバイスのうち１つから読出サンプリングクロックを受信する読出クロック端子とを有する。
上記装置は、メモリモジュールに関する。当該メモリモジュールは、メモリコントローラから設定信号を受信して、前記設定信号から第１の記録信号を生成する第１のフラッシュメモリデバイスと、前記第１の記録信号を受信して、前記第１の記録信号から、第２の記録信号を生成する第２のフラッシュメモリデバイスと、インターフェースを介して前記第１および第２のフラッシュメモリデバイスに接続されている前記メモリコントローラとを備える。当該インターフェースは、前記設定信号を送信する制御端子と、前記第１および第２のフラッシュメモリデバイスのそれぞれに接続されている複数のパラレル入出力（Ｉ／Ｏ）端子とを有する。複数のパラレルＩ／Ｏ端子は通常、設定信号およびデータ信号を送信する１以上のデータＩ／Ｏ端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む。一部の実施例によると、前記データＩ／Ｏ端子は、少なくとも８ビットである。別の実施例によると、パラレルＩ／Ｏ端子はさらに、コマンドタイミング信号を受信するコマンド制御入力端子、特定されるフラッシュメモリデバイスからメモリコントローラに読出サンプリングクロックを送信する読出クロック出力端子、および／または、特定されるフラッシュメモリデバイスから割り込み信号を送信する割り込み端子を含むとしてもよい。
さまざまな実施形態によると、前記第１および第２の記録信号は、前記第１のフラッシュメモリデバイスから前記第２のフラッシュメモリデバイスに、そして前記メモリコントローラへと、前記設定信号のパルスをシリアルにシフトさせている。前記第１および第２のフラッシュメモリデバイスはそれぞれ、前記第１および第２の記録信号を供給する第１のＤフリップフロップを有する。前記第１および第２のフラッシュメモリデバイスはそれぞれ、前記第１および第２の記録信号のうち対応する記録信号によってイネーブルされるとパラメータデータを記録する第２のＤフリップフロップを任意で有し、前記パラメータデータは、前記データＩ／Ｏ端子から供給される。前記パラメータデータは、一意的な識別子を含むとしてもよい。
別の実施形態によると、当該メモリモジュールはさらに、デバイス設定コマンドと前記第１および第２の記録信号のうち対応する記録信号との間のクロック数から、一意的な識別子を算出するカウントロジックを備えるとしてもよい。このような設定に加えて、またはこのような設定に代えて、前記コントローラはさらに、前記第１のフラッシュメモリデバイスに前記設定信号を送信する設定ロジック、前記第１および第２のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御ロジック、前記第１および第２のフラッシュメモリデバイスにクロック信号を送信するタイミングロジック、および／または、前記複数のフラッシュメモリデバイスのうち１つから読出サンプリングクロックを受信する読出クロック端子を有する。一実施例によると、コマンドタイミング信号は、一意的な識別子を供給する場合に、データＩ／Ｏ端子をディセーブルまたはスリー・ステート化するよりも予め定められた数のクロックサイクル数（例えば、１サイクル）だけ前にデアサートされる。
本発明によれば、ピンカウントを増やすことなく、マルチデバイスシステムが備える複数のフラッシュメモリデバイスを設定および操作するインターフェース、装置および方法を実現するという効果が得られる。こういった本発明の効果は、それ以外の利点と共に、以下の好ましい実施形態の詳細な説明から容易に明らかとなる。
従来のメモリアレイ編成を示すブロック図である。
従来の読出動作を示すタイミングチャートである。
従来のページプログラミング動作を示すタイミングチャートである。
従来のブロック消去動作を示すタイミングチャートである。
本発明の実施形態に係る利用に適しているハイブリッドドライブ装置の一例を示すブロック図である。
本発明の実施形態に係る信号接続装置の一例を示すブロック図である。
本発明の実施形態に係るコマンドシーケンスの一例を示すタイミングチャートである。
本発明の実施形態に係るフラッシュメモリチップおよびメモリコントローラ装置の一例を示すブロック図である。
本発明の実施形態に係るデバイス設定の一例を示すタイミングチャートである。
本発明の実施形態に係る消去動作の一例を示すタイミングチャートである。
本発明の実施形態に係る、バッファ読出のためにホストへバッファデータを送信する動作の一例を示すタイミングチャートである。
本発明の実施形態に係る消去方法の一例を示すフローチャートである。
本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。 本発明を利用し得るシステムの例を示す図である。
以下に本発明の好ましい実施形態を詳細に記載する。実施形態の例を添付図面に図示する。本発明は好ましい実施形態に基づいて説明するが、本発明がそれらの実施形態に限定されるわけではないと理解されたい。本発明は、特許請求の範囲が定義する発明の目的および範囲に含まれ得る変更、変形および均等物を含むものとする。さらに、以下の本発明の詳細な説明には、本発明を詳細に記載するべく具体的且つ詳細な内容が数多く含まれる。しかし、本発明がそれらの具体的且つ詳細な内容以外に基づいても実施され得ることは当業者には明らかである。また、本発明の側面を不必要にあいまいにしてしまうのを避けるべく、公知の方法、手順、構成要素、および回路については詳細には説明しない。
以下の詳細な説明は一部、コンピュータ、プロセッサ、コントローラおよび／またはメモリにおけるデータビット、データストリームまたは波形に関する演算を象徴的に表現したもの、例えば、プロセス、手順、ロジックブロック、機能ブロックおよび処理について記載している。このような説明および表現は一般的に、データ処理分野の当業者が作業の内容を他の当業者に効率よく伝えるべく利用しているものである。プロセス、手順、ロジックブロック、機能、演算などは、本明細書において、および一般的に、所望および／または期待される結果を導き出す一貫した一連のステップまたは命令であると考えられる。ステップとは通常、物理量の物理的操作を含む。多くの場合、必ずしもそうではないが、こういった物理量は、コンピュータ、データ処理システムまたはロジック回路において格納、伝送、合成、比較および操作され得る電気信号、磁気信号、光学信号または量子信号として表される。主に一般的な用法のために、こういった信号をビット、波、波形、ストリーム、値、要素、シンボル、文字、用語、数などと呼ぶことは時に便利である。
しかし、上記および同様の用語はすべて適切な物理量と対応付けられており対応する物理量に関する簡便な名称として利用されるのみということを心に留めておかなければならない。具体的に明記していなければ、および／または、以下の説明から明らかであるように、本願において、「処理」「演算」「算出」「計算」「決定」「操作」「変換」などの用語を用いた記載は、物理量（例えば電子量）として表現されるデータを操作および変換する、コンピュータ、データ処理システム、ロジック回路または同様の処理デバイス（例えば、電気的、光学的または量子的に算出または処理を行うデバイス）の動作および処理を指すものと推定される。上記の用語は、あるシステムまたはアーキテクチャの構成要素内（例えば、レジスタ、メモリ、情報を格納、伝送または表示するその他のデバイス）での物理量を操作または変換して、同一または別のシステムまたはアーキテクチャの別の構成要素内での物理量として同様に表現される別のデータを得る処理デバイスの動作、演算および／またはプロセスを指すものである。
また、説明を簡単にする便宜上、「信号」および「波形」という用語は互いに同じ意味で使用され得ると共に、一般的に、使用されている前後の文脈からそうでないと明確に分かる以外には、一方の形式を利用することは他方の形式を利用することを含む。しかし、これらの用語は一般的に、それぞれの技術分野で特別な意味を持つ。「ノード」「入力」「出力」および「ポート」といった用語は、互いに同じ意味で使用され得る。これは「に接続されている」「と接合されている」「に接合されている」「と通信を行う」（これらの用語は、使用されている前後の文脈からそうでないと明確に分かる以外には、接続、接合および／または通信し合う要素間の直接的関係および／または間接的関係を指す）といった用語についても同様である。しかし、これらの用語もまた一般的に、それぞれの技術分野で特有の意味を持つ。
本発明は、さまざまな側面について、実施形態例を参照しつつ、以下でさらに詳細に説明される。
図３は、本発明の実施形態に係る利用に適しているハイブリッドドライブ装置３００の一例を示す図である。ホスト３０２は、ハイブリッドドライブ３０４内のフラッシュデバイス３０８とインターフェースで接続されている。フラッシュデバイス３０８は通常、コントローラ／フラッシュメモリモジュール４０４を有する（図４および以下の記載を参照のこと）。図３に戻って、さまざまな例によると、ホスト３０２とフラッシュデバイス３０８との間のインターフェースには、ＳＡＴＡ（シリアル・アドバンスド・テクノロジー・アタッチメント）インターフェースまたはＰＡＴＡ（パラレルＡＴＡ）インターフェースなどがあるとしてもよい。ハイブリッドドライブ３０４はさらに、中央演算処理装置（ＣＰＵ）３１０、読出チャネル３１２、およびバッファメモリ（例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ））３０６を有するとしてもよい。例えば、ＣＰＵ３１０は、従来のマイクロプロセッサ、（デジタル）シグナルプロセッサ（例えばＤＳＰ）、またはマイクロコントローラを有するとしてもよい。読出チャネル３１２は、従来の読出チャネルデータ転送処理ブロック（例えば、１以上のポート、信号検出器、符号器、復号器、インターリーバ、デインターリーバ、エラー検出訂正（ＥＣＣ）算出器、および／または比較器等）を有するとしてもよい。ＤＲＡＭ３０６は、約２Ｍｂから約８Ｍｂのメモリを有するとしてもよい。具体的な実施形態におけるこのようなフラッシュメモリ／コントローラモジュールは、ハイブリッドドライブ３０４で利用するとしてもよいし、または任意の適切なソリッド・ステート・ドライブ（ＳＳＤ）で利用するとしてもよい。ハードディスクを用いる場合に比べて、ハードドライブでフラッシュメモリを利用すると、（ｉ）ブート時間およびレジューム時間が短くなり、（ｉｉ）バッテリー寿命が長くなり（例えば、ワイヤレスアプリケーションにおいて）、（ｉｉｉ）データ信頼性が高くなるという利点がある。
図４は、本発明の実施形態に係る信号接続装置４００の一例を示す図である。ホスト４０２は、メモリコントローラ／フラッシュメモリモジュール４０４とインターフェースで接続されるとしてもよい。ホスト４０２とメモリコントローラ４０６との間のインターフェースは、従来通りであってよい（例えば、図２Ａから図２Ｃおよび／または表１で示す信号用のピンおよび／または端子、または、当該ピンおよび／または端子のサブセットを含む）。メモリコントローラ４０６は、各信号ピンまたは端子を介して、図示するように、複数のフラッシュメモリデバイス（例えば、フラッシュメモリチップ４０８−Ａおよびフラッシュメモリチップ４０８−Ｂ）に接続されるとしてもよい。一部の実施形態によると、メモリコントローラ４０６は、特定用途向け集積回路（ＡＳＩＣ）またはシステムオンチップ（ＳＯＣ）として実装されるとしてもよい。また、信号ＣＮＦＧは、フラッシュデバイス４０８−Ａおよび４０８−Ｂ上の回路を通り、シリアル接続されるとしてもよい。表３は、従来のＮＡＮＤフラッシュインターフェースに対比させて、本発明の実施形態に係る、メモリコントローラ４０６とフラッシュメモリデバイス４０８−Ａおよび４０８−Ｂとの間のインターフェースにおける信号用のピンまたは端末の説明を示す（例えば、「メモリコントローラ」と示される列を参照されたい）。「入／出」は、信号が、メモリコントローラ４０６において、入力信号であるか、出力信号であるか、または両方であるかを指し示す。
Figure 2010506284
図５は、本発明の実施形態に係るコマンドシーケンスの一例を示すタイミングチャート５００である。メモリコントローラから、ライトプロテクト（ＷＰ＿Ｎ）、コマンドタイミング信号（ＳＹＮＣ＿Ｎ）、フラッシュ用クロック（ＲＥＦ＿ＣＬＫ）、およびチップ設定（ＣＮＦＧ）が供給され得る。コマンドタイミング信号ＳＹＮＣ＿Ｎは、データバスのスリー・ステート化の１サイクル前に、ＨＩＧＨになるとしてもよい。フラッシュからは、読出データ用のサンプリングクロックまたはデータバイト用のキャプチャクロック（ＲＤ＿ＣＬＫ）およびＰＲＧ／ＥＲＡＳＥコマンドに対する割り込み（ＩＮＴ＿Ｎ）が供給され得る。メモリコントローラまたはフラッシュのいずれかから、入出力データ（ＤＡＴＡ［７：０］）が供給され得る。
図５に示した例によると、ＳＹＮＣ＿Ｎはコマンドシーケンスを開始するためのタイミング信号を示すとしてもよい。適切に初期設定されると、３つの信号が、フラッシュデバイスの制御において最も重要になり得る（例えば、ＳＹＮＣ＿Ｎ、ＲＥＦ＿ＣＬＫ、およびＲＤ＿ＣＬＫ）。ＤＡＴＡ［７：０］ピンでは、「Ｉ」がフラッシュ識別番号（ＩＤ）を示し、「Ｃ」がコマンドバイトを示し、「Ｐ」がパラメータを示し、「Ｄ」がメモリコントローラからのデータバイトを示し、「Ｆ」はフラッシュデータバイトまたはフラッシュデバイスからのアナログ読出データを示すとしてもよい。コマンドバイトは通常、ＩＤバイトの後に配置され、特定のコマンドが関連するフラッシュメモリデバイスを指定するとしてもよい。メモリコントローラに接続されている各フラッシュデバイスにブロードキャストすることは、指定されたＩＤバイトを介して、供給され得る。コマンドバイトの例を表４に示す。表４では、各「ｘ」が別個に特定のコマンドに割り当てられる１６進数の値を表す。
Figure 2010506284
パラメータバイトは、通常はコマンドバイトの後に配置され、その総数は特定の対応付けられたコマンドに応じて決まるとしてもよい。続いて、データバイトは、通常はパラメータバイトの後に配置され、その総数も特定の対応付けられたコマンドによって定義されるとしてもよい。さらに、データバイトは通常、プログラミングコマンドまたはバッファ書込みコマンドに対するデータを提供し得る。フラッシュデータバイト（つまり、フラッシュメモリデバイスから出力されるもの）は、通常はその後方にコマンドバイトまたはパラメータバイトが配置されており、その総数は特定の対応付けられているコマンドによって定義されるとしてもよい。さらに、フラッシュデータバイトは通常、バッファ読出コマンド、データ読出コマンド、ステータス読出コマンド、ＩＤ読出コマンドまたは読出データ送信コマンドに対するデータであってよい。
リセットコマンドは、コマンドをアボートするように、および／または、対応付けられている（または特定されている）フラッシュメモリデバイスをリセットするように、コントローラ／フラッシュメモリモジュール（例えば、図４のモジュール４０４）に命令し得る。フラッシュＩＤを設定するためのコマンドまたは命令（例えば、デバイス設定コマンド）のコマンド記述例を表５に示す。
Figure 2010506284
ＩＤ読出コマンドは、例えば、認証バイト、製品コード、およびフラッシュメモリデバイスまたはチップの修正を検証し得る。検証コマンドまたは命令（例えば、ＩＤ読出）の記述例を表６に示す。
Figure 2010506284
設定コマンドは、割り込みをイネーブルおよび／またはディセーブルして、セルごとのビット数を設定し得る。割り込みイネーブルまたはセル設定のコマンドまたは命令（例えば、設定）の記述例を図７に示す。
Figure 2010506284
図６は、本発明の実施形態に係る、フラッシュメモリチップおよびメモリコントローラ装置の一例を示す装置６００のブロック図である。例えば、装置６００または任意の数のフラッシュメモリデバイスを備える変形例は、メモリモジュールを形成するとしてもよい。図６に示す具体例によると、メモリコントローラ６０２は、例えば、シリアルに接続されているフラッシュメモリデバイスまたはチップ６０４−０、６０４−１、６０４−２、・・・６０４−１５と、インターフェースによって接続され得る。メモリコントローラ６０２のＣＮＦＧは、図示されているように、１つのフリップフロップの「Ｄ」入力およびフラッシュ６０４−０の別のフリップフロップのイネーブル入力に接続され得る。さらに、図示されているように、フリップフロップの出力は互いにシリアルに接続されるとしてもよく、メモリコントローラ６０２からのＤＡＴＡ［７：０］はフリップフロップの「Ｄ」入力に接続されるとしてもよい。
このようにして、スキャンチェーンまたはシリアル接続装置を形成することができ、フィードバック６０６がメモリコントローラ６０２のＦＢに接続される。ＣＮＦＧは、チェーンを通過してフィードバック６０６を介して戻り得る。各フリップフロップは、ＲＥＦ＿ＣＬＫ（図６には図示されていないが、図７を参照しつつ以下で説明する）に同期して、時間シフトさせた設定信号（以下では時間シフト設定信号と呼ぶ）をチェーン内の後続のフラッシュメモリデバイスに与えるとしてもよい。このため、ＣＮＦＧパルスがメモリコントローラ６０２に戻る前に発生するＲＥＦ＿ＣＬＫサイクルの数に基づいて、特定の装置またはメモリモジュールに設けられるフラッシュデバイスの数を決定するとしてもよい。また、再設定が必要な場合、リセット動作（例えば、図４に示したＲＥＳＥＴ＿Ｎ信号を用いる）をまず実行するとしてもよい。
図７は、本発明の実施形態に係るデバイス設定動作の一例を示すタイミングチャート７００である。ライトプロテクト信号および／または同期信号がアサート状態に移行すると、フラッシュデバイス識別バイト（例えば、フラッシュＩＤまたは「Ｉ」バイト）およびコマンドバイト（例えば、「Ｃ」バイト）を、コントローラからフラッシュメモリデバイスに送信する。図示するように、フラッシュＩＤバイトおよびコマンドバイトが与えられた後、ＣＮＦＧが１サイクルの間移行する（例えば、バイナリロジック状態で「ＨＩＧＨ」に移行する）と、認証データ「Ｐ」を与えるとしてもよい。また、同期（または、コマンドタイミング）信号ＳＹＮＣ＿Ｎは、認証データの最後の部分よりも１サイクル前に移行する（例えば、バイナリロジック状態で「ＨＩＧＨ」に移行する）としてもよい。一部の実施形態によると、このような認証データは、部分単位で、最長でＲＥＦ＿ＣＬＫの１６サイクルの間、与えられるとしてもよい。また、デバイス設定コマンド（例えば、コマンドＡ０ｈ）は、（ｉ）特定のフラッシュメモリデバイスが既に設定されている場合、（ｉｉ）ライトプロテクト信号がアサートされていない場合（例えば、ＷＰ＿Ｎ＝「０」）、（ｉｉｉ）設定信号（例えば、ＣＮＦＧ）がアサートされていない、および／または（ｉｖ）設定信号がクロック周期２つ以上の期間にわたってアサートされている場合、または別々に２回アサートされた場合には、特定のフラッシュメモリデバイスによって無視されるとしてもよい。
システムが備える各フラッシュメモリデバイスの設定について、「Ｉ」バイトは、後続のデバイス設定コマンドが、デバイスＩＤを始めとするその他の設定情報を格納する準備として、各デバイスによって受信され得るように、ブロードキャストコマンドであってもよい。各フラッシュデバイスＩＤは、各フラッシュメモリデバイス内の予約メモリ部分に格納され得る。さらに、各デバイスは、デバイス設定コマンドのアサート時と所定のフラッシュメモリデバイスにおける時間シフト設定信号の受信時との間のクロックサイクル数をカウントすることによって、自身のＩＤを求めるとしてもよい。例えば、フラッシュメモリデバイス６０４−０は、ＣＦＮＧ信号はデバイス設定コマンドが発行されてから１サイクル後にアサートされているので、自身にフラッシュＩＤ「００００」を割り当てるとしてもよい。フラッシュメモリデバイス６０４−１は、デバイス設定コマンド発行時と時間シフト設定信号のフラッシュメモリデバイス６０４−１への到達時（信号がデバイス６０４−０に到達して１サイクル後）との間に２サイクルの差があるので、自身に「０００１」というＩＤを割り当てるとしてもよい。このようにして、ＩＤを割り当てていく。これに代えて、単にパラメータデータバイトが、メモリコントローラから各フラッシュメモリデバイスのＩＤを与えるとしてもよい。
図８Ａは、本発明の実施形態に係る、複数のフラッシュメモリデバイスのうち１つにおけるデータ消去動作の一例を示すタイミングチャート７２０である。このような消去動作を実行する場合は、ライトプロテクト信号（例えば、ＷＰ＿Ｎ）は動作期間の略すべてにわたってアサートするが、同期信号（例えば、ＳＹＮＣ＿Ｎ）はタイミング信号の限定サイクル数（例えば、ＲＥＦ＿ＣＬＫの１サイクル）にわたってアサートするとしてもよい。消去コマンド（例えば、Ｄ０ｈ）が与えられると、後続のサイクルではパラメータバイトＰ１、Ｐ２およびＰ３が続く。さらに、消去割り込み（ＩＮＴ＿Ｎ）が、コマンドバイト「Ｃ」に先立って与えられたフラッシュ識別バイト「Ｉ」が指し示す特定のフラッシュデバイスによって与えられるとしてもよく、ＩＮＴ＿ＮはＬＯＷに移行して消去動作の完了を示すとしてもよい（例えば、ＩＥＮ＿Ｅ＝「１」）。
図８Ｂは、本発明の実施形態に係る、バッファ読出のためにホストへバッファデータを送信する動作の一例を示すタイミングチャート７８０である。バッファ読出動作を実行するためには、ライトプロテクト信号（例えば、ＷＰ＿Ｎ）は動作期間のすべてにわたってアサートするが、同期信号（例えば、ＳＹＮＣ＿Ｎ）はタイミング信号の限定サイクル数（例えば、ＲＥＦ＿ＣＬＫの１サイクル）にわたってアサートするとしてもよい。バッファ読出コマンド（例えば、３２ｈ）が与えられると、１サイクル後に、フラッシュデータバイトＦ１、Ｆ２およびＦｎが続く。フラッシュデータバイト（Ｆ１−Ｆｎ）は、アナログ出力ＲＤＰ０／ＲＤＮ０−ＲＤＰ３／ＲＤＮ３（８ビットバス）またはＲＤＰ０／ＲＤＮ０−ＲＤＰ７／ＲＤＮ７（１６ビットバス）で与えられるとしてもよい。これらのデータバイトを同期させるべく、読出タイミング信号（例えば、ＲＤ＿ＣＬＫ）が、コマンドバイト「Ｃ」に先立って与えられたフラッシュ識別バイト「Ｉ」が指し示す特定のフラッシュデバイスによって与えられるとしてもよい。また、ＩＥＮ＿Ｒ＝「１」の場合にＩＮＴ＿ＮはＬＯＷで、読出データが準備されると割り込みがイネーブルされる。
図９は、本発明の実施形態に係る消去方法の一例を示すフローチャート８００である。当該フローはステップ８０２で開始され、ステップ８０４で、コントローラによって、またはコントローラから、消去コマンドが発行され得る。例えば、消去コマンドはデータ消去動作を実行するとしてもよい。続いて、ステップ８０６で、コントローラによって、またはコントローラから、読出ステータスコマンドが発行されるとしてもよい。ステップ８０８で、「動作進行中」（ＯＩＰ）インジケータがデアサートされる（例えば、ＯＩＰ＝「０」）まで、読出ステータスコマンドが継続するとしてもよい。読出ステータスコマンドは一般的に、（先行する）コマンド、例えば、消去コマンド、プログラムコマンドまたは読出コマンド等のステータスを決定するものである。このようなコマンドのステータスには、エラー無し、コマンド実行中、および／または、１以上のエラー有りまたはエラータイプ等があり、読出ステータス情報を与えるために利用可能なビット数に応じて選択され得る。ステップ８０８でＯＩＰインジケータがデアサートされると、および／または、ステップ８１２で割り込みが発生すると、ステップ８１０で第２の読出ステータスコマンドが発行されるとしてもよい。エラーが発生することなく動作が完了する場合には、「エラー無し」ステータスが示されるとしてよい。これに代えて、第２の読出ステータスコマンド（８１０）は、動作（例えば、コマンド実行）中にエラーが発生したか否かに応じて、割り込みをクリアまたはアサートするとしてもよい。エラーが検出される場合（例えば、ステップ８１４においてエラーインジケータまたはエラーフラグをアサートすることによって）、エラー情報を取得するべく読出エラー情報コマンドが発行されるとしてもよい（ステップ８１６）。こうして当該フローはステップ８１８で完了する。エラーが検出されない（ステップ８１４でＥＲＲ＝「０」）場合、当該フローは完了され得る（ステップ８１８）。
＜本発明に係る回路を用いるシステムの例＞
本発明の別の側面に係るシステムは、フラッシュメモリデバイスを制御するべく、本発明に係る装置または回路を備えるとしてもよい。本発明のさまざまな実施例を図１０Ａから図１０Ｇに示す。
図１０Ａを参照すると、本発明はハードディスクドライブ（ＨＤＤ）９００において実現され得る。本発明は、図１０Ａにおいて９０２として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方を実施するとしてもよい。実施形態によっては、ＨＤＤ９００の信号処理回路および／または制御回路９０２および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、および／または、磁気格納媒体９０６に対して出力される、および／または、磁気格納媒体９０６から受信されたデータをフォーマットするとしてもよい。
ＨＤＤ９００は、コンピュータ、携帯情報端末（ＰＤＡ）などの携帯用コンピュータデバイス、携帯電話、メディアプレーヤまたはＭＰ３プレーヤなどのホストデバイス（不図示）および／またはそれ以外のデバイスと、１以上の有線通信リンクまたは無線通信リンク９０８を介して通信し得る。ＨＤＤ９００は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリなどの低レイテンシ不揮発性メモリ、リードオンリーメモリ（ＲＯＭ）および／またはそれ以外の適切な電子データストレージなどであるメモリ９０９に接続され得る。
図１０Ｂを参照すると、本発明はＤＶＤドライブ９１０において実現され得る。本発明は、図１０Ｂにおいて９１２として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方、および／または、ＤＶＤドライブ９１０の大容量データストレージ９１８を実施するとしてもよい。ＤＶＤドライブ９１０の信号処理回路および／または制御回路９１２および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、および／または、光学格納媒体９１６から読み出された、および／または、光学格納媒体９１６に書き込まれるデータをフォーマットするとしてもよい。実施形態によっては、ＤＶＤドライブ９１０の信号処理回路および／または制御回路９１２および／またはその他の回路（不図示）はさらに、符号化および／または復号化および／またはＤＶＤドライブに関連するそれ以外の信号処理機能といった機能を実行し得る。
ＤＶＤドライブ９１０は、コンピュータ、テレビまたはそれ以外のデバイスなどの出力デバイス（不図示）と、１以上の有線通信リンクまたは無線通信リンク９１７を介して通信し得る。ＤＶＤドライブ９１０は、不揮発にデータを格納する大容量データストレージ９１８と通信し得る。大容量データストレージ９１８は、ハードディスクドライブ（ＨＤＤ）を含み得る。ＨＤＤは、図１０Ａに示すような構成を持つとしてもよい。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。ＤＶＤドライブ９１０は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ９１９に接続され得る。
図１０Ｃを参照すると、本発明は高精細テレビ（ＨＤＴＶ）９２０において実現され得る。本発明は、図１０Ｃにおいて９２２として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方、ＨＤＴＶ９２０のＷＬＡＮインターフェースおよび／または大容量データストレージを実現するとしてもよい。ＨＤＴＶ９２０は、有線または無線でＨＤＴＶ入力信号を受信し、ディスプレイ９２６用のＨＤＴＶ出力信号を生成する。実施形態によっては、ＨＤＴＶ９２０の信号処理回路および／または制御回路９２２および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、データをフォーマットし、および／または、必要に応じてその他のＨＤＴＶ関連処理を行うとしてもよい。
ＨＤＴＶ９２０は、光学および／または磁気ストレージデバイスのように不揮発にデータを格納する大容量データストレージ９２７と通信し得る。少なくとも１つのＨＤＤは図１０Ａに示す構成を有し、および／または、少なくとも１つのＤＶＤドライブは図１０Ｂに示す構成を有し得る。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。ＨＤＴＶ９２０は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ９２８に接続され得る。ＨＤＴＶ９２０はまた、ＷＬＡＮネットワークインターフェース９２９を介したＷＬＡＮとの接続をサポートし得る。
図１０Ｄを参照すると、本発明は、車両９３０の制御システム、車両制御システムのＷＬＡＮインターフェースおよび／または大容量データストレージにおいて実現されるとしてもよい。実施形態によっては、本発明は、１以上のセンサから入力を受信するパワートレイン制御システム９３２を実施する。センサの例を挙げると、温度センサ、圧力センサ、回転センサ、気流センサ、および／または、エンジン操作パラメータ、トランスミッション操作パラメータ、および／またはそれ以外の制御信号といった出力制御信号を１以上生成するそれ以外の適切なセンサなどがある。
本発明は、車両９３０の別の制御システム９４０においても実現され得る。制御システム９４０も同様に、入力センサ９４２から信号を受信し、および／または、１以上の出力デバイス９４４に制御信号を出力するとしてもよい。実施形態によっては、制御システム９４０は、アンチロックブレーキングシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車両テレマティックスシステム、車線逸脱システム、車間距離制御システム、およびステレオ、ＤＶＤ、コンパクトディスク等の車両内エンターテインメントシステムの一部であってよい。これ以外にも実施例は検討されている。
パワートレイン制御システム９３２は、不揮発にデータを格納する大容量データストレージ９４６と通信し得る。大容量データストレージ９４６は、光学および／または磁気ストレージデバイス（例えば、ハードディスクドライブ（ＨＤＤ）および／またはＤＶＤドライブ）を含み得る。少なくとも１つのＨＤＤは図１０Ａに示す構成を有し、および／または、少なくとも１つのＤＶＤドライブは図１０Ｂに示す構成を有し得る。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。パワートレイン制御システム９３２は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ９４７に接続され得る。パワートレイン制御システム９３２はまた、ＷＬＡＮネットワークインターフェース９４８を介したＷＬＡＮとの接続をサポートし得る。制御システム９４０はまた、大容量データストレージ、メモリおよび／またはＷＬＡＮインターフェース（全て不図示）を含み得る。
図１０Ｅを参照すると、本発明は携帯電話用アンテナ９５１を含み得る携帯電話９５０において実現され得る。本発明は、図１０Ｅにおいて９５２として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方、携帯電話９５０のＷＬＡＮインターフェースおよび／または大容量データストレージを実現するとしてもよい。実施形態によっては、携帯電話９５０は、マイクロフォン９５６、スピーカおよび／または音声出力ジャックなどの音声出力９５８、ディスプレイ９６０、および／または、キーパッド、ポインティングデバイス、音声起動デバイスおよび／またはそれ以外の入力デバイスである入力デバイス９６２を備える。携帯電話９５０の信号処理回路および／または制御回路９５２および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、データをフォーマットし、および／または、その他の携帯電話機能を実施するとしてもよい。
携帯電話９５０は、光学および／または磁気ストレージデバイス（例えばハードディスクドライブ（ＨＤＤ）および／またはＤＶＤドライブ）のように不揮発にデータを格納する大容量データストレージ９６４と通信し得る。少なくとも１つのＨＤＤは図１０Ａに示す構成を有し、および／または、少なくとも１つのＤＶＤドライブは図１０Ｂに示す構成を有し得る。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。携帯電話９５０は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ９６６に接続され得る。携帯電話９５０はまた、ＷＬＡＮネットワークインターフェース９６８を介したＷＬＡＮとの接続をサポートし得る。
図１０Ｆを参照すると、本発明はセットトップボックス９８０において実施され得る。本発明は、図１０Ｆにおいて９８４として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方、セットトップボックス９８０のＷＬＡＮインターフェースおよび／または大容量データストレージを実現するとしてもよい。セットトップボックス９８０は、ブロードバンドソースなどのソースから信号を受信し、テレビおよび／またはモニタおよび／またはその他のビデオおよび／またはオーディオ出力デバイスのようなディスプレイ９８８に適切な標準および／または高精細オーディオ／ビデオ信号を出力する。セットトップボックス９８０の信号処理回路および／または制御回路９８４および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、データをフォーマットし、および／または、その他のセットトップボックス機能を実施するとしてもよい。
セットトップボックス９８０は、不揮発にデータを格納する大容量データストレージ９９０と通信し得る。大容量データストレージ９９０は、光学および／または磁気ストレージデバイス（例えば、ハードディスクドライブ（ＨＤＤ）および／またはＤＶＤドライブ）を含み得る。少なくとも１つのＨＤＤは図１０Ａに示す構成を有し、および／または、少なくとも１つのＤＶＤドライブは図１０Ｂに示す構成を有し得る。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。セットトップボックス９８０は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ９９４に接続され得る。セットトップボックス９８０はまた、ＷＬＡＮネットワークインターフェース９９６を介したＷＬＡＮとの接続をサポートし得る。
図１０Ｇを参照すると、本発明はメディアプレーヤ１０００において実現され得る。本発明は、図１０Ｇにおいて１００４として一般的に識別される、信号処理回路および／または制御回路のどちらか一方または両方、メディアプレーヤ１０００のＷＬＡＮインターフェースおよび／または大容量データストレージを実現するとしてもよい。実施形態によっては、メディアプレーヤ１０００は、ディスプレイ１００７および／またはキーパッド、タッチパッド等のユーザ入力１００８を有する。実施形態によっては、メディアプレーヤ１０００は、ディスプレイ１００７および／またはユーザ入力１００８を介して、メニュー、ドロップダウンメニュー、アイコンおよび／またはポイントアンドクリックインターフェースを通常使用するグラフィカルユーザインターフェース（ＧＵＩ）を利用し得る。メディアプレーヤ１０００はさらに、スピーカおよび／または音声出力ジャックなどの音声出力１００９を有する。メディアプレーヤ１０００の信号処理回路および／または制御回路１００４および／またはその他の回路（不図示）は、データを処理し、符号化および／または暗号化を行って、演算を実施し、データをフォーマットし、および／または、その他のメディアプレーヤ機能を実施するとしてもよい。
メディアプレーヤ１０００は、圧縮オーディオおよび／またはビデオコンテンツなどのデータを不揮発に格納する大容量データストレージ１０１０と通信し得る。実施例によっては、圧縮オーディオファイルは、ＭＰ３フォーマットまたはそれ以外の適切な圧縮オーディオおよび／またはビデオフォーマットに準拠したファイルを含む。大容量データストレージは、光学および／または磁気ストレージデバイス（例えば、ハードディスクドライブ（ＨＤＤ）および／またはＤＶＤドライブ）を含み得る。少なくとも１つのＨＤＤは図１０Ａに示す構成を有し、および／または、少なくとも１つのＤＶＤドライブは図１０Ｂに示す構成を有し得る。ＨＤＤは、約１．８"未満の直径を持つプラッタを１以上有するミニＨＤＤであってよい。メディアプレーヤ１０００は、ＲＡＭ、ＲＯＭ、フラッシュメモリなどの低レイテンシ不揮発性メモリおよび／またはそれ以外の適切な電子データストレージなどであるメモリ１０１４に接続され得る。メディアプレーヤ１０００はまた、ＷＬＡＮネットワークインターフェース１０１６を介したＷＬＡＮとの接続をサポートし得る。上述した実施形態に加えて、他の実施形態も検討されている。
＜結論＞
このように、本発明は、ピンカウントを増やすことなくマルチデバイスシステムにおけるフラッシュメモリデバイスを設定および操作するインターフェース、装置および方法を提供する。特に、本発明の実施形態は、１つのメモリコントローラを備えるマルチフラッシュメモリシステムと共に、そのようなシステムが備える複数のフラッシュメモリデバイスを設定および操作する方法を提供する。
本発明の具体的な実施形態を上記で説明したが、上記の記載は説明を目的としたものであり、本発明の全内容を網羅したものではなく、本発明を開示された具体的な形態に限定するものでもない。上記の教示内容に基づき多くの変形および変更を実現することができるのは明らかである。上述した実施形態は、本発明の原理および本発明を実際に適用する場合を最も良く説明するものとして選択されている。このため当業者は、上記の実施形態に基づき、それぞれの利用に適するように様々に変形することによって本発明および様々な実施形態を最大限利用することができる。本発明の範囲は、本願の特許請求の範囲およびその均等物によって定義されるべきものである。

Claims (25)

  1. マルチデバイスメモリシステムを設定する方法であって、
    １以上のデータ入出力（Ｉ／Ｏ）端子、クロック信号を受信するクロック端子、およびライトプロテクト信号を受信するライトプロテクト端子を含む複数のパラレルＩ／Ｏ端子と、制御信号を受信する、シリアルに接続されている制御端子とをそれぞれが有する複数のフラッシュメモリデバイスに対する一の前記制御信号をアサートする段階と、
    前記複数のフラッシュメモリデバイスのそれぞれについて一意的な識別子を決定する段階と、
    前記制御信号がアサートされている予め定められた数のクロックサイクル内で、前記複数のフラッシュメモリデバイスのうち対応するフラッシュメモリデバイスに前記一意的な識別子をシリアルに格納する段階と
    を備える方法。
  2. 前記制御信号は設定制御信号であり、前記設定制御信号は、予め定められた状態の場合または予め定められた移行の場合にアサートされている
    請求項１に記載の方法。
  3. 前記制御信号は、予め定められた数のクロックサイクルにわたってアサートされる
    請求項１に記載の方法。
  4. 第１のフラッシュメモリデバイスにおいて前記クロック信号を用いて前記制御信号を時間シフトさせる段階と、前記第１のフラッシュメモリデバイスに隣接する第２のフラッシュメモリデバイスに、シフトされた制御信号を供給する段階と
    をさらに備える、請求項３に記載の方法。
  5. 前記データＩ／Ｏ端子を介して前記複数のフラッシュメモリデバイスのそれぞれにパラメータデータを供給する段階
    をさらに備える、請求項４に記載の方法。
  6. 前記クロック信号を用いて前記複数のフラッシュメモリデバイスのそれぞれについて前記パラメータデータを記録する段階
    をさらに備える、請求項５に記載の方法。
  7. 前記一意的な識別子を決定する段階は、第１のコマンドと時間シフトされた前記設定信号との間のクロックサイクル数をカウントする段階を含む
    請求項４に記載の方法。
  8. 前記第１のコマンドは、デバイス設定コマンドを含む
    請求項７に記載の方法。
  9. 前記複数のフラッシュメモリデバイスのうち１つのフラッシュメモリデバイスが、リセットされることなく、前記一意的な識別子を格納した場合、
    前記ライトプロテクト信号がアサートされている場合、および／または
    １よりも大きい予め定められた数のクロックサイクルにわたって、前記制御信号がアサートされている場合、
    前記複数のフラッシュメモリデバイスのうち前記１つのフラッシュメモリデバイスにおいて前記制御信号のアサートを無視する段階
    を備える、請求項１に記載の方法。
  10. 前記複数のフラッシュメモリデバイスのうち最終フラッシュメモリデバイスから得られる、時間シフトされた前記設定制御信号を用いて、前記複数のフラッシュメモリデバイスの数を決定する段階
    をさらに備える、請求項２に記載の方法。
  11. 前記一意的な識別子は、マルチビットバイナリ列を含む
    請求項１に記載の方法。
  12. マルチデバイスメモリシステムを操作する方法であって、
    前記システムに備えられた、それぞれが１以上のパラレルデータ入出力（Ｉ／Ｏ）端子およびクロック端子を含む複数のフラッシュメモリデバイスが有する、１以上の制御信号の数に対応する数のシリアルに接続されているＩ／Ｏ端子において、前記１以上の制御信号をアサートする段階と、
    前記制御信号がアサートされている予め定められた数のクロックサイクル内で、前記パラレルデータＩ／Ｏ端子において一意的な識別子を送信することによって前記複数のフラッシュメモリデバイスのうち１つのフラッシュメモリデバイスを特定する段階と、
    前記データＩ／Ｏ端子において前記複数のフラッシュメモリデバイスのうち前記特定された１つのフラッシュメモリデバイスに命令を送信する段階と
    を備える方法。
  13. 前記命令は、読出コマンド、消去コマンド、またはプログラムコマンドを含む
    請求項１２に記載の方法。
  14. 前記特定する段階は、前記データＩ／Ｏ端子からデバイス識別バイトを供給する段階を含む
    請求項１２に記載の方法。
  15. 前記デバイス識別バイトは、前記命令の前記送信に先立つクロック信号のサイクルで供給され、前記クロック信号は前記クロック端子から供給される
    請求項１４に記載の方法。
  16. 前記複数のフラッシュメモリデバイスのそれぞれに接続されている読出サンプリングクロックを用いて前記命令の結果を同期させる段階
    をさらに備える、請求項１４に記載の方法。
  17. 前記命令を送信する段階は、前記複数のフラッシュメモリデバイスとメモリコントローラとを接続するインターフェースを用いる段階を含み、前記インターフェースは、
    前記複数のフラッシュメモリデバイスのうち第１のフラッシュメモリデバイスに設定信号を送信する設定端子と、
    前記複数のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御端子と、
    前記複数のフラッシュメモリデバイスのうち１つから読出サンプリングクロックを受信する読出クロック端子と
    を有する
    請求項１２に記載の方法。
  18. メモリコントローラから設定信号を受信して、前記設定信号から第１の記録信号を生成する第１のフラッシュメモリデバイスと、
    前記第１の記録信号を受信して、前記第１の記録信号から、前記メモリコントローラに供給される第２の記録信号を生成する第２のフラッシュメモリデバイスと、
    インターフェースを介して前記第１および第２のフラッシュメモリデバイスに接続されている前記メモリコントローラと
    を備え、
    前記インターフェースは、
    前記設定信号を送信する制御端子と、
    前記第１および第２のフラッシュメモリデバイスのそれぞれに接続されている複数のパラレル入出力（Ｉ／Ｏ）端子と
    を有し、
    前記複数のパラレルＩ／Ｏ端子は、データ信号を送信する１以上のデータＩ／Ｏ端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む
    メモリモジュール。
  19. 前記第１および第２の記録信号は、前記第１のフラッシュメモリデバイスから前記第２のフラッシュメモリデバイスに、そして前記メモリコントローラへと、前記設定信号のパルスをシリアルにシフトさせる
    請求項１８に記載のメモリモジュール。
  20. 前記第１および第２のフラッシュメモリデバイスはそれぞれ、前記第１および第２の記録信号を供給する第１のＤフリップフロップを有する
    請求項１８に記載のメモリモジュール。
  21. 前記第１および第２のフラッシュメモリデバイスはそれぞれ、前記第１および第２の記録信号のうち対応する記録信号によってイネーブルされるとパラメータデータを記録する第２のＤフリップフロップを有し、前記パラメータデータは、前記データＩ／Ｏ端子から供給される
    請求項２０に記載のメモリモジュール。
  22. 前記パラメータデータは、一意的な識別子を含む
    請求項２１に記載のメモリモジュール。
  23. デバイス設定コマンドと前記第１および第２の記録信号のうち対応する記録信号との間のクロック数から、一意的な識別子を算出するカウントロジック
    をさらに備える、請求項１９に記載のメモリモジュール。
  24. 前記データＩ／Ｏ端子は、少なくとも８ビットである
    請求項１９に記載のメモリモジュール。
  25. 前記コントローラはさらに、
    前記第１のフラッシュメモリデバイスに前記設定信号を送信する設定ロジックと、
    前記第１および第２のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御ロジックと、
    前記第１および第２のフラッシュメモリデバイスにクロック信号を送信するタイミングロジックと、
    前記複数のフラッシュメモリデバイスのうち１つから読出サンプリングクロックを受信する読出クロック端子と
    を有する
    請求項１９に記載のメモリモジュール。
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