TWI401694B - 動態隨機存取記憶體行命令位址的控制電路及方法 - Google Patents

動態隨機存取記憶體行命令位址的控制電路及方法 Download PDF

Info

Publication number
TWI401694B
TWI401694B TW098101294A TW98101294A TWI401694B TW I401694 B TWI401694 B TW I401694B TW 098101294 A TW098101294 A TW 098101294A TW 98101294 A TW98101294 A TW 98101294A TW I401694 B TWI401694 B TW I401694B
Authority
TW
Taiwan
Prior art keywords
signal
address
command
indicator
row
Prior art date
Application number
TW098101294A
Other languages
English (en)
Other versions
TW201027553A (en
Inventor
Yu Wen Huang
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Priority to TW098101294A priority Critical patent/TWI401694B/zh
Priority to US12/417,338 priority patent/US7990800B2/en
Publication of TW201027553A publication Critical patent/TW201027553A/zh
Application granted granted Critical
Publication of TWI401694B publication Critical patent/TWI401694B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

動態隨機存取記憶體行命令位址的控制電路及方法
本案是關於一種行命令位址的控制電路及方法，特別是關於應用於雙資料速率(DDR)同步動態隨機存取記憶體(SDRAM)裝置的一種行命令位址的控制電路及方法。
請參閱第一圖，其為一習用具有行命令位址延遲數控制的DDR SDRAM(Double data rate synchronous dynamic random access memory)裝置10的示意圖。如圖所示，DDR SDRAM裝置10包括一讀取命令解碼器121、一位址輸入緩衝器122、一寫入命令解碼器123、一模式暫存器裝置124、一處理裝置13、一行位址解碼器14與一記憶體陣列15。記憶體陣列15為一DDR SDRAM陣列，其包括配置成列(Row)及行(Column)的複數記憶體細胞(未顯示)。行位址解碼器14接收處理裝置13所輸出的一位址信號LDS1，產生用以控制記憶體陣列15的一驅動信號CSL1，其中位址信號LDS1包括用以指向該複數記憶體細胞中一特定記憶體細胞的一行命令位址AS1。
處理裝置13包括一讀取位址閂鎖裝置131、一寫入位址暫存器裝置132與一閂鎖單元133。閂鎖單元133的輸入端133A電連接於讀取位址閂鎖裝置131的輸出端131B與寫入位址暫存器裝置132的輸出端132B，且閂鎖單元133的輸入端具有一位址信號KDS1。
模式暫存器裝置124接收一模式暫存器設定命令MRS1來產生一寫入延遲數(Write latency)WL1。位址輸入緩衝器122接收一輸入位址信號CDS1，且產生一內部位址信號IDS1；相較於輸入位址信號CDS1，內部位址信號IDS1具有一緩衝延遲時間。
以DDR SDRAM裝置10的一讀取操作為例，在一第一時脈週期中，讀取命令解碼器121接收一讀取命令RCM1；且在該第一時脈週期中，位址輸入緩衝器122接收讀取命令RCM1所對應的且在輸入位址信號CDS1中的行命令位址AS1。讀取命令解碼器121響應讀取命令RCM1而產生一讀取時序信號CKR1。讀取位址閂鎖裝置131響應讀取時序信號CKR1與內部位址信號IDS1而控制位址信號KDS1。閂鎖單元133接收位址信號KDS1，且產生位址信號LDS1。輸入位址信號CDS1、內部位址信號IDS1、位址信號KDS1與位址信號LDS1皆包括行命令位址AS1，但行命令位址AS1出現於所述複數位址信號的各時間點不同。
以DDR SDRAM裝置10的一寫入操作為例，在一第二時脈週期中，寫入命令解碼器123接收一寫入命令WCM1；且在該第二時脈週期中，位址輸入緩衝器122接收寫入命令WCM1所對應的且在輸入位址信號CDS1中的行命令位址AS2。寫入命令解碼器123響應寫入命令WCM1而產生一寫入時序信號CKW1。寫入位址暫存器裝置132響應寫入時序信號CKW1、內部位址信號IDS1與寫入延遲數WL1而控制位址信號KDS1。閂鎖單元133接收位址信號KDS1，且產生位址信號LDS1。
參閱第二圖，其為第一圖中處理裝置13的示意圖。如圖所示，處理裝置13包括讀取位址閂鎖裝置131、寫入位址暫存器裝置132與閂鎖單元133。讀取位址閂鎖裝置131包括兩開關21、22、一反閘1311與一閂鎖單元31。反閘1311接收讀取時序信號CKR1，且產生一信號BCLKR1。開關21的輸入端21A接收內部位址信號IDS1，開關21的控制端21C接收讀取時序信號CKR1；閂鎖單元31的輸入端31A電連接於開關21的輸出端21B；開關22的輸入端22A電連接於閂鎖單元31輸出端31B，開關22的控制端22C接收信號BCKR1，開關22的輸出端22B控制位址信號KDS1。開關21包括一傳輸閘211與一反閘212。閂鎖單元31包括一反閘311和以反方向與反閘311並聯的一反閘312。開關22與開關21具有相同的構造。
在讀取時序信號CKR1中具有一低準位的一第一時段中，例如，在該第一時脈週期中，內部位址信號IDS1中的行命令位址AS1經由傳輸閘211而被寫入閂鎖單元31中。在讀取時序信號CKR1中具有一高準位的一第二時段中，閂鎖單元31輸出端31B的行命令位址AS1經由傳輸閘221而被寫入閂鎖單元133中，以使位址信號LDS1具有行命令位址AS1，其中該第二時段緊隨該第一時段。
寫入位址暫存器裝置132包括一反閘1321、六開關23、24、25、26、27、28、五閂鎖單元32、33、34、35、36、與一多工器裝置39。五閂鎖單元32、33、34、35、36與六開關23、24、25、26、27、28以元件符號23、32、24、33、25、34、26、35、27、36、28的順序串聯。反閘1321接收寫入時序信號CKW1，且產生一信號BCKW1。開關23的輸入端23A接收內部位址信號IDS1，開關23的控制端23C、開關25的控制端25C與開關27的控制端27C皆接收寫入時序信號CKW1，開關24的控制端24C、開關26的控制端26C與開關28的控制端28C皆接收信號BCKW1，開關24的輸出端24B、開關26的輸出端26B與開關28的輸出端28B分別產生複數信號JS11、JS12、JS13，其中信號JS12以一週期落後信號JS11，且信號JS13以一週期落後信號JS12。
在寫入時序信號CKW1中具有三依序的低準位的第三至第五時段中，內部位址信號IDS1、與閂鎖單元33、35中的行命令位址AS2經由開關23、25、27依序被寫入閂鎖單元32、34、36中。在寫入時序信號CKW1中具有三依序的高準位的第六至第八時段中，閂鎖單元32、34、36中的行命令位址AS2經由開關24、26、28依序被寫入閂鎖單元33、35和輸出端28B中，且信號JS11、JS12、JS13分別在該第六至該第八時段中具有行命令位址AS2，其中該第三至該第八時段為依序的六時段。
多工器裝置39接收寫入延遲數WL1與信號JS11、JS12、JS13，根據寫入延遲數WL1，選擇信號JS11、JS12、JS13的其中之一而控制位址信號KDS1。閂鎖單元133接收位址信號KDS1，且產生位址信號LDS1，當寫入延遲數WL1改變時，行命令位址AS2出現於位址信號LDS1中的時間亦可隨之改變。
在第一圖與第二圖中，DDR SDRAM裝置10使用移位暫存器來控制讀取命令RCM1與寫入命令WCM1所分別對應的行命令位址AS1、AS2。因為讀取操作的延遲數(Latency)和寫入操作的延遲數是不同的，故對於讀取操作和寫入操作，需要兩條不同的暫存器路徑。因此，如何進一步整合兩條不同的暫存器路徑，以簡化行命令位址延遲數的控制，成為發展的需求。
職是之故，本案發明人鑑於上述的需求，經悉心之研究，並一本鍥而不捨的精神，終發明出本案『動態隨機存取記憶體行命令位址的控制電路及方法』。
本案的一目的是提供一種行命令位址的控制電路及方法，將動態隨機存取記憶體裝置的讀取操作和寫入操作的行命令位址延遲數的控制，利用一控制單元與一先進先出暫存器加以整合，以達成簡化電路設計的功效。
本案的第一構想為提出一種行命令位址的控制電路，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，該控制電路包括一控制單元與一先進先出暫存器。該一控制單元設置一讀取延遲數與一寫入延遲數的至少其中之一來決定一第一週期數，且同步地產生一輸入指標與一輸出指標，其中該輸出指標以該第一週期數落後該輸入指標。該先進先出暫存器具有複數依序的閂鎖單元，該先進先出暫存器接收該行命令位址、該輸入指標與該輸出指標，將該行命令位址寫入至該複數依序的閂鎖單元中一由該輸入指標所指向的特定閂鎖單元，且利用該輸出指標讀取該特定閂鎖單元來輸出該行命令位址。
本案的第二構想為提出一種行命令位址的控制電路，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，該控制電路包括一控制單元與一先進先出暫存器。該控制單元決定一第一週期數，且同步地產生一輸入指標與一輸出指標，其中該輸出指標以該第一週期數落後該輸入指標。該先進先出暫存器利用該輸入指標來儲存該行命令位址，且利用該輸出指標來輸出該行命令位址。
本案的第三構想為提出一種行命令位址的控制方法，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，該控制方法包括下列步驟：決定一第一週期數；同步地產生一輸入指標與一輸出指標，其中該輸出指標以該第一週期數落後該輸入指標；利用該輸入指標來儲存該行命令位址；及，利用該輸出指標來輸出該行命令位址。
請參閱第三圖，其為本案所提動態隨機存取記憶體裝置40的示意圖。如圖所示，動態隨機存取記憶體裝置40可包括一控制電路41、一行位址解碼器44與一記憶體陣列45。在一實施例中，控制電路41用於控制一行命令位址(Column-command address)A1，其中行命令位址A1對應於記憶體陣列45的一特定行CA1，且記憶體陣列45為一動態隨機存取記憶體陣列。控制電路41可包括一控制單元42與一先進先出暫存器(First-in first-out register)43。控制單元42決定一第一週期數FPN，且同步地產生一輸入指標IP與一輸出指標OP，其中輸出指標OP以第一週期數FPN落後輸入指標IP。先進先出暫存器43利用輸入指標IP來儲存行命令位址A1，且利用輸出指標OP來輸出行命令位址A1。
記憶體陣列45包括配置成複數列(Row)及複數行(Column)的複數記憶體細胞(未顯示)，其中該複數行包括特定行CA1；在一實施例中，記憶體陣列45為一雙資料速率(DDR)同步動態隨機存取記憶體(SDRAM)陣列。行位址解碼器44接收行命令位址A1，且根據行命令位址A1，產生一驅動命令QA1，該驅動命令QA1被提供至記憶體陣列45，且用以選擇記憶體陣列45的特定行CA1。
在一實施例中，控制單元42設置一讀取延遲數RL2與一寫入延遲數WL2的至少其中之一來決定一第一週期數FPN，且同步地產生一輸入指標IP與一輸出指標OP，其中輸出指標OP以第一週期數FPN落後輸入指標IP。先進先出暫存器43具有複數依序的閂鎖單元PR0 、PR1 、…、PRN ，先進先出暫存器43接收行命令位址A1、輸入指標IP與輸出指標OP，將行命令位址A1寫入至該複數依序的閂鎖單元PR0 、PR1 、…、PRN 中一由輸入指標IP所指向的特定閂鎖單元PRA (如PR0 )，且利用輸出指標OP讀取特定閂鎖單元PRA (如PR0 )來輸出行命令位址A1。
在一實施例中，控制單元42用以控制先進先出暫存器43，控制單元42響應一時脈信號CLK、一命令信號SCM2、一輸入位址信號CDS2、與第一週期數FPN而產生被提供至先進先出暫存器43的一內部位址信號IDS2、一指標信號SIP、一指標信號SOP與一閂鎖信號SLT，其中輸入位址信號CDS2與內部位址信號IDS2均包括行命令位址A1，指標信號SIP包括輸入指標IP，且指標信號SOP包括輸出指標OP。先進先出暫存器43響應內部位址信號IDS2、指標信號SIP、指標信號SOP與閂鎖信號SLT而產生位址信號LDS2，其中位址信號LDS2包括行命令位址A1。行位址解碼器44接收位址信號LDS2，且根據位址信號LDS2，產生用以控制記憶體陣列45的一驅動信號CSL2，其中驅動信號CSL2包括驅動命令QA1。
動態隨機存取記憶體裝置40的操作可與時脈信號CLK同步，動態隨機存取記憶體裝置40利用命令信號SCM2中一系列的複數存取命令來進行一系列的複數存取操作，該複數存取命令包括複數讀取命令與複數寫入命令，且該複數存取操作包括複數讀取操作與複數寫入操作；該複數讀取命令用以執行該複數讀取操作，且該複數寫入命令用以執行該複數寫入操作；可根據不同的該複數存取命令，控制該複數存取命令所對應行命令位址的延遲數。例如，命令信號SCM2可包括一存取命令CM1，存取命令CM1用以執行一第一存取操作，且存取命令CM1選自一存取命令群組CMG的複數成員的其中之一，存取命令群組CMG的該複數成員可包括一讀取命令RM1、一寫入命令WM1、一讀取自動預充電命令與一寫入自動預充電命令。
在時脈信號CLK的一時脈週期PD1中，控制單元42接收存取命令CM1與行命令位址A1；在時脈週期PD1中，輸入指標IP指向特定閂鎖單元PRA (如PR0 )。在以第一週期數FPN落後時脈週期PD1的一時脈週期PD2中，輸出指標OP指向特定閂鎖單元PRA (如PR0 )；在鎖定至時脈週期PD2的一致能時段TD1中，閂鎖信號SLT具有一致能準位EN1；在致能時段TD1中，先進先出暫存器43更利用致能準位EN1來輸出行命令位址A1。
在一實施例中，控制單元42可包括一模式暫存器裝置424、一計數控制裝置425、一輸入指標計數裝置426、一輸出指標計數裝置427與一位址輸入緩衝器422。計數控制裝置425可自行決定第一週期數FPN，或可如本實施例所示，計數控制裝置425利用模式暫存器裝置424來決定第一週期數FPN。
模式暫存器裝置424接收一模式暫存器設定命令MRS2，且根據模式暫存器設定命令MRS2產生一參數信號UL2，其中參數信號UL2包括讀取延遲數(Read latency)RL2與寫入延遲數(Write latency)WL2。在一實施例中，模式暫存器裝置424利用模式暫存器設定命令MRS2來設置一附加延遲數(Additive Latency)AL、一行位址選通延遲數(Column address strobe latency)CL或一行位址選通寫入延遲數(Column address strobe write latency)CWL，以根據附加延遲數AL、行位址選通延遲數CL或行位址選通寫入延遲數CWL，決定讀取延遲數RL2與寫入延遲數WL2。讀取延遲數RL2與寫入延遲數WL2的決定、以及附加延遲數AL、行位址選通延遲數CL或行位址選通寫入延遲數CWL的適當值可參考在市面上DDR SDRAM裝置的各種規格。例如，讀取延遲數RL2是附加延遲數AL與行位址選通延遲數CL的加總，且寫入延遲數WL2是附加延遲數AL與行位址選通寫入延遲數CWL的加總。
計數控制裝置425接收命令信號SCM2與參數信號UL2，根據讀取延遲數RL2與寫入延遲數WL2的至少其中之一，決定第一週期數FPN，且根據命令信號SCM2與第一週期數FPN，產生閂鎖信號SLT、一重置信號RTA與一重置信號RTB。例如，當存取命令CM1為讀取命令RM1與該讀取自動預充電命令的其中之一時，計數控制裝置425根據讀取延遲數RL2，決定第一週期數FPN；當存取命令CM1為寫入命令WM1與該寫入自動預充電命令的其中之一時，計數控制裝置425根據寫入延遲數WL2，決定第一週期數FPN。在一實施例中，參數信號UL2包括讀取延遲數RL2、寫入延遲數WL2、附加延遲數AL、行位址選通延遲數CL與行位址選通寫入延遲數CWL，且計數控制裝置425根據附加延遲數AL、行位址選通延遲數CL與行位址選通寫入延遲數CWL，決定第一週期數FPN。
位址輸入緩衝器422接收輸入位址信號CDS2，且產生內部位址信號IDS2。對於第一存取操作，在時脈信號CLK的時脈週期PD1中，計數控制裝置425接收命令信號SCM2中的存取命令CM1，且位址輸入緩衝器422接收輸入位址信號CDS2中的行命令位址A1。
輸入指標計數裝置426接收時脈信號CLK與重置信號RTA，響應時脈信號CLK與重置信號RTA而產生指標信號SIP，其中指標信號SIP的輸入指標IP可具有隨時脈信號CLK遞增的一第一整數。輸出指標計數裝置427接收時脈信號CLK與重置信號RTB，響應時脈信號CLK與重置信號RTB而產生指標信號SOP，其中指標信號SOP的輸出指標OP可具有隨時脈信號CLK遞增的一第二整數。
存取命令CM1的存取類別可為一讀取類別與一寫入類別的其中之一；例如，讀取命令RM1與該讀取自動預充電命令的存取類別均為該讀取類別，寫入命令WM1與該寫入自動預充電命令的存取類別均為該寫入類別。在存取命令CM1的該存取類別與存取命令CM1的前一存取命令的存取類別為不同的情況下，在時脈週期PD1中，輸入指標計數裝置426利用重置信號RTA重置輸入指標IP的該第一整數，例如，該第一整數被重置為零；且在時脈週期PD2中，輸出指標計數裝置427利用重置信號RTB重置輸出指標OP的該第二整數，例如，該第二整數被重置為零。在一實施例中，在讀取操作或寫入操作切換時，才需要產生重置信號RTA與重置信號RTB，而在連續讀取操作或連續寫入操作時，不需要重複產生重置信號RTA與重置信號RTB。換句話說，僅有在存取命令CM1的存取類別與存取命令CM1的該前一存取命令的存取類別為不同的情況下，重置信號RTA與重置信號RTB被產生。
在一實施例中，動態隨機存取記憶體裝置40可包括一第一控制電路(未顯示)與一記憶體陣列45。該第一控制電路可包括控制單元42、先進先出暫存器43與行位址解碼器44。該第一控制電路用於控制行命令位址A1，其中行命令位址A1對應於記憶體陣列45的特定行CA1。
請參閱第四圖，其為本案所提先進先出暫存器60的示意圖。先進先出暫存器60為第三圖中先進先出暫存器43的一實施例。如第四圖所示，先進先出暫存器60包括複數依序的開關IG0 、IG1 、…、IGN 、該複數依序的閂鎖單元PR0 、PR1 、…、PRN 、複數依序的開關IG0 、IG1 、…、IGN 、一開關61與一輸出閂鎖單元62。該複數依序的開關IG0 、IG1 、…、IGN 的各輸入端C10 、C11 、…、C1N 接收內部位址信號IDS2，該複數依序的開關IG0 、IG1 、…、IGN 的各輸出端C20 、C21 、…、C2N 對應電連接於該複數依序的閂鎖單元PR0 、PR1 、…、PRN 的各輸入端D10 、D11 、…、D1N ，該複數依序的開關IG0 、IG1 、…、IGN 的各控制端C30 、C31 、…、C3N 對應地接收指標信號SIP的複數子信號SIP0 、SIP1 、…、SIPN ，且根據指標信號SIP的輸入指標IP，依序將內部位址信號IDS2分配至該複數依序的閂鎖單元PR0 、PR1 、…、PRN 。
在時脈信號CLK的時脈週期PD1中，輸入指標IP指向該複數依序的閂鎖單元PR0 、PR1 、…、PRN 中的特定閂鎖單元PRA (如PR0 )。特定閂鎖單元PRA (如PR0 )的輸入端(如D10 )電連接於該複數依序的開關IG0 、IG1 、…、IGN 中的一特定開關IGA (如IG0 )的輸出端(如C20 )，且指標信號SIP的該複數子信號SIP0 、SIP1 、…、SIPN 中一由輸入指標IP所指向的一特定子信號SIPA (如SIP0 )使特定開關IGA (如IG0 )導通；因此，在時脈週期PD1中，內部位址信號IDS2中的行命令位址A1被寫入特定閂鎖單元PRA (如PR0 )。
該複數依序的開關IG0 、IG1 、…、IGN 具有相同的構造；例如，開關IG0 包括一傳輸閘71與一反閘72。傳輸閘71的輸入端71A接收內部位址信號IDS2，傳輸閘71的輸出端71B電連接於閂鎖單元PR0 的輸入端D10 ，傳輸閘71的第一控制端71C接收指標信號SIP的子信號SIP0 ，其中傳輸閘71可為一CMOS開關。傳輸閘71可包括一NMOS電晶體711與電連接於NMOS電晶體711的一PMOS電晶體712。反閘72的輸入端接收指標信號SIP的子信號SIP0 ，反閘72的輸出端電連接於傳輸閘71的第二控制端71D。
該複數依序的閂鎖單元PR0 、PR1 、…、PRN 具有相同的構造；例如，閂鎖單元PR0 包括一反閘641和以反方向與反閘641並聯的一反閘642。該複數依序的閂鎖單元PR0 、PR1 、…、PRN 分別對應於複數依序的儲存位置；在時脈週期PD1中，輸入指標IP指向該複數依序的儲存位置中的一特定儲存位置，且在時脈週期PD2中，輸出指標OP指向該特定儲存位置。
該複數依序的開關OG0 、OG1 、…、OGN 的各輸入端E10 、E11 、…、E1N 對應電連接於該複數依序的閂鎖單元PR0 、PR1 、…、PRN 的各輸出端D20 、D21 、…、D2N ，該複數依序的開關OG0 、OG1 、…、OGN 的各輸出端E20 、E21 、…、E2N 電連接為一節點F1，該複數依序的開關OG0 、OG1 、…、OGN 的各控制端E30 、E31 、…、E3N 對應地接收指標信號SOP的複數子信號SOP0 、SOP1 、…、SOPN ，且根據指標信號SOP的輸出指標OP，依序讀取該複數依序的閂鎖單元PR0 、PR1 、…、PRN 來在節點F1產生一位址信號JDS2。
在時脈信號CLK的時脈週期PD2中，輸出指標OP指向該複數依序的閂鎖單元PR0 、PR1 、…、PRN 中的特定閂鎖單元PRA (如PR0 )。特定閂鎖單元PRA (如PR0 )的輸出端(如D20 )電連接於該複數依序的開關OG0 、OG1 、…、OGN 中的一特定開關OGA (如OG0 )的輸入端(如E10 )。指標信號SOP的複數子信號SOP0 、SOP1 、…、SOPN 中一由輸出指標OP所指向的一特定子信號SOPA (如SOP0 )使特定開關OGA (如OG0 )導通；因此，在時脈週期PD2中，特定閂鎖單元PRA (如PR0 )輸出端(如D20 )所儲存的行命令位址A1被傳輸至節點F1，使位址信號JDS2在時脈週期PD2中具有行命令位址A1。
該複數依序的開關OG0 、OG1 、…、OGN 具有相同的構造；例如，開關OG0 包括一傳輸閘81與一反閘82。傳輸閘81的輸入端81A電連接於閂鎖單元PR0 的輸出端D20 ，傳輸閘81的輸出端81B電連接於開關61的輸入端61A，傳輸閘81的第一控制端81C接收指標信號SOP的子信號SOP0 ，其中傳輸閘81可為一CMOS開關。反閘82的輸入端接收指標信號SOP的子信號SOP0 ，反閘82的輸出端電連接於傳輸閘81的第二控制端81D。
開關61的輸入端61A接收位址信號JDS2，開關61的輸出端61B產生位址信號KDS2，開關61的控制端61C接收閂鎖信號SLT，其中在致能時段TD1中，閂鎖信號SLT的致能準位EN1使開關61導通，且使位址信號KDS2具有行命令位址A1。輸出閂鎖單元62接收位址信號KDS2，且產生位址信號LDS2，其中在致能時段TD1中，位址信號KDS2中的行命令位址A1被寫入輸出閂鎖單元62。
請參閱第五圖，其為本案所提行命令位址控制的讀取時序示意圖。該示意圖是根據動態隨機存取記憶體裝置40的讀取操作所繪製的。第五圖中顯示，在第一週期數FPN為1時，時脈信號CLK、命令信號SCM2、內部時脈信號ICLK、內部位址信號IDS2、輸入指標IP、輸入指標IP所指向閂鎖單元PRIP 的輸入、輸出指標OP、位址信號JDS2、閂鎖信號SLT、與位址信號LDS2的複數示意波形，其中內部時脈信號ICLK為時脈信號CLK經過一輸入緩衝器(未顯示)後所輸出的信號，且被提供至動態隨機存取記憶體裝置40的內部。為了簡單明瞭本案的特徵，在第五圖中作了以下的假設，根據附加延遲數AL與行位址選通延遲數CL，設定讀取延遲數RL2為1，且根據讀取延遲數RL2，決定第一週期數FPN為1。
如圖所示，在時脈信號CLK的時脈週期PD1中，例如，在時脈週期PD1的起始點，計數控制裝置425接收讀取命令RM1，同時，位址輸入緩衝器422接收行命令位址A1，其中行命令位址A1為讀取命令RM1用以讀取記憶體陣列45中特定行CA1所需的行位址。在時脈週期PD1中，內部位址信號IDS2具有行命令位址A1，先進先出暫存器43接收行命令位址A1；輸入指標IP具有值0，亦即輸入指標IP指向閂鎖單元PR0 ，因此，行命令位址A1被寫入閂鎖單元PR0 ；輸出指標OP與輸入指標IP同步，但以第一週期數FPN(值為1)落後輸入指標IP，此時輸出指標OP具有值N並指向閂鎖單元PRN ，位址信號JDS2具有閂鎖單元PRN 輸出端D2N 的值；閂鎖信號SLT具有非致能準位NEN1，使開關61被關斷，因此，在時脈週期PD1中，位址信號LDS2不具有閂鎖單元PRN 輸出端D2N 的該值。
時脈週期PD2以第一週期數FPN(值為1)落後時脈週期PD1，在時脈週期PD2中，輸入指標IP具有值1，輸出指標OP具有值0，輸出指標OP指向閂鎖單元PR0 ，位址信號JDS2具有閂鎖單元PR0 輸出端D20 的行命令位址A1。致能時段TD1鎖定於時脈週期PD2，例如，致能時段TD1位於時脈週期PD2內；在致能時段TD1中，閂鎖信號SLT具有致能準位EN1，使開關61被導通，因此，在致能時段TD1中，位址信號JDS2中的行命令位址A1被寫入輸出閂鎖單元62。動態隨機存取記憶體裝置40(如DDR SDRAM裝置)以突發長度(Burst length)BL(如BL=8)一次讀取記憶體陣列45中的BL個記憶體細胞。當讀取命令RM1的讀取操作完成後，DDR SDRAM裝置40可繼續執行讀取命令RM2的讀取操作。
在時脈週期PD3中，計數控制裝置425接收讀取命令RM2，同時，位址輸入緩衝器422接收行命令位址A2；輸入指標IP具有值4，且行命令位址A2被寫入閂鎖單元PR4 ；輸出指標OP指向閂鎖單元PR3 ，位址信號JDS2具有閂鎖單元PR3 輸出端D23 的值；閂鎖信號SLT具有非致能準位NEN2，使開關61被關斷，因此，在時脈週期PD3中，位址信號LDS2不具有閂鎖單元PR3 輸出端D23 的該值。
時脈週期PD4以第一週期數FPN(值為1)落後時脈週期PD3，在時脈週期PD4中，輸出指標OP具有值4，位址信號JDS2具有行命令位址A2。致能時段TD2鎖定於時脈週期PD4，例如，致能時段TD2位於時脈週期PD4內；在致能時段TD2中，閂鎖信號SLT具有致能準位EN2，使開關61被導通，因此，在致能時段TD2中，位址信號JDS2中的行命令位址A2被寫入輸出閂鎖單元62。
請參閱第六圖，其為本案所提行命令位址控制的寫入時序示意圖。該示意圖是根據動態隨機存取記憶體裝置40的寫入操作所繪製的。第六圖中顯示，在第一週期數FPN為2時，時脈信號CLK、命令信號SCM2、內部時脈信號ICLK、內部位址信號IDS2、輸入指標IP、輸入指標IP所指向閂鎖單元PRIP 的輸入、輸出指標OP、位址信號JDS2、閂鎖信號SLT、與位址信號LDS2的複數示意波形。為了簡單明瞭本案的特徵，在第六圖中作以下假設，根據附加延遲數AL與行位址選通寫入延遲數CWL，設定寫入延遲數WL2為2，且根據寫入延遲數WL2，決定第一週期數FPN為2。
如圖所示，在時脈信號CLK的時脈週期PE1中，例如，在時脈週期PE1的起始點，計數控制裝置425接收寫入命令WM1，同時，位址輸入緩衝器422接收行命令位址B1，其中行命令位址B1為寫入命令WM1用以將具有突發長度BL的資料寫入記憶體陣列45中複數行所需的行位址，且該複數行包括行命令位址B1所對應的一特定行。在時脈週期PE1中，輸入指標IP指向閂鎖單元PR0 ，且行命令位址B1被寫入閂鎖單元PR0 。
時脈週期PE2以第一週期數FPN(值為2)落後時脈週期PE1，在時脈週期PE2中，輸出指標OP指向閂鎖單元PR0 ，位址信號JDS2具有閂鎖單元PR0 輸出端D20 的值。在致能時段TE1中，閂鎖信號SLT具有致能準位FN1，使開關61被導通，因此，在致能時段TE1中，位址信號JDS2中的行命令位址B1被寫入輸出閂鎖單元62。
在時脈週期PE3中，計數控制裝置425接收寫入命令WM2，同時，位址輸入緩衝器422接收行命令位址B2。時脈週期PE4以第一週期數FPN(值為2)落後時脈週期PE3，致能時段TE2鎖定於時脈週期PD4，在致能時段TE2中，閂鎖信號SLT具有致能準位FN2，使開關61被導通，因此，在致能時段TE2中，位址信號JDS2中的行命令位址B2被寫入輸出閂鎖單元62。
本案將動態隨機存取記憶體裝置40的讀取操作和寫入操作的行命令位址延遲數的控制，利用計數控制裝置425、輸入指標計數裝置426、輸出指標計數裝置427與先進先出暫存器43加以整合，以達成簡化電路設計的功效。
綜上所述，本案的動態隨機存取記憶體行命令位址的控制電路及方法確實能達到發明內容所設定的功效。唯，以上所述者僅為本案之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本案精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
10．．．DDR SDRAM裝置
121．．．讀取命令解碼器
122、422．．．位址輸入緩衝器
123．．．寫入命令解碼器
124、424．．．模式暫存器裝置
13．．．處理裝置
131．．．讀取位址閂鎖裝置
1311、1321、212、311、312．．．反閘
132．．．寫入位址暫存器裝置
133、31、32、33、34、35、36．．．閂鎖單元
14、44．．．行位址解碼器
15、45．．．記憶體陣列
21、22、23、24、25、26、27、28．．．開關
211、221．．．傳輸閘
39．．．多工器裝置
40．．．動態隨機存取記憶體裝置
41．．．控制電路
42．．．控制單元
43、60．．．先進先出暫存器
425．．．計數控制裝置
426．．．輸入指標計數裝置
427．．．輸出指標計數裝置
62．．．輸出閂鎖單元
71、611、81．．．傳輸閘
72、612、641、642、82．．．反閘
711．．．NMOS電晶體
712．．．PMOS電晶體
RCM1、RM1、RM2．．．讀取命令
WCM1、WM1、WM2．．．寫入命令
MRS1、MRS2．．．模式暫存器設定命令
CDS1、CDS2．．．輸入位址信號
IDS1、IDS2．．．內部位址信號
KDS1、KDS2、LDS1、LDS2、JDS2．．．位址信號
AS1、AS2、A1、A2、B1、B2．．．行命令位址
CSL1、CSL2．．．驅動信號
CKR1．．．讀取時序信號
CKW1．．．寫入時序信號
WL1、WL2．．．寫入延遲數
JS11、JS12、JS13、BCKR1、BCKW1．．．信號
CA1．．．特定行
FPN．．．第一週期數
IP．．．輸入指標
OP．．．輸出指標
QA1．．．驅動命令
RL2．．．讀取延遲數
PR0 、PR1 、PRN ．．．閂鎖單元
PRA ．．．特定閂鎖單元
CLK．．．時脈信號
SCM2．．．命令信號
SIP、SOP．．．指標信號
SLT．．．閂鎖信號
CM1．．．存取命令
CMG．．．存取命令群組
PD1、PD2、PD3、PD4、PE1、PE2、PE3、PE4．．．時脈週期
TD1、TD2、TE1、TE2．．．致能時段
EN1、EN2、FN1、FN2．．．致能準位
UL2．．．參數信號
AL．．．附加延遲數
CL．．．行位址選通延遲數
CWL．．．行位址選通寫入延遲數
RTA、RTB．．．重置信號
IG0 、IG1 、IGN 、IG0 、IG1 、IGN 、61．．．開關
SIP0 、SIP1 、SIPN 、SOP0 、SOP1 、SOPN ．．．子信號
SIPA 、SOPA ．．．特定子信號
IGA 、OGA ．．．特定開關
ICLK．．．內部時脈信號
NEN1、NEN2．．．非致能準位
本案得藉由下列圖式之詳細說明，俾得更深入之瞭解：
第一圖：習用具有行命令位址延遲數控制的DDR SDRAM裝置的示意圖；
第二圖：第一圖中處理裝置的示意圖；
第三圖：本案所提動態隨機存取記憶體裝置的示意圖；
第四圖：本案所提先進先出暫存器的示意圖；
第五圖：本案所提行命令位址控制的讀取時序示意圖；及
第六圖：本案所提行命令位址控制的寫入時序示意圖。
40．．．動態隨機存取記憶體裝置
41．．．控制電路
42．．．控制單元
422．．．位址輸入緩衝器
424．．．模式暫存器裝置
425．．．計數控制裝置
426．．．輸入指標計數裝置
427．．．輸出指標計數裝置
43．．．先進先出暫存器
44．．．行位址解碼器
45．．．記憶體陣列
RM1．．．讀取命令
WM1．．．寫入命令
MRS2．．．模式暫存器設定命令
CDS2．．．輸入位址信號
IDS2．．．內部位址信號
LDS2．．．位址信號
CSL2．．．驅動信號
A1．．．行命令位址
CA1．．．特定行
FPN．．．第一週期數
IP．．．輸入指標
OP．．．輸出指標
QA1．．．驅動命令
RL2．．．讀取延遲數
WL2．．．寫入延遲數
PR0、PR1、PRN．．．閂鎖單元
PRA．．．特定閂鎖單元
CLK．．．時脈信號
SCM2．．．命令信號
SIP、SOP．．．指標信號
SLT．．．閂鎖信號
CM1．．．存取命令
CMG．．．存取命令群組
PD1、PD2．．．時脈週期
TD1．．．致能時段
EN1．．．致能準位
UL2．．．參數信號
AL．．．附加延遲數
CL．．．行位址選通延遲數
CWL．．．行位址選通寫入延遲數
RTA、RTB．．．重置信號

Claims (20)

  1. 一種行命令位址的控制電路，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，該控制電路包括：一控制單元，具有一時脈信號，設置一讀取延遲數與一寫入延遲數的至少其中之一來決定一第一週期數，且根據該第一週期數與該時脈信號而同步地產生一輸入指標與一輸出指標，其中該輸出指標以相關於該時脈信號的該第一週期數而落後該輸入指標，且該輸出指標被重置的時間以相關於該時脈信號的該第一週期數而落後該輸入指標被重置的時間；及一先進先出暫存器，具有包括一特定閂鎖單元的複數依序的閂鎖單元，該先進先出暫存器接收該行命令位址、該輸入指標與該輸出指標，當該輸入指標指向該特定閂鎖單元時將該行命令位址寫入至該特定閂鎖單元，且利用該輸出指標讀取該特定閂鎖單元來輸出該行命令位址。
  2. 如申請專利範圍第1項的控制電路，其中：該控制單元更響應該時脈信號、一命令信號、一輸入位址信號、與該第一週期數而產生一內部位址信號、一第一指標信號、一第二指標信號與一閂鎖信號；該命令信號包括一第一存取命令；該輸入位址信號與該內部位址信號均包括該行命令位址；該第一指標信號包括該輸入指標，且該第二指標信號包括該輸出指標；該內部位址信號、該第一指標信號與該第二指標信號 被提供至該先進先出暫存器；在該時脈信號的一第一時脈週期中，該控制單元接收該第一存取命令與該行命令位址；該第一存取命令選自一存取命令群組的複數成員的其中之一，該存取命令群組的該複數成員包括一讀取命令與一寫入命令；在該第一時脈週期中，該輸入指標指向該特定閂鎖單元；在以該第一週期數落後該第一時脈週期的一第二時脈週期中，該輸出指標指向該特定閂鎖單元；在鎖定至該第二時脈週期的一致能時段中，該閂鎖信號具有一致能準位；及該先進先出暫存器更接收該閂鎖信號，且在該致能時段中，更利用該致能準位來輸出該行命令位址。
  3. 如申請專利範圍第2項的控制電路，其中該控制單元包括：一模式暫存器裝置，接收一模式暫存器設定命令來產生一參數信號，其中該參數信號包括該讀取延遲數與該寫入延遲數；一計數控制裝置，接收該命令信號與該參數信號，根據該參數信號，決定該第一週期數，且根據該命令信號與該第一週期數，產生該閂鎖信號、一第一重置信號與一第二重置信號；一輸入指標計數裝置，響應該時脈信號與該第一重置信號而產生該第一指標信號； 一輸出指標計數裝置，響應該時脈信號與該第二重置信號而產生該第二指標信號；及一位址輸入緩衝器，接收該輸入位址信號，且產生該內部位址信號。
  4. 如申請專利範圍第3項的控制電路，其中：該第一週期數取決於該讀取延遲數與該寫入延遲數的該至少其中之一；該模式暫存器裝置更設置一附加延遲數、一行位址選通延遲數與一行位址選通寫入延遲數，以決定該讀取延遲數與該寫入延遲數；該讀取延遲數是該附加延遲數與該行位址選通延遲數的加總，且該寫入延遲數是該附加延遲數與該行位址選通寫入延遲數的加總；及在該第一時脈週期中，該計數控制裝置接收該第一存取命令，且該位址輸入緩衝器接收該行命令位址。
  5. 如申請專利範圍第3項的控制電路，其中：該輸入指標具有隨該時脈信號的複數依序的週期遞增的一第一整數；該輸出指標具有隨該時脈信號的該複數依序的週期遞增的一第二整數；該第一存取命令的存取類別為一讀取類別與一寫入類別的其中之一；該命令信號更包括一第二存取命令，其中該第二存取命令是該第一存取命令的前一存取命令，且該第二存取命令的存取類別為該讀取類別與該寫入類別的其中之一；及 僅有在該第一存取命令的該存取類別與該第二存取命令的該存取類別為不同的情況下，該第一重置信號與該第二重置信號被產生，在該第一時脈週期中，該輸入指標計數裝置利用該第一重置信號重置該第一整數，且在該第二時脈週期中，該輸出指標計數裝置利用該第二重置信號重置該第二整數。
  6. 如申請專利範圍第3項的控制電路，其中：該模式暫存器裝置更設置一附加延遲數、一行位址選通延遲數與一行位址選通寫入延遲數；該參數信號更包括該附加延遲數、該行位址選通延遲數與該行位址選通寫入延遲數；及該第一週期數取決於該附加延遲數、該行位址選通延遲數與該行位址選通寫入延遲數。
  7. 如申請專利範圍第2項的控制電路，其中該先進先出暫存器更包括：複數依序的第一開關，其各輸入端接收該內部位址信號，該複數依序的第一開關的各輸出端對應電連接於該複數依序的閂鎖單元的各輸入端，該複數依序的第一開關的各控制端對應地接收該第一指標信號的複數子信號，且根據該第一指標信號的該輸入指標，依序將該內部位址信號分配至該複數依序的閂鎖單元；複數依序的第二開關，其各輸入端對應電連接於該複數依序的閂鎖單元的各輸出端，該複數依序的第二開關的各輸出端電連接為一節點，該複數依序的第二開關的各控制端對應地接收該第二指標信號的複數子信號，且根據該 第二指標信號的該輸出指標，依序讀取該複數依序的閂鎖單元來在該節點產生一第一位址信號；一第三開關，其輸入端接收該第一位址信號，其輸出端產生一第二位址信號，其控制端接收該閂鎖信號，其中在該致能時段中，該閂鎖信號的該致能準位使該第三開關導通，且使該第二位址信號具有該行命令位址；及一輸出閂鎖單元，接收該第二位址信號，且產生一第三位址信號，其中在該致能時段中，該第二位址信號中的該行命令位址被寫入該輸出閂鎖單元。
  8. 如申請專利範圍第7項的控制電路，其中：該特定閂鎖單元的輸入端電連接於該複數依序的第一開關中的一特定開關的輸出端；及該第一指標信號的該複數子信號中一由該輸入指標所指向的一特定子信號使該特定開關導通。
  9. 如申請專利範圍第8項的控制電路，其中該特定開關包括：一傳輸閘，其輸入端接收該內部位址信號，其輸出端電連接於該特定閂鎖單元的該輸入端，其第一控制端接收該特定子信號，其中該傳輸閘為一CMOS開關；及一反閘，其輸入端接收該特定子信號，其輸出端電連接於該傳輸閘的第二控制端。
  10. 如申請專利範圍第7項的控制電路，其中：該特定閂鎖單元的輸出端電連接於該複數依序的第二開關中的一特定開關的輸入端；及該第二指標信號的該複數子信號中一由該輸出指標所 指向的一特定子信號使該特定開關導通。
  11. 如申請專利範圍第10項的控制電路，其中該特定開關包括：一傳輸閘，其輸入端電連接於該特定閂鎖單元的該輸出端，其輸出端電連接於該第三開關的該輸入端，其第一控制端接收該特定子信號，其中該傳輸閘為一CMOS開關；及一反閘，其輸入端接收該特定子信號，其輸出端電連接於該傳輸閘的第二控制端。
  12. 如申請專利範圍第7項的控制電路，其中該第三開關包括：一傳輸閘，其輸入端接收該第一位址信號，其輸出端產生該第二位址信號，其第一控制端接收該閂鎖信號，其中該傳輸閘為一CMOS開關；及一反閘，其輸入端接收該閂鎖信號，其輸出端電連接於該傳輸閘的第二控制端。
  13. 如申請專利範圍第1項的控制電路，其中：該動態隨機存取記憶體陣列為一雙資料速率(DDR)同步動態隨機存取記憶體(SDRAM)陣列；及該行命令位址的控制電路更包括一行位址解碼器，該行位址解碼器接收該先進先出暫存器所輸出的該行命令位址，且根據該行命令位址，選擇該動態隨機存取記憶體陣列的該特定行。
  14. 一種行命令位址的控制電路，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，該控制電路包括： 一控制單元，具有一時脈信號，決定一第一週期數，且根據該第一週期數與該時脈信號而同步地產生一輸入指標與一輸出指標，其中該輸出指標以相關於該時脈信號的該第一週期數而落後該輸入指標，且該輸出指標被重置的時間以相關於該時脈信號的該第一週期數而落後該輸入指標被重置的時間；一先進先出暫存器，利用該輸入指標來儲存該行命令位址，且利用該輸出指標來輸出該行命令位址。
  15. 如申請專利範圍第14項的控制電路，其中：該控制單元更設置一讀取延遲數與一寫入延遲數的至少其中之一以決定該第一週期數，且更響應該時脈信號、一命令信號、一輸入位址信號、與該第一週期數而產生一內部位址信號、一第一指標信號、一第二指標信號與一閂鎖信號；該先進先出暫存器包括複數依序的閂鎖單元，該複數依序的閂鎖單元包括一特定閂鎖單元；該閂鎖信號具有一致能準位；及該先進先出暫存器更接收該閂鎖信號，當該輸入指標指向該特定閂鎖單元時將該行命令位址寫入至該特定閂鎖單元，且利用該致能準位來輸出該行命令位址。
  16. 如申請專利範圍第14項的控制電路，其中：該動態隨機存取記憶體陣列為一DDR SDRAM陣列；該命令信號包括一第一存取命令；該輸入位址信號與該內部位址信號均包括該行命令位址； 該第一指標信號包括該輸入指標，且該第二指標信號包括該輸出指標；該內部位址信號、該第一指標信號與該第二指標信號被提供至該先進先出暫存器；在該時脈信號的一第一時脈週期中，該控制單元接收該第一存取命令與該行命令位址；該第一存取命令選自一存取命令群組的複數成員的其中之一，該存取命令群組的該複數成員包括一讀取命令與一寫入命令；在該第一時脈週期中，該輸入指標指向該特定閂鎖單元；在以該第一週期數落後該第一時脈週期的一第二時脈週期中，該輸出指標指向該特定閂鎖單元；及在鎖定至該第二時脈週期的一致能時段中，該閂鎖信號具有該致能準位。
  17. 一種行命令位址的控制方法，其中該行命令位址對應於一動態隨機存取記憶體陣列的一特定行，且該動態隨機存取記憶體陣列根據與一時脈信號的同步化而操作，該控制方法包括下列步驟：(a)決定一第一週期數；(b)根據該第一週期數與該時脈信號而同步地產生一輸入指標與一輸出指標，其中該輸出指標以相關於該時脈信號的該第一週期數而落後該輸入指標，且該輸出指標被重置的時間以相關於該時脈信號的該第一週期數而落後該輸入指標被重置的時間； (c)利用該輸入指標來儲存該行命令位址；及(d)利用該輸出指標來輸出該行命令位址。
  18. 如申請專利範圍第17項的控制方法，其中步驟(a)更包括下列步驟：設置一附加延遲數、一行位址選通延遲數與一行位址選通寫入延遲數；根據該附加延遲數、該行位址選通延遲數與該行位址選通寫入延遲數，決定一讀取延遲數與一寫入延遲數的至少其中之一；及根據一第一特徵與一第二特徵的其中之一，產生該第一週期數，其中該第一特徵是該讀取延遲數與該寫入延遲數的該至少其中之一，且該第二特徵是該附加延遲數、該行位址選通延遲數與該行位址選通寫入延遲數的集合；步驟(b)更包括下列步驟：在該時脈信號的一第一時脈週期中，接收一第一存取命令與該行命令位址；及根據該第一存取命令、該第一週期數與該時脈信號，產生該輸入指標、該輸出指標與一閂鎖信號，其中該閂鎖信號具有一致能準位；且步驟(d)更包括下列步驟：更利用該閂鎖信號的該致能準位來輸出該行命令位址。
  19. 如申請專利範圍第18項的控制方法，其中：該動態隨機存取記憶體陣列為一DDR SDRAM陣列；該第一存取命令選自一存取命令群組的複數成員的其 中之一，該存取命令群組的該複數成員包括一讀取命令與一寫入命令；該行命令位址被儲存於複數依序的儲存位置中的一特定儲存位置；在該第一時脈週期中，該輸入指標指向該特定儲存位置；在以該第一週期數落後該第一時脈週期的一第二時脈週期中，該輸出指標指向該儲存位置；及在鎖定至該第二時脈週期的一致能時段中，該閂鎖信號具有該致能準位。
  20. 如申請專利範圍第19項的控制方法，其中：該第一存取命令的存取類別為一讀取類別與一寫入類別的其中之一；在步驟(a)之前更包括一步驟：接收一第二存取命令，其中該第二存取命令是該第一存取命令的前一存取命令，且該第二存取命令的存取類別為該讀取類別與該寫入類別的其中之一；及僅有在該第一存取命令的該存取類別與該第二存取命令的該存取類別為不同的情況下，該控制方法更包括下列步驟：根據該第一存取命令與該第一週期數，產生一第一重置信號與一第二重置信號；在該第一時脈週期中，利用該第一重置信號重置該輸入指標；及在該第二時脈週期中，利用該第二重置信號重置 該輸出指標。
TW098101294A 2009-01-14 2009-01-14 動態隨機存取記憶體行命令位址的控制電路及方法 TWI401694B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098101294A TWI401694B (zh) 2009-01-14 2009-01-14 動態隨機存取記憶體行命令位址的控制電路及方法
US12/417,338 US7990800B2 (en) 2009-01-14 2009-04-02 Circuit and method for controlling DRAM column-command address

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098101294A TWI401694B (zh) 2009-01-14 2009-01-14 動態隨機存取記憶體行命令位址的控制電路及方法

Publications (2)

Publication Number Publication Date
TW201027553A TW201027553A (en) 2010-07-16
TWI401694B true TWI401694B (zh) 2013-07-11

Family

ID=42319003

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098101294A TWI401694B (zh) 2009-01-14 2009-01-14 動態隨機存取記憶體行命令位址的控制電路及方法

Country Status (2)

Country Link
US (1) US7990800B2 (zh)
TW (1) TWI401694B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001397A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 전력 소모를 줄일 수 있는 반도체 메모리 장치
US8711639B2 (en) * 2010-11-02 2014-04-29 Micron Technology, Inc. Data paths using a first signal to capture data and a second signal to output data and methods for providing data
US8400845B2 (en) * 2011-01-06 2013-03-19 International Business Machines Corporation Column address strobe write latency (CWL) calibration in a memory system
CN103824589B (zh) * 2014-03-03 2016-10-05 西安紫光国芯半导体有限公司 一种同步存储器
US11189327B2 (en) * 2019-08-21 2021-11-30 Micron Technology, Inc. Methods for providing device status in response to read commands directed to write-only mode register bits and memory devices and systems employing the same
US20210303215A1 (en) * 2020-03-27 2021-09-30 Etron Technology, Inc. Memory controller, memory, and related memory system
TWI779935B (zh) * 2021-11-24 2022-10-01 瑞昱半導體股份有限公司 資料處理系統、緩衝電路與緩衝電路的操作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200300258A (en) * 2001-11-14 2003-05-16 Monolithic System Tech Inc Error correcting memory and method of operating same
TW200305161A (en) * 2002-04-15 2003-10-16 Fujitsu Ltd Semiconductor memory
US7085880B2 (en) * 2000-04-03 2006-08-01 Micron Technology, Inc. Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system
US7404018B2 (en) * 2004-05-27 2008-07-22 Infineon Technologies Ag Read latency control circuit
TW200832412A (en) * 2006-10-04 2008-08-01 Marvell Technology Japan Y K Flash memory control interface
TW200834589A (en) * 2006-10-04 2008-08-16 Marvell Technology Japan Y K Flash memory control interface

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681526B2 (en) * 2008-07-02 2014-03-25 Cradle Ip, Llc Size and retry programmable multi-synchronous FIFO

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085880B2 (en) * 2000-04-03 2006-08-01 Micron Technology, Inc. Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system
TW200300258A (en) * 2001-11-14 2003-05-16 Monolithic System Tech Inc Error correcting memory and method of operating same
TW200305161A (en) * 2002-04-15 2003-10-16 Fujitsu Ltd Semiconductor memory
US7404018B2 (en) * 2004-05-27 2008-07-22 Infineon Technologies Ag Read latency control circuit
TW200832412A (en) * 2006-10-04 2008-08-01 Marvell Technology Japan Y K Flash memory control interface
TW200834589A (en) * 2006-10-04 2008-08-16 Marvell Technology Japan Y K Flash memory control interface

Also Published As

Publication number Publication date
US7990800B2 (en) 2011-08-02
US20100177587A1 (en) 2010-07-15
TW201027553A (en) 2010-07-16

Similar Documents

Publication Publication Date Title
TWI401694B (zh) 動態隨機存取記憶體行命令位址的控制電路及方法
US7609584B2 (en) Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
US9190127B2 (en) Burst length control circuit
US20030026138A1 (en) Semiconductor memory device having write latency operation and method thereof
US6982924B2 (en) Data output control circuit
US7613069B2 (en) Address latch circuit of semiconductor memory device
JP2005158165A (ja) 半導体集積回路装置
US7173866B2 (en) Circuit for generating data strobe signal in DDR memory device, and method therefor
WO2014129438A1 (ja) 半導体装置
US6898139B2 (en) Integrated circuit memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation
JP5038657B2 (ja) 半導体集積回路装置
US7580319B2 (en) Input latency control circuit, a semiconductor memory device including an input latency control circuit and method thereof
US8737159B2 (en) Semiconductor memory device and method for driving the same
US7733738B2 (en) Semiconductor memory device and a data write and read method thereof
US8873306B2 (en) Pipe latch control circuit and semiconductor integrated circuit using the same
US7995406B2 (en) Data writing apparatus and method for semiconductor integrated circuit
US8243540B2 (en) Semiconductor memory device and test method thereof
CN101807429B (zh) 动态随机存取内存行命令地址的控制电路及方法
CN107093447B (zh) 存储器装置
KR100228455B1 (ko) 반도체 메모리 회로
KR101404844B1 (ko) 듀얼 포트 메모리 및 그 방법
KR100826641B1 (ko) 반도체 메모리 장치
US20130111081A1 (en) Semiconductor memory device and operation method thereof
JPH04251349A (ja) マルチポートｒａｍ
CN117894351A (zh) 一种延时控制电路、方法和半导体存储器