CN101807429B - 动态随机存取内存行命令地址的控制电路及方法 - Google Patents
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Abstract
本发明提供了一种行命令地址的控制电路，其中该行命令地址对应于一动态随机存取内存数组的一特定行，该控制电路包括一控制单元与一先进先出缓存器。该控制单元确定一第一周期数，且同步地产生一输入指针与一输出指针，其中该输出指针落后该输入指针该第一周期数。该先进先出缓存器利用该输入指针来存储该行命令地址，且利用该输出指针来输出该行命令地址。
Description
技术领域
本发明是关于一种行命令地址的控制电路及方法，特别是关于应用于双数据速率(DDR)同步动态随机存取内存(SDRAM)装置的一种行命令地址的控制电路及方法。
背景技术
请参阅图1，其为一惯用的具有行命令地址延迟数控制的DDRSDRAM(Double data rate synchronous dynamic random access memory)装置10的示意图。如图1所示，DDR SDRAM装置10包括一读取命令译码器121、一地址输入缓冲器122、一写入命令译码器123、一模式缓存器装置124、一处理装置13、一行地址译码器14及一内存数组15。内存数组15为DDR SDRAM数组，其包括配置成列(Row)及行(Column)的多个内存细胞(未显示)。行地址译码器14接收处理装置13所输出的一地址信号LDS1，产生用以控制内存数组15的一驱动信号CSL1，其中地址信号LDS1包括用以指向该多个内存细胞中一特定内存细胞的一行命令地址AS1。
处理装置13包括一读取地址闩锁装置131、一写入地址缓存器装置132与一闩锁单元133。闩锁单元133的输入端133A电连接于读取地址闩锁装置131的输出端131B及写入地址缓存器装置132的输出端132B，且闩锁单元133的输入端具有一地址信号KDS1。
模式缓存器装置124接收一模式缓存器设定命令MRS1以产生一写入延迟数(Write latency)WL1。地址输入缓冲器122接收一输入地址信号CDS1，且产生一内部地址信号IDS1；相较于输入地址信号CDS1，内部 地址信号IDS1具有一缓冲延迟时间。
以DDR SDRAM装置10的一读取操作为例，在一第一频率周期中，读取命令译码器121接收一读取命令RCM1；且在该第一频率周期中，地址输入缓冲器122接收读取命令RCM1所对应的且在输入地址信号CDS1中的行命令地址AS1。读取命令译码器121回应读取命令RCM1而产生一读取时序信号CKR1。读取地址闩锁装置131响应读取时序信号CKR1与内部地址信号IDS1而控制地址信号KDS1。闩锁单元133接收地址信号KDS1，且产生地址信号LDS1。输入地址信号CDS1、内部地址信号IDS1、地址信号KDS1与地址信号LDS1均包括行命令地址AS1，但行命令地址AS1出现于所述多个地址信号的各时间点不同。
以DDR SDRAM装置10的一写入操作为例，在一第二频率周期中，写入命令译码器123接收一写入命令WCM1；且在该第二频率周期中，地址输入缓冲器122接收写入命令WCM1所对应的且在输入地址信号CDS1中的行命令地址AS2。写入命令译码器123回应写入命令WCM1而产生一写入时序信号CKW1。写入地址缓存器装置132响应写入时序信号CKW1、内部地址信号IDS1及写入延迟数WL1而控制地址信号KDS1。闩锁单元133接收地址信号KDS1，且产生地址信号LDS1。
请参阅图2，其为图1中处理装置13的示意图。如图2所示，处理装置13包括读取地址闩锁装置131、写入地址缓存器装置132与闩锁单元133。读取地址闩锁装置131包括两个开关21、22、一非门1311与一闩锁单元31。非门1311接收读取时序信号CKR1，且产生一信号BCLKR1。开关21的输入端21A接收内部地址信号IDS1，开关21的控制端21C接收读取时序信号CKR1；闩锁单元31的输入端31A电连接于开关21的输出端21B；开关22的输入端22A电连接于闩锁单元31输出端31B，开关22的控制端22C接收信号BCKR1，开关22的输出端22B控制地址信号KDS1。开关21包括一传输闸211与一非门212。闩锁单元31包括一非门311和以反方向与非门311并联的一非门312。开关22与开关21具有相同的构造，在此不再赘述。
在读取时序信号CKR1中具有一低准位的一第一时段中，例如，在该 第一频率周期中，内部地址信号IDS1中的行命令地址AS1经由传输闸211而被写入闩锁单元31中。在读取时序信号CKR1中具有一高准位的一第二时段中，闩锁单元31输出端31B的行命令地址AS1经由传输闸221而被写入闩锁单元133中，以使地址信号LDS1具有行命令地址AS1，其中该第二时段紧随该第一时段。
写入地址缓存器装置132包括一非门1321、六个开关23、24、25、26、27、28、五个闩锁单元32、33、34、35、36、及一多任务器装置39。五个闩锁单元32、33、34、35、36与六个开关23、24、25、26、27、28以组件符号23、32、24、33、25、34、26、35、27、36、28的顺序串联。非门1321接收写入时序信号CKW1，且产生一信号BCKW1。开关23的输入端23A接收内部地址信号IDS1，开关23的控制端23C、开关25的控制端25C及开关27的控制端27C皆接收写入时序信号CKW1，开关24的控制端24C、开关26的控制端26C及开关28的控制端28C皆接收信号BCKW1，开关24的输出端24B、开关26的输出端26B及开关28的输出端28B分别产生多个信号JS11、JS12、JS13，其中信号JS12落后信号JS11一周期，且信号JS13落后信号JS12一周期。
在写入时序信号CKW1中具有三个依序的低准位的第三至第五时段中，内部地址信号IDS1、与闩锁单元33、35中的行命令地址AS2经由开关23、25、27依序被写入闩锁单元32、34、36中。在写入时序信号CKW1中具有三个依序的高准位的第六至第八时段中，闩锁单元32、34、36中的行命令地址AS2经由开关24、26、28依序被写入闩锁单元33、35和输出端28B中，且信号JS11、JS12、JS13分别在该第六至该第八时段中具有行命令地址AS2，其中该第三至该第八时段为依序的六时段。
多任务器装置39接收写入延迟数WL1与信号JS11、JS12、JS13，根据写入延迟数WL1，选择信号JS11、JS12、JS13的其中之一而控制地址信号KDS1。闩锁单元133接收地址信号KDS1，且产生地址信号LDS1，当写入延迟数WL1改变时，行命令地址AS2出现于地址信号LDS1中的时间也可随之改变。
在图1与图2中，DDR SDRAM装置10使用移位元缓存器来控制读 取命令RCM1与写入命令WCM1所分别对应的行命令地址AS1、AS2。因为读取操作的延迟数(Latency)和写入操作的延迟数是不同的，故对于读取操作和写入操作，需要两条不同的缓存器路径。因此，如何进一步整合两条不同的缓存器路径，以简化行命令地址延迟数的控制，成为发展的需求。
发明内容
职是之故，发明人鉴于上述的需求，经悉心之研究，并本着锲而不舍的精神，终发明出本发明-动态随机存取内存行命令地址的控制电路及方法。
本发明的一目的是提供一种行命令地址的控制电路及方法，将动态随机存取内存装置的读取操作和写入操作的行命令地址延迟数的控制，利用一控制单元与一先进先出缓存器加以整合，以达成简化电路设计的功效。
本发明的第一构想为提出一种行命令地址的控制电路，其中该行命令地址对应于一动态随机存取内存数组的一特定行，该控制电路包括一控制单元与一先进先出缓存器。该一控制单元其具有一频率信号，设置一读取延迟数与一写入延迟数的至少其中之一，根据所述读取延迟数与所述写入延迟数的至少其中之一、和与所述行命令地址相关的一命令信号 
而确定与所述频率信号相关的一第一周期数，且响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针及一输出指针，其中所述输出指针落后所述输入指针所述第一周期数。该先进先出缓存器具有多个依序的闩锁单元，该先进先出缓存器接收该行命令地址、该输入指针与该输出指针，将该行命令地址写入至该多个依序的闩锁单元中一由该输入指针所指向的特定闩锁单元，且利用该输出指针读取该特定闩锁单元来输出该行命令地址。
本发明的第二构想为提出一种行命令地址的控制电路，其中该行命令地址对应于一动态随机存取内存数组的一特定行，该控制电路包括一控制单元与一先进先出缓存器。该控制单元具有一频率信号，根据一模式缓存器设定命令和与所述行命令地址相关的一命令信号而确定与所述频率信号相关的一第一周期数，且响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针与一输出指针，其中所述输出指针落后所述输入指针所述第一周期数。该先进先出缓存器利用该输入指针来存储该行命令地址，且利用该输出指针来输出该行命令地址。
本发明的第三构想为提出一种行命令地址的控制方法，其中该行命令地址对应于一动态随机存取内存数组的一特定行，该控制方法包括下列步骤：提供一频率信号；根据一模式缓存器设定命令和与所述行命令地址相关的一命令信号而确定与所述频率信号相关的一第一周期数；响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针及一输出指针，其中所述输出指针落后所述输入指针所述第一周期数；利用所述输入指针来存储所述行命令地址；及利用所述输出指针来输出所述行命令地址。
附图说明
图1是惯用的具有行命令地址延迟数控制的DDR SDRAM装置的示意图；
图2是图1中处理装置的示意图；
图3是本发明所提出的动态随机存取内存装置的示意图；
图4是本发明所提出的先进先出缓存器的示意图；
图5是本发明所提出的行命令地址控制的读取时序示意图；及
图6是本发明所提出的行命令地址控制的写入时序示意图。
具体实施方式
请参阅图3，其为本发明所提出的动态随机存取内存装置40的示意图。如图3所示，动态随机存取内存装置40可包括一控制电路41、一行地址译码器44及一内存数组45。在一实施例中，控制电路41用于控制一行命令地址(Column-command address)A1，其中行命令地址A1对应于内存数组45的一特定行CA1，且内存数组45为一动态随机存取内存数组。控制电路41可包括一控制单元42及一先进先出缓存器(First-in first-outregister)43。控制单元42确定第一周期数FPN，且同步地产生一输入指针IP及一输出指针OP，其中输出指针OP落后输入指针IP第一周期数FPN。先进先出缓存器43利用输入指针IP来存储行命令地址A1，且利用输出指针OP来输出行命令地址A1。
内存数组45包括配置成多个列(Row)及多个行(Column)的多个 内存细胞(未显示)，其中多个该行包括特定行CA1；在一实施例中，内存数组45为一双数据速率(DDR)同步动态随机存取内存(SDRAM)数组。行地址译码器44接收行命令地址A1，且根据行命令地址A1，产生一驱动命令QA1，该驱动命令QA1被提供至内存数组45，且用以选择内存数组45的特定行CA1。
在一实施例中，控制单元42设置一读取延迟数RL2与一写入延迟数WL2的至少其中之一来确定第一周期数FPN，且同步地产生一输入指针IP及一输出指针OP，其中输出指针OP落后输入指针IP第一周期数FPN。先进先出缓存器43具有多个依序的闩锁单元PR0、PR1、…、PRN，先进先出缓存器43接收行命令地址A1、输入指针IP及输出指针OP，将行命令地址A1写入至多个该依序的闩锁单元PR0、PR1、…、PRN中一由输入指针IP所指向的特定闩锁单元PRA(如PR0)，且利用输出指针OP读取特定闩锁单元PRA(如PR0)来输出行命令地址A1。
在一实施例中，控制单元42用以控制先进先出缓存器43，控制单元42响应一频率信号CLK、一命令信号SCM2、一输入地址信号CDS2、及第一周期数FPN而产生被提供至先进先出缓存器43的一内部地址信号IDS2、一指针信号SIP、一指针信号SOP及一闩锁信号SLT，其中输入地址信号CDS2及内部地址信号IDS2均包括行命令地址A1，指针信号SIP包括输入指针IP，且指针信号SOP包括输出指针OP。先进先出缓存器43响应内部地址信号IDS2、指针信号SIP、指针信号SOP及闩锁信号SLT而产生地址信号LDS2，其中地址信号LDS2包括行命令地址A1。行地址译码器44接收地址信号LDS2，且根据地址信号LDS2，产生用以控制内存数组45的一驱动信号CSL2，其中驱动信号CSL2包括驱动命令QA1。
动态随机存取内存装置40的操作可与频率信号CLK同步，动态随机存取内存装置40利用命令信号SCM2中一系列的多个存取命令来进行一系列的多个存取操作，多个该存取命令包括多个读取命令及多个写入命令，且多个该存取操作包括多个读取操作及多个写入操作；多个该读取命令用以执行多个该读取操作，且多个该写入命令用以执行多个该写入操作；可根据不同的多个该存取命令，控制多个该存取命令所对应的行命令 地址的延迟数。例如，命令信号SCM2可包括一存取命令CM1，存取命令CM1用以执行一第一存取操作，且存取命令CM1选自一存取命令群组CMG的多个成员的其中之一，存取命令群组CMG的多个该成员可包括一读取命令RM1、一写入命令WM1、一读取自动预充电命令及一写入自动预充电命令。
在频率信号CLK的一频率周期PD1中，控制单元42接收存取命令CM1及行命令地址A1；在频率周期PD1中，输入指针IP指向特定闩锁单元PRA(如PR0)。在落后频率周期PD1第一周期数FPN的一频率周期PD2中，输出指针OP指向特定闩锁单元PRA(如PR0)；在锁定至频率周期PD2的一使能时段TD1中，闩锁信号SLT具有一使能准位EN1；在使能时段TD1中，先进先出缓存器43还利用使能准位EN1来输出行命令地址A1。
在一实施例中，控制单元42可包括一模式缓存器装置424、一计数控制装置425、一输入指针计数装置426、一输出指针计数装置427及一地址输入缓冲器422。计数控制装置425可自行确定第一周期数FPN，或可如本实施例所示，计数控制装置425利用模式缓存器装置424来确定第一周期数FPN。
模式缓存器装置424接收一模式缓存器设定命令MRS2，且根据模式缓存器设定命令MRS2产生一参数信号UL2，其中参数信号UL2包括读取延迟数(Read latency)RL2及写入延迟数(Write latency)WL2。在一实施例中，模式缓存器装置424利用模式缓存器设定命令MRS2来设置一附加延迟数(Additive Latency)AL、一行地址选通延迟数(Column addressstrobe latency)CL或一行地址选通写入延迟数(Column address strobe writelatency)CWL，以根据附加延迟数AL、行地址选通延迟数CL或行地址选通写入延迟数CWL，确定读取延迟数RL2及写入延迟数WL2。读取延迟数RL2及写入延迟数WL2的确定、以及附加延迟数AL、行地址选通延迟数CL或行地址选通写入延迟数CWL的适当值可参考在市面上DDRSDRAM装置的各种规格。例如，读取延迟数RL2是附加延迟数AL与及行地址选通延迟数CL的加总，且写入延迟数WL2是附加延迟数AL与行地址选通写入延迟数CWL的加总。
计数控制装置425接收命令信号SCM2及参数信号UL2，根据读取延迟数RL2与写入延迟数WL2的至少其中之一，确定第一周期数FPN，且根据命令信号SCM2及第一周期数FPN，产生闩锁信号SLT、一重置信号RTA及一重置信号RTB。例如，当存取命令CM1为读取命令RM1与该读取自动预充电命令的其中之一时，计数控制装置425根据读取延迟数RL2，确定第一周期数FPN；当存取命令CM1为写入命令WM1与该写入自动预充电命令的其中之一时，计数控制装置425根据写入延迟数WL2，确定第一周期数FPN。在一实施例中，参数信号UL2包括读取延迟数RL2、写入延迟数WL2、附加延迟数AL、行地址选通延迟数CL及行地址选通写入延迟数CWL，且计数控制装置425根据附加延迟数AL、行地址选通延迟数CL及行地址选通写入延迟数CWL，确定第一周期数FPN。
地址输入缓冲器422接收输入地址信号CDS2，且产生内部地址信号IDS2。对于第一存取操作，在频率信号CLK的频率周期PD1中，计数控制装置425接收命令信号SCM2中的存取命令CM1，且地址输入缓冲器422接收输入地址信号CDS2中的行命令地址A1。
输入指针计数装置426接收频率信号CLK及重置信号RTA，响应频率信号CLK及重置信号RTA而产生指针信号SIP，其中指针信号SIP的输入指针IP可具有随频率信号CLK递增的第一整数。输出指针计数装置427接收频率信号CLK及重置信号RTB，响应频率信号CLK及重置信号RTB而产生指针信号SOP，其中指针信号SOP的输出指针OP可具有随频率信号CLK递增的第二整数。
存取命令CM1的存取类别可为读取类别与写入类别的其中之一；例如，读取命令RM1及该读取自动预充电命令的存取类别均为读取类别，写入命令WM1及该写入自动预充电命令的存取类别均为写入类别。在存取命令CM1的存取类别及存取命令CM1的前一存取命令的存取类别为不同的情况下，在频率周期PD1中，输入指针计数装置426利用重置信号RTA重置输入指针IP的该第一整数，例如，该第一整数被重置为零；且在频率周期PD2中，输出指针计数装置427利用重置信号RTB重置输出指针OP的该第二整数，例如，该第二整数被重置为零。在一实施例中， 在读取操作或写入操作切换时，才需要产生重置信号RTA及重置信号RTB，而在连续读取操作或连续写入操作时，不需要重复产生重置信号RTA及重置信号RTB。换句话说，仅有在存取命令CM1的存取类别及存取命令CM1的该前一存取命令的存取类别为不同的情况下，重置信号RTA及重置信号RTB才被产生。
在一实施例中，动态随机存取内存装置40可包括一第一控制电路(未显示)及一内存数组45。该第一控制电路可包括控制单元42、先进先出缓存器43及行地址译码器44。该第一控制电路用于控制行命令地址A1，其中行命令地址A1对应于内存数组45的特定行CA1。
请参阅图4，其为本发明所提出的先进先出缓存器60的示意图。先进先出缓存器60为图3中先进先出缓存器43的一实施例。如图4所示，先进先出缓存器60包括多个依序的开关IG0、IG1、…、IGN、多个该依序的闩锁单元PR0、PR1、…、PRN、多个依序的开关OG0、OG1、…、OGN、一开关61及一输出闩锁单元62。该多个依序的开关IG0、IG1、…、IGN的各输入端C10、C11、…、C1N接收内部地址信号IDS2，该多个依序的开关IG0、IG1、…、IGN的各输出端C20、C21、…、C2N对应电连接于该多个依序的闩锁单元PR0、PR1、…、PRN的各输入端D10、D11、…、D1N，该多个依序的开关IG0、IG1、…、IGN的各控制端C30、C31、…、C3N对应地接收指针信号SIP的多个子信号SIP0、SIP1、…、SIPN，且根据指针信号SIP的输入指针IP，依序将内部地址信号IDS2分配至该多个依序的闩锁单元PR0、PR1、…、PRN。
在频率信号CLK的频率周期PD1中，输入指针IP指向该多个依序的闩锁单元PR0、PR1、…、PRN中的特定闩锁单元PRA(如PR0)。特定闩锁单元PRA(如PR0)的输入端(如D10)电连接于该多个依序的开关IG0、IG1、…、IGN中的一特定开关IGA(如IG0)的输出端(如C20)，且指针信号SIP的该多个子信号SIP0、SIP1、…、SIPN中一由输入指针IP所指向的一特定子信号SIPA(如SIP0)使特定开关IGA(如IG0)导通；因此，在频率周期PD1中，内部地址信号IDS2中的行命令地址A1被写入特定闩锁单元PRA(如PR0)。
该多个依序的开关IG0、IG1、…、IGN具有相同的构造；例如，开关IG0包括一传输闸71及一非门72。传输闸71的输入端71A接收内部地址信号IDS2，传输闸71的输出端71B电连接于闩锁单元PR0的输入端D10，传输闸71的第一控制端71C接收指针信号SIP的子信号SIP0，其中传输闸71可为一CMOS开关。传输闸71可包括一NMOS晶体管711及电连接于NMOS晶体管711的一PMOS晶体管712。非门72的输入端接收指针信号SIP的子信号SIP0，非门72的输出端电连接于传输闸71的第二控制端71D。
该多个依序的闩锁单元PR0、PR1、…、PRN具有相同的构造；例如，闩锁单元PR0包括一非门641和以反方向与非门641并联的一非门642。该多个依序的闩锁单元PR0、PR1、…、PRN分别对应于多个依序的存储位置；在频率周期PD1中，输入指针IP指向该多个依序的存储位置中的一特定存储位置，且在频率周期PD2中，输出指针OP指向该特定存储位置。
该多个依序的开关OG0、OG1、…、OGN的各输入端E10、E11、…、E1N对应电连接于该多个依序的闩锁单元PR0、PR1、…、PRN的各输出端D20、D21、…、D2N，该多个依序的开关OG0、OG1、…、OGN的各输出端E20、E21、…、E2N电连接为一节点F1，该多个依序的开关OG0、OG1、…、OGN的各控制端E30、E31、…、E3N对应地接收指针信号SOP的多个子信号SOP0、SOP1、…、SOPN，且根据指针信号SOP的输出指针OP，依序读取该多个依序的闩锁单元PR0、PR1、…、PRN来在节点F1产生一地址信号JDS2。
在频率信号CLK的频率周期PD2中，输出指针OP指向该多个依序的闩锁单元PR0、PR1、…、PRN中的特定闩锁单元PRA(如PR0)。特定闩锁单元PRA(如PR0)的输出端(如D20)电连接于该多个依序的开关OG0、OG1、…、OGN中的一特定开关OGA(如OG0)的输入端(如E10)。指针信号SOP的多个子信号SOP0、SOP1、…、SOPN中一由输出指针OP所指向的一特定子信号SOPA(如SOP0)使特定开关OGA(如OG0)导通；因此，在频率周期PD2中，特定闩锁单元PRA(如PR0)输出端(如D20)所存储的行命令地址A1被传输至节点F1，使地址信号JDS2在频率周期 PD2中具有行命令地址A1。
该多个依序的开关OG0、OG1、…、OGN具有相同的构造；例如，开关OG0包括一传输闸81及一非门82。传输闸81的输入端81A电连接于闩锁单元PR0的输出端D20，传输闸81的输出端81B电连接于开关61的输入端61A，传输闸81的第一控制端81C接收指针信号SOP的子信号SOP0，其中传输闸81可为一CMOS开关。非门82的输入端接收指针信号SOP的子信号SOP0，非门82的输出端电连接于传输闸81的第二控制端81D。
开关61的输入端61A接收地址信号JDS2，开关61的输出端61B产生地址信号KDS2，开关61的控制端61C接收闩锁信号SLT，其中在使能时段TD1中，闩锁信号SLT的使能准位EN1使开关61导通，且使地址信号KDS2具有行命令地址A1。输出闩锁单元62接收地址信号KDS2，且产生地址信号LDS2，其中在使能时段TD1中，地址信号KDS2中的行命令地址A1被写入输出闩锁单元62。
请参阅图5，其为本发明所提出的行命令地址控制的读取时序示意图。该示意图是根据动态随机存取内存装置40的读取操作所绘制的。图5中显示，在第一周期数FPN为1时，频率信号CLK、命令信号SCM2、输入地址信号CDS2、内部频率信号ICLK、内部地址信号IDS2、输入指针IP、输入指针IP所指向闩锁单元PRIP的输入、输出指针OP、地址信号JDS2、闩锁信号SLT、及地址信号LDS2的多个示意波形。其中内部频率信号ICLK为频率信号CLK经过一输入缓冲器(未显示)后所输出的信号，且被提供至动态随机存取内存装置40的内部。为了简单明了地说明本发明的特征，在图5中作了以下的假设，根据附加延迟数AL及行地址选通延迟数CL，设定读取延迟数RL2为1，且根据读取延迟数RL2，确定第一周期数FPN为1。
如图5所示，在频率信号CLK的频率周期PD1中，例如，在频率周期PD1的起始点，计数控制装置425接收读取命令RM1，同时，地址输入缓冲器422接收输入地址信号CDS2中的行命令地址A1，其中行命令地址A1为读取命令RM1用以读取内存数组45中特定行CA1所需的行地址。 在频率周期PD1中，内部地址信号IDS2具有行命令地址A1，先进先出缓存器43接收行命令地址A1；输入指针IP具有值0，亦即输入指针IP指向闩锁单元PR0，因此，行命令地址A1被写入闩锁单元PR0；输出指针OP与输入指针IP同步，但落后输入指针IP第一周期数FPN(值为1)，此时输出指针OP具有值N并指向闩锁单元PRN，地址信号JDS2具有闩锁单元PRN输出端D2N的值；闩锁信号SLT具有非使能准位NEN1，使开关61被关断，因此，在频率周期PD1中，地址信号LDS2不具有闩锁单元PRN输出端D2N的该值。
频率周期PD2落后频率周期PD1第一周期数FPN(值为1)，在频率周期PD2中，输入指针IP具有值1，输出指针OP具有值0，输出指针OP指向闩锁单元PR0，地址信号JDS2具有闩锁单元PR0输出端D20的行命令地址A1。使能时段TD1锁定于频率周期PD2，例如，使能时段TD1位于频率周期PD2内；在使能时段TD1中，闩锁信号SLT具有使能准位EN1，使开关61被导通，因此，在使能时段TD1中，地址信号JDS2中的行命令地址A1被写入输出闩锁单元62。动态随机存取内存装置40(如DDRSDRAM装置)以突发长度(Burst length)BL(如BL＝8)一次读取内存数组45中的BL个内存细胞。当读取命令RM1的读取操作完成后，DDRSDRAM装置40可继续执行读取命令RM2的读取操作。
在频率周期PD3中，计数控制装置425接收读取命令RM2，同时，地址输入缓冲器422接收输入地址信号CDS2中的行命令地址A2；输入指针IP具有值4，且行命令地址A2被写入闩锁单元PR4；输出指针OP指向闩锁单元PR3，地址信号JDS2具有闩锁单元PR3输出端D23的值；闩锁信号SLT具有非使能准位NEN2，使开关61被关断，因此，在频率周期PD3中，地址信号LDS2不具有闩锁单元PR3输出端D23的该值。
频率周期PD4落后频率周期PD3第一周期数FPN(值为1)，在频率周期PD4中，输出指针OP具有值4，地址信号JDS2具有行命令地址A2。使能时段TD2锁定于频率周期PD4，例如，使能时段TD2位于频率周期PD4内；在使能时段TD2中，闩锁信号SLT具有使能准位EN2，使开关61被导通，因此，在使能时段TD2中，地址信号JDS2中的行命令地址 A2被写入输出闩锁单元62。
请参阅图6，其为本发明所提出的行命令地址控制的写入时序示意图。该示意图是根据动态随机存取内存装置40的写入操作所绘制的。图6中显示，在第一周期数FPN为2时，频率信号CLK、命令信号SCM2、输入地址信号CDS2、内部频率信号ICLK、内部地址信号IDS2、输入指针IP、输入指针IP所指向闩锁单元PRIP的输入、输出指针OP、地址信号JDS2、闩锁信号SLT、及地址信号LDS2的多个示意波形。为了简单明了地说明本发明的特征，在图6中作以下假设，根据附加延迟数AL及行地址选通写入延迟数CWL，设定写入延迟数WL2为2，且根据写入延迟数WL2，确定第一周期数FPN为2。
如图所示，在频率信号CLK的频率周期PE1中，例如，在频率周期PE1的起始点，计数控制装置425接收写入命令WM1，同时，地址输入缓冲器422接收输入地址信号CDS2中的行命令地址B1，其中行命令地址B1为写入命令WM1用以将具有突发长度BL的数据写入内存数组45中多个行所需的行地址，且该多个行包括行命令地址B1所对应的一特定行。在频率周期PE1中，输入指针IP指向闩锁单元PR0，且行命令地址B1被写入闩锁单元PR0。
频率周期PE2落后频率周期PE1第一周期数FPN(值为2)，在频率周期PE2中，输出指针OP指向闩锁单元PR0，地址信号JDS2具有闩锁单元PR0输出端D20的值。在使能时段TE1中，闩锁信号SLT具有使能准位FN1，使开关61被导通，因此，在使能时段TE1中，地址信号JDS2中的行命令地址B1被写入输出闩锁单元62。
在频率周期PE3中，计数控制装置425接收写入命令WM2，同时，地址输入缓冲器422接收输入地址信号CDS2中的行命令地址B2。频率周期PE4落后频率周期PE3第一周期数FPN(值为2)，使能时段TE2锁定于频率周期PD4，在使能时段TE2中，闩锁信号SLT具有使能准位FN2，使开关61被导通，因此，在使能时段TE2中，地址信号JDS2中的行命令地址B2被写入输出闩锁单元62。
本发明将动态随机存取内存装置40的读取操作和写入操作的行命令 地址延迟数的控制，利用计数控制装置425、输入指针计数装置426、输出指针计数装置427及先进先出缓存器43加以整合，以达成简化电路设计的功效。
综上所述，本发明的动态随机存取内存行命令地址的控制电路及方法确实能达到发明内容所设定的功效。以上所述者仅为本发明之较佳实施例，本领域技术人员根据本发明所作的任何修饰和变更，均不脱离本发明所附带的权利要求的保护范围。
Claims (20)
1.一种行命令地址的控制电路，其特征在于：所述行命令地址对应于一动态随机存取内存数组的一特定行，包括：
一控制单元，其具有一频率信号，设置一读取延迟数与一写入延迟数的至少其中之一，根据所述读取延迟数与所述写入延迟数的至少其中之一、和与所述行命令地址相关的一命令信号而确定与所述频率信号相关的一第一周期数，且响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针及一输出指针，其中所述输出指针落后所述输入指针所述第一周期数；及
一先进先出缓存器，其具有多个依序的闩锁单元，所述先进先出缓存器接收所述行命令地址、所述输入指针及所述输出指针，将所述行命令地址写入至多个所述依序的闩锁单元中一由所述输入指针所指向的特定闩锁单元，且利用所述输出指针读取所述特定闩锁单元来输出所述行命令地址。
2.根据权利要求1所述的行命令地址的控制电路，其特征在于：
所述控制单元还响应所述频率信号、所述命令信号、一输入地址信号、及所述第一周期数而产生一内部地址信号、一第一指针信号、一第二指针信号及一闩锁信号；
所述命令信号包括一第一存取命令；
所述输入地址信号与所述内部地址信号均包括所述行命令地址；
所述第一指针信号是所述输入指针，且所述第二指针信号是所述输出指针；
所述内部地址信号、所述第一指针信号与所述第二指针信号被提供至所述先进先出缓存器；
在所述频率信号的一第一频率周期中，所述控制单元接收所述第一存取命令及所述行命令地址；
所述第一存取命令选自一存取命令群组的多个成员的其中之一，所述存取命令群组的多个所述成员包括一读取命令与一写入命令；
在所述第一频率周期中，所述输入指针指向所述特定闩锁单元；
在落后所述第一频率周期所述第一周期数的一第二频率周期中，所述输出指针指向所述特定闩锁单元；
在锁定至所述第二频率周期的一使能时段中，所述闩锁信号具有一使能准位；及
所述先进先出缓存器还接收所述闩锁信号，且在所述使能时段中，还利用所述使能准位来输出所述行命令地址。
3.根据权利要求2所述的行命令地址的控制电路，其特征在于：所述控制单元包括：
一模式缓存器装置，其接收一模式缓存器设定命令来产生一参数信号，其中所述参数信号包括所述读取延迟数与所述写入延迟数；
一计数控制装置，其接收所述命令信号及所述参数信号，根据所述参数信号，确定所述第一周期数，且根据所述命令信号与所述第一周期数，产生所述闩锁信号、一第一重置信号及一第二重置信号；
一输入指针计数装置，其响应所述频率信号及所述第一重置信号而产生所述第一指针信号；
一输出指针计数装置，其响应所述频率信号及所述第二重置信号而产生所述第二指针信号；及
一地址输入缓冲器，其接收所述输入地址信号，且产生所述内部地址信号。
4.根据权利要求3所述的行命令地址的控制电路，其特征在于：
所述第一周期数取决于所述读取延迟数与所述写入延迟数的至少其中之一；
所述模式缓存器装置还设置一附加延迟数、一行地址选通延迟数及一行地址选通写入延迟数，以确定所述读取延迟数与所述写入延迟数；
所述读取延迟数是所述附加延迟数与所述行地址选通延迟数的加总，且所述写入延迟数是所述附加延迟数与所述行地址选通写入延迟数的加总；及
在所述第一频率周期中，所述计数控制装置接收所述第一存取命令，且所述地址输入缓冲器接收所述行命令地址。
5.根据权利要求3所述的行命令地址的控制电路，其特征在于：
所述输入指针具有随所述频率信号的多个依序的周期递增的一第一整数；
所述输出指针具有随所述频率信号的多个所述依序的周期递增的一第二整数；
所述第一存取命令的存取类别为读取类别与写入类别的其中之一；
所述命令信号还包括一第二存取命令，其中所述第二存取命令是所述第一存取命令的前一存取命令，且所述第二存取命令的存取类别为所述读取类别与所述写入类别的其中之一；及
仅在所述第一存取命令的所述存取类别与所述第二存取命令的所述存取类别为不同的情况下，所述第一重置信号与所述第二重置信号被产生，在所述第一频率周期中，所述输入指针计数装置利用所述第一重置信号重置所述第一整数，且在所述第二频率周期中，所述输出指针计数装置利用所述第二重置信号重置所述第二整数。
6.根据权利要求3所述的行命令地址的控制电路，其特征在于：
所述模式缓存器装置还设置一附加延迟数、一行地址选通延迟数及一行地址选通写入延迟数；
所述参数信号还包括所述附加延迟数、所述行地址选通延迟数及所述行地址选通写入延迟数；及
所述第一周期数取决于所述附加延迟数、所述行地址选通延迟数及所述行地址选通写入延迟数。
7.根据权利要求2所述的行命令地址的控制电路，其特征在于：所述先进先出缓存器还包括：
多个依序的第一开关，其各输入端接收所述内部地址信号，多个所述依序的第一开关的各输出端对应电连接于多个所述依序的闩锁单元的各输入端，多个所述依序的第一开关的各控制端对应地接收所述第一指针信号的多个子信号，且根据所述输入指针，依序将所述内部地址信号分配至多个所述依序的闩锁单元；
多个依序的第二开关，其各输入端对应电连接于多个所述依序的闩锁单元的各输出端，多个所述依序的第二开关的各输出端电连接为一节点，多个所述依序的第二开关的各控制端对应地接收所述第二指针信号的多个子信号，且根据所述输出指针，依序读取多个所述依序的闩锁单元来在所述节点产生一第一地址信号；
一第三开关，其输入端接收所述第一地址信号，其输出端产生一第二地址信号，其控制端接收所述闩锁信号，其中在所述使能时段中，所述闩锁信号的所述使能准位使所述第三开关导通，且使所述第二地址信号具有所述行命令地址；及
一输出门锁单元，接收所述第二地址信号，且产生一第三地址信号，其中在所述使能时
段中，所述第二地址信号中的所述行命令地址被写入所述输出门锁单元。
8.根据权利要求7所述的行命令地址的控制电路，其特征在于：
所述特定闩锁单元的输入端电连接于多个所述依序的第一开关中的一特定开关的输出端；及
所述第一指针信号的多个所述子信号中一由所述输入指针所指向的一特定子信号使所述特定开关导通。
9.根据权利要求8所述的行命令地址的控制电路，其特征在于：所述特定开关包括：
一传输闸，其输入端接收所述内部地址信号，其输出端电连接于所述特定闩锁单元的所述输入端，其第一控制端接收所述特定子信号，其中所述传输闸为一CMOS开关；及
一非门，其输入端接收所述特定子信号，其输出端电连接于所述传输闸的第二控制端。
10.根据权利要求7所述的行命令地址的控制电路，其特征在于：
所述特定闩锁单元的输出端电连接于多个所述依序的第二开关中的一特定开关的输入端；及
所述第二指针信号的多个所述子信号中一由所述输出指针所指向的一特定子信号使所述特定开关导通。
11.根据权利要求10所述的行命令地址的控制电路，其特征在于：所述特定开关包括：
一传输闸，其输入端电连接于所述特定闩锁单元的所述输出端，其输出端电连接于所述第三开关的所述输入端，其第一控制端接收所述特定子信号，其中所述传输闸为一CMOS开关；及
一非门，其输入端接收所述特定子信号，其输出端电连接于所述传输闸的第二控制端。
12.根据权利要求7所述的行命令地址的控制电路，其特征在于：所述第三开关包括：
一传输闸，其输入端接收所述第一地址信号，其输出端产生所述第二地址信号，其第一控制端接收所述闩锁信号，其中所述传输闸为一CMOS开关；及
一非门，其输入端接收所述闩锁信号，其输出端电连接于所述传输闸的第二控制端。
13.根据权利要求1所述的行命令地址的控制电路，其特征在于：
所述动态随机存取内存数组为一双数据速率同步动态随机存取内存数组；及
所述行命令地址的控制电路还包括一行地址译码器，所述行地址译码器接收所述先进先出缓存器所输出的所述行命令地址，且根据所述行命令地址，选择所述动态随机存取内存数组的所述特定行。
14.一种行命令地址的控制电路，其特征在于：所述行命令地址对应于一动态随机存取内存数组的一特定行，所述电路包括：
一控制单元，具有一频率信号，根据一模式缓存器设定命令和与所述行命令地址相关的一命令信号而确定与所述频率信号相关的一第一周期数，且响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针与一输出指针，其中所述输出指针落后所述输入指针所述第一周期数；
一先进先出缓存器，利用所述输入指针来存储所述行命令地址，且利用所述输出指针来输出所述行命令地址。
15.根据权利要求14所述的行命令地址的控制电路，其特征在于：
所述控制单元还设置一读取延迟数与一写入延迟数的至少其中之一以确定所述第一周期数，且还响应所述频率信号、所述命令信号、一输入地址信号、及所述第一周期数而产生一内部地址信号、一第一指针信号、一第二指针信号及一闩锁信号；
所述先进先出缓存器包括多个依序的闩锁单元；
所述闩锁信号具有一使能准位；及
所述先进先出缓存器还接收所述闩锁信号，将所述行命令地址写入至多个所述依序的闩锁单元中一由所述输入指针所指向的特定闩锁单元，且利用所述使能准位来输出所述行命令地址。
16.根据权利要求15所述的行命令地址的控制电路，其特征在于：
所述动态随机存取内存数组为一双数据速率同步动态随机存取内存数组；
所述命令信号包括一第一存取命令；
所述输入地址信号与所述内部地址信号均包括所述行命令地址；
所述第一指针信号是所述输入指针，且所述第二指针信号是所述输出指针；
所述内部地址信号、所述第一指针信号及所述第二指针信号被提供至所述先进先出缓存器；
在所述频率信号的一第一频率周期中，所述控制单元接收所述第一存取命令及所述行命令地址；
所述第一存取命令选自一存取命令群组的多个成员的其中之一，所述存取命令群组的多个所述成员包括一读取命令与一写入命令；
在所述第一频率周期中，所述输入指针指向所述特定闩锁单元；
在落后所述第一频率周期所述第一周期数的一第二频率周期中，所述输出指针指向所述特定闩锁单元；及
在锁定至所述第二频率周期的一使能时段中，所述闩锁信号具有所述使能准位。
17.一种行命令地址的控制方法，其特征在于：所述行命令地址对应于一动态随机存取内存数组的一特定行，所述方法包括下列步骤：
(a)提供一频率信号；
(b)根据一模式缓存器设定命令和与所述行命令地址相关的一命令信号而确定与所述频率信号相关的一第一周期数；
(c)响应所述频率信号、所述命令信号和所述第一周期数而同步地产生一输入指针及一输出指针，其中所述输出指针落后所述输入指针所述第一周期数；
(d)利用所述输入指针来存储所述行命令地址；及
(e)利用所述输出指针来输出所述行命令地址。
18.根据权利要求17所述的行命令地址的控制方法，其特征在于：步骤(b)还包括下列步骤：
设置一附加延迟数、一行地址选通延迟数及一行地址选通写入延迟数；
根据所述附加延迟数、所述行地址选通延迟数及所述行地址选通写入延迟数，确定一读取延迟数与一写入延迟数的至少其中之一；及
根据一第一特征与一第二特征的其中之一，产生所述第一周期数，其中所述命令信号包括一第一存取命令，所述第一特征是所述读取延迟数与所述写入延迟数的至少其中之一，且所述第二特征是所述附加延迟数、所述行地址选通延迟数及所述行地址选通写入延迟数的集合；
步骤(c)还包括下列步骤：
在所述频率信号的一第一频率周期中，接收所述第一存取命令与所述行命令地址；及
根据所述第一存取命令、所述第一周期数与所述频率信号，产生所述输入指针、所述输出指针与一闩锁信号，其中所述闩锁信号具有一使能准位；且
步骤(e)还包括下列步骤：
利用所述闩锁信号的所述使能准位来输出所述行命令地址。
19.根据权利要求18所述的行命令地址的控制方法，其特征在于：
所述动态随机存取内存数组为一双数据速率同步动态随机存取内存数组；
所述第一存取命令选自一存取命令群组的多个成员的其中之一，所述存取命令群组的多个所述成员包括一读取命令与一写入命令；
所述行命令地址被存储于多个依序的存储位置中的一特定存储位置；
在所述第一频率周期中，所述输入指针指向所述特定存储位置；
在落后所述第一频率周期所述第一周期数的一第二频率周期中，所述输出指针指向所述存储位置；及
在锁定至所述第二频率周期的一使能时段中，所述闩锁信号具有所述使能准位。
20.根据权利要求19所述的行命令地址的控制方法，其特征在于：
所述第一存取命令的存取类别为读取类别与写入类别的其中之一；
在步骤(b)之前还包括一步骤：
接收一第二存取命令，其中所述第二存取命令是所述第一存取命令的前一存取命令，且所述第二存取命令的存取类别为所述读取类别及所述写入类别的其中之一；及
仅在所述第一存取命令的所述存取类别与所述第二存取命令的所述存取类别为不同的情况下，所述控制方法还包括下列步骤：
根据所述第一存取命令与所述第一周期数，产生一第一重置信号及一第二重置信号；
在所述第一频率周期中，利用所述第一重置信号重置所述输入指针；及
在所述第二频率周期中，利用所述第二重置信号重置所述输出指针。
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