KR20210013647A - 구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법 - Google Patents

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KR20210013647A
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Abstract

구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법이 설명된다. 예시적인 장치는 뱅크 아키텍처와 관련된 정보를 저장하도록 구성된 모드 레지스터와, 복수의 메모리 뱅크를 포함하는 메모리 어레이를 포함한다. 복수의 메모리 뱅크는 모드 레지스터에 저장된 뱅크 아키텍처와 관련된 정보에 적어도 부분적으로 기초하여 뱅크 아키텍처로 배열되도록 구성된다.

Description

구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법
반도체 메모리는 나중에 불러올 수 있는 데이터를 저장하기 위해 많은 전자 시스템에서 사용된다. 반도체 메모리는 일반적으로 메모리에 명령, 어드레스 및 클럭을 제공하여 제어된다. 명령, 어드레스 및 클럭은 예를 들어 메모리 제어기에 의해 제공될 수 있다. 명령은 반도체 메모리를 제어하여 다양한 메모리 동작을 수행할 수 있다. 예를 들어, 읽기 명령은 반도체 메모리가 메모리로부터 데이터를 불러오기 위해 읽기 동작을 수행하게 하고, 쓰기 명령은 반도체 메모리가 메모리에 데이터를 저장하기 위해 쓰기 동작을 수행하게 한다. 어드레스는 액세스 작업을 위한 메모리 위치를 식별하고, 클럭은 다양한 작업 및 데이터 제공을 위한 타이밍을 제공한다.
상이한 유형의 전자 시스템의 수가 증가함에 따라, 요구되는 상이한 메모리 동작 요구 사항 및 구성을 충족할 수 있는 반도체 메모리를 설계하는 것이 더 어려워지고 있다. 일단 설계되면, 종래의 반도체 메모리는 종종 일부 전자 시스템의 요구에 적합하지만 다른 시스템에는 적합하지 않을 수 있는 내부 아키텍처에 따라 작동하도록 제한된다. 반도체 메모리의 한계로 인해 전자 시스템 설계자가 이러한 시스템의 성능을 절충시킬 수 있으며, 이는 문제 해결에 바람직하지 않은 접근 방식이다. 이와 같이, 다양한 유형의 전자 시스템의 설계 요구를 충족시키기 위해 유연한 아키텍처를 가진 반도체 메모리를 갖는 것이 바람직할 수 있다.
구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법이 설명된다. 본 개시의 일 양상에서, 예시적인 장치는 뱅크 아키텍처와 관련된 정보를 저장하도록 구성된 모드 레지스터를 포함하고, 복수의 메모리 뱅크를 포함하는 메모리 어레이를 더 포함한다. 복수의 메모리 뱅크는 모드 레지스터에 저장된 뱅크 아키텍처와 관련된 정보에 적어도 부분적으로 기초하여 뱅크 아키텍처로 배열되도록 구성된다.
본 개시의 다른 양상에서, 예시적인 장치는 명령 디코더, 어드레스 디코더 및 모드 레지스터를 포함한다. 명령 디코더는 액세스 명령을 수신 및 디코딩하고 이에 응답하여 내부 신호를 제공하도록 구성된다. 어드레스 디코더는 액세스 명령과 관련 어드레스를 수신하고 이에 응답하여 디코딩된 어드레스 신호를 제공하도록 구성된다. 모드 레지스터는 뱅크 아키텍처 설정 값으로 프로그래밍되도록 구성된다. 예시적인 장치는 내부 신호에 응답하여 액세스되도록 구성된 복수의 메모리 뱅크를 포함하는 메모리 어레이를 더 포함한다. 복수의 메모리 뱅크는 뱅크 아키텍처 설정에서 적어도 부분적으로 선택되는 뱅크 아키텍처에 따라 배열된다. 어드레스 디코더는 선택된 뱅크 아키텍처에 따라 복수의 메모리 뱅크에 액세스하기 위해 선택된 뱅크 아키텍처에 기초하여, 디코딩된 어드레스 신호의 적어도 일부를 복수의 메모리 뱅크에 매핑하도록 구성된다.
본 개시의 다른 양상에서, 예시적인 장치는 제어기, 복수의 버스 및 메모리 시스템을 포함한다. 제어기는 액세스 명령 및 관련 어드레스를 제공하도록 구성된다. 복수의 버스는 제어기에 연결되고 제어기에서 신호 및 클럭을 제공하도록 구성된다. 메모리 시스템은 복수의 버스에 연결되고 액세스 명령 및 관련 어드레스를 수신하도록 구성된다. 메모리 시스템은 복수의 메모리 뱅크 및 모드 레지스터를 포함하고, 모드 레지스터는 뱅크 아키텍처 설정에 대응하는 값으로 프로그래밍되도록 구성된다. 제어기는 모드 레지스터의 뱅크 아키텍처 설정에 대응하는 값에 기초한 선택된 뱅크 아키텍처에 따라 메모리의 복수의 메모리 뱅크에 액세스한다.
본 개시의 다른 양상에서, 예시적인 방법은 액세스 명령 및 관련 어드레스를 수신하는 단계, 및 메모리 어레이의 복수의 메모리 뱅크에 액세스하는 단계를 포함한다. 복수의 메모리 뱅크는 뱅크 아키텍처로 배열된다. 예시적인 방법은 관련 어드레스에 대응하는 복수의 메모리 뱅크 내의 메모리 위치로부터 데이터를 외부 데이터 단자에 제공하는 단계를 더 포함한다. 메모리 위치로부터의 데이터는 복수의 메모리 뱅크의 뱅크 아키텍처에 적어도 부분적으로 기초한 타이밍을 갖는 외부 단자에 제공된다.
본 개시의 다른 양상에서, 예시적인 방법은 3 개의 뱅크 아키텍처의 세트로부터 선택된 하나의 뱅크 아키텍처에 대응하는 피연산자에 대한 메모리의 모드 레지스터에 일 값을 프로그래밍하는 단계를 포함한다. 세트의 각 뱅크 아키텍처는 모드 레지스터에 프로그래밍된 값에 의해 선택된 뱅크 아키텍처에 따라 배열된 메모리의 복수의 메모리 뱅크를 포함한다. 예시적인 방법은 뱅크 아키텍처에 따라 복수의 메모리 뱅크에 액세스하기 위해 메모리에 읽기/쓰기 명령을 제공하는 단계를 더 포함한다. 읽기/쓰기 명령으로 인한 메모리 거동은 적어도 부분적으로, 선택한 뱅크 아키텍처에 따라 좌우된다.
본 개시의 다른 양상에서, 예시적인 방법은 메모리 명령 및 관련 어드레스를 수신하는 단계, 및 뱅크 아키텍처 설정에 대응하는 모드 레지스터에 프로그램된 값에 적어도 부분적으로 기초하여, 메모리 어레이의 복수의 메모리 뱅크에 액세스하기 위해 관련 어드레스의 일부를 매핑하는 단계를 포함한다. 예시적인 방법은 모드 레지스터에 프로그래밍된 값에 의해 설정된 뱅크 아키텍처에 따라 메모리 어레이의 복수의 메모리 뱅크에 액세스하는 단계를 더 포함한다.
도 1은 본 개시 내용의 실시예에 따른 시스템의 블록도이다.
도 2는 본 개시 내용의 실시예에 따른 장치의 블록도이다.
도 3은 본 개시 내용의 실시예에 따른 반도체 디바이스의 일부의 블록도이다.
도 4는 본 개시 내용의 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 일부의 블록도이다.
도 5는 본 개시 내용의 실시예에 따른 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 동작 동안 다양한 신호의 타이밍도이다.
도 6은 본 개시 내용의 실시예에 따른 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다.
도 7은 본 개시 내용의 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 일부의 블록도이다.
도 8은 본 개시의 실시예에 따른 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다.
도 9는 본 개시 내용의 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 부분의 블록도이다.
도 10은 본 개시 내용의 실시예에 따른 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다.
도 11은 본 개시 내용의 실시예에 따른 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다.
도 12는 본 개시 내용의 실시예에 따른 상이한 뱅크 아키텍처를 위한 메모리 어레이에 액세스하기 위한 어드레스 맵 테이블이다.
본 개시의 예에 대한 충분한 이해를 제공하기 위해 특정 세부 사항이 아래에 설명된다. 그러나, 본 개시 내용의 예가 이러한 특정 세부 사항없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 더욱이, 본원에 기재된 본 개시 내용의 특정 예는 개시 내용의 범위를 이러한 특정 예로 제한하는 것으로 해석되어서는 안된다. 다른 예에서, 본 개시 내용을 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 상세하게 도시되지 않았다. 추가적으로, "결합"및 "결합된"과 같은 용어는 두 구성 요소가 직접 또는 간접적으로 전기적으로 결합될 수 있음을 의미한다. 간접 결합은 두 개의 구성 요소가 하나 이상의 중간 구성 요소를 통해 결합됨을 의미할 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 시스템(100)의 블록도이다. 시스템(100)은 제어기(10) 및 메모리 시스템(105)을 포함한다. 메모리 시스템(105)은 메모리(110(0)-110(p))(예를 들어, "디바이스 0"에서 "디바이스 p"까지)를 포함하며, 여기서 p는 0이 아닌 전체 숫자이다. 메모리(110)는 본 개시의 일부 실시예에서 LPDDR(low power double data rate) DRAM과 같은 동적 랜덤 액세스 메모리(DRAM)일 수 있다. 제어기(10) 및 메모리 시스템(105)은 여러 버스를 통해 통신한다. 예를 들어, 명령 및 어드레스는 명령/어드레스 버스(115)를 통해 메모리 시스템(105)에 의해 수신되고, 데이터는 데이터 버스(125)를 통해 제어기(10)와 메모리 시스템(105) 사이에 제공된다. 제어기와 메모리 시스템(105) 사이에는 클럭 버스(130)를 통해 다양한 클럭이 제공될 수 있다. 시스템(105). 클럭 버스(130)는 메모리 시스템(105)에 시스템 클럭 CK 및 CKF, 메모리 시스템(105)에 데이터 클럭 WCK 및 WCKF, 및 제어기(10)에 메모리에 의해 제공되는 액세스 데이터 클럭 RDQS를 제공하기 위한 신호 라인을 포함할 수 있다. 각각의 버스는 신호가 제공되는 하나 이상의 신호 라인을 포함할 수 있다. 메모리(110(0)-110(p))는 각각 명령/어드레스, 데이터 및 클럭 버스에 연결된다.
제어기(10)에 의해 메모리 시스템(105)에 제공되는 CK 및 CKF 클럭은 명령 및 어드레스의 제공 및 수신 타이밍을 위해 사용된다. WCK 및 WCKF 클럭과 RDQS 클럭은 데이터 제공 타이밍에 사용된다. 예를 들어, WCK 및 WCKF 클럭의 상승 및 하강 클럭 에지에서 각 외부 단자(DQ)로부터 일 비트의 데이터가 제공될 수 있다. CK 및 CKF 클럭은 상호 보완적이며 WCK 및 WCKF 클럭은 상호 보완적이다. 클럭은 첫 번째 클럭의 상승 클럭 에지가 두 번째 클럭의 하강 클럭 에지와 동시에 발생하고 첫 번째 클럭의 하강 클럭 에지가 두 번째 클럭의 상승 클럭 에지와 동시에 발생할 때 상보적이다. 시계. WCK 및 WCKF 클럭은 CK 및 CKF 클럭보다 높은 클럭 주파수를 가질 수 있다. 예를 들어, 본 개시의 일부 실시예에서, WCK 및 WCKF 클럭은 CK 및 CKF 클럭의 클럭 주파수의 4 배인 클럭 주파수를 가질 수 있다. WCK 및 WCKF 클럭은 액세스 동작에 대한 타이밍 성능을 개선하기 위해 액세스 동작 동안에 제어기(10)에 의해 메모리 시스템(105)에 지속적으로 제공될 수 있다. 또는, 제어부(10)는 WCK 및 WCKF 클럭을 지속적으로 제공하지 않고, 액세스 동작에 필요한 경우 WCK 및 WCKF 클럭을 제공할 수 있다.
제어기(10)는 메모리 동작을 수행하기 위해 메모리 시스템(105)에 명령을 제공한다. 메모리 명령의 비-제한적인 예에는 읽기 작업을 수행하기 위한 읽기 명령 및 쓰기 작업을 수행하기 위한 쓰기 명령, 모드 레지스터 쓰기 및 읽기 작업을 수행하기 위한 모드 레지스터 쓰기 및 읽기 명령과 같은 메모리 액세스를 위한 액세스 명령, 및 기타 명령들이 포함된다. 제어기(10)에 의해 메모리 시스템(105)에 제공되는 명령은 선택 신호(예를 들어, 칩 선택 CS 신호 CS0, CS1, CSp)를 더 포함한다. 모든 메모리(110)에는 명령, 어드레스, 데이터 및 클럭이 제공되지만, 선택 신호는 각각의 선택 신호 라인에 제공되며, 메모리(110) 중 어느 것이 명령에 응답하고 해당 동작을 수행 할지를 선택하는 데 사용된다. 본 개시의 일부 실시예에서, 각각의 선택 신호는 메모리 시스템(105)의 각각의 메모리(110)에 제공된다. 제어기(10)는 대응하는 메모리(110)를 선택하기 위해 활성(active) 선택 신호를 제공한다. 각각의 선택 신호가 활성인 동안, 대응하는 메모리(100)는 명령/어드레스 버스(115)에 제공된 명령 및 어드레스를 수신하도록 선택된다.
동작시, 읽기 명령 및 관련 어드레스가 제어기(10)에 의해 메모리 시스템(105)에 제공될 때, 활성 선택 신호에 의해 선택된 메모리(110)는 읽기 명령 및 관련 어드레스를 수신하고, 읽기 동작을 수행하여 관련 어드레스에 대응하는 메모리 위치로부터 판독 데이터를 제어기(10)에 제공한다. 판독 데이터는 읽기 명령의 수신과 관련된 타이밍에 따라 선택된 메모리(110)에 의해 제어기(10)에 제공된다. 예를 들어, 타이밍은 판독 데이터가 선택된 메모리(110)에 의해 제어기(10)에 제공될 때, 읽기 명령 후 CK 및 CKF 클럭의 클럭 사이클 수(CK 및 CKF 클럭의 클럭 사이클은 tCK로 참조됨)를 나타내는 판독 대기시간(RL) 값을 기반으로할 수 있다. RL 값은 메모리(110)에서 제어기(10)에 의해 프로그래밍된다. 예를 들어, RL 값은 메모리(110)의 각 모드 레지스터에 프로그래밍될 수 있다. 알려진 바와 같이, 각각의 메모리(110)에 포함된 모드 레지스터는 메모리의 동작을 위한 특징들을 선택하기 위해 및/또는 다양한 동작 모드를 설정(가령, 선택)하기 위한 정보로 프로그래밍될 수 있다. 설정 중 하나는 RL 값에 대한 것일 수 있다.
판독 데이터를 제어기(10)에 제공하는 선택된 메모리(110)의 준비에서, 제어기는 메모리 시스템(105)에 활성 WCK 및 WCKF 클럭을 제공한다. WCK 및 WCKF 클럭은 액세스 데이터 클럭 RDQS를 생성하기 위해 선택된 메모리(110)에 의해 사용될 수 있다. 클럭이 낮은 클럭 레벨과 높은 클럭 레벨 사이를 주기적으로 전환하면 클럭이 활성화된다. 반대로, 클럭이 일정한 클럭 레벨을 유지하고 주기적으로 전환되지 않으면 클럭이 비활성화된다. RDQS 클럭은 제어기(10)에 판독 데이터를 제공하는 타이밍을 위해 제어기(10)에 판독 동작을 수행하는 메모리(110)에 의해 제공된다.
동작 중, 제어기(10)에 의해 메모리 시스템(105)에 쓰기 명령 및 관련 어드레스가 제공되면, 활성 선택 신호에 의해 선택된 메모리(110)는 쓰기 명령 및 관련 어드레스를 수신하고, 관련 어드레스에 대응하는 메모리 위치에 제어기에 의해 제공되는 데이터를 쓰기 위한 쓰기 동작을 수행한다. 기록 데이터는 기록 명령의 수신과 관련된 타이밍에 따라 제어기(10)에 의해 선택된 메모리(110)에 제공된다. 예를 들어, 타이밍은 쓰기 데이터가 제어기(10)에 의해 선택된 메모리(110)에 제공될 때 쓰기 명령 이후 CK 및 CKF 클럭의 클럭 사이클 수를 나타내는 쓰기 대기시간(WL) 값에 기초할 수 있다. WL 값은 제어기(10)에 의해 메모리(110)에 프로그래밍된다. 예를 들어, WL 값은 메모리(110)의 각 모드 레지스터에 프로그래밍될 수 있다.
제어기(10)로부터 쓰기 데이터를 수신하는 선택된 메모리(110)의 준비에서, 제어기는 활성 WCK 및 WCKF 클럭을 메모리 시스템(105)에 제공한다. WCK 및 WCKF 클럭은 회로 동작이 쓰기 데이터를 수신하기 위한 타이밍을 위해, 내부 클럭을 생성하기 위해 선택된 메모리(110)에 의해 사용될 수 있다. 데이터는 제어기(10)에 의해 제공되고 선택된 메모리(110)는 WCK 및 WCKF 클럭에 따라 쓰기 데이터를 수신한다. 쓰기 데이터는 관련 어드레스에 해당하는 메모리에 기록된다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다. 장치는 반도체 디바이스(200)일 수 있으며, 이와 같이 지칭될 것이다. 일부 실시예에서, 반도체 디바이스(200)는 예를 들어 단일 반도체 다이에 통합된 LPDDR 메모리와 같은 메모리를 제한없이 포함할 수 있다. 본 개시의 일부 실시예에서, 반도체 다이는 반도체 디바이스(200)만을 포함할 수 있다. 본 개시의 일부 실시예에서, 반도체 다이는 동일한 반도체 다이 상에 집적된 다른 시스템이 내장된 반도체 디바이스(200)를 포함할 수 있다. 반도체 디바이스(200)는 본 개시의 일부 실시예에서 도 1의 메모리 시스템(100)에 포함될 수 있다. 예를 들어, 각 메모리(110)는 반도체 디바이스(200)를 포함할 수 있다. 반도체 디바이스(200)는 메모리 어레이(250)를 포함할 수 있다. 메모리 어레이(250)는 복수의 메모리 뱅크를 포함한다. 메모리 어레이(250)의 메모리 뱅크는 상이한 뱅크 아키텍처로 배열될 수 있다. 예를 들어, 메모리 어레이(250)의 메모리 뱅크는 뱅크 그룹 모드 구성, 뱅크 모드 구성 및 기타 메모리 뱅크 구성을 갖는 뱅크 아키텍처로 배열될 수 있다. 각각의 메모리 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차점에 배치된 복수의 메모리 셀(MC)을 포함한다. 워드 라인 WL의 선택은 행 디코더(240)에 의해 수행되고 비트 라인 BL의 선택은 열 디코더(245)에 의해 수행된다. 감지 증폭기(SAMP)는 대응하는 비트 라인 BL에 연결되고, 하나 이상의 개별 로컬 I/O 라인 쌍(LIOT/B)에 추가로 연결되며, 이는 차례로 스위치로 작동하는 전송 게이트(TG)를 통해, 하나 이상의 메인 I/O 라인 쌍(MIOT/B)에 연결된다.
반도체 디바이스(200)는 명령 및 어드레스를 수신하기 위한 명령/어드레스 버스에 연결된 명령/어드레스 단자(CA), 선택 신호(CS)를 수신하는 선택 단자, 클럭(CK 및 CKF)을 수신하기 위한 클럭 단자, 데이터 클럭 WCK 및 WCKF 를 수신하는 데이터 클럭 단자, 데이터 단자 DQ, 액세스 데이터 클럭 RDQS를 제공하는 액세스 데이터 클럭 단자, 전원 공급 장치 단자 VDD, VSS 및 VDDQ 및 ZQ 교정 단자 ZQ를 포함하는 복수의 외부 단자를 사용할 수 있다.
선택 단자에 제공된 CS 신호가 활성화되면, 반도체 디바이스(200)는 활성화되어 명령/어드레스 단자(CA)에 공급되는 명령 및 어드레스를 수신한다. 명령과 어드레스는 CK 및 CKF 클럭에 응답하여 수신된다.
명령/어드레스 단자(CA)에는 예를 들어 메모리 제어기로부터 명령이 공급될 수 있다. 명령은 명령/어드레스 입력 회로(205)를 통해 명령 디코더(215)에 내부 명령 신호 ICMD로서 제공될 수 있다. 명령 디코더(215)는 내부 명령 신호 ICMD를 디코딩하여, 각각 읽기 명령 또는 쓰기 명령에 따라 메모리 어레이(250)에서 데이터를 읽거나 쓰는 등의 명령에 기초하여, 메모리 어레이(250)에 액세스하도록 반도체 디바이스(200)의 회로를 제어하기 위한 내부 신호와 같이, 다양한 내부 신호 및 동작을 수행하기 위한 명령을 생성하는 회로를 포함한다.
명령 디코더(215)는 또한 반도체 디바이스(200)에 대한 동작의 다양한 모드 및 특징을 설정(예를 들어, 선택)하기 위한 정보를 저장하는 모드 레지스터(225)에 액세스한다. 모드 레지스터(225)는 메모리 동작을 위한 특징들의 선택, 및/또는 다양한 동작 모드의 설정을 위한 정보로 프로그래밍되어 이를 저장할 수 있다. 예를 들어, 모드 레지스터(225)는 다양한 동작 모드 및 특징 각각에 대응하는 피연산자에 대한 정보로 프로그래밍되고 이 정보를 저장하는 레지스터를 포함할 수 있다. 예를 들어, 모드 레지스터(225)는 판독 대기시간 또는 쓰기 대기시간과 같은 데이터 액세스 대기시간에 대응하는 피연산자에 대한 정보로 프로그래밍될 수 있다. 다른 예로서, 모드 레지스터(225)는 버스트 길이에 대응하는 피연산자에 대한 정보로 프로그래밍될 수 있다. 버스트 길이는 액세스 작업(예: 읽기 또는 쓰기 작업) 당 각 데이터 단자(DQ)에서 제공되는 데이터 비트 수를 정의한다. 예를 들어, 버스트 길이 16은 액세스 작업 당 각 데이터 단자 DQ 에서 제공되는 16 비트의 데이터를 정의하고, 32의 버스트 길이는 액세스 작업 당 데이터 단자 DQ 각각에서 제공되는 32 비트의 데이터를 정의한다. 다른 예로서, 모드 레지스터(225)는 메모리 어레이(250)에 대한 뱅크 아키텍처 세트로부터 선택하기 위해 뱅크 아키텍처의 모드에 대응하는 피연산자에 대한 정보로 프로그래밍될 수 있다. 뱅크 아키텍처의 예는 뱅크 그룹 모드 구성, 뱅크 모드 구성, 등을 포함할 수 있다. 다양한 뱅크 아키텍처는 메모리 어레이(250)의 메모리 뱅크가 예를 들어 다양한 시스템 구성에 의한 액세스되는 방식으로 배열되도록한다. 모드 레지스터(225)에 의해 저장된 정보는 반도체 디바이스(200)가 모드 레지스터 쓰기 동작을 수행하게 하는 모드 레지스터 쓰기 명령을 반도체 디바이스(200)에 제공함으로써 프로그램될 수 있다. 명령 디코더(215)는 모드 레지스터(225)에 액세스하고, 내부 명령 신호와 함께 저장된 정보를 기반으로, 내부 신호를 제공하여 이에 따라 반도체 디바이스(200)의 회로를 제어한다. 예를 들어, 읽기 또는 쓰기 명령과 같은 액세스 명령을 위해 메모리 어레이(250)에 액세스할 때, 명령 디코더(215)는, 뱅크 아키텍처와 관련된 모드에 대해 모드 레지스터(225)에 저장된 정보에 의해 설정되는 뱅크 아키텍처에 따라 배열되는, 메모리 어레이(250)에 액세스하도록 반도체 디바이스(200)의 회로를 제어하기 위해 내부 신호를 제공한다.
본 개시의 일부 실시예에서, 모드 레지스터(225)는 모드 레지스터를 통해 설정될 수 있는 다양한 모드 및 기능 중 특정한 하나에 대한 복수의 레지스터를 포함할 수 있다. 예를 들어, 모드 레지스터는 읽기 대기시간 설정에 해당하는 여러 레지스터를 포함할 수 있다. 마찬가지로, 모드 레지스터는 쓰기 대기시간 설정에 대응하는 다중 레지스터를 포함할 수 있다. 특정 모드 또는 기능에 대한 다중 레지스터를 사용하면 특정 모드 또는 기능에 대해 여러 설정을 프로그래밍하고 저장할 수 있다. 모드 또는 기능에 대한 설정은 특정 모드 또는 기능에 대한 레지스터 중 하나에서 동일한 특정 모드 또는 기능에 대한 레지스터 중 다른 레지스터로 전환하도록 반도체 디바이스에 지시함으로써 여러 설정 사이에서 빠르게 전환될 수 있다. 다른 예로서, 모드 레지스터(225)는 복수의 뱅크 아키텍처 설정 사이를 전환하기 위한 정보를 저장하기 위해 뱅크 아키텍처에 대한 복수의 레지스터를 포함할 수 있다. 다중 레지스터를 갖는 모드 및 기능에 대한 각각의 설정은 각각의 주파수 설정 점과 연관될 수 있다. 따라서, 여러 모드 및 기능에 대한 레지스터 중 하나에서 여러 모드 및 기능에 대한 레지스터 중 다른 레지스터로 전환하도록 반도체 디바이스에 지시함으로써, 여러 모드 및 기능을 한 설정에서 다른 설정으로 전환하여 주파수 설정점을 변경할 수 있다. 예를 들어, 메모리 어레이를 위한 뱅크 아키텍처는 주파수 설정점을 변경함으로써, 즉, 뱅크 아키텍처 설정을 위한 모드 레지스터의 다중 레지스터 사이를 전환함으로써 한 설정에서 다른 설정으로 뱅크 아키텍처의 전환을 통해, 전환될 수 있다. 주파수 설정 값을 변경하여 추가 또는 대체 모드 및 기능을 전환할 수도 있다.
명령/어드레스 단자(CA)에는 어드레스가 더 제공될 수 있다. 어드레스에는 일반적으로 여러 비트의 어드레스 정보가 포함된다. 명령/어드레스 단자(CA)에 공급된 어드레스는 명령/어드레스 입력 회로(205)를 통해 어드레스 디코더(212)로 전송된다. 어드레스 디코더(212)는 어드레스를 수신하고 디코딩된 행 어드레스 신호 XADD를 행 디코더(240)에, 디코딩된 열 어드레스 신호 YADD는 열 디코더(245)로 공급하고, 디코딩된 뱅크 어드레스 신호 BADD를 행 디코더(240) 및 열 디코더(245)에 공급한다. 디코딩된 행 어드레스 신호 XADD, 디코딩된 열 어드레스 신호 YADD 및 디코딩된 뱅크 어드레스 신호 BADD는 하나 이상의 신호를 포함할 수 있다. 어드레스 디코더(212), 행 디코더(240) 및/또는 열 디코더(245)는 모드 레지스터(225)에 설정된 뱅크 아키텍처에 기초하여 어드레스를 메모리 어레이에 매핑하는 어드레스 디코딩 로직(216)을 포함할 수 있다. 예를 들어, 명령/어드레스 단자 CA에 제공된 어드레스의 비트는 메모리 어레이에 대한 뱅크 아키텍처 세트에 기초하여 상이한 논리 그룹으로 메모리 어레이의 뱅크에 액세스하기 위해 어드레스 디코더(212)에 의해 디코딩 및 매핑될 수 있다.
읽기 명령이 발행되고, 읽기 명령에 행 어드레스와 열 어드레스가 적시에 공급되면, 읽기 데이터는 행 어드레스와 열 어드레스에 의해 지정된 메모리 어레이(250)의 메모리 셀로부터 읽혀진다. 읽기 명령은 입력/출력 회로(260)에 내부 명령을 제공하는 명령 디코더(215)에 의해 수신되며, 이에 따라 반도체 디바이스(200)에 의해 제공되는 RDQS 클럭에 따라 읽기/쓰기 증폭기(255) 및 입력/출력 회로(260)를 통해 읽기 데이터가 데이터 단자 DQ로부터 외부로 출력되도록한다. 앞서 설명한 바와 같이, 읽기 데이터는 반도체 디바이스(200)에, 예를 들어, 모드 레지스터(225)에, 프로그래밍될 수 있는 읽기 대기시간 정보(RL)에 의해 정의된 시간에 제공된다. 읽기 대기시간 정보 RL은 CK 클럭의 클럭 사이클로 정의될 수 있다. 예를 들어, 읽기 대기시간 정보(RL)는 반도체 디바이스(200)에 의해 관련 읽기 데이터가 제공될 때 읽기 명령이 수신된 후 CK 클럭의 클럭 사이클 수일 수 있다.
쓰기 명령이 발행되고 이 명령에 행 어드레스와 열 어드레스가 적시에 공급되면, 쓰기 데이터는 반도체 디바이스(200)에 의해 수신된 WCK 및 WCKF 클럭에 따라 데이터 단자(DQ)에 공급된다. 쓰기 명령은 열 디코더(215)에 의해 수신되어, 입력/출력 회로(260)에 내부 명령을 제공하여, 쓰기 데이터가 입/출력 회로(260)의 데이터 수신기에 의해 수신되고, 입력/출력 회로(260) 및 읽기/쓰기 증폭기(255)를 통해 메모리 어레이(250)에 공급된다. 쓰기 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록된다. 전술한 바와 같이, 쓰기 데이터는 쓰기 대기시간 WL 정보에 의해 정의된 시간에 데이터 단자(DQ)에 제공된다. 쓰기 대기시간 WL 정보는 반도체 디바이스(200), 예를 들어 모드 레지스터(225)에 프로그래밍될 수 있다. 쓰기 대기시간 WL 정보는 CK 클럭의 클럭 사이클로 정의될 수 있다. 예를 들어, 쓰기 대기시간 정보(WL)는 관련 쓰기 데이터가 데이터 단자(DQ)에 제공될 때 반도체 디바이스(200)에 의해 쓰기 명령이 수신된 후 CK 클럭의 클럭 사이클 수일 수 있다.
클럭 단자 및 데이터 클럭 단자에는 외부 클럭이 공급된다. 외부 클럭 CK, CKF, WCK, WCKF는 클럭 입력 회로(220)에 공급될 수 있다. CK 및 CKF 클럭은 상보적일 수 있고 WCK 및 WCKF 클럭은 상보적일 수 있다. 인에이블되면, 클럭 입력 회로(220)에 포함된 입력 버퍼는 외부 클럭을 수신한다. 예를 들어, 입력 버퍼는 명령 디코더(215)로부터의 CKE 신호에 의해 활성화될 때 CK 및 CKF 클럭을 수신하고, 입력 버퍼는 명령 디코더(215)로부터의 WCKIBEN 신호에 의해 활성화될 때 WCK 및 WCKF 클럭을 수신한다. 클럭 입력 회로(220) 외부 클럭을 수신하고 내부 클럭 ICK 및 IWCK 및 IWCKF를 생성할 수 있다. 내부 클럭 ICK 및 IWCK 및 IWCKF는 내부 클럭 회로(230)에 공급된다.
내부 클럭 회로(230)는 수신된 내부 클럭에 기초하여 다양한 위상 및 주파수 제어 내부 클럭을 제공하는 회로를 포함한다. 예를 들어, 내부 클럭 회로(230)는 IWCK 및 IWCKF 클럭을 수신하고 내부 클럭 IWCK 및 IWCKF에 기초하여 다상 클럭 IWCKn을 제공하는 데이터 클럭 경로를 포함할 수 있다. 다상 클럭(IWCKn)은 읽기 데이터의 출력 타이밍 및 쓰기 데이터의 입력 타이밍을 제어하기 위해 입/출력 회로(260)에 제공될 수 있다. 입/출력 회로(160)는 RDQS 클럭을 생성 및 제공하기 위한 클럭 회로 및 드라이버 회로를 포함할 수 있다.
전원 공급 단자에는 전원 전위 VDD 및 VSS가 공급된다. 이러한 전원 전위 VDD 및 VSS는 내부 전압 발생 회로(270)에 공급된다. 내부 전압 발생 회로(270)는 다양한 내부 전위 VPP, VOD, VARY, VPERI, 등을 생성하고, 전원 전위 VDD 및 VSS에 기초하여 기준 전위 ZQVREF를 생성한다. 내부 전위 VPP는 주로 행 디코더(240)에서 사용되며, 내부 전위 VOD 및 VARY는 주로 메모리 어레이(250)에 포함된 감지 증폭기에서 사용되며 내부 전위 VPERI는 다른 많은 회로 블록에서 사용된다. 기준 전위 ZQVREF는 ZQ 교정 회로(265)에서 사용된다.
전원 단자에는 전원 전위 VDDQ도 공급된다. 전원 전위 VDDQ는 전원 전위 VSS와 함께 입출력 회로(260)에 공급된다. 전원 전위(VDDQ)는 본 발명의 실시예에서 전원 전위(VDD)와 동일한 전위일 수 있다. 전력 공급 전위 VDDQ는 본 개시의 다른 실시예에서 전력 공급 전위 VDD와 상이한 전위일 수 있다. 전용 전원 전위(VDDQ)는 입출력 회로(260)에 사용되어 입출력 회로(260)에서 발생하는 전원 노이즈가 다른 회로 블록으로 전파되지 않는다.
캘리브레이션 단자 ZQ는 ZQ 캘리브레이션 회로(265)에 연결된다. ZQ 캘리브레이션 회로(265)는 ZQ 캘리브레이션 명령 ZQ_com에 의해 활성화될 때 RZQ의 임피던스 및 기준 전위 ZQVREF를 참조하여 캘리브레이션 동작을 수행한다. 캘리브레이션 동작에 의해 얻어진 임피던스 코드 ZQCODE는 입출력 회로(260)에 공급되고, 이에 따라 입출력 회로(260)에 포함된 출력 버퍼(미도시)의 임피던스가 특정된다.
도 3은 본 개시 내용의 일 실시예에 따른 반도체 디바이스의 일부의 블록도이다. 도 3의 반도체 디바이스의 일부는 도 2의 반도체 디바이스(200)의 메모리 어레이(250)에 포함될 수 있다.
도 3을 참조하면, 반도체 디바이스는 복수의 물리적 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15)) 및 데이터 경로(312 및 322)를 포함하는 메모리 어레이를 포함한다. 메모리 뱅크(310(0)-310(15))는 메모리 어레이의 제 1 하프 뱅크를 나타낼 수 있고, 메모리 뱅크(320(0)-320(15))는 메모리 어레이의 제 2 하프 뱅크를 나타낼 수 있다.
각 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 데이터를 저장하는 메모리 셀을 포함한다. 메모리 셀은 메모리의 행 및 열에서와 같이, 도 2의 반도체 디바이스(200)를 참조하여 이전에 설명된 바와 같이 각각의 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))에 배열될 수 있다. 예를 들어, 각각의 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 행을 따라 배열된 메모리 셀을 포함하고, 각 행은 y 방향을 따라 연장된다. 메모리 셀은 열을 따라 추가로 배열되며, 각 열은 x 방향을 따라 연장된다. 메모리 뱅크의 각 행을 따르는 메모리 셀은 행당 배열된 메모리 셀의 수에 대응하는 메모리 페이지의 폭을 갖도록, 메모리의 각 페이지를 정의할 수 있다. 예를 들어, 본 개시의 일부 실시예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))의 메모리 셀의 각 행은 8,192 비트의 데이터를 저장하는 8,192 개의 메모리 셀을 포함하여(1 메모리 셀당 1비트 저장), 결과적으로 8,192 비트의 메모리 페이지를 생성한다(동등하게 1,024 바이트의 메모리 페이지, 각 바이트는 8 비트).
데이터 경로(312, 322)는 외부 단자(DQ)에서 데이터를 제공하기 위한 회로 및 데이터 라인을 포함한다. 데이터 경로(312 및 322)는 본 개시의 일부 실시예에서, 도 2의 반도체 디바이스(200)를 참조하여 이전에 설명된 바와 같은 회로 및 데이터 라인을 포함할 수 있다. 예를 들어, 데이터 경로(312 및 322)는 도 2를 참조하여 이전에 설명된 읽기/쓰기 증폭기(255) 및 입력/출력 회로(260)를 포함할 수 있다.
본 개시의 일부 실시예에서, 각각의 데이터 경로(312, 322)는 8 개의 외부 단자(DQ)에서 데이터를 제공한다. 데이터 경로(312)는 제 1 바이트 0을 나타낼 수 있고 데이터 경로(322)는 제 2 바이트 1을 나타낼 수 있다. 또한, 본 개시의 일부 실시예에서, 데이터 경로(312 및 322)는 다용도 외부 단자(DMI)을 위한 회로 및 신호 라인을 포함하고, 이는 외부 단자(DQ)에서 각각의 데이터와 함께 제공되는 데이터 마스크, 데이터 비트 반전, 패리티, 등과 같은 다양한 동작 신호에 사용될 수 있다.
데이터는 데이터 입/출력(IO) 버스(314(0)-314(3))상의 데이터 경로(312)와 메모리 뱅크(310(0)-310(15)) 사이에서 전송되며, 마찬가지로 데이터는 메모리 뱅크(320(0)-320(15)) 및 데이터 경로(322) 사이에서 데이터 IO 버스(324(0)-324(3))를 통해 전송된다. 예를 들어, 데이터는 데이터 IO 버스(314(0)) 상에서 메모리 뱅크(310(0)-310(3))와 데이터 경로(312) 사이에서 전송되고, 데이터는 메모리 뱅크(310(4)-310(7)) 및 데이터 경로(312) 사이에서 데이터 IO 버스(314(1)) 상에서 전송되며, 데이터는 메모리 뱅크(310(8)-310(11))와 데이터 경로(312) 간에 데이터 IO 버스(314(2)) 상에서 전송되고, 데이터는 메모리 뱅크(310(12)-310(15)) 및 데이터 경로(312) 사이에서 데이터 IO 버스(314(3)) 상에서 전송된다. 유사하게, 데이터는 데이터 IO 버스(324(0)) 상에서 데이터 경로(322)와 메모리 뱅크(320(0)-320(3)) 사이에서 전송되고, 데이터는 메모리 뱅크(320(4)-320(7))와 데이터 IO 버스(324(1)) 상의 데이터 경로(322) 사이에서 전송되며, 데이터는 메모리 뱅크(320(8)-320(11))와 데이터 IO 버스(324(2)) 상의 데이터 경로(322)간에 전송되고, 데이터는 메모리 뱅크(320(12)-320(15)) 및 데이터 IO 버스(324(3)) 상의 데이터 경로(322) 사이에서 전송된다. 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))는 본 개시의 일부 실시예에서 메모리 셀의 열이 확장되는 방향(예를 들어, x 방향)에 대응하는 방향을 따라 연장된다.
메모리 뱅크(310(0)-310(15) 및 320(0)-320(15)) 중 일 메모리 뱅크에 액세스하는 경우(예: 읽기 작업을 위해 데이터를 각 데이터 경로에 제공하거나 쓰기 동작을 위해 각각의 데이터 경로로부터 데이터를 수신하기 위해), 한번에 액세스된 메모리 뱅크에서 전송되는 데이터의 비트 수는 각각의 데이터 IO 버스의 데이터 폭에 대응할 수 있다. 데이터 경로(312 및 322) 각각은 하나 이상의 데이터 IO 버스에 대한 데이터를 동시에 전송할 수 있다. 예를 들어, 본 개시의 일부 실시예에서, 각각의 데이터 경로(312 및 322)는 최대 2 개의 데이터 IO 버스에 대한 데이터를 동시에 전송할 수 있다. 2 개 미만의 데이터 IO 버스로부터의 데이터도 데이터 경로(312 및 322)를 통해 전송될 수 있다. 데이터 경로(312, 322)는 각각 외부 단자(DQ)와 데이터를 주고 받는다. 외부 단자 DQ의 DQ 폭은 일반적으로 데이터 경로(312 및 322)의 데이터 폭보다 작으며, 또한 각 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))의 데이터 폭보다 작다. 데이터 경로(312, 322)의 데이터 폭은 DQ 폭의 배수일 수 있다. 유사하게, 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))의 데이터 폭은 DQ 폭의 배수일 수 있다.
본 개시의 일부 실시예에서, 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))는 각각 128 비트의 데이터 폭을 가지며, 데이터 경로(312 및 322)는 각각 256 비트의 데이터 폭을 가진다. 데이터 경로(312 및 322)는 최대 2 개의 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))로부터, 즉 최대 256 비트까지 데이터를 동시에 전송할 수 있다. 전체 256 비트 미만의 데이터도 데이터 경로(312 및 322)를 통해 전송될 수 있다(예를 들어, 128 비트 전송). 본 개시의 일부 실시예에서, 외부 단자(DQ)의 DQ 폭은 8 비트(예를 들어, 1 바이트; 8 개의 외부 단자 DQ)이다. 전술한 바와 같이, 본 개시의 일부 실시예는 또한 다용도 외부 단말 DMI를 포함한다.
반도체 디바이스는 예를 들어, 명령/어드레스 버스로부터 메모리 명령 및 메모리 어드레스를 수신하기 위한 외부 단자(CA)를 더 포함할 수 있다. 외부 단자(CA)는 도 2의 반도체 디바이스(200)를 참조하여 전술한 바와 같을 수 있다.
이하에서 더 상세히 설명되는 바와 같이, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 다양한 뱅크 아키텍처로 배열될 수 있다. 일부 실시예에서, 예를 들어, 개시된 반도체 디바이스를 포함한, 광범위한 주파수 및 전력 프로파일에 걸쳐 동작할 필요가 있는 모바일 시스템은 전력 및 성능을 최적화하기 위해 상이한 조건 하에서 상이한 아키텍처를 갖는 시스템의 동작을 허용할 수 있다. 서로 다른 뱅크 아키텍처는 다양한 시스템 구성에 대해 서로 다른 선호 액세스 방법을 제공할 수 있다. 예를 들어, 뱅크 아키텍처 중 하나는 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))을 뱅크로 배열하는 뱅크 그룹 구성("뱅크 그룹" 또는 "뱅크 그룹 모드" 구성으로 참조됨)일 수 있고, 뱅크들은 뱅크 그룹으로 그룹화되며, 각 뱅크 그룹은 하나 이상의 메모리 뱅크(310(0)-310(15)) 및/또는 하나 이상의 메모리 뱅크(320(0)-320(15))를 포함한다. 뱅크 그룹 모드 구성을 갖는 예시적인 뱅크 아키텍처는 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 4 개의 뱅크 및 4 개의 뱅크 그룹으로 배열한다. 4 개의 뱅크 그룹 각각은 4 개의 뱅크 각각과 관련된 메모리 뱅크를 포함하고, 각 뱅크는 메모리 뱅크(310(0)-310(15))로부터의 메모리 뱅크 및 메모리 뱅크(320(0)-320(15))로부터의 메모리 뱅크에 해당한다. 뱅크 그룹 모드 구성의 다른 예는 본 개시의 범위를 벗어나지 않고 뱅크 및 뱅크 그룹의 상이한 배열을 포함할 수 있다. 예를 들어, 본 개시의 일부 실시예에서, 뱅크 그룹 모드 구성은 4 개의 뱅크 및 8 개의 뱅크 그룹의 배열을 포함한다. 본 개시의 일부 실시예에서, 뱅크 그룹 모드 구성은 2 개의 뱅크 및 8 개의 뱅크 그룹의 배열을 포함한다. 보다 일반적으로, 본 개시의 다른 실시예는 뱅크 및 뱅크 그룹의 여전히 상이한 배열을 갖는 뱅크 그룹 모드 구성을 포함한다.
뱅크 아키텍처의 다른 예는 뱅크 그룹을 갖지 않을 수 있지만, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))가 뱅크로 배열되어 있으며, 각 뱅크는 메모리 뱅크(310(0)-310(15)) 중 하나보다 많이, 및/또는 메모리 뱅크(320(0)-320(15)) 중 하나보다 많이 가진다. 예를 들어, 하나의 하나의 비-뱅크 그룹 뱅크 아키텍처는 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 8개의 뱅크로 배열하고, 각각의 뱅크는 (8개의 "뱅크" 모드 구성으로 참조되는) 메모리 뱅크(310(0)-310(15) 및/또는 320(0)-320(15))로부터 4개의 메모리 뱅크를 가진다. 다른 비-뱅크 그룹 뱅크 아키텍처는 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 16 개의 뱅크로 배열하며, 각 뱅크는 (16 개의 "뱅크"모드 구성으로 참조되는) 메모리 뱅크(310(0)- 310(15) 및/또는 320(0)-320(15))로부터 2개의 메모리 뱅크를 가진다. 다른 예는 본 개시의 범위를 벗어나지 않고 상이한 은행 배열을 포함할 수 있다. 예를 들어, 본 개시의 일부 실시예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 32 개의 뱅크로 배열된다. 보다 일반적으로, 본 개시의 다른 실시예는 여전히 상이한 뱅크 배열을 갖는 비-뱅크 그룹 모드 구성을 포함한다.
추가적으로, 액세스 동작(예를 들어, 읽기 및 쓰기 동작) 동안의 동작은 메모리 뱅크에 대한 뱅크 아키텍처에 적어도 부분적으로 기초할 수 있다. 예를 들어, 데이터 프리페치를 위한 데이터의 양, 즉 액세스 동작을 위해 메모리 뱅크에 의해 데이터 경로(312 및 322)에 제공되는 데이터의 양은, 메모리 뱅크의 뱅크 아키텍처에 적어도 부분적으로 의존할 수 있다. 데이터 프리페치를 위한 데이터 양은 액세스 작업을 위한 버스트 길이 옵션에 영향을 미칠 수 있다. 본 개시의 일부 실시예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 4 개의 뱅크로 배열하는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처가 구성되고, 4개의 뱅크 그룹은 16 비트 및 32 비트의 버스트 길이를 포함한다. 본 개시의 일부 실시예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 8 개의 뱅크로 배열하는 뱅크 모드 구성을 갖는 뱅크 아키텍처는 32 비트의 버스트 길이를 포함한다. 본 개시의 일부 실시예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))를 16 개의 뱅크로 배열하는 뱅크 모드 구성을 갖는 뱅크 아키텍처는 16 비트 및 32비트의 버스트 길이를 포함한다.
메모리 뱅크에 대한 뱅크 아키텍처에 의존하는 액세스 동작 동안의 동작의 다른 예는 외부 단자(DQ)로부터 제공되고 수신되는 데이터의 타이밍과 관련된다. 예를 들어, 읽기 동작과 관련하여, 데이터는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처에 대해 타임 간격으로 분리된 별도의 비트 그룹으로 외부 단자(DQ)로부터 제공될 수 있다.
다른 예에서, 동일한 뱅크 그룹에 대한 연속적인 읽기 동작과 관련하여, 일 뱅크 그룹 모드 구성을 가진 뱅크 아키텍처를 위해 사이에 시간 간격을 두고, 제 1 읽기 동작 및 제 2 읽기 동작을 위해 외부 단자(DQ)로부터 데이터가 제공될 수 있다. 다른 예에서, 동일한 뱅크 그룹에 대한 연속적인 읽기 동작과 관련하여, 일 뱅크 모드 구성을 갖는 뱅크 아키텍처에 대하여, 시간 간격없이 제 1 읽기 동작과 제 2 읽기 동작을 위해 연속적으로 외부 단자(DQ)로부터 데이터가 제공될 수 있다.
메모리 뱅크에 대한 뱅크 아키텍처에 의존하는 액세스 동작 동안의 동작의 또 다른 예는 동일한 뱅크 그룹 또는 다른 뱅크 그룹에 액세스하기 위한 액세스 명령 타이밍과, 동일한 또는 상이한 뱅크에 액세스하기 위한 액세스 명령 타이밍과 관련된다.
상이한 뱅크 아키텍처에 액세스할 때, 반도체 디바이스의 회로는 예를 들어 모드 레지스터에 저장된 정보에 의해 뱅크 아키텍처 세트에 기초하여 내부 신호 및 디코딩된 어드레스를 제공할 수 있다. 예를 들어, 도 2의 반도체 디바이스(200)를 참조하여 앞서 설명한 바와 같이, 명령 디코더(215)는 뱅크 아키텍처에 관련된 모드에 대해 모드 레지스터(225)에 저장된 정보에 의해 설정되는 뱅크 아키텍처에 따라 배열된, 메모리 어레이(250)에 액세스하도록 반도체 디바이스(200)의 회로를 제어하는 내부 신호를 제공할 수 있다. 추가적으로, 예를 들어, 어드레스 디코더(212), 행 디코더(240) 및/또는 열 디코더(245)에 포함될 수 있는 어드레스 디코딩 로직(216)은 메모리 어레이(250)에 대해 설정된 뱅크 아키텍처에 기초하여 상이한 논리 그룹에서 메모리 어레이의 액세스 뱅크에 디코딩 및 매핑된 명령/어드레스 단자 CA에 제공된 어드레스의 비트와 같이, 모드 레지스터(225)에서 설정된 뱅크 아키텍처에 기초하여 어드레스를 메모리 어레이(250)에 매핑하는 데 사용된다.
도 4는 본 개시의 일 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 일부의 블록도이다.
도 4에 도시된 뱅크 아키텍처는 본 개시 내용의 실시예에 따른 뱅크 그룹 모드 구성이다. 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 뱅크들로 배열되고, 뱅크는 여러 뱅크 그룹으로 그룹화되며, 각 뱅크 그룹은 메모리 뱅크(310(0)-310(15)) 중 하나 이상 및/또는 메모리 뱅크(320(0)-320(15)) 중 하나 이상을 포함한다. 도 4의 특정 예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 4 개의 뱅크와 4 개의 뱅크 그룹으로 배열된다. 4 개의 뱅크 그룹 각각은 4 개의 뱅크 각각과 관련된 메모리 뱅크를 포함하고, 각 뱅크는 메모리 뱅크(310(0)-310(15))의 메모리 뱅크 및 메모리 뱅크(320(0)-320(15))의 메모리 뱅크에 해당한다. 예를 들어, 뱅크 그룹 0(BG0)은 뱅크 0 ~ 3과 관련된 메모리 뱅크(310(0)-310(3) 및 320(0)-320(3))를 포함하고, 뱅크 그룹 1(BG1)은 뱅크 0 ~ 3과 관련된 메모리 뱅크(310(4)-310(7) 및 320(4)-320(7))을 포함하며, 뱅크 그룹 2(BG2)는 뱅크 0 ~ 3과 관련된 메모리 뱅크(310(8)-310(11) 및 320(8)-320(11))를 포함하고, 뱅크 그룹 3(BG3)은 뱅크 0 ~ 3과 관련된 메모리 뱅크(310(12)-310(15) 및 320(12)-320(15))를 포함한다.
본 개시의 다른 실시예는 도 4를 참조하여 이전에 설명된 것과 다른 방식으로 배열된 뱅크, 뱅크 그룹, 및/또는 뱅크 그룹의 메모리 뱅크를 가질 수 있다. 예를 들어, 메모리 뱅크는 더 많거나 더 적은 수의 뱅크 그룹당 뱅크 및/또는 뱅크 그룹 및/또는 메모리 뱅크의 수보다 많거나 적은 수의 뱅크, 및/또는 뱅크 그룹, 및/또는 뱅크 그룹 당 메모리 뱅크와, 상이한 배열의 뱅크, 및/또는 뱅크 그룹, 및/또는 뱅크 그룹 당 메모리 뱅크를 갖는 뱅크 그룹 모두 구성의 뱅크 아키텍처로 배열될 수 있다. 보다 일반적으로, 본 개시 내용의 범위는 도 4를 참조하여 이전에 설명된 특정 예로 제한되지 않는다.
동작 중에는 뱅크 그룹 0부터 3까지 데이터를 주고받을 수 있다. 뱅크 그룹에 액세스하면, 액세스한 뱅크 그룹의 메모리 뱅크와 각 데이터 IO버스 상의 데이터 경로(312, 322)간에 데이터가 전송된다. 전형적으로, 데이터의 전체 데이터 폭은 뱅크 그룹이 액세스될 때 메모리 뱅크(310)와 데이터 경로(312) 사이 및 메모리 뱅크(320)와 데이터 경로(322) 사이에서 각각의 데이터 IO 버스상에서 전송된다. 예를 들어, 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))의 데이터 폭이 128 비트인 실시예에서, 뱅크 그룹에 액세스할 때, 128 비트 데이터는 데이터 경로(312)와 액세스된 뱅크 그룹의 메모리 뱅크(310) 사이의 각 데이터 IO 버스(314)를 통해 전송되고, 128 비트의 데이터가 액세스된 뱅크 그룹의 메모리 뱅크(320)와 데이터 경로(322) 사이의 각 데이터 IO 버스(324)에서 전송된다. 뱅크 그룹이 액세스될 때 총 256-비트(예를 들어, 2 x 128- 비트)가 전송된다.
데이터는 프로그래밍된 모드 설정(예를 들어, 버스트 길이와 연관된 피연산자에 대한 모드 레지스터에서)에 기초하여 상이한 버스트 길이로 외부 단자 DQ 상의 데이터 경로에서 제공될 수 있다. 뱅크 그룹에 대한 예시적인 액세스 동작은 도 5 및 도 6을 참조하여 설명될 것이다. 도 5는 본 개시의 일 실시예에 따른 16 비트 버스트 길이를 갖는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다. 도 6은 본 개시의 일 실시예에 따른 32 비트 버스트 길이를 갖는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다. 본 개시의 일부 실시예에서, 도 5 및 6의 예시적인 동작에 대한 뱅크 그룹 모드 구성은도 4를 참조하여 이전에 설명된 바와 같을 수 있다.
도 5는 2 개의 뱅크 그룹으로부터 데이터를 판독하기 위한 예시적인 액세스 동작을 도시한다. 두 뱅크 그룹은 데이터가 첫 번째 뱅크 그룹, 두 번째 뱅크 그룹, 다시 첫 번째 뱅크 그룹, 등으로부터 제공되도록, 인터리브 방식으로 액세스된다. 예시적인 액세스 동작에서, 메모리 뱅크는 4 개의 뱅크와 4 개의 뱅크 그룹의 뱅크 그룹 모드 구성을 가진 뱅크 아키텍처로 배열된다. 또한 데이터 스트로브 클럭(WCK)과 외부 클럭(CK) 간의 비율 CKR은 4: 1이고, 읽기 데이터의 버스트 길이는 16이다. 해당 읽기 명령 이후의 시간 RL에 데이터가 제공되도록 대기시간 RL이 설정된다. 대기시간 RL은 전술한 바와 같이 CK 클럭의 수 클럭 사이클에 의해 정의될 수 있다.
뱅크 아키텍처 설정에 대응하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍함으로써 뱅크 아키텍처가 설정될 수 있다. CKR은 WCK 대 CK 설정에 해당하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정할 수 있다. 버스트 길이는 버스트 길이 설정에 해당하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정할 수 있다. 대기시간 RL은 RL 대기시간 설정에 대응하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정할 수 있다.
CKR 4: 1에서, WCK 클럭은 CK 클럭의 4배의 주파수를 가지며, 즉, CK 클럭의 한 클럭 사이클 동안에 4 개의 클럭 사이클이 있은 WCK 클럭이 존재함을 의미한다. 도 5에는 표시되지 않았지만 WCK는 데이터 제공 중에 활성화되며, CK 클럭의 클럭 주파수의 4 배를 가진다. 앞서 설명한 바와 같이, 데이터는 각 외부 단자 DQ에서 제공되며, WCK 클럭의 각 상승 및 하강 클럭 에지에서 1 비트의 데이터가 제공된다. 데이터 경로(312 및 322) 당 8 개의 외부 단자 DQ를 가정하고, 버스트 길이가 16 인 경우 32 바이트의 데이터(바이트 당 8 비트)가 메모리 액세스 작업을 위해 뱅크 그룹에 의해 제공된다(제 1 하프 뱅크의 경우 데이터 경로(312)로부터 16바이트의 데이터와, 제 2 하프 뱅크의 경우 데이터 경로(322)로부터 16 바이트의 데이터).
도 5에 도시되지 않은 시간 T0 이전에, 활성화 명령 및 관련 메모리 어드레스가 반도체 디바이스에 의해 수신되었다. 예를 들어, 본 개시의 일부 실시예에서, 행 메모리 어드레스를 갖는 활성화 명령은 시간 T0 이전에 수신된다. 추가적으로, 시간 T0 이전에, 선택 신호 CS가 활성화되어(예를 들어, CS 신호가 하이 로직 레벨일 때 활성화 됨) 반도체 디바이스를 선택한다. 메모리 액세스 명령 및 관련 메모리 어드레스도 반도체 디바이스에 제공된다. 활성 CS 신호에 의해 선택되면, 반도체 디바이스는 CK 클럭(및 상보적 CKF 클럭)에 응답하여 메모리 명령 및 메모리 어드레스를 수신한다. 예를 들어, 시간 T0 및 CK 클럭의 후속 하강 클럭 에지에서, 선택된 반도체 디바이스는 읽기 명령("유효") 및 뱅크 그룹 어드레스 BG0(뱅크 그룹 0의 뱅크 그룹 어드레스)을 포함하는 관련 메모리 어드레스를 수신한다. 읽기 명령과 BG0 어드레스의 결과로, 뱅크 그룹 0의 메모리 어드레스에서 데이터를 읽는다. 시간 T0의 읽기 명령에 대한 데이터는 시간 T0에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta0에서 제공된다. 시간 Ta0 이후에 각 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
시간 T2 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 2 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T2 및 CK 클럭의 후속 하강 클럭 에지에서 제 2 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 그룹 어드레스 BG1(뱅크 그룹 1의 뱅크 그룹 어드레스)을 포함하는 메모리 어드레스와 함께 제 2 읽기 명령을 수신한다. 제 2 읽기 명령과 BG1 어드레스의 결과로, 뱅크 그룹 1의 메모리 어드레스에서 데이터를 읽게 된다. 시간 T2의 제 2 읽기 명령에 대한 데이터는 시간 T2에서 제 2 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta2에 제공된다. 시간 Ta2 이후에 각각의 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
시간 T4 이전에, CS 신호가 다시 활성화되어 반도체 디바이스를 선택하고, 제 3 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T4 및 CK 클럭의 후속 하강 클럭 에지에서 제 3 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 그룹 어드레스 BG0을 포함하는 메모리 어드레스뿐만 아니라 제 3 읽기 명령을 수신한다. 제 3 읽기 명령은 뱅크 그룹 0에 대한 제 2 읽기 작업을 나타낸다. 제 3 읽기 명령과 BG0 어드레스로 인해, 뱅크 그룹 0의 메모리 어드레스에서 데이터를 읽게 된다. 시간 T4의 제 3 읽기 명령에 대한 데이터는 시간 T4에서 제 3 읽기 명령 및 관련 메모리 어드레스 수신 후 RL 인 시간 Ta4에서 제공된다. 시간 Ta4 이후에 각 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
선택 해제 명령(DES)이 액세스 명령 사이에서 도 5에 도시되어있다. 그러나 DES 명령은 예를 들어 제공되며 다른 명령이 해당 시간 동안 제공될 수 있다. 추가적으로, 메모리 명령에 대해 도 5에 도시된 것과 다른, 추가 및/또는 대안 어드레스 정보가 제공될 수 있다.
도 5의 예시적인 액세스 동작에 의해 예시된 바와 같이, 상이한 뱅크 그룹에 대한 액세스가 인터리빙될 수 있다. 다른 뱅크 그룹에 대한 인터리빙 액세스는 하나의 뱅크 그룹에만 액세스할 때 발생할 수 있는 외부 단자 DQ에서의 유휴 시간을 방지할 수 있다. 유휴 시간은 동일한 뱅크 그룹에 대한 액세스 동작 사이에 tCCD_L의 최소 타이밍에 기인할 수 있다. 즉, 동일한 뱅크 그룹에 대한 첫 번째 액세스 명령 이후 tCCD_L보다 빨리 뱅크 그룹에 대한 두 번째 액세스 명령이 제공되지 않을 수 있다. tCCD_L 시간은 시간 T0과 T4 사이의 도 5에 표시된다. 따라서 뱅크 그룹 0(시간 T4)에 대한 제 2 읽기 명령은 뱅크 그룹 0(시간 T0)에 대한 제 1 읽기 명령 다음 tCCD_L보다 빨리 제공되지 않아야한다. 동일한 뱅크 그룹에 대한 액세스 작업에 대한 tCCD_L 제한으로 인해, 동일한 뱅크 그룹에서 읽은 데이터가 외부 단자 DQ를 유휴 상태로 유지하는 시간에 제공된다. 예를 들어, 뱅크 그룹 1에 대한 시간 T2에 읽기 명령이 제공되지 않았다고 가정하면, 뱅크 그룹 0에 대한 시간 T4에 제 2 읽기 명령에 대한 데이터가 뱅크 그룹 0에 대한 시간 T0에 있는 제 1 읽기 명령의 데이터로부터 간격을 두고 제공되고, 외부 단자 DQ는 뱅크 그룹 0에 대한 제 1 읽기 명령의 16 번째 비트와 뱅크 그룹 0에 대한 제 2 읽기 명령의 첫 번째 비트 다음 시간 동안 유휴 상태가 된다(예: 대략 시간 Ta2에서 대략 시간 까지 유휴 상태 - 즉, Bank Group 1로부터의 데이터가 제공되었을 동안).
그러나, 동일한 뱅크 그룹에 대한 액세스 명령에 대한 최소 tCCD_L 시간과 달리, 상이한 뱅크 그룹들에 대한 액세스 명령은 보다 짧은 최소 시간 tCCD_S를 가진다. 최소 시간 tCCD_S는 시간 T0과 T2 사이의 도 5에 나와 있다. tCCD_S 시간이 짧을수록, 동일한 뱅크 그룹에 대한 액세스 명령간에 상이한 뱅크 그룹에 대한 액세스 명령이 제공되어, 액세스 동작이 인터리빙될 수 있다. 도 5에서, 시간 T2에서 뱅크 그룹 1 로의 읽기 명령은 뱅크 그룹 0에 대한 시간 T0 및 T4에서의 읽기 명령들 사이에서 제공된다. 뱅크 그룹 1에 대한 읽기 명령은 뱅크 그룹 0에 대한 연속적인 액세스 동작을 위해 유휴 상태였을 수 있는 시간 동안 외부 단자 DQ 상에서 데이터가 제공된다. 그 결과, 반도체 디바이스의 데이터 대역폭이 보다 효율적으로 활용될 수 있다.
도 6은 2 개의 뱅크 그룹으로부터 데이터를 판독하기 위한 예시적인 액세스 동작을 도시한다. 두 뱅크 그룹은 첫 번째 뱅크 그룹, 두 번째 뱅크 그룹, 첫 번째 뱅크 그룹, 등과 같이 데이터가 제공되도록 인터리브 방식으로 액세스된다. 예시적인 액세스 동작에서, 메모리 뱅크는 도 5를 참조하여 이전에 설명된 바와 같이 4 개의 뱅크 및 4 개의 뱅크 그룹의 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처로 배열된다. 또한, 반도체 디바이스에 대한 다양한 작동 조건은, 읽기 데이터에 대한 버스트 길이가 32이고 RL이 도 6의 예의 경우 보다 클 수 있다는 점을 제외하고는, 도 5의 예에 대해 이전에 설명한 것과 같다(예: 4: 1의 CKR). 데이터 경로(312 및 322) 당 8 개의 외부 단자 DQ를 가정하고 버스트 길이가 32 인 경우, 64 바이트의 데이터가 메모리 액세스 작업을 위해 뱅크 그룹에 의해 제공된다(첫 번째 하프 뱅크의 경우 데이터 경로(312)의 32바이트의 데이터 및 제 2 하프 뱅크에 대한 데이터 경로(322)로부터의 32 바이트의 데이터).
도 6에 도시되지 않은 시간 T0 이전에, 활성화 명령 및 관련 메모리 어드레스가 반도체 디바이스에 의해 수신되었다. 예를 들어, 본 개시의 일부 실시예에서, 행 메모리 어드레스를 갖는 활성화 명령은 시간 T0 이전에 수신된다. 추가적으로, 시간 T0 이전에, 선택 신호 CS가 활성화되어 반도체 디바이스를 선택한다. 메모리 액세스 명령 및 관련 메모리 어드레스도 반도체 디바이스에 제공된다. 시간 T0 및 CK 클럭의 후속 하강 클럭 에지에서, 선택된 반도체 디바이스는 읽기 명령("유효") 및 뱅크 그룹 어드레스 BG0을 포함하는 관련 메모리 어드레스를 수신한다. 읽기 명령과 BG0 어드레스의 결과로, 뱅크 그룹 0의 메모리 어드레스에서 데이터를 읽게 된다. 시간 T0의 읽기 명령에 대한 제 1 데이터 그룹은 시간 T0에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta0에 제공되고, 시간 T0의 읽기 명령에 대한 데이터의 제 2 그룹은 데이터의 제 1 그룹의 종료로부터의 간격에 이어 제공된다. 예를 들어, 32 비트의 버스트 길이로 인해 각 외부 단자 DQ로부터 32 비트의 데이터가 제공된다. 시간 T0에서 읽기 명령의 경우, 32 비트는 그룹당 16 비트의 두 그룹으로 분리된다. 첫 번째 16 비트 데이터 그룹은 약 시간 Ta0에 제공되며, 이는 시간 T0에서 읽기 명령 이후 RL이며, 제 2 16 비트 데이터 그룹은 제 1 16비트 데이터 그룹의 종류 이후 WCK 클럭(tWCK)의 8 클럭 사이클의 간격 후 제공된다(대략 시간 Ta4에서 제공됨).
시간 T2 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 2 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T2 및 CK 클럭의 후속 하강 클럭 에지에서 제 2 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 그룹 어드레스 BG1을 포함하는 메모리 어드레스뿐만 아니라 제 2 읽기 명령을 수신한다. 제 2 읽기 명령과 BG1 어드레스의 결과로, 뱅크 그룹 1의 메모리 어드레스에서 데이터를 읽게 된다. 시간 T2의 읽기 명령에 대한 제 1 데이터 그룹은 시간 T2에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL인 시간 Ta2에 제공된다. 그리고 시간 T2의 읽기 명령에 대한 제 2 데이터 그룹이 제 1 데이터 그룹의 끝과 간격을 두고 제공된다. 32 비트 데이터는 각 외부 단자 DQ에서 제공되며 32 비트는 그룹당 16 비트의 두 그룹으로 분리된다. 시간 T2의 읽기 명령의 경우, 시간 T2에서 읽기 명령 다음에 RL 인 대략 시간 Ta2에 제 1 16 비트 데이터 그룹이 제공되고, 제 1 16비트의 데이터 그룹의 종류 이후 8 tWCK의 간격 후에 제 2 16 비트 데이터 그룹이 제공된다(예를 들어, 대략 Ta6 시간에 제공됨).
시간 T8 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 3 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T8 및 CK 클럭의 후속 하강 클럭 에지에서 제 3 메모리 명령 및 관련 메모리 어드레스를 수신한다. 반도체 디바이스는 뱅크 그룹 어드레스 BG0을 포함하는 메모리 어드레스와 함께 제 3 읽기 명령을 수신한다. 제 3 읽기 명령은 뱅크 그룹 0에 대한 제 2 읽기 작업을 나타낸다. 제 3 읽기 명령과 BG0 어드레스에 응답하여 데이터는 뱅크 그룹 0의 메모리 어드레스에서 읽게 된다. 시간 T8의 읽기 명령에 대한 제 1 데이터 그룹은 시간 T8에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta8에 제공되고, 시간 T8의 읽기 명령에 대한 제 2 데이터 그룹이 제 1 데이터 그룹의 끝에서 간격을 두고 제공된다. 시간 T8의 읽기 명령의 경우, 시간 T8에서 읽기 명령 다음에 RL 인 대략 시간 Ta8에 첫 번째 16 비트 데이터 그룹이 제공되고, 첫 번째 16 비트의 데이터 그룹의 끝에 이어 8 tWCK의 간격 후에 두 번째 16 비트 데이터 그룹이 제공된다(예를 들어, 대략 Ta12 시간에 제공됨).
선택 해제 명령(DES)은 액세스 명령 사이에서 도 6에 도시되어있다. 그러나 DES 명령은 예를 들어 제공되며 다른 명령이 해당 시간 동안 제공될 수 있다. 추가로, 메모리 명령에 대해 도 6에 도시된 것과 다른, 추가의 및/또는 대안의 어드레스 정보가 제공될 수 있다.
도 5의 예시적인 액세스 동작과 유사하게, 도 6은 인터리빙된 상이한 뱅크 그룹에 대한 액세스를 갖는 예시적인 액세스 동작을 도시하며, 이는 전술한 바와 같이 단 하나의 뱅크 그룹에만 액세스 할 때 발생할 수 있는 외부 단자 DQ에서의 유휴 시간을 방지할 수 있다. 그러나, 도 5의 예시적인 액세스 동작과 대조적으로, 도 6의 예시적인 액세스 동작은 32 비트 버스트 길이를 갖는다. 앞에서 설명한 것처럼 액세스 작업을 위한 32 비트는 8 tWCK 간격이 제공되는 두 개의 16 비트 그룹으로 분리된다. 액세스 작업을 인터리빙하면, 두 개의 다른 뱅크 그룹에 대한 액세스 작업을 위해 16 비트의 두 그룹이 인터리빙된다. 그러나 32 비트 버스트 길이에 대해 동일한 뱅크 그룹에 대한 액세스 작업은 16 비트 버스트 길이에 비해 더 많은 유휴 시간을 초래할 수 있다.
도 5의 예와 비교하여, 동일한 뱅크 그룹에 대한 액세스 동작 사이의 tCCD_L의 최소 타이밍은 더 긴 32 비트 버스트 길이로 인한 도 6의 예시적인 액세스 동작의 경우 더 길다. tCCD_L 시간은 시간 T0과 T8 사이의 도 6에 나와 있다. 따라서 뱅크 그룹 0(시간 T4)에 대한 제 2 읽기 명령은 뱅크 그룹 0(시간 T0)에 대한 제 1 읽기 명령에 이어 tCCD_L보다 빨리 제공되지 않아야한다. 동일한 뱅크 그룹에 대한 액세스 작업에 대한 tCCD_L 제한으로 인해 동일한 뱅크 그룹에서 읽은 데이터는 외부 단자 DQ를 유휴 상태로 유지하는 시간에 제공된다.
도 6을 참조하면, 뱅크 그룹 1에 대한 시간 T2에서 읽기 명령이 제공되지 않았다고 가정하면, 외부 단자 DQ는 뱅크 그룹 0에 대한 제 1 읽기 명령의 제 1 16비트 데이터 그룹의 제16 비트와 뱅크 그룹 0에 대한 제 1 읽기 명령의 제 2 데이터 그룹의 제 1 비트 간의 시간 동안, 그리고, 뱅크 그룹 0에 대한 제 2 읽기 명령의 제 1 16비트 데이터 그룹의 제16 비트와 뱅크 그룹 0에 대한 제 2 읽기 명령의 제 2 데이터 그룹의 제 1 비트 간의 시간 동안, 유휴 상태일 것이다(예: 대략 시간 Ta2에서 대략 시간 Ta4까지 유휴, 대략 시간 Ta6에서 대략 시간 Ta8까지 그리고 대략 시간 Ta10에서 대략 시간 Ta12까지 유휴).
그러나, 전술한 바와 같이, 뱅크 그룹 별 액세스 명령에 대한 최소 시간 tCCD_S는 tCCD_L보다 짧다. 최소 시간 tCCD_S는 시간 T0과 T2 사이의 도 6에 나와 있다. tCCD_S 시간이 짧을수록, 동일한 뱅크 그룹에 대한 액세스 명령간에 상이한 뱅크 그룹에 대한 액세스 명령이 제공되어, 액세스 동작이 인터리빙될 수 있다. 도 6에서, 시간 T2에서 뱅크 그룹 1에 대한 읽기 명령은 뱅크 그룹 0에 대한 시간 T0 및 T8에서 읽기 명령 간에 제공된다. 뱅크 그룹 1에 대한 읽기 명령은 뱅크 그룹 0에 대한 연속적인 액세스 동작을 위해 유휴 상태였을 시간 동안 외부 단자 DQ에 제공되는 데이터를 생성한다. 그 결과, 반도체 디바이스의 데이터 대역폭이 보다 효율적으로 활용될 수 있다.
도 7은 본 개시 내용의 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 부분의 블록도이다.
도 7에 도시된 뱅크 아키텍처는 본 개시 내용의 실시예에 따른 뱅크 모드 구성이다. 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 뱅크 그룹없이 여러 뱅크로 배열되며, 각 뱅크는 메모리 뱅크(310(0)-310(15)) 중 하나 이상 및/또는 메모리 뱅크(320(0)-320(15)) 중 하나 이상을 포함한다. 도 7의 특정 예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 8개의 뱅크로 배열된다. 8개의 뱅크 각각은 메모리 뱅크(310(0)-310(15))로부터의 메모리 뱅크 및 메모리 뱅크(320(0)-320(15))로부터의 메모리 뱅크를 포함한다. 예를 들어, 뱅크 0은 메모리 뱅크(310(0), 310(8), 320(0) 및 320(8))을 포함하고, 뱅크 1은 메모리 뱅크(310(1), 310(9), 320(1) 및 320(9))를 포함하며, 뱅크 2는 메모리 뱅크(310(2), 310(10), 320(2) 및 320(10))을 포함하고, 뱅크 3은 메모리 뱅크(310(3), 310(11), 320(3) 및 320(11))을 포함하며, 뱅크 4는 메모리 뱅크(310(4), 310(12), 320(4) 및 320(12))를 포함하고, 뱅크 5는 메모리 뱅크(310(5), 310(13), 320(5) 및 320(13))을 포함하며, 뱅크 6은 메모리 뱅크(310(6), 310(14), 320(6) 및 320(14))를 포함하고; 뱅크 7은 메모리 뱅크(310(7), 310(15), 320(7) 및 320(15))를 포함한다.
본 개시 내용의 다른 실시예는 도 7을 참조하여 이전에 설명된 것과 다른 방식으로 배열된 뱅크의 뱅크 및/또는 메모리 뱅크를 가질 수 있다. 예를 들어, 메모리 뱅크는 상이한 배열의 뱅크 및/또는 뱅크 당 메모리 뱅크로, 그리고 보다 많은 또는 보다 적은 수치의 뱅크 및/또는 뱅크 당 메모리 뱅크를 가진 뱅크 모드 구성으로 뱅크 아키텍처로 배열될 수 있다. 보다 일반적으로, 본 개시 내용의 범위는 도 7을 참조하여 이전에 설명된 특정 예로 제한되지 않는다.
동작시, 뱅크 0 내지 7 사이에서 데이터가 전송될 수 있다. 뱅크가 액세스되면, 데이터는 각자의 데이터 IO 버스 상에서 액세스된 뱅크의 메모리 뱅크와 데이터 경로(312, 322) 사이에서 전송된다. 전형적으로, 데이터의 전체 데이터 폭은 뱅크가 액세스될 때 메모리 뱅크(310)와 데이터 경로(312) 사이 및 메모리 뱅크(320)와 데이터 경로(322) 사이에서 각각의 데이터 IO 버스를 통해 전송된다. 예를 들어, 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))의 데이터 폭이 128 비트 인 실시예에서, 뱅크에 액세스할 때, 128 비트 데이터가 메모리 뱅크와 데이터 경로 사이에 있는 4 개의 데이터 IO 버스 각각에서 전송된다. 뱅크 0 ~ 3 중 하나에 액세스할 때, 데이터 IO 버스(314(0))에서 128 비트 데이터가 전송되고, 데이터 IO 버스(314(2))를 통해 128 비트의 데이터가 전송되며, IO 버스(324(0))를 통해 128비트의 데이터가 전송되고, IO 버스(324(2))를 통해 128비트의 데이터가 전송되며, IO 버스(324(2))에서 전송된다. 뱅크 4 ~ 7 중 하나에 액세스할 때, 데이터 IO 버스(314(1))에서 128 비트 데이터가 전송되고, 데이터 IO 버스(314(3))를 통해 128 비트의 데이터가 전송되며, IO 버스(324(1))를 통해 128비트의 데이터가 전송되고, IO 버스(324(3))를 통해 128비트의 데이터가 전송된다. 뱅크에 액세스하면 총 512 비트가 전송된다.
뱅크에 대한 예시적인 액세스 동작이 도 8를 참조하여 설명될 것이다. 도 8은 본 개시의 실시예에 따른 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다. 본 개시의 일부 실시예에서, 도 8의 예시적인 동작에 대한 뱅크 모드 구성은 도 7을 참조하여 이전에 설명된 바와 같을 수 있다.
도 8은 2 개의 뱅크로부터 데이터를 판독하기 위한 예시적인 액세스 동작을 도시한다. 예시적인 액세스 동작에서, 메모리 뱅크는 8개의 뱅크의 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된다. 또한 데이터 스트로브 클럭(WCK)과 외부 클럭(CK)의 비율 CKR은 4: 1이고, 읽기 데이터의 버스트 길이는 32이다. 해당 읽기 명령 이후의 시간 RL에 데이터가 제공되도록 대기시간 RL이 설정된다. 뱅크 아키텍처는 뱅크 아키텍처 설정에 대응하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정될 수 있다. CKR, 버스트 길이 및 RL은 설정에 해당하는 모드 레지스터의 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정할 수 있다. 도 8에는 표시되지 않았지만, WCK는 데이터 제공 중에 활성화되며, CKR이 4: 1로 표시된대로 CK 클럭의 클럭 주파수의 4 배를 가진다. 데이터 경로(312 및 322) 당 8 개의 외부 단자 DQ와 32의 버스트 길이를 가정할 때, 64 바이트의 데이터가 메모리 액세스 작업을 위해 뱅크에 의해 제공된다(첫 번째 하프 뱅크의 경우 데이터 경로(312)로부터 32바이트의 데이터와, 두 번째 하프 뱅크에 대한 데이터 경로(322)의 32 바이트의 데이터).
도 8에 도시되지 않은 시간 T0 이전에, 활성화 명령 및 관련 메모리 어드레스가 반도체 디바이스에 의해 수신되었다. 예를 들어, 본 개시의 일부 실시예에서, 행 메모리 어드레스를 갖는 활성화 명령은 시간 T0 이전에 수신된다. 추가적으로, 시간 T0 이전에, 선택 신호 CS가 활성화되어 반도체 디바이스를 선택한다. 메모리 액세스 명령 및 관련 메모리 어드레스도 반도체 디바이스에 제공된다. 시간 T0 및 CK 클럭의 후속 하강 클럭 에지에서, 선택된 반도체 디바이스는 읽기 명령("유효") 및 뱅크 어드레스 BA0(뱅크 0의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 관련 메모리 어드레스를 수신한다. 읽기 명령과 BG0 및 CAn 어드레스의 결과로 Bank 0의 열 어드레스 CAn으로부터 데이터를 읽을 것이다. 시간 T0의 읽기 명령에 대한 데이터는 시간 T0에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL인 시간 Ta0에서 제공된다. 시간 Ta0 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
시간 T4 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 2 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T4 및 CK 클럭의 후속 하강 클럭 에지에서 제 2 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA0 및 열 어드레스 CAm을 포함하는 메모리 어드레스뿐만 아니라 제 2 읽기 명령을 수신한다. 이러한 읽기 명령과 BA0 및 CAm 어드레스의 결과로, 뱅크 0의 열 어드레스 CAm으로부터 데이터를 읽게 된다. 시간 T4의 읽기 명령에 대한 데이터는 시간 T4에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL인 시간 Ta4에 제공된다. 시간 Ta4 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
시간 T8 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 3 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T8 및 CK 클럭의 후속 하강 클럭 에지에서 제 3 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA1(뱅크 1의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 메모리 어드레스뿐만 아니라 제 3 읽기 명령을 수신한다. 이러한 읽기 명령과 BA1 및 CAn 어드레스의 결과로 뱅크 1의 열 어드레스 CAn에서 데이터를 읽게 된다. 시간 T8의 읽기 명령에 대한 데이터는 읽기 명령을 수신한 후 시간 T8에서의 읽기 명령 및 관련 메모리 어드레스 수신 후 RL 인 시간 Ta8에 제공된다. 시간 Ta8 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
선택 해제 명령(DES)은 액세스 명령 사이에서 도 8에 도시되어있다. 그러나 DES 명령은 예를 들어 제공되며 다른 명령이 해당 시간 동안 제공될 수도 있다. 추가적으로, 메모리 명령에 대해 도 8에 도시된 것과는 다른, 추가의 및/또는 대안적인 어드레스 정보가 제공될 수도 있다.
도 8의 예시적인 액세스 동작에 의해 예시된 바와 같이, 동일한 뱅크에 대한 액세스 동작은 상이한 뱅크에 대한 액세스 동작과 동일한 최소 명령 타이밍을 가질 수 있다. 예를 들어, 뱅크 0의 열 CAn에 대한 시간 T0의 제 1 읽기 명령과 뱅크 0(즉, 같은 뱅크)의 열 CAm에 대한 시간 T4의 제 2 판독 명령 간의 최소 명령 타이밍 tCCD는, 뱅크 0의 열 CAm에 대한 시간 ㅆ4에서의 제 2 판독 명령과 뱅크 1(즉, 상이한 뱅크)의 열 CAn에 대한 시간 T8에서의 제 3 판독 명령 사이의 동일한 tCCD이다. 이에 반해, 도 5 및 6을 참조하여 앞서 설명한 바와 같이, 동일한 뱅크 그룹에 대한 액세스 동작을 위한 최소 명령 타이밍 tCCD_L은 다른 뱅크 그룹에 대한 액세스 동작을 위한 최소 명령 타이밍 tCCD_S보다 크다. 더욱이, 도 8의 예시적인 액세스 동작에 대한 액세스 동작 당 32 비트는 소정의 시간 간격으로 분리된 다중 비트 그룹으로 분할되지 않는다. 도 8의 액세스 동작 당 32 비트는 외부 단자 DQ 당 32 비트가 완료될 때까지 지속적으로 제공된다. 또한 동일한 뱅크에 대한 연속 읽기 명령으로부터의 데이터는 시간 간격에 의한 분리없이 제공된다(예: 뱅크 0에 대한 시간 T4에서의 읽기 명령에 대한 데이터는 시간 T0에서 뱅크 0에 대한 읽기 명령에 대한 데이터 바로 다음에 제공됨). 그 결과, 메모리 액세스 동작을 인터리빙하지 않고 뱅크 모드 구성으로 외부 단자 DQ의 유휴 시간을 피할 수 있다.
도 9는 본 개시 내용의 실시예에 따른 뱅크 아키텍처로 배열된 도 3의 반도체 디바이스의 부분의 블록도이다.
도 9에 도시된 뱅크 아키텍처는 본 개시 내용의 실시예에 따른 뱅크 모드 구성이다. 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 여러 뱅크로 배열되지만 뱅크 그룹이 없으며 각 뱅크는 메모리 뱅크(310(0)-310(15)) 중 하나 이상 및/또는 메모리 뱅크(320(0)-320(15)) 중 하나 이상을 포함한다. 도 9의 특정 예에서, 메모리 뱅크(310(0)-310(15) 및 320(0)-320(15))는 16 개의 뱅크로 배열된다. 16 개의 뱅크 각각은 메모리 뱅크(310(0)-310(15))로부터의 메모리 뱅크 및 메모리 뱅크(320(0)-320(15))로부터의 메모리 뱅크를 포함한다. 예를 들어, 뱅크 0은 메모리 뱅크(310(0) 및 320(0))를 포함하고; 뱅크 1은 메모리 뱅크(310(1) 및 320(1))를 포함하며; 뱅크 2는 메모리 뱅크(310(2) 및 320(2))를 포함하고; 뱅크 3은 메모리 뱅크(310(3) 및 320(3))를 포함하며; 뱅크 4는 메모리 뱅크(310(4) 및 320(4))를 포함하고; 뱅크 5는 메모리 뱅크(310(5) 및 320(5))를 포함하며; 뱅크 6은 메모리 뱅크(310(6) 및 320(6))를 포함하고; 뱅크 7은 메모리 뱅크(310(7) 및 320(7))를 포함하며; 뱅크 8은 메모리 뱅크(310(8) 및 320(8))를 포함하고; 뱅크 9는 메모리 뱅크(310(9) 및 320(9))를 포함하며; 뱅크(10)는 메모리 뱅크(310(10) 및 320(10))를 포함하고; 뱅크(11)는 메모리 뱅크(310(11) 및 320(11))를 포함하며; 뱅크(12)는 메모리 뱅크(310(12) 및 320(12))를 포함하고; 뱅크(13)는 메모리 뱅크(310(13) 및 320(13))를 포함하며; 뱅크(14)는 메모리 뱅크(310(14) 및 320(14))를 포함하고; 뱅크(15)는 메모리 뱅크(310(15) 및 320(15))를 포함한다.
본 개시의 다른 실시예는 도 9를 참조하여 이전에 설명된 것과 다른 방식으로 배열된 뱅크 및/또는 뱅크의 메모리 뱅크를 가질 수 있다. 예를 들어, 메모리 뱅크는 뱅크 및/또는 뱅크 당 메모리 뱅크의 상이한 배열은 물론, 보다 많은 수 EH는 보다 적은 수의 뱅크 및/또는 뱅크 당 메모리 뱅크를 가진 뱅크 모드 구성의 뱅크 아키텍처로 배열될 수 있다. 더 일반적으로, 본 개시 내용의 범위는 도 9를 참조하여 이전에 설명된 특정 예에 제한되지 않는다.
동작 시에, 뱅크 0에서 15까지 데이터가 전송될 수 있다. 뱅크에 액세스하면 액세스된 뱅크의 메모리 뱅크와 각 데이터 IO 버스상의 데이터 경로(312, 322) 사이에서 데이터가 전송된다. 전형적으로, 데이터의 전체 데이터 폭은 뱅크가 액세스될 때 메모리 뱅크(310)와 데이터 경로(312) 사이 및 메모리 뱅크(320)와 데이터 경로(322) 사이에서 각각의 데이터 IO 버스를 통해 전송된다. 예를 들어, 데이터 IO 버스(314(0)-314(3) 및 324(0)-324(3))의 데이터 폭이 128 비트인 실시예에서, 뱅크에 액세스할 때, 128 비트의 데이터가 메모리 뱅크와 데이터 경로 사이의 두 데이터 IO 버스 각각에서 전송된다. 뱅크 0에서 3까지 액세스할 때, 128 비트 데이터가 데이터 IO 버스(314(0))에서 전송되고, 128 비트 데이터가 IO 버스(324(0)) 상에서 전송된다. 뱅크 4에서 7까지 액세스할 때 128 비트의 데이터가 데이터 IO 버스(314(1))로 전송되고 128 비트의 데이터가 IO 버스(324(1))로 전송된다. 뱅크 8-11에 액세스할 때 128 비트 데이터는 데이터 IO 버스(314(2))에서 전송되고 128 비트 데이터는 IO 버스(324(2))에서 전송된다. 뱅크 12-15 중 어느 하나에 액세스할 때, 128 비트의 데이터가 데이터 IO 버스(314(3))를 통해 전송되고 128 비트의 데이터가 IO 버스(324(3))를 통해 전송된다. 뱅크에 액세스하면 총 256 비트(예: 128 비트 x 2)가 전송된다.
뱅크에 대한 예시적인 액세스 동작이 도 10 및 11을 참조하여 설명될 것이다. 도 10은 본 개시의 실시예에 따른 16 비트 버스트 길이를 갖는 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다. 도 11은 본 개시의 일 실시예에 따른 32 비트 버스트 길이를 갖는 뱅크 모드 구성을 갖는 뱅크 아키텍처로 배열된 반도체 디바이스의 동작 동안 다양한 신호의 타이밍 다이어그램이다. 본 개시의 일부 실시예에서, 도 10 및 11의 예시적인 동작에 대한 뱅크 모드 구성은 도 9를 참조하여 이전에 설명된 바와 같을 수 있다.
도 10 및 11은 2 개의 뱅크로부터 데이터를 판독하기 위한 예시적인 액세스 동작을 도시한다. 예시적인 액세스 동작에서, 메모리 뱅크는 16 개의 뱅크로 구성된 뱅크 모드 구성을 갖는 뱅크 아키텍처를 갖는 뱅크 아키텍처로 배열된다. 또한, 데이터 스트로브 클럭(WCK)과 외부 클럭(CK) 간의 비율 CKR은 4: 1이다. 대기시간 RL은 해당 읽기 명령에 이어 시간 RL에 데이터가 제공되도록 설정된다. 뱅크 아키텍처는 뱅크 아키텍처 설정에 대응하는 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정될 수 있다. CKR, 버스트 길이 및 RL은 뱅크 아키텍처 설정에 해당하는 모드 레지스터의 피연산자에 대한 모드 레지스터에 적절한 값을 프로그래밍하여 설정할 수 있다. 도 10과 11에는 표시되지 않았지만, WCK는 데이터 제공 중에 활성화되며 CKR이 4: 1로 표시된 것처럼 CK 클럭의 클럭 주파수의 4 배를 가진다.
도 10은 16 비트의 버스트 길이를 나타내고, 도 11은 32 비트의 버스트 길이를 나타낸다. 데이터 경로(312 및 322) 당 8 개의 외부 단자 DQ와 16의 버스트 길이, 32 바이트의 데이터가 메모리 액세스 작업을 위해 뱅크에 의해 제공된다고 가정한다(첫 번째 하프 뱅크의 경우 데이터 경로(312)로부터 16바이트의 데이터, 두 번째 하프 뱅크의 경우 데이터 경로(322)로부터 16바이트의 데이터). 반대로, 버스트 길이가 32 인 경우, 메모리 액세스 작업을 위해 뱅크에 의해 64 바이트의 데이터가 제공된다(첫 번째 하프 뱅크의 경우 데이터 경로(312)로부터 32바이트의 데이터, 두 번째 하프 뱅크의 경우 데이터 경로(322)의 32바이트의 데이터).
도 10을 참조하면, 시간 T0 이전에, 활성화 명령 및 관련 메모리 어드레스(도 10에 도시되지 않음)가 반도체 디바이스에 의해 수신되었다. 예를 들어, 본 개시의 일부 실시예에서, 행 메모리 어드레스를 갖는 활성화 명령은 시간 T0 이전에 수신된다. 추가적으로, 시간 T0 이전에, 선택 신호 CS가 활성화되어 반도체 디바이스를 선택한다. 메모리 액세스 명령 및 관련 메모리 어드레스도 반도체 디바이스에 제공된다. 시간 T0 및 CK 클럭의 후속 하강 클럭 에지에서, 선택된 반도체 디바이스는 읽기 명령("유효") 및 뱅크 어드레스 BA0(뱅크 0의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 관련 메모리 어드레스를 수신한다. 읽기 명령과 BG0 및 CAn 어드레스의 결과로, Bank 0의 열 어드레스 CAn에서 데이터를 읽게 된다. 시간 T0의 읽기 명령에 대한 데이터는 시간 T0에서 읽기 명령 및 관련 메모리 어드레스 수신 후 RL 인 시간 Ta0에 제공된다. 시간 Ta0 이후에 각 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
시간 T2 이전에, CS 신호가 다시 활성화되어 반도체 디바이스를 선택하고, 제 2 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T2 및 CK 클럭의 후속 하강 클럭 에지에서 제 2 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA0 및 열 어드레스 CAm을 포함하는 메모리 어드레스뿐만 아니라 제 2 읽기 명령을 수신한다. 읽기 명령과 BA0 및 CAm 어드레스의 결과로, 뱅크 0의 열 어드레스 CAm에서 데이터를 읽게 된다. 시간 T2의 읽기 명령에 대한 데이터는 시간 T2 에서 읽기 명령 및 관련 메모리 어드레스 수신 후 RL 인 시간 Ta2에 제공된다. 시간 Ta2 이후에 각각의 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
시간 T4 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 3 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T4 및 CK 클럭의 후속 하강 클럭 에지에서 제 3 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA1(뱅크 1의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 메모리 어드레스뿐만 아니라 제 3 읽기 명령을 수신한다. 이러한 읽기 명령과 BA1 및 CAn 어드레스의 결과로 뱅크 1의 열 어드레스 CAn에서 데이터를 읽게 된다. 시간 T4의 읽기 명령에 대한 데이터는 시간 T4에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta4에 제공된다. 시간 Ta8 이후에 각각의 외부 단자 DQ로부터 16 비트의 데이터가 제공된다.
전술한 바와 같이, 도 10의 예시적인 액세스 동작과 대조적으로, 도 11의 예시적인 액세스 동작은 32 비트의 버스트 길이를 갖는다. 도 11을 참조하면, 시간 T0 이전에, 활성화 명령 및 관련 메모리 어드레스(도 11에 도시되지 않음)가 반도체 디바이스에 의해 수신되었다. 예를 들어, 본 개시의 일부 실시예에서, 행 메모리 어드레스를 갖는 활성화 명령은 시간 T0 이전에 수신된다. 추가적으로, 시간 T0 이전에, 선택 신호 CS가 활성화되어 반도체 디바이스를 선택한다. 메모리 액세스 명령 및 관련 메모리 어드레스도 반도체 디바이스에 제공된다. 시간 T0 및 CK 클럭의 후속 하강 클럭 에지에서, 선택된 반도체 디바이스는 읽기 명령("유효") 및 뱅크 어드레스 BA0(뱅크 0의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 관련 메모리 어드레스를 수신한다. 읽기 명령과 BG0 및 CAn 어드레스의 결과로 Bank 0의 열 어드레스 CAn에서 데이터를 읽게 된다. 시간 T0의 읽기 명령에 대한 데이터는 시간 T0에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta0에 제공된다. 시간 Ta0 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
시간 T4 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 2 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T4 및 CK 클럭의 후속 하강 클럭 에지에서 제 2 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA0 및 열 어드레스 CAm을 포함하는 메모리 어드레스뿐만 아니라 제 2 읽기 명령을 수신한다. 읽기 명령과 BA0 및 CAm 어드레스의 결과로 뱅크 0의 열 어드레스 CAm에서 데이터를 읽게 된다. 시간 T4의 읽기 명령에 대한 데이터는 시간 T4에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL 인 시간 Ta4에 제공된다. 시간 Ta4 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
시간 T8 이전에, CS 신호는 반도체 디바이스를 선택하기 위해 다시 활성화되고, 제 3 메모리 명령 및 관련 메모리 어드레스가 반도체 디바이스에 제공된다. 반도체 디바이스는 시간 T8 및 CK 클럭의 후속 하강 클럭 에지에서 제 3 메모리 명령 및 관련 메모리 어드레스를 수신한다. 특히, 반도체 디바이스는 뱅크 어드레스 BA1(뱅크 1의 뱅크 어드레스) 및 열 어드레스 CAn을 포함하는 메모리 어드레스뿐만 아니라 제 3 읽기 명령을 수신한다. 읽기 명령과 BA1 및 CAn 어드레스의 결과로 뱅크 1의 열 어드레스 CAn에서 데이터를 읽게 된다. 시간 T8의 읽기 명령에 대한 데이터는 시간 T8에서 읽기 명령 및 관련 메모리 어드레스를 수신한 후 RL인 시간 Ta8에 제공된다. 시간 Ta8 이후 각 외부 단자 DQ에서 32 비트의 데이터가 제공된다.
도 11의 예시적인 액세스 동작에 의해 도시된 바와 같이, 32 비트 버스트 길이를 갖는 16 개 뱅크의 뱅크 모드 구성에 대한 액세스 동작은 도 8을 참조하여 이전에 설명된 것과 같은 32-비트 버스트 길이를 갖는 8 개 뱅크의 뱅크 모드 구성에 대한 액세스 동작과 유사하다. 도 8에 예시된 예시적인 액세스 동작과 같이, 도 11의 예시적인 액세스 동작에 대한 액세스 동작 당 32 비트는 소정의 시간 간격으로 분리된 다중 비트 그룹으로 분할되지 않는다. 액세스 작업 당 32 비트는 외부 단자 DQ 당 32 비트가 완료될 때까지 지속적으로 제공된다. 그 결과, 메모리 액세스 동작을 인터리빙하지 않고 뱅크 모드 구성으로 외부 단자 DQ의 유휴 시간을 피할 수 있다.
선택 해제 명령(DES)은 액세스 명령 사이에서 도 10 및 11에 도시된다. 그러나 DES 명령은 예를 들어 제공될 뿐 다른 명령이 해당 시간 동안 제공될 수 있다. 추가적으로, 메모리 명령에 대해 도 10 및 11에 도시된 것과 다른, 추가의 및/또는 대안적인 어드레스 정보가 제공될 수 있다.
도 10 및 11의 예시적인 액세스 동작에 의해 예시된 바와 같이, 동일한 뱅크에 대한 액세스 동작은 다른 뱅크에 대한 액세스 동작과 동일한 최소 명령 타이밍을 가질 수 있다. 예를 들어, 뱅크 0의 열 CAn에 대한 제 1 읽기 명령과 뱅크 0(즉, 동일한 뱅크)의 열 CAm에 대한 제 2 읽기 명령 사이의 최소 명령 타이밍 tCCD는 뱅크 0의 열 CAm에 대한 제 2 읽기 명령과 뱅크 1(즉, 다른 뱅크)의 열 CAn에 대한 제 3 읽기 명령 사이의 동일한 tCCD이다. 대조적으로, 도 5 및 6을 참조하여 앞서 설명한 바와 같이, 동일한 뱅크 그룹에 대한 액세스 동작을 위한 최소 명령 타이밍 tCCD_L은 다른 뱅크 그룹에 대한 액세스 동작을 위한 최소 명령 타이밍 tCCD_S보다 크다. 더욱이, 도 10 및 11의 예시적인 액세스 동작에 대한 액세스 동작 당 데이터는 소정의 시간 간격에 의해 분리된 다중 비트 그룹으로 분할되지 않는다. 또한 동일 뱅크에 대한 연속 읽기 명령으로부터의 데이터는 시간 간격없이 제공된다(예: 뱅크 0에 대한 제 2 읽기 명령에 대한 데이터는 뱅크 0에 대한 제 1 읽기 명령에 대한 데이터 바로 다음에 제공됨). 그 결과, 메모리 액세스 동작을 인터리빙하지 않고 뱅크 모드 구성으로 외부 단자 DQ의 유휴 시간을 피할 수 있다.
8-뱅크 모드 구성에 대한 예시적인 액세스 동작과는 대조적으로, 16-뱅크 모드 구성을 위해 뱅크에 액세스할 때 메모리 뱅크에서 데이터 경로로 전송되는 비트 수는 256 비트일 수 있다. 8 뱅크 모드 구성에 대한 예시적인 액세스 동작(예를 들어, 도 7의 뱅크 모드 구성에 대해 도 8의 예시적인 액세스 동작)에 대해 뱅크 액세스 당 512 비트와 비교하여, 뱅크 액세스 당 256 비트를 제공함으로써, 제 2 읽기 명령에 대해 데이터를 읽는 위치에 제한이 있을 수 있다. 이전에 도 7의 8 뱅크 모드 구성에 대해 도 8을 참조하여 설명한 바와 같이, 뱅크 당 4 개의 메모리 뱅크 대신, 뱅크 당 2 개의 메모리 뱅크가 액세스 동작 중에 액세스되기 때문에 제한이 있을 수 있다. 16 뱅크 모드 구성에 대한 도 10 및 11의 예시적인 동작을 갖는 CK 클럭의 클럭 주파수에서도 제한이 있을 수 있다. 즉, 동일한 뱅크 액세스 작업에 대한 tCCD 시간은, 데이터 IO 버스 및 데이터 경로가 동일한 뱅크에 대한 다른 액세스 작업을 준비할 수 있도록 충분히 길어야한다. 이와 같이, 상대적으로 낮은 주파수 CK 클럭은 16 뱅크 모드 구성에 있을 때 동일한 뱅크에 대한 백투백 액세스 동작에 충분한 tCCD 시간을 제공할 수 있지만 상대적으로 높은 주파수 CK 클럭은 그렇지 않을 수 있다.
전술한 바와 같이, 반도체 디바이스의 회로는 예를 들어 모드 레지스터에 저장된 정보에 의해 뱅크 아키텍처 세트에 기초하여 내부 신호 및 디코딩된 어드레스를 제공할 수 있다. 예를 들어, 도 2의 반도체 디바이스(200)를 참조하면, 명령 디코더(215)는 뱅크 아키텍처 용 모드 레지스터(225)에 저장된 정보에 의해 설정된 뱅크 아키텍처에 따라 배열된 메모리 어레이(250)에 액세스하도록 반도체 디바이스(200)의 회로를 제어하는 내부 신호를 제공할 수 있다. 추가로, 어드레스 디코더(212), 행 디코더(240) 및/또는 열 디코더(245)는 모드 레지스터(225)에 설정된 뱅크 아키텍처에 기초하여 어드레스를 메모리 어레이(250)에 매핑할 수 있다.
도 12는 본 개시의 일 실시예에 따른 상이한 뱅크 아키텍처를 위한 메모리 어레이에 액세스하기 위한 어드레스 맵 테이블이다. 도 12의 어드레스 맵 테이블은 3 개의 뱅크 아키텍처, 특히(1) 뱅크 그룹 모드 구성("BG")을 갖는 뱅크 아키텍처, (2) 8 뱅크 모드 구성("8B")을 가진 뱅크 아키텍처; 및 (3) 16 뱅크 모드 구성("16B")을 갖는 뱅크 아키텍처에 대한 어드레스 어레이 매핑을 보여준다. 앞서 설명한 바와 같이, 어드레스는 예를 들어 반도체 디바이스의 어드레스 디코더에 의해 디코딩 및 매핑될 수 있다. 도 12의 예에서, 액세스 작업을 위한 어드레스의 4 비트는 액세스되는 메모리 어레이의 뱅크 아키텍처를 기반으로 매핑된다. 액세스 동작을 위한 어드레스의 다른 비트는 모든 상이한 뱅크 아키텍처에 대해 동일하게 매핑될 수 있다. 도 12의 예에서 볼 수 있듯이, 메모리 어레이에 뱅크 그룹 모드 구성이 있는 뱅크 아키텍처가 있는 경우, 어드레스의 4 비트는 뱅크 어드레스(BA0 및 BA1)에 대해 2 개의 어드레스 비트 및 뱅크 그룹 어드레스(BG0 및 BG1)에 대해 2개의 어드레스 비트로 매핑된다. 대조적으로, 메모리 어레이가 8 뱅크 모드 구성의 뱅크 아키텍처를 갖는 경우, 어드레스의 4 비트는 뱅크 어드레스(BA0, BA1 및 BA2)에 대해 3 개의 어드레스 비트로 매핑되고, 액세스 동작의 시작 어드레스(버스트 스타팅 어드레스 B4)에 대해 1 개의 어드레스 비트로 매핑된다. 메모리 어레이에 16 뱅크 모드 구성의 뱅크 아키텍처가 있는 경우, 어드레스의 4 비트는 하나의 뱅크 어드레스에 대해 4 개의 어드레스 비트(BA0, BA1, BA2 및 BA3)로 매핑된다. 본 개시의 일부 실시예에서, 메모리 어레이에 대해 설정된 뱅크 아키텍처에 기초하여 매핑되는 어드레스의 특정 4 비트는 상이한 뱅크 아키텍처에 대해 동일할 수 있다.
전술한 바로부터, 본 개시 내용의 특정 실시예가 예시의 목적으로 여기에 설명되었지만, 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 개시의 범위는 여기에 설명된 특정 실시예 중 어느 것으로도 제한되어서는 안된다.

Claims (37)

  1. 뱅크 아키텍처와 관련된 정보를 저장하도록 구성된 모드 레지스터; 및
    복수의 메모리 뱅크를 포함하는 메모리 어레이 - 상기 복수의 메모리 뱅크는 모드 레지스터에 저장된 뱅크 아키텍처와 관련된 정보에 적어도 부분적으로 기초하여 뱅크 아키텍처로 배열되도록 구성됨 - 를 포함하는 장치.
  2. 제 1 항에 있어서, 상기 뱅크 아키텍처는 뱅크 그룹 모드 구성을 포함하는, 장치.
  3. 제 2 항에 있어서, 상기 뱅크 그룹 모드 구성은 n 개의 뱅크 및 m 개의 뱅크 그룹을 포함하며, 상기 n 개의 뱅크 각각은 상기 복수의 메모리 뱅크의 메모리 뱅크를 포함하고, 상기 m 개의 뱅크 그룹 각각은 각각 n개의 뱅크를 가진 메모리 뱅크를 포함하며, n과 m은 모두 0이 아닌 정수인, 장치.
  4. 제 3 항에 있어서, 각각의 뱅크 그룹은 각각의 데이터 버스 상의 데이터 경로에서 데이터를 전송하는, 장치.
  5. 제 3 항에 있어서, n은 4이고, m은 4 인, 장치.
  6. 제 1 항에 있어서, 상기 뱅크 아키텍처는 뱅크 모드 구성(a bank mode configuration)을 포함하는, 장치.
  7. 제 6 항에 있어서, 상기 뱅크 모드 구성은 p개의 뱅크를 포함하고, 상기 p개의 뱅크 각각은 상기 복수의 메모리 뱅크 중 q 개의 메모리 뱅크를 포함하며, p 및 q는 모두 0이 아닌 정수인, 장치.
  8. 제 7 항에 있어서, p는 8이고 q는 4 인, 장치.
  9. 제 7 항에 있어서, p는 16이고 q는 2 인, 장치.
  10. 제 1 항에 있어서, 상기 메모리 어레이의 데이터 프리페치를 위한 데이터의 양은 적어도 부분적으로 상기 뱅크 아키텍처에 기초하는, 장치.
  11. 액세스 명령을 수신 및 디코딩하고 이에 응답하여 내부 신호를 제공하도록 구성된 명령 디코더;
    액세스 명령과 관련된 어드레스를 수신하고 이에 응답하여 디코딩된 어드레스 신호를 제공하도록 구성된 어드레스 디코더;
    뱅크 아키텍처 설정을 위한 값으로 프로그래밍되도록 구성된 모드 레지스터; 및
    상기 내부 신호에 응답하여 액세스되도록 구성된 복수의 메모리 뱅크를 포함하는 메모리 어레이 - 상기 복수의 메모리 뱅크는 뱅크 아키텍처 설정에 적어도 부분적으로 기초하여 선택된 뱅크 아키텍처에 따라 배열되고, 사익 어드레스 디코더는 선택된 뱅크 아키텍처에 따라 복수의 메모리 뱅크에 액세스하도록 선택된 뱅크 아키텍처에 기초하여 복수의 메모리 뱅크에 디코딩된 어드레스 신호의 적어도 일부를 매핑하도록 구성됨 - 를 포함하는, 장치.
  12. 제 11 항에 있어서, 상기 뱅크 아키텍처는 적어도, 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처와, 뱅크 모드 구성을 갖는 뱅크 아키텍처로부터 선택되는, 장치.
  13. 제 11 항에 있어서,
    외부 데이터 단자;
    외부 데이터 단자와 데이터를 주고받도록 구성되는 데이터 경로; 및
    복수의 메모리 뱅크와 데이터 경로 사이에서 데이터를 전송하도록 구성된 복수의 데이터 버스를 더 포함하는, 장치.
  14. 제 13 항에 있어서, 상기 데이터 경로는 판독/기록 증폭기 및 입력/출력 회로를 포함하는, 장치.
  15. 제 13 항에 있어서, 상기 복수의 데이터 버스 각각은 제 1 데이터 폭을 갖고, 상기 데이터 경로들 각각은 제 2 데이터 폭을 가지며, 상기 제 1 데이터 폭은 상기 제 2 데이터 폭의 절반인, 장치.
  16. 제 13 항에 있어서, 상기 복수의 메모리 뱅크는 제 1 하프-뱅크 및 제 2 하프-뱅크를 포함하고, 상기 복수의 메모리 뱅크에 액세스할 때, 상기 제 1 하프-뱅크 및 상기 제 2 하프-뱅크 모두로부터 데이터가 제공되는, 장치.
  17. 제 11 항에 있어서, 상기 어드레스 디코더는 상기 선택된 뱅크 아키텍처에 따라 디코딩된 뱅크 어드레스 신호를 매핑하도록 구성되는, 장치.
  18. 장치에 있어서,
    액세스 명령 및 관련 어드레스를 제공하도록 구성된 제어기;
    상기 제어기에 연결되고 상기 제어기에서 신호 및 클럭을 주고받도록 구성된 복수의 버스; 및
    상기 복수의 버스에 연결되고 상기 액세스 명령 및 관련 어드레스를 수신하도록 구성된 메모리 시스템 - 상기 메모리 시스템은 복수의 메모리 뱅크 및 모드 레지스터를 포함하고, 상기 모드 레지스터는 뱅크 아키텍처에 대응하는 값으로 프로그래밍되도록 구성됨 - 을 포함하며,
    상기 제어기는 상기 모드 레지스터의 상기 뱅크 아키텍처 설정에 대응하는 값에 기초한 선택된 뱅크 아키텍처에 따라 상기 메모리의 복수의 메모리 뱅크에 액세스하는, 장치.
  19. 제 18 항에 있어서, 상기 선택된 뱅크 아키텍처는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처와, 뱅크 모드 구성을 갖는 뱅크 아키텍처 중 적어도 하나를 포함하는, 장치.
  20. 제 18 항에 있어서, 상기 모드 레지스터는 버스트 길이 설정에 대응하는 값으로 프로그래밍되도록 추가로 구성되고, 상기 제어기는 모드 레지스터의 버스트 길이 설정에 대응하는 값에 기초하여는 버스트 길이에 따라 상기 메모리의 복수의 메모리 뱅크에 추가로 액세스하는, 장치.
  21. 액세스 명령 및 관련 어드레스를 수신하는 단계;
    메모리 어레이의 복수의 메모리 뱅크에 액세스하는 단계 - 상기 복수의 메모리 뱅크는 뱅크 아키텍처로 배열됨; 및
    관련 어드레스에 대응하는 복수의 메모리 뱅크 내의 메모리 위치로부터의 데이터를 외부 데이터 단자에 제공하는 단계 - 메모리 위치로부터의 데이터는 복수의 메모리 뱅크의 뱅크 아키텍처에 적어도 부분적으로 기초한 타이밍을 갖는 외부 단자에 제공됨 - 를 포함하는, 방법.
  22. 제 21 항에 있어서, 상기 뱅크 아키텍처는 뱅크 그룹 모드 구성을 포함하고, 제 1 뱅크 그룹에 대한 제 1 액세스 명령의 데이터 및 상기 제 1 뱅크 그룹에 대한 제 2 액세스 명령의 데이터의 사이에는 특정 시간 간격이 제공되는, 방법.
  23. 제 22 항에 있어서, 제 2 액세스 명령에 대한 데이터는 제 1 액세스 명령에 대한 데이터와 제 2 액세스 명령에 대한 데이터 사이의 간격 동안 제공되는, 방법.
  24. 제 21 항에 있어서, 상기 뱅크 아키텍처는 뱅크 그룹 모드 구성을 포함하고, 동일한 뱅크 그룹에 대한 제 1 및 제 2 액세스 명령에 대한 최소 타이밍은 상이한 뱅크 그룹에 대한 제 1 및 제 2 액세스 명령에 대한 최소 타이밍보다 큰, 방법.
  25. 제 21 항에 있어서, 액세스 명령에 대한 데이터는 특정 시간 간격에 의해 분리된 다중 비트 그룹으로 분할된 외부 데이터 단자에 제공되는, 방법.
  26. 제 21 항에 있어서, 상기 뱅크 아키텍처는 뱅크 모드 구성을 포함하고, 제 1 뱅크에 대한 제 1 액세스 명령의 데이터 및 상기 제 1 뱅크에 대한 제 2 액세스 명령의 데이터가 시간 간격없이 제공되는, 방법.
  27. 제 21 항에 있어서, 상기 뱅크 아키텍처는 뱅크 모드 구성을 포함하고, 동일한 뱅크 그룹에 대한 제 1 및 제 2 액세스 명령의 최소 타이밍은 상이한 뱅크 그룹에 대한 제 1 및 제 2 액세스 명령의 최소 타이밍과 동일한, 방법.
  28. 3 개의 뱅크 아키텍처의 세트로부터 선택된 하나의 뱅크 아키텍처에 대응하는 피연산자에 대한 메모리의 모드 레지스터에 값을 프로그래밍하는 단계 - 상기 세트의 각 뱅크 아키텍처는 모드 레지스터에 프로그래밍된 값에 의해 선택된 뱅크 아키텍처에 따라 배열되는 메모리의 복수의 메모리 뱅크를 포함함; 및
    상기 뱅크 아키텍처에 따라 상기 복수의 메모리 뱅크에 액세스하도록 상기 메모리에 읽기/쓰기 명령을 제공하는 단계 - 상기 읽기/쓰기 명령으로 인한 메모리의 거동은 선택된 뱅크 아키텍처에 적어도 부분적으로 의존함 - 를 포함하는, 방법.
  29. 제 28 항에 있어서, 제 1 뱅크 아키텍처에 대한 제 1 타이밍을 갖거나 제 2 뱅크 아키텍처에 대한 제 2 타이밍을 갖는, 상기 액세스 명령에 응답하여 데이터를 수신하는 단계를 더 포함하는, 방법.
  30. 제 28 항에 있어서, 상기 메모리에 액세스 명령을 제공하는 단계는, 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처에 대해 동일한 뱅크 그룹에 액세스할 때 제 1 최소 타이밍을 갖고, 뱅크 그룹 모드 구성을 갖는 상기 뱅크 아키텍처에 대해 상이한 뱅크 그룹에 액세스할 때 제 2 최소 타이밍을 갖도록, 제 1 명령 및 제 2 명령을 제공하는 단계를 포함하는, 방법.
  31. 제 28 항에 있어서, 상기 메모리에 액세스 명령을 제공하는 단계는, 뱅크 모드 구성을 갖는 뱅크 아키텍처에 대해 동일한 뱅크에 액세스할 때 최소 타이밍을 갖고, 뱅크 모드 구성을 가진 상기 뱅크 아키텍처에 대해 상이한 뱅크에 액세스할 때 최소 타이밍을 갖도록 제 1 명령 및 제 2 명령을 제공하는 단계를 포함하는, 방법.
  32. 제 28 항에 있어서, 상기 값은 제 1 주파수 설정점에 대해 선택된 뱅크 아키텍처에 대응하는 피연산자에 대한 상기 메모리의 모드 레지스터에 프로그래밍되고, 상기 방법은:
    제 2 주파수 설정점에 대해 선택된 뱅크 아키텍처에 대응하는 피연산자에 대한 메모리의 모드 레지스터에 특정 값을 프로그래밍하는 단계를 포함하는, 방법.
  33. 제 32 항에 있어서, 상기 뱅크 아키텍처를 변경하기 위해 상기 제 1 및 제 2 주파수 설정점 사이를 스위칭하는 단계를 더 포함하는, 방법.
  34. 제 32 항에 있어서, 상기 제 1 및 제 2 주파수 설정점은 상기 모드 레지스터에 프로그래밍된 복수의 주파수 설정점에 포함되는, 방법.
  35. 메모리 명령 및 관련 어드레스를 수신하는 단계;
    뱅크 아키텍처 설정에 대응하는 모드 레지스터에 프로그래밍된 값에 적어도 부분적으로 기초하여 메모리 어레이의 복수의 메모리 뱅크에 액세스하도록 관련 어드레스의 일부를 매핑하는 단계; 및
    모드 레지스터에 프로그래밍된 값에 의해 설정된 뱅크 아키텍처에 따라 메모리 어레이의 복수의 메모리 뱅크에 액세스하는 단계를 포함하는, 방법.
  36. 제 35 항에 있어서, 상기 관련 어드레스는 뱅크 어드레스를 포함하고, 매핑된 상기 관련 어드레스의 일부는 상기 뱅크 어드레스의 적어도 일부를 포함하는, 방법.
  37. 제 35 항에 있어서, 상기 뱅크 아키텍처는 뱅크 그룹 모드 구성을 갖는 뱅크 아키텍처를 포함하고, 매핑되는 상기 관련 어드레스의 일부는 뱅크 어드레스 및 뱅크 그룹 어드레스를 포함하는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102545175B1 (ko) * 2022-05-02 2023-06-20 삼성전자주식회사 어드레스 테이블을 포함하는 메모리 장치, 및 메모리 컨트롤러의 동작 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
KR20210158571A (ko) * 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 레이턴시 설정 회로를 포함하는 반도체 메모리 장치
US11551746B2 (en) * 2020-11-19 2023-01-10 Micron Technology, Inc. Apparatuses including memory regions having different access speeds and methods for using the same
CN113454720B (zh) * 2021-05-21 2024-04-23 长江先进存储产业创新中心有限责任公司 存储设备及其控制方法
US20210286561A1 (en) * 2021-06-02 2021-09-16 Intel Corporation Double fetch for long burst length memory data transfer
US11494319B1 (en) * 2021-08-17 2022-11-08 Micron Technology, Inc. Apparatuses, systems, and methods for input/output mappings
US20230289063A1 (en) * 2022-03-14 2023-09-14 Mediatek Inc. Electronic system and method for controlling burst length to access memory device of electronic system
KR20240009812A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 프리페치 기능을 지원하는 스토리지 모듈 및 그것의 동작 방법
KR20240009813A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 단일 직렬 쓰기 인터페이싱 방식을 지원하는 스토리지 모듈 및 그것의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111219A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제어 방법
US20120195144A1 (en) * 2011-02-02 2012-08-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
KR20150007507A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US20160342539A1 (en) * 2015-05-19 2016-11-24 Intel Corporation Common die implementation for memory devices with independent interface paths

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
CN102760476A (zh) * 2006-08-22 2012-10-31 莫塞德技术公司 可扩缩的存储器系统
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
US8649210B2 (en) * 2011-09-06 2014-02-11 Mediatek Inc. DDR PSRAM and data writing and reading methods thereof
US9569393B2 (en) * 2012-08-10 2017-02-14 Rambus Inc. Memory module threading with staggered data transfers
US20160378366A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length
US10186309B2 (en) * 2016-06-29 2019-01-22 Samsung Electronics Co., Ltd. Methods of operating semiconductor memory devices and semiconductor memory devices
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111219A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제어 방법
US20120195144A1 (en) * 2011-02-02 2012-08-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
KR20150007507A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US20160342539A1 (en) * 2015-05-19 2016-11-24 Intel Corporation Common die implementation for memory devices with independent interface paths

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102545175B1 (ko) * 2022-05-02 2023-06-20 삼성전자주식회사 어드레스 테이블을 포함하는 메모리 장치, 및 메모리 컨트롤러의 동작 방법

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Publication number Publication date
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US20220187988A1 (en) 2022-06-16
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KR20230153531A (ko) 2023-11-06
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US10788985B2 (en) 2020-09-29
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US20200004420A1 (en) 2020-01-02
EP3815083A4 (en) 2022-03-23

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