CN115602231A - 减少跨时钟域时序违规的方法以及相关装置和系统 - Google Patents

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Abstract

公开减少跨时钟域时序违规的方法以及相关装置和系统。一种方法可包含响应于接收到命令而在半导体装置处对内部信号进行断言。所述方法还可包含在对所述内部信号进行断言后至少在预定持续时间内将所述内部信号保持在断言状态。此外，所述方法可包含基于所述内部信号和时钟信号而生成启用信号。

Description

减少跨时钟域时序违规的方法以及相关装置和系统
优先权要求
本申请要求2021年7月7日申请的标题为“减少跨时钟域时序违规的方法以及相关装置和系统(METHODS OF REDUCING CLOCK DOMAIN CROSSING TIMING VIOLATIONS,ANDRELATED DEVICES AND SYSTEMS)”的第17/369,055号美国专利申请的申请日的权益，其公开内容特此以全文引用的方式并入本文中。
技术领域
本公开的实施例涉及减少跨时钟域时序违规。更具体地说，各种实施例涉及解决与跨半导体装置时钟域相关联的时序违规，以及相关方法、装置和系统。
背景技术
通常将存储器装置提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。
半导体存储器装置通常包含能够保持表示数据位的电荷的许多存储器单元。通常，这些存储器单元布置成存储器阵列。可通过选择性地激活存储器单元而将数据写入到存储器单元或从存储器单元检索数据。
发明内容
本公开的各种实施例可包含一种存储器装置，其包含存储器阵列，所述存储器阵列包含数个存储器单元。所述存储器装置还可包含耦合到存储器阵列的电路系统。电路系统可被配置成对数个所接收命令信号进行解码以生成内部信号，其中响应于所述数个所接收命令信号中的所接收命令信号，在第一时间对内部信号进行断言。电路系统还可被配置成使得内部信号至少在以第一时间开始的持续时间内保持断言。此外，电路系统可被配置成基于内部信号和时钟信号而生成命令启用信号，其中内部信号和时钟信号与不同时钟域相关联。
本公开的一或多个其它实施例包含一种方法，其包含响应于接收到命令而在半导体装置处对内部信号进行断言。所述方法还可包含在对内部信号进行断言后至少在预定持续时间内将内部信号保持在断言状态。此外，所述方法可包含基于内部信号和时钟信号而生成启用信号。
根据一或多个其它实施例，一种方法可包含响应于接收到命令而在第一时间将信号转变为高状态，所述信号与第一时钟域相关联。所述方法可进一步包含防止信号至少在以第一时间开始的持续时间内从高状态转变为低状态。此外，所述方法可包含将所述信号和与第二时钟域相关联的时钟信号传送到逻辑电路。
本公开的额外实施例包含一种电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置和可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述电子系统还可包含可操作地耦合到至少一个处理器的至少一个存储器装置。至少一个存储器装置可包含被配置成接收写入命令且响应于写入命令而在第一时间对内部写入信号进行断言的电路系统。所述电路系统可还被配置成至少在预定持续时间内将内部写入信号保持在断言状态且响应于内部写入信号和时钟信号而生成写入启用信号。
附图说明
图1为根据本公开的各种实施例的包含数个存储器装置的示例存储器系统的框图。
图2为根据本公开的各种实施例的示例存储器装置的框图。
图3为说明根据本公开的各种实施例的示例三维堆叠(3DS)存储器装置的框图。
图4描绘示例触发器电路。
图5到9各自描绘说明与存储器装置相关联的各种信号的时序图。
图10描绘说明根据本公开的各种实施例的与存储器装置相关联的各种信号的时序图。
图11描绘根据本公开的各种实施例的示例存储器装置的一部分。
图12A为根据本公开的各种实施例的操作存储器装置的示例方法的流程图。
图12B为根据本公开的各种实施例的操作存储器装置的另一示例操作方法的流程图。
图13为根据本公开的各种实施例的示例存储器装置的简化框图。
图14为根据本公开的各种实施例的示例电子系统的简化框图。
具体实施方式
半导体装置(例如，半导体存储器装置)可具有数个时钟域和/或根据数个时钟域进行操作，其中半导体装置的至少一个时钟与半导体装置的另一时钟异步或具有可变相位关系。举例来说，在半导体装置处接收到的命令(例如，写入命令、读取命令、预充电命令，不受限制)可经由外部时钟“计时”，且在半导体装置处接收到的数据(例如，与写入命令相关联的数据)可经由DQS时钟“计时”，其中外部时钟和DQS时钟可偏移(即，在时间上)。此外，在一些实例中，半导体装置可包含用于执行各种操作的一或多个额外内部时钟。如所属领域的技术人员将了解，可经由数个DQS时钟域脉冲捕获命令(例如，根据外部时钟域生成的写入命令)。
在一些情形中，可同步半导体装置的时钟域，且可经由使用同步器(例如，触发器链)来防止和/或解决跨(例如，一或多个半导体装置的)时钟域的时序违规。如果所接收时钟信号是连续时钟信号(即，所接收时钟信号基于连续时钟)，那么可使用同步器。然而，如果所接收时钟信号为非连续时钟信号(例如，时钟信号为数个脉冲(例如，数个DQS时钟域脉冲))，那么同步器对于使时钟域同步可能不可靠。
如所属领域的技术人员将了解，三维堆叠(3DS)存储器装置(通常也称为“3DS存储器系统”)包含堆叠中的数个存储器装置(即，数个存储器列)。3DS存储器装置可进一步包含跨堆叠传输各种信号的线接合。写入启用(EnRx)信号为控制通过线接合传输至少一些写入相关信号的启用信号。这些写入相关信号可用于在3DS存储器装置的不同存储器列上捕获写入数据。
同样如所属领域的技术人员将了解，可通过用DQS域时钟脉冲捕获时钟域内部写入信号而生成写入启用信号，所述写入启用信号不是连续时钟信号。在写入时间段内有效的所生成写入启用信号对于在不同存储器列上捕获数据是至关重要的。这种跨时钟域可能会引起不同命令到命令间隔(例如，写入命令到写入命令间隔)的时序违规。
本文中所描述的各种实施例涉及解决(即，在没有同步器的情况下)半导体装置的跨时钟域时序违规。举例来说，根据一些实施例，可响应于在半导体装置处接收到命令(例如，从另一装置(例如，控制器、主机主装置，不受限制)接收的写入命令)而在半导体装置处对内部信号(例如，解码的内部写入信号)进行断言。此外，内部信号可至少在预定持续时间内(即，在对内部信号进行断言之后)保持为高(即，处于断言状态)。更具体地说，内部信号可在包含与完成写入操作相关联的第一持续时间(例如，8tCK或9tCK)和额外持续时间(例如，4tCK)的预定持续时间内保持为高。如本文中更全面地描述，根据各种实施例，可生成无间隙内部信号(即，对于特定的命令到命令间隔)(即，可移除内部信号的异步沿)，以解决跨时钟域的时序违规。此外，在一些实例中，可将内部信号传送逻辑电路(例如，触发器电路)，所述逻辑电路可基于内部信号(例如，内部写入信号)和时钟信号(例如，数个DQS域时钟脉冲)而生成启用信号(例如，写入启用信号)。
尽管本文中参考存储器装置描述各种实施例，但本公开不限于此，且所述实施例可通常适用于可或可不包含半导体装置和/或存储器装置的微电子装置。现在将参考附图解释本公开的实施例。
图1说明根据本公开的各种实施例的示例存储器系统100。存储器系统100包含耦合到通信总线110(例如，系统总线)的数个存储器装置102、103、104和105。每一存储器装置102到105可包含一或多个存储器裸片，且存储器装置102到105可统称为存储器模块(例如，双列直插式存储器模块(DIMM))、多芯片封装(MCP)或叠层封装(POP)。在至少一些实施例中，存储器装置102到105中的一或多个可为包含主裸片和数个从属裸片的3DS存储器装置的部分。
存储器系统100进一步包含经由通信总线110耦合到每一存储器装置102到105的控制器112。可包含处理器或任何其它合适类型的控制器的控制器112可配置成控制和/或调节存储器系统100的各种操作，以及提供经由接口114与耦合到存储器系统100的另一装置或系统的交互性。
通信总线110可包含地址总线120、数据总线122和控制信号总线124中的一或多个。在一些实施例中，存储器装置102到105、通信总线110和控制器112可配置(例如，以物理方式布置和安装)在印刷电路板(PCB)上。在各种实施例中，存储器系统100可包含DIMM，且一或多个存储器装置102到105可为DIMM的一列(或数个列)。
图2包含根据本公开的各种实施例的示例存储器装置200的框图。图1所示的存储器装置中的一或多个可包含存储器装置200。存储器装置200可包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双倍数据速率DRAM，例如DDR4 SDRAM等)，或SGRAM(同步图形随机存取存储器)。可集成在半导体芯片上的存储器装置200可包含存储器阵列202。
在图2的实施例中，存储器阵列202展示为包含八个存储器存储体BANK0-7。更多或更少的存储体可包含在其它实施例的存储器阵列202中。每一存储器存储体包含数个存取线(字线WL)、数个数据线(位线BL和/BL)，以及布置在数个字线WL与数个位线BL和/BL的相交点处的数个存储器单元MC。对字线WL的选择可由行解码器204执行，且对位线BL和/BL的选择可由列解码器206执行。在图2的实施例中，行解码器204可包含用于每一存储器存储体BANK0-7的相应行解码器，并且列解码器206可包含用于每一存储器存储体BANK0-7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，且经由互补本地输入/输出线(LIOT/B)、传送门(TG)和互补主输入/输出线(MIOT/B)传送。相反，写入数据可经由互补主输入/输出线MIOT/B、传送门TG和互补本地输入/输出线LIOT/B传送到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。
存储器装置200可大体配置成经由例如命令和地址端子208、时钟端子210以及数据和数据掩码端子222的各种端子(例如，从外部控制器和/或另一存储器装置)接收各种输入。存储器装置200可包含额外端子，例如电源端子224和电源端子226，其可耦合到电压发生器220。
在预期操作期间，经由命令和地址端子208接收的一或多个命令信号可经由命令/地址输入电路212传送到命令解码器216。命令解码器216可包含被配置成经由对一或多个命令信号COM进行解码而生成各种内部命令的电路。内部命令的实例包含作用命令ACT和读取/写入信号R/W。
经由命令和地址端子208接收的一或多个地址信号ADD可经由命令和地址输入电路212传送到地址解码器214。地址解码器214可被配置成将行地址XADD供应到行解码器204且将列地址YADD供应到列解码器206。
作用命令ACT可包含响应于指示行存取的命令信号COM(例如，作用命令)而激活的脉冲信号。响应于作用信号ACT，可激活指定存储体地址的行解码器204。因此，可选择且激活由行地址XADD指定的字线WL。
读取/写入信号R/W可包含响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号R/W，可激活列解码器206，且可选择由列地址YADD指定的位线BL。如下文更全面地描述，命令解码器216或存储器装置200的其它电路系统可包含解码单元(例如，图11的解码单元1102)(即，用于解码所接收命令)和/或信号修改单元(例如，图11的修改单元1104)，其可被配置成至少在预定持续时间内将内部信号(例如，内部写入信号)保持为高(即，处于断言状态)以防止跨时钟域时序违规，如下文更全面地描述。
响应于作用命令ACT、读取信号、行地址XADD和列地址YADD，可从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。可经由感测放大器SAMP、传送门TG、读取/写入放大器207、输入/输出电路211和数据端子222输出读取数据。此外，响应于作用命令ACT、写入信号、行地址XADD和列地址YADD，可经由数据端子222、输入/输出电路211、读取/写入放大器207、传送门TG和感测放大器SAMP将写入数据供应到存储器阵列202。写入数据可写入到由行地址XADD和列地址YADD指定的存储器单元MC。
可经由时钟端子210接收时钟信号CK和/CK。时钟输入电路218可基于时钟信号WCK和/WCK而生成内部时钟信号IWCK。内部时钟信号IWCK可传送到存储器装置200的各种组件。举例来说，内部时钟信号IWCK可传送到输入/输出电路211(例如，用于控制输入/输出电路211的操作时序)。
如下文更全面地描述，根据一些实施例，存储器装置200可为三维堆叠(3DS)存储器装置的部分。在至少这些实施例中，存储器装置200可包含3DS控制逻辑(例如，耦合到命令解码器和/或存储器装置200的其它电路系统)。
图3为说明根据本公开的各种实施例的3DS存储器装置300的框图。3DS存储器装置300包括数个(例如，4、8、12、16个)堆叠存储器装置(例如，存储器装置301A、301B和301C等)，包含穿硅通孔(TSV)且通过例如接合到邻近存储器装置的对准端垫的导电柱互连，使用到主机装置或更高层级封装的直接芯片附接(DCA)的组合件。3DS存储器装置300中的每一存储器装置可充当不同逻辑列。图3的存储器装置301中的一或多个可包含图2的存储器装置200。
在3DS存储器装置300中，存储器装置301A、301B和301C中的每一个可被配置成用作主存储器装置(例如，存储器装置301A)或从属存储器装置(例如，存储器装置301B和301C)。在一些实施例中，仅主存储器装置301A与外部存储器控制器(例如，存储器控制器312)或主机控制器介接；从属装置由存储器控制器312通过主装置301A控制。也就是说，到从属存储器装置301B和301C的存储器控制器指令通过主存储器装置301A并被其“筛选”(例如，从属类型的存储器装置经由路径325从主类型的存储器装置接收命令或控制信息)。在一些实施例中，主装置(例如，主装置301A)和从属装置(例如，从属装置301B和301C)两者具有类似硬件组件，但从属装置可被配置成停用“主”功能性(例如，经由熔丝配置、封装接合或通过经由例如模式寄存器编程)。在其它实施例中，只有主装置包含用于“主功能性”的硬件(例如，用于介接存储器控制器312的硬件)。
3DS存储器装置300中的主装置和从属装置中的每一个包含存储器阵列，分别例如主装置301A中的存储器阵列302A以及存储器装置301A和301C中的存储器阵列302B和302C。此外，如所属领域的技术人员将了解，每一存储器装置301A、301B和301C可分别包含控制器314A、313B和314C，所述控制器可包含例如3DS控制逻辑且可能包含其它电路系统。还将了解，3DS控制逻辑可包含触发器电路(例如，图4的触发器电路400)，其用于用时钟信号(例如，数个DQS时钟域脉冲)捕获时钟域内部信号(例如，内部写入信号)。
如上所述，3DS存储器装置可进一步包含跨堆叠传输各种信号的线接合或TSV。写入启用(EnRx)信号为控制通过线接合或TSV传输至少一些写入相关信号的启用信号。这些写入相关信号可用于在3DS存储器装置的不同存储器列上捕获写入数据。
图4描绘被配置成接收输入信号402和时钟信号404且输出输出信号406的触发器电路400。作为实例，触发器电路400可包含计时D触发器。此外，举例来说，存储器装置(例如，图2的存储器装置200和/或图3的存储器装置301)可包含触发器电路400，且输入信号402可为内部信号(例如，在存储器装置内部且响应于接收到命令信号而断言的信号)，时钟信号404可为时钟信号(例如，数个DQS域时钟脉冲)，且输出信号406可为命令启用信号(例如，写入启用信号)。举例来说，存储器装置301的控制器314(参见图3)可包含触发器电路400。又更具体地说，控制器314的3DS控制逻辑可包含触发器电路400。
如技术人员将理解，触发器电路具有两个稳定状态且可用于存储状态信息。D触发器为将输入数据(例如，输入信号402)传送到时钟(例如，时钟信号404)的上升沿或下降沿上的输出(例如，输出信号406)的沿触发装置。触发器电路在所属领域中已知，且因此，将不再更详细地描述触发器400的操作。
在一些实例中，可响应于在存储器装置处(例如，从3DS存储器装置中的主机和/或控制器或主装置)接收到的命令信号而对输入信号402进行断言。举例来说，可对命令信号进行解码以生成输入信号402。在一些实例中，输入信号402可为经由信号404(例如，数个DQS域时钟脉冲)捕获的写入标志(例如，与时钟域相关联)，且输出信号406可为写入启用信号(例如，以使存储器装置的存储器单元阵列能够接收数据)。
图5描绘包含输入信号402、时钟信号404和输出信号406的时序图500。如时序图500中所说明，时钟信号404不是连续时钟，而实际上，时钟信号404是一组脉冲。因此，在此实例中，同步器可不用于使输入信号402与时钟信号404同步(即，因为同步器可取决于连续时钟来捕获数据)。
继续参考图5，时钟信号404可包含数个脉冲(例如，DQS域时钟脉冲，其用于识别操作(例如，写入操作)的开始和结束)。此外，在这些实例中，可响应于接收到命令(例如，写入命令)而在存储器装置处生成输入信号(在本文中也被称为“内部信号”)402，且输出信号406可包含启用信号(例如，写入启用(EnRx)信号)。
如上所述，时钟信号404可基于操作(例如，写入操作)的开始和结束。更具体地说，例如，时钟信号404可为经由数个DWload信号生成的时钟信号，其中DWload信号(例如，在DQS时钟域上)可识别操作的开始和结束。换句话说，例如，DWload信号可标记写入操作的(例如，数据突发的)第一数据位和最后一个数据位。又更具体地说，例如，第一DWload信号(例如，DWloadEarly信号)可识别写入操作的开始(即，写入操作的第一数据位)和第二DWload信号(例如，DWload15信号或DWloadCRC17信号(即，在包含循环冗余检查(CRC)的实例中))可识别写入操作的结束(即，写入操作的最后一个数据位)。
参考图6中所说明的时序图600，信号602表示数据信号(例如，在存储器装置处接收)，且信号604表示响应于所接收写入命令而断言的内部信号(例如，图4的输入信号402)。此外，信号606表示第一DWload信号(例如，DWloadEarly信号(即，识别写入操作的开始))，信号608表示第二DWload信号(例如，DWload15信号识别写入操作的结束(即，无CRC))，信号610表示第三DWload信号(例如，DWloadCRC17信号识别写入操作的结束(即，有CRC)。此外，信号612包含响应于信号608(即，第二DWload信号)或信号610(即，第三DWload信号)的下降沿而生成的脉冲。此外，信号614表示时钟信号(例如，图4的时钟信号404)，且信号616表示写入启用信号(例如，图4的信号406)。
如所属领域的技术人员将了解，且如图6所示，为了确保捕获所有写入位，基于信号608(即，在无CRC的实例中)或信号610(即，在包含CRC的实例中)的下降沿而捕获信号616的下降沿。此外，应注意，在足够的持续时间622(例如，对于无CRC的写入为8tCK或对于有CRC的写入为9tCK)内对信号616(例如，写入启用信号)进行断言，从而捕获所有写入位。
如所属领域的技术人员将了解，根据各种规范(例如，DRAM规范)，列到列(短)延迟(或命令到命令(短)延迟)“tCCD_s”是不同存储器存储体组的命令之间的所需最小时序延迟。如还将了解，当命令(例如，写入命令)在时间上间隔不足时，可能会发生时序违规。换句话说，如果在电路(例如，触发器，例如图2的电路200)处接收到的数据和时钟在时间上彼此太接近，那么电路的设置/保持时间可能太短，并且可能发生时序违规。举例来说，对于不同的写入到写入命令间隔(例如，tCCD_s+n*tCK，其中n为较小的数(例如，10≤n≤13))，可能会发生时序违规。作为更特定的实例，在包含CRC(即，包含两个额外位)的实施例中，如果写入命令以例如13tCK或更小分开，那么可能会发生时序违规。作为另一特定实例，在无CRC的实施例中，如果写入命令以例如12tCK或更小分开，那么可能会发生时序违规。
图7和8分别描绘额外时序图700和800。参考图7的时序图700，信号702表示数据信号(例如，在存储器装置处接收)，信号704表示响应于所接收写入命令而断言的内部写入信号(例如，图4的输入信号402)，信号706表示时钟信号(例如，图4的时钟信号404)，且信号708表示写入启用信号(例如，图4的输出信号406)。此外，参考图8的时序图800，信号804表示响应于所接收写入命令而断言的内部写入信号(例如，图2的输入信号402)，信号806表示时钟信号(例如，图4的时钟信号404)，且信号808表示写入启用信号(例如，图4的输出信号406)。
在图7和8所示的实例中，内部写入信号(即，信号704和804)的脉冲被充分间隔，使得不会发生时序违规。更具体地说，在图7的实例中，内部写入信号(即，由信号704表示)以大于100tCK分开，且因此不会发生时序违规。此外，在图8的实例中，内部写入信号(即，由信号804表示)以大于60tCK分开，且因此不会发生时序违规。
图9描绘另一时序图900，其中信号902表示数据信号(例如，在存储器装置处接收)，信号904表示响应于所接收写入命令而断言的内部写入信号(例如，图4的输入信号402)，信号906表示时钟信号(例如，图4的时钟信号404)，且信号908表示写入启用信号(例如，图4的输出信号406)。在此实例中，连续写入之间(即，信号904的上升沿之间)的持续时间910为14tCK，这可能不会引起时序违规。然而，连续写入之间(即，信号904的上升沿之间)的持续时间912为12tCK，且信号908转变为低，因此引起时序违规，如参考数字916所指示。
如所属领域的技术人员将了解，对于n*tCK，相隔tCCD_s+n的写入命令在内部写入信号(例如，图4的信号402)中具有低脉冲，且此低脉冲可能会引起特定范围的写入到写入命令间隔的时序违规。此外，如所属领域的技术人员还将了解，延迟捕获写入操作的结束的时钟信号可能会引起(例如，不同命令到命令间隔的)其它时序违规。此外，增加时钟信号的速度可使得写入启用信号(例如，图4的信号406)在写入时间段的至少一部分内无效。
根据本公开的各种实施例，为了避免至少一些时序违规，可防止内部写入信号(例如，响应于接收到写入命令而断言)在时间上间隔不足的写入命令之间转变为低。换句话说，提供到电路(例如，图4的触发器400)的内部写入信号可在时间上间隔不足的写入命令之间保持为高。换句话说，可修改(在本文中也被称为“更改”)内部写入信号以防止特定范围的命令间隔(例如，写入到写入间隔)的任何低脉冲，以确保避免至少一些时序违规。
更具体地说，根据各种实施例，在不包含CRC且其中连续写入命令以例如12tCK或更小分开的实例中，可修改内部写入信号以使得提供到触发器(例如，图4的触发器400)的内部写入信号可能不会在连续写入命令之间转变为低(即，内部写入信号是无间隙的)。更具体地说，内部写入信号可在包含与写入操作相关联的第一持续时间(例如，8tCK)(即，完成写入操作所需的时间)和额外持续时间(例如，4tCK)的预定持续时间(例如，12tCK)内保持为高。此外，在不包含CRC且其中连续写入命令以大于例如12tCK分开的实例中，可修改内部信号以使得提供到触发器(例如，图4的触发器400)的内部信号可在预定持续时间(例如，12tCK)(即，包含与写入操作相关联的第一持续时间(例如，8tCK)(即，完成写入操作所需的时间)和额外持续时间(例如，4tCK))之后转变为低(即，在连续写入命令之间)。作为更具体实例(即，不包含CRC)，如果两个连续写入命令以20tCK分开，那么内部写入信号可在第一持续时间(例如，12tCK)(即，用于第一命令)内为高，在第二持续时间(例如，8tCK)内为低，接着在第三持续时间(例如，12tCK)(即，用于第二命令)内为高。作为另一实例(即，不包含CRC)，如果两个连续写入命令以12tCK或更小分开，那么内部写入信号可在24tCK内为高(即，12tCK用于第一命令且12tCK用于第二命令)。在此实例中，内部写入信号在写入命令之间没有间隙。
在包含CRC且其中连续写入命令以例如13tCK或更小分开的其它实例中，可修改内部信号以使得提供到触发器(例如，图4的触发器400)的内部信号可能不会在连续写入命令之间转变为低。此外，在包含CRC且其中连续写入命令以大于例如13tCK分开的实例中，可修改内部信号以使得提供到触发器(例如，图4的触发器400)的内部信号可在预定持续时间之后转变为低(即，在连续写入命令之间)，所述预定持续时间可为例如13tCK(即，包含与写入操作相关联的第一持续时间(例如，9tCK)(即，完成写入操作所需的时间)和额外持续时间(例如，4tCK))。
图10描绘另一时序图1000，其中信号1002A表示内部写入信号(例如，图4的输入信号402)，信号1004A表示时钟信号(例如，图4的时钟信号404)，且信号1006A表示写入启用信号(例如，图4的输出信号406)。在此实例中，连续写入之间的持续时间1010为14tCK，这可能不会引起时序违规。然而，连续写入之间(例如，信号1002A的上升沿之间)的另一持续时间1012为12tCK，且信号1006A转变为低，因此引起时序违规，如参考数字1015所指示。
如上所述，可经由防止内部信号在被断言(即，响应于命令)之后至少在预定持续时间(例如，12tCK或13tCK，其包含与写入操作相关联的第一持续时间(例如，8tCK或9tCK)和额外持续时间(例如，4tCK))内从断言状态(例如，高)转变为撤销断言状态(例如，低)来避免时序违规。举例来说，继续参考图10，信号1002B表示内部写入信号(例如，图2的输入信号202)，信号1004B表示时钟信号(例如，图4的时钟信号404)，且信号1006B表示写入启用信号(例如，图4的输出信号406)。在此实例中，与包含持续时间1014期间的低脉冲的信号1002A相比，信号1002B不包含持续时间1014期间的低脉冲。换句话说，信号1002B的低脉冲在持续时间1014期间被“插入”(即，信号1002B保持为高)。因此，可移除内部写入信号1002B的异步沿，且可避免时序违规。
通过在特定范围的写入到写入命令间隔内“插入”内部写入信号的低脉冲，内部写入信号对于至少一些写入到写入间隔实例(例如，在不包含CRC的实施例中对于12tCK或更小的写入到写入间隔)可为无间隙的。换句话说，修改(在本文中也被称为“更改”)内部写入信号以使得内部写入信号至少在预定持续时间(例如，12tCK或13tCK)内保持在断言状态使得启用信号(例如，写入启用EnRx)在内部写入信号的脉冲之间保持为高。在其它实例中，内部写入信号可在脉冲之间(即，在预定持续时间之后)转变为低。
如所属领域的技术人员将理解，根据各种规范(例如，DRAM规范)，一些命令(例如，读取命令)要求写入启用(EnRx)信号为低，且因此当写入启用信号为高时，这些命令无法在连续写入命令之间发出。因此，修改内部写入信号(例如，图4的信号402)可能不会引起与存储器装置的功能性的冲突或任何不期望的问题。换句话说，如在各种规范(例如，DRAM规范)中所定义，当写入启用信号为高时，命令无法在连续写入之间发出，且因此，在写入命令之后(且当写入启用为高时)至少在预定持续时间(例如，12tCK或13tCK)内将内部信号保持为高不会与至少一些DRAM规范冲突。
图11根据本公开的一或多个实施例的存储器装置1100的一部分的框图。存储器装置1100包含解码单元1102、修改单元1104和电路系统1106，所述电路系统可包括逻辑电路系统和/或其它电路系统。举例来说，可为命令解码器(例如，图2的命令解码器216)和/或其它解码器的部分或包含所述命令解码器和/或其它解码器的解码单元1102可对所接收命令(例如，来自主机/控制器和/或堆栈的主装置)进行解码，以对内部写入信号(例如，图4的信号402)进行断言。此外，举例来说，可将可包含脉冲(即，在第一时间且响应于所接收命令具有上升沿)的所生成内部写入信号发送到修改单元1104。
可为命令解码器(例如，图2的命令解码器116)和/或图2的存储器装置200的其它电路系统的部分或包含所述命令解码器和/或其它电路系统的修改单元1104可被配置成接收内部写入信号且修改内部写入信号，使得内部写入信号至少在预定持续时间(即，在第一时间开始)内保持为高(即，处于断言状态)。举例来说，在包含CRC的实施例中，预定持续时间可为例如13tCK，且在不包含CRC的实施例中，预定持续时间可为例如12tCK。
如将了解，可经由一或多个已知电路对内部写入信号进行修改(即，以将内部写入信号保持为高)。举例来说，可经由计数器和触发器(或锁存器)修改内部写入信号(例如，保持为高)，其中在命令到达后，设置触发器，且在持续时间之后(即，当计数器具有等于例如12tCK或13tCK的计数时)，将触发器复位。作为另一实例，可经由将内部写入信号通过M个触发器移位来修改内部写入信号(例如，保持为高)，其中每一触发器由后续时钟沿采样。在此实例中，一组级联命令(即，经由M个触发器生成)可一起进行或运算，以生成在第一命令后变高且在第M个命令后(例如，在M个循环之后)变低的输出。仅出于解释的目的提供这些非限制性实例，且本公开不限于用于将信号保持在高(断言)状态的任何特定电路和/或方法。如将了解，各种其它方法和/或电路可用于将信号保持在某一状态(例如，高状态)。
此外，可将修改后的内部写入信号传送到电路系统1106，所述电路系统可包含例如触发器(例如，图4的触发器400)等逻辑电路系统。此外，电路系统1106的触发器可经由用时钟信号(例如，DQS时钟域时钟脉冲)(例如，图4的信号404)捕获内部写入信号(例如，图4的信号402)来生成写入启用信号(例如，图4的信号406)。举例来说，可包含3DS控制逻辑的电路系统1106可为控制器314的部分(参见图3)。
图12A为根据本公开的各种实施例的操作存储器装置的示例方法1200的流程图。方法1000可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法1200可由装置或系统执行，所述装置或系统例如图1的存储器系统100、图2的存储器装置200、图3的存储器装置300、图4的触发器电路400、图11的存储器装置1100、图14的存储器装置1300和/或图14的系统1400，或者另一装置或系统。尽管说明为离散框，但取决于所需实施方案，各种框可分成额外框、组合成更少的框或被消除。
方法1200可在框1202处开始，其中可响应于接收到命令而在半导体装置处对内部信号进行断言，且方法1200可继续到框1204。举例来说，命令可为写入命令，且内部信号可为内部写入信号。此外，例如，半导体装置可以是三维堆叠(3DS)存储器装置的从属装置，并且可以从3DS存储器装置的主装置接收命令。
在框1204处，可修改内部信号以使得内部信号至少在预定持续时间内保持在断言状态，且方法1200可继续到框1206。举例来说，可包含内部写入信号的内部信号可在12tCK(即，在不包含CRC的实施例中)或13tCK(即，在包含CRC的实施例中)内保持在高状态(断言状态)。应注意，预定持续时间(例如，12tCK或13tCK)包含与写入操作相关联的第一持续时间(例如，8tCK或9tCK)和额外持续时间(例如，4tCK)。举例来说，可经由(例如，图11的修改单元1104的)一或多个逻辑电路(例如，计数器、触发器，不受限制)修改内部信号。
在框1206处，可基于内部信号和时钟信号而生成启用信号。举例来说，可响应于接收到内部信号和时钟信号而经由触发器(例如，图4的触发器400)生成启用信号。举例来说，启用信号可为写入启用信号，且时钟信号可包含数个DQS时钟域脉冲。
可在不脱离本公开的范围的情况下对方法1200作出修改、添加或省略。举例来说，可以不同次序实施方法1200的操作。此外，仅提供概述的操作和动作以作为实例，且所述操作和动作中的一些可为任选的，组合成更少操作和动作，或扩展成额外操作和动作而不背离所公开实施例的本质。举例来说，方法可包含一或多个动作，其中可从另一装置(例如，三维堆叠(3DS)装置的主半导体装置)传输命令且在半导体装置(例如，三维堆叠(3DS)装置的从属半导体装置)处接收命令。
图12B为根据本公开的各种实施例的操作存储器装置的示例方法1250的流程图。方法1250可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法1250可由装置或系统执行，所述装置或系统例如图1的存储器系统100、图2的存储器装置200、图3的存储器装置300、图4的触发器电路400、图11的存储器装置1100、图14的存储器装置1300和/或图14的系统1400，或者另一装置或系统。尽管说明为离散框，但取决于所需实施方案，各种框可分成额外框、组合成更少的框或被消除。
方法1250可在框1252处开始，其中可响应于所接收命令而将与第一时钟域相关联的信号转变为高状态，且方法1250可继续到框1254。举例来说，可与外部时钟域相关联的信号可响应于所接收写入命令而转变为高状态。
在框1254处，可防止信号至少在预定持续时间内从高状态转变为低状态，且方法1250可继续到框1256。举例来说，可防止信号在12tCK(即，在不包含CRC的实施例中)或13tCK(即，在包含CRC的实施例中)内转变为低状态。应注意，预定持续时间(例如，12tCK或13tCK)包含与写入操作相关联的第一持续时间(例如，8tCK或9tCK)和额外持续时间(例如，4tCK)。举例来说，可防止内部信号经由一或多个逻辑电路(例如，计数器和/或触发器，不受限制)转变为低状态。
在框1256处，可将与第二时钟域相关联的时钟信号以及所述信号传送到逻辑电路。举例来说，可将可与DQS时钟域相关联的时钟信号和可与外部时钟域相关联的内部信号传送到触发器电路。举例来说，时钟信号可包含数个DQS时钟域脉冲。
可在不脱离本公开的范围的情况下对方法1250作出修改、添加或省略。举例来说，可以不同次序实施方法1250的操作。此外，仅提供概述的操作和动作以作为实例，且所述操作和动作中的一些可为任选的，组合成更少操作和动作，或扩展成额外操作和动作而不背离所公开实施例的本质。举例来说，方法可包含一或多个动作，其中在逻辑电路的第一输入处接收信号，在逻辑电路的第二输入处接收时钟信号，且经由逻辑电路生成输出信号(例如，启用信号)。此外，举例来说，方法可包含一或多个动作，其中用时钟信号(例如，经由逻辑电路)捕获信号。此外，举例来说，方法可包含一或多个动作，其中可(例如，经由逻辑电路)基于写入信号和时钟信号而生成写入启用信号，所述时钟信号可包含数个DQS域时钟脉冲。
如本文中所描述，根据各种实施例，可经由更改经由DQS域时钟信号捕获的内部信号(例如，时钟域写入信号)(即，而不更改DQS域时钟信号)来避免与非常规时钟信号的跨时钟域的时序违规。此外，根据各种实施例，经由利用DRAM规范，可修改内部信号以使得可移除内部信号的异步沿，这可防止跨时钟域的所有速度等级的时序违规。
还公开一种存储器装置。根据各种实施例，存储器装置可包含一或多个存储器单元阵列，例如存储器阵列202(参见图2)。一或多个存储器单元阵列可包含数个存储器单元。
图13为根据本文中所描述的一或多个实施例所实施的存储器装置1300的简化框图。可包含例如半导体装置的存储器装置1300包含存储器阵列1302和控制器1304。可包含数个存储器存储体的存储器阵列1302可包含数个存储器单元。控制器1304可以操作方式与存储器阵列1302耦合，以便读取、写入或刷新存储器阵列1302内的任何或所有存储器单元。举例来说，可为三维堆叠(3DS)存储器装置的数个存储器装置中的一个的存储器装置1300可被配置成进行本文中所公开的各种实施例。
还公开一种系统。根据各种实施例，系统可包含存储器装置，所述存储器装置包含数个存储器存储体，每一存储器存储体具有存储器单元阵列。每一存储器单元可包含存取晶体管和与所述存取晶体管可操作地耦合的存储元件。
图14为根据本文中所描述的一或多个实施例所实施的电子系统1400的简化框图。电子系统1400包含至少一个输入装置1402，所述输入装置可包含例如键盘、鼠标或触摸屏。电子系统1400进一步包含至少一个输出装置1404，例如监视器、触摸屏或扬声器。输入装置1402和输出装置1404不一定可彼此分开。电子系统1400进一步包含存储装置1406。输入装置1402、输出装置1404和存储装置1406可耦合到处理器1408。电子系统1400进一步包含耦合到处理器1408的存储器装置1410。可包含图13的存储器装置1300的存储器装置1410可包含存储器单元阵列。电子系统1400可包含例如计算、处理、工业或消费型产品。举例来说但不受限制，系统1400可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
本公开的各种实施例可包含一种存储器装置，其包含存储器阵列，所述存储器阵列包含数个存储器单元。所述存储器装置还可包含耦合到存储器阵列的电路系统。电路系统可被配置成对数个所接收命令信号进行解码以生成内部信号，其中响应于所述数个所接收命令信号中的所接收命令信号，在第一时间对内部信号进行断言。电路系统还可被配置成使得内部信号至少在以第一时间开始的持续时间内保持断言。此外，电路系统可被配置成基于内部信号和时钟信号而生成命令启用信号，其中内部信号和时钟信号与不同时钟域相关联。
本公开的一或多个其它实施例包含一种方法，其包含响应于接收到命令而在半导体装置处对内部信号进行断言。所述方法还可包含在对内部信号进行断言后至少在预定持续时间内将内部信号保持在断言状态。此外，所述方法可包含基于内部信号和时钟信号而生成启用信号。
根据一或多个其它实施例，一种方法可包含响应于接收到命令而在第一时间将信号转变为高状态，所述信号与第一时钟域相关联。所述方法可进一步包含防止信号至少在以第一时间开始的持续时间内从高状态转变为低状态。此外，所述方法可包含将所述信号和与第二时钟域相关联的时钟信号传送到逻辑电路。
本公开的额外实施例包含一种电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置和可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述电子系统还可包含可操作地耦合到至少一个处理器的至少一个存储器装置。至少一个存储器装置可包含被配置成接收写入命令且响应于写入命令而在第一时间对内部写入信号进行断言的电路系统。所述电路系统可还被配置成至少在预定持续时间内将内部写入信号保持在断言状态且响应于内部写入信号和时钟信号而生成写入启用信号。
根据惯例，图式中所说明的各种特征可能未按比例绘制。本公开中所呈现的说明不意图为任何特定设备(例如，装置、系统等)或方法的实际视图，而是仅为用于描述本公开的各种实施例的理想化表示。因此，为了清晰起见，可任意扩大或减小各种特征的尺寸。另外，为了清楚起见，可简化一些图式。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于只具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器和/或其它组件或功能。举例来说，装置或存储器装置可包含芯片上系统(SOC)。
本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等)。
另外，如果意图特定数目的所引入权利要求叙述，则将在所述权利要求中明确叙述这种意图，且在不存在这种叙述的情况下，不存在这种意图。举例来说，为了辅助理解，所附权利要求书可含有使用介绍性短语“至少一个”和“一或多个”来引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，术语“和/或”包含相关联所列项目中的一或多个的任何和所有组合。
此外，即使明确叙述了特定数目的所引入权利要求叙述，仍应理解，这种叙述通常应解释为至少是指叙述的数目(例如，没有其它修饰语的“两个叙述”的简单叙述、意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的惯例的那些情形下，一般来说，这种构造意图仅包含A、仅包含B、仅包含C、包含A和B一起、包含A和C一起、包含B和C一起或包含A、B和C一起等。举例来说，意图以这种方式解释术语“和/或”的使用。
此外，应理解，无论在描述、权利要求书还是图式中，呈现两个或更多个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于意味着元件的特定次序或数目。一般来说，术语“第一”、“第二”、“第三”等用于作为通用标识符区分不同元件。在不存在术语“第一”、“第二”、“第三”等意味着特定次序的表现的情况下，这些术语不应理解为意味着特定次序。此外，在不存在术语“第一”、“第二”、“第三”等意味着元件的具体数目的表现的情况下，这些术语不应理解为意味着元件的具体数目。
上文所描述的和附图中所说明的本公开的实施例不限制本公开的范围，所述范围涵盖于所附权利要求书和其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，除本文中所展示和描述的例如所描述元件的替代适用组合的内容以外，对于所属领域的技术人员来说，本公开的各种修改将根据描述变得显而易见。此类修改和实施例也属于所附权利要求书和等效物的范围内。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包含数个存储器单元；以及
电路系统，其耦合到所述存储器阵列且被配置成：
响应于接收到命令而对内部信号进行断言；
使得所述内部信号至少在包含用于执行与所述命令相关联的操作的第一持续时间和额外持续时间的持续时间内保持断言；以及
基于所述内部信号和时钟信号而生成命令启用信号，所述内部信号和所述时钟信号与不同时钟域相关联。
2.根据权利要求1所述的存储器装置，其中所述电路系统包括被配置成接收所述内部信号和所述时钟信号且输出所述命令启用信号的触发器电路。
3.根据权利要求1所述的存储器装置，其中所述预定持续时间是12tCK或13tCK中的一个。
4.根据权利要求1所述的存储器装置，其中所述内部信号包括内部写入信号，且所述命令启用信号包括写入启用信号。
5.根据权利要求1所述的存储器装置，其中所述存储器装置包括三维堆叠(3DS)装置的从属装置，其中所述内部信号与所述3DS装置的主装置的时钟域相关联，且所述时钟信号包括数个DQS域时钟脉冲。
6.一种方法，其包括：
响应于接收到命令而在半导体装置处对内部信号进行断言；
至少在包含用于执行与所述命令相关联的操作的第一持续时间和额外持续时间的预定持续时间内将所述内部信号保持在断言状态；以及
基于所述内部信号和时钟信号而生成启用信号。
7.根据权利要求6所述的方法，其进一步包括：
将所述命令从三维堆叠(3DS)装置的主半导体装置传输到所述半导体装置；以及
在所述半导体装置处接收所述命令。
8.根据权利要求6所述的方法，其中将所述内部信号保持在所述断言状态包括在至少12tCK或至少13tCK内将所述内部信号保持在所述断言状态。
9.根据权利要求6所述的方法，其中：
对所述内部信号进行断言包括响应于接收到写入命令而对内部写入信号进行断言；
将所述内部信号保持在所述断言状态包括防止所述内部信号在所述第一持续时间之后从断言状态转变为撤销断言状态；并且
生成所述启用信号包括基于所述内部写入信号和所述时钟信号而生成写入启用信号。
10.根据权利要求9所述的方法，其中基于所述内部写入信号和所述时钟信号而生成所述写入启用信号包括基于所述内部写入信号和所述时钟信号而经由触发器生成所述写入启用信号。
11.根据权利要求6所述的方法，其中基于所述内部信号和所述时钟信号而生成所述启用信号包括基于与第一时钟域相关联的所述内部信号和与第二不同时钟域相关联的所述时钟信号而生成所述启用信号。
12.一种操作半导体装置的方法，其包括：
响应于接收到命令而将与第一时钟域相关联的信号转变为高状态；
防止所述信号至少在包含与执行命令操作相关联的第一持续时间和额外持续时间的预定持续时间内从所述高状态转变为低状态；以及
将所述信号和与第二时钟域相关联的时钟信号传送到逻辑电路。
13.根据权利要求12所述的方法，其进一步包括：
在所述逻辑电路的第一输入处接收所述信号；
在所述逻辑电路的第二输入处接收所述时钟信号；以及
经由所述逻辑电路生成输出信号。
14.根据权利要求13所述的方法，其中：
在所述逻辑电路的所述第一输入处接收所述信号包括在触发器电路的第一输入处接收内部写入信号；
在所述逻辑电路的所述第二输入处接收所述时钟信号包括在所述触发器电路的第二输入处接收非连续时钟信号；并且
生成所述输出信号包括经由所述触发器电路生成写入启用信号。
15.根据权利要求13所述的方法，其进一步包括经由所述逻辑电路用所述时钟信号捕获所述信号。
16.根据权利要求15所述的方法，其中用所述时钟信号捕获所述信号包括经由所述逻辑电路用数个DQS域时钟脉冲捕获内部写入信号。
17.根据权利要求16所述的方法，其进一步包括基于所述内部写入信号和所述数个DQS域时钟脉冲而经由所述逻辑电路生成写入启用信号。
18.一种系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器，其可操作地耦合到所述输入装置和所述输出装置；以及
至少一个存储器装置，其可操作地耦合到所述至少一个处理器，所述至少一个存储器装置包括被配置成进行以下操作的电路系统：
接收写入命令；
响应于所述写入命令而在第一时间对内部写入信号进行断言；
在预定持续时间内将所述内部写入信号保持在断言状态，所述预定持续时间大于相关联写入操作的持续时间；以及
响应于所述内部写入信号和时钟信号而生成写入启用信号。
19.根据权利要求18所述的系统，其中所述电路系统包括被配置成接收所述内部写入信号和所述时钟信号且生成所述写入启用信号的触发器电路。
20.根据权利要求18所述的系统，其中所述内部写入信号与时钟域相关联，且所述时钟信号包括数个DQS域时钟脉冲。
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