CN116075895A - 具有存取控制机制的设备及其操作方法 - Google Patents

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Abstract

本发明描述与裸片间通信相关的方法、设备和系统。一种设备可包含通过内部总线以通信方式彼此耦合的主裸片和从裸片集合。所述主裸片可被配置成提供用于所述主裸片和所述从裸片集合两者的组合外部接口。对于裸片间通信，目标裸片可根据由所述从裸片集合外部的源产生的时序信号协调将所传送数据至内部接口的传输。

Description

具有存取控制机制的设备及其操作方法
相关申请案的交叉引用
本申请要求2020年9月30日提交的第17/038,612号美国专利申请的优先权，所述申请以全文引用的方式并入本文中。
技术领域
所公开的实施例涉及装置，且尤其涉及具有存取控制机制的半导体存储器装置及其操作方法。
背景技术
设备(例如处理器、存储器系统和/或其它电子设备)可包含被配置成存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(DRAM)的存储器装置利用电磁能来存储和存取数据。
技术改进通常与减小设备和/或其中的电路的大小/占用面积相关联。因此，所述设备可包含更密集电路和/或堆叠半导体装置。然而，减小大小/占用面积和/或堆叠半导体装置呈现新挑战或额外挑战。举例来说，一些存储器装置在用于信号转变的相对较短持续时间下操作。随着处理速度增加，这些转变窗口会变得更短。相比而言，随着电路的密度增加，信号连接(例如导线、迹线、接触件等)之间的间隔减小，这增加了连接和/或对应电路之间的电容和/或电感，从而延迟或延长信号电平之间的转变。此外，由于相对较长的信号路径，对于在裸片之间传送的信号，引入或增加了传播延迟。不同量的传播延迟被引入到行进不同长度以到达堆叠内的不同裸片的信号。因而，信号时序必须考虑不同的传播延迟，这常常防碍信号转变窗口中的任何减少。
附图说明
图1是根据本发明技术的实施例的设备的框图。
图2是根据本发明技术的实施例的裸片堆叠的示意图。
图3A是根据本发明技术的实施例的第一存取控制电路。
图3B是根据本发明技术的实施例的描述第一存取控制电路的示例性操作状态的时序图。
图4A是根据本发明技术的实施例的第二存取控制电路。
图4B是根据本发明技术的实施例的描述图4A的第二存取控制电路的示例性时序配置的时序图。
图4C是根据本发明技术的实施例的描述图4A的第二存取控制电路的示例性操作状态的时序图。
图5是根据本发明技术的实施例的示出操作设备的示例性方法的流程图。
图6是根据本发明技术的实施例的包含设备的系统的示意图。
具体实施方式
如下文更详细地描述，本文中所公开的技术涉及用于控制对信号的存取的设备，例如用于存储器系统、具有存储器装置的系统、相关方法等。设备(例如存储器装置和/或包含存储器装置的系统)可包含裸片堆叠，所述裸片堆叠包含主裸片以及从裸片集合。主裸片可充当到外部装置(例如主机装置)的接口，使得外部装置将裸片堆叠视为单个装置(即，在不看到个别裸片的情况下)。因此，主裸片可包含跨外部及内部格式处理和/或转译操作和/或信息的接口电路(例如外定向电路系统及内定向电路系统的组合)。举例来说，主机装置可发出用于存取读取地址的读取命令。主裸片可将读取地址转译为目标裸片和/或其中的位置。主裸片可将必要信息提供到目标裸片和/或提供与特定裸片通信以用于外部存取的协调信息。
主裸片中的接口电路和从裸片中的每一个中的对应接口电路可被配置成经由对应总线传送有效负载数据(例如，从对应裸片上的存储器阵列读取的数据)和/或时序信息(例如，读取选通信号)，所述总线包含裸片外部连接器(例如，焊线、穿硅通孔(TSV)、裸片间连接器、焊料等)。举例来说，从裸片可各自从存取总线(例如提供来自存储器阵列的读取数据的读取数据线)至堆叠外部连接器。主裸片可类似地将主存取总线连接至堆叠外部连接器。主裸片可包含存取裸片外部连接器上的有效负载数据和时序信息的业务控制电路。根据时序信息，业务控制电路可将有效负载信息提供至后续电路系统(例如，例如先进先出(FIFO)缓冲器的缓冲器)、串行器、外部输入/输出(I/O)控制器和/或衬垫或连接器)以用于外部通信。在一或多个实施例中，从裸片可包含已停用的业务控制电路和/或后续外部通信电路系统。
在一些实施例中，所述设备可另外包含主裸片和/或从裸片中的协调缓冲器和内部总线存取电路。举例来说，协调缓冲器可包含连接在存储器阵列与裸片外部连接器之间的协调缓冲器。内部总线存取电路可连接在协调缓冲器与协调缓冲器之间。内部总线存取电路和/或协调缓冲器可经控制通常提供至堆叠中的所有裸片的共同裸片外部信号(例如，例如选通信号的时钟信号)。举例来说，协调缓冲器和内部总线存取电路可根据由主裸片并行提供至从裸片的读取选通信号而控制。读取选通信号可归因于与其它数据相关的路径相比缺乏处理电路系统而行进相对较短的路径。从裸片可基于读取选通信号产生内部时序信号，且控制其中的协调缓冲器和内部总线存取电路。因此，可将读取数据临时存储在协调缓冲器中且使用读取选通信号传送至裸片外部连接器上。
使用共同裸片外部信号来协调在裸片之间传送的数据为设备提供了对工艺、电压及温度(PVT)变化的提高的公差，且提高了信号时序/转变的准确度。此外，协调缓冲器和内部总线存取电路允许较长的裸片外部路径，所述较长的裸片外部路径转译为堆叠内的裸片的数目的增加(例如多于四个裸片)，且由此增加给定占用面积的电路密度。
图1是根据本发明技术的实施例的设备100(例如半导体裸片组合件，包含三维集成(3DI)装置或裸片堆叠式封装)的框图。举例来说，设备100可包含DRAM或其包含一或多个裸片/芯片的部分。
设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个排组(例如排组0-15)，且每一排组可包含多个字线(WL)、多个位线(BL)，及布置在字线与位线的交叉点处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相变等。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对又可经由传输门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)，所述传输门可充当交换机。感测放大器和传输门可基于来自解码器电路系统的控制信号进行操作，所述解码器电路系统可包含命令解码器115、行解码器140、列解码器145、存储器阵列150的任何控制电路系统，或其任何组合。存储器阵列150还可包含板线和用于管理它们的操作的对应电路系统。
设备100可采用多个外部端子，所述外部端子包含分别耦合到命令总线和地址总线以接收命令信号(CMD)和地址信号(ADDR)的命令端子和地址端子。设备100可进一步包含接收片选信号(CS)的片选端子、接收时钟信号CK和CKF的时钟端子、接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS和VDDQ。
可从外部向命令端子和地址端子供应地址信号和排组地址信号(图1中未展示)。可经由命令/地址输入电路105将供应到地址端子的地址信号和排组地址信号传输至地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收排组地址信号并将排组地址信号供应到行解码器140和列解码器145两者。
可从存储器控制器向命令端子和地址端子供应命令信号(CMD)、地址信号(ADDR)和片选信号(CS)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供至命令端子和地址端子的命令和地址作出响应。当作用中片选信号提供至设备100时，可对命令和地址进行解码，且可执行存储器操作。可经由命令/地址输入电路105将命令信号作为内部命令信号ICMD提供至命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，举例来说，用于选择字线的行命令信号和用于选择位线的列命令信号。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由设备100接收到的刷新命令或由设备100执行的自刷新操作的计数)的一或多个寄存器。
可从存储器阵列150中由行地址(例如，与作用中命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供至输入/输出(I/O)电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和I/O电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由读取时延信息RL限定的时间处提供读取数据，所述读取时延信息RL可在设备100中编程，例如在模式寄存器(图1中未展示)中编程。可在CK时钟信号的时钟周期方面限定读取时延信息RL。举例来说，读取时延信息RL可为在提供相关联读取数据时，在设备100接收到读取命令之后的CK信号的时钟周期数。
可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供至I/O电路160，使得写入数据可由I/O电路160中的数据接收器接收且经由I/O电路160和读取/写入放大器155供应至存储器阵列150。写入数据可写入由行地址和列地址指定的存储器单元中。可在由写入时延WL信息限定的时间处将写入数据提供至数据端子。可在设备100中，例如在模式寄存器中编程写入时延WL信息。可在CK时钟信号的时钟周期方面限定写入时延WL信息。举例来说，写入时延信息WL可为在接收到相关联写入数据时，在设备100接收到写入命令之后的CK信号的时钟周期数。
可向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可被供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可在行解码器140中使用，内部电势VOD和VARY可在包含在存储器阵列150中的感测放大器中使用，且内部电势VPERI可在许多其它电路块中使用。
还可向电源端子供应电源电势VDDQ。电源电势VDDQ可与电源电势VSS一起供应到I/O电路160。在本发明技术的实施例中，电源电势VDDQ可为与电源电势VSS相同的电势。在本发明技术的另一个实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，专用电源电势VDDQ可用于I/O电路160，使得由I/O电路160产生的电源噪声不会传播至其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可被供应到时钟输入电路120。CK和CKF信号可互补，且WCK和WCKF信号也可互补。互补时钟信号可同时具有相对的时钟级和相对的时钟级之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
包含在时钟输入电路120中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可被供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号ICLK和时钟启用(图1中未展示)而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供至命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供I/O时钟信号。I/O时钟信号可被供应到输入/输出电路160，且可用作用于确定读取数据的输出时序和/或写入数据的输入时序的时序信号。可以多个时钟频率提供I/O时钟信号，使得可以不同数据速率从设备100输出数据和将数据输入至所述设备。当期望高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。还可将内部时钟信号ICLK供应到时序产生器135，且因此可产生各种内部时钟信号。
设备100可连接至能够利用用于临时或永久性存储信息的存储器的数个电子装置中的任一个或其组件。举例来说，设备100的主机装置可为计算装置，例如台式计算机或便携式计算机、服务器、手持式装置(例如移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某一组件(例如中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数种其它产品中的任一个。在一个实施例中，主机装置可直接连接至设备100；但在其它实施例中，主机装置可间接连接至存储器装置(例如经由网络连接或通过中间装置)。
图2是根据本发明技术的实施例的裸片堆叠200的示意图。设备100可包含裸片堆叠200的一或多个例子。裸片堆叠200可包含主裸片202以及堆叠或附接在彼此顶部上的一或多个从裸片204。堆叠裸片可通过裸片外部连接器206(例如金属柱、焊料和/或焊线)彼此电耦合。裸片外部连接器206可接触和/或耦合至裸片上的电连接器，例如迹线、衬垫、TSV、导线和/或电路元件(例如无源装置和/或晶体管装置)。裸片堆叠200可包含被配置成将裸片堆叠200电耦合至外部装置、电路和/或结构的堆叠外部连接器208(例如，衬垫、焊接凸点和/或其它连接器)的集合。堆叠外部连接器208可直接附接至主裸片202或与所述主裸片成一体。
裸片外部连接器206中的一或多个可包含在将堆叠200内的裸片彼此连接的堆叠内部总线210中和/或有助于所述堆叠内部总线。堆叠内部总线210可包含并行耦合裸片的电连接的集合(在图2中使用虚线表示)。堆叠内部总线210可用于传送各种类型的信息(经由例如专用连接和/或共享多路复用连接)，例如数据、时序/选通信号、时钟信号、命令信号等。经由堆叠内部总线210传送的信息的一些实例可包含读取或写入数据、选通和/或时钟。
裸片中的每一个可包含数据存储电路和接口电路。举例来说，主裸片202可包含主接口(例如I/O)电路212和基于主阵列的电路214。从裸片204中的每一个可包含从接口(I/O)电路222和基于从阵列的电路224。
主I/O电路212可包含被配置成与外部装置(例如主机装置或控制器)和从裸片204传送信息的电路系统。举例来说，主I/O电路212可包含分别连接至裸片外部连接器206和堆叠外部连接器208的内部和外部连接(例如衬垫)。主I/O电路212可包含被配置成在外部使用地址(例如供主机装置使用以识别裸片堆叠内的位置的地址)与内部使用地址(例如识别目标裸片和/或目标裸片内的位置的地址)之间(经由例如查找表)进行转译的电路系统。换句话说，外部装置可基本上将裸片堆叠200(经由例如外部使用的寻址机构)视为单个装置，而不区分其中的个别裸片。主I/O电路212可被配置成根据转译将数据路由至裸片堆叠200内的裸片/从所述裸片堆叠内的所述裸片路由数据。
作为说明性实例，主I/O电路212可包含图1的地址命令输入电路105的至少一部分，且被配置成从主机装置接收物理地址以及读取命令。主I/O电路212可被配置成基于物理地址识别裸片、信道、排组等。主I/O电路212可包含相应地传送读取命令和经转译的存储位置的电路系统。主I/O电路212可进一步包含被配置成从存储位置接收读取数据且将读取数据传送出至主机装置的图1的I/O电路160的至少一部分和对应衬垫。主I/O电路212可包含图1中示出的其它电路的一或多个部分，例如时钟输入电路120、时序产生器135、内部时钟电路130等。
当由命令/调度操作针对的裸片是主裸片202时，主裸片可存取基于主阵列的电路214中的对应位置。基于主阵列的电路214可包含被配置成将数据存储在主裸片202上的本地存储器单元(例如图1的存储器阵列150的一部分)。基于主阵列的电路214可进一步包含阵列相关电路系统(例如图1中所示出的行/列解码器的一部分、读取/写入放大器155等)，所述阵列相关电路系统被配置成将数据存储至本地存储器单元中且从本地存储器单元读取数据。
当由命令/调度操作针对的裸片是从裸片时，主I/O电路212可将命令和/或位置传送至目标从裸片的从I/O电路222。从I/O电路222可包含被配置成与主裸片202传送信息的电路系统。从I/O电路222可通过主I/O电路212与外部装置通信(即，不直接存取外部装置)。举例来说，从I/O电路222可包含连接至裸片外部连接器206的内部连接(例如衬垫)。从I/O电路222可包含被配置成存取本地存储的数据的电路系统。从I/O电路222可对应于图1中所展示的内部电连接(例如电路之间的连接)、地址命令输入电路105的一部分、I/O电路160的一部分和/或其它电路。
基于从阵列的电路224可类似于基于主阵列的电路214。举例来说，基于从阵列的电路224可包含被配置成将数据存储在对应的从裸片上的本地存储器单元(例如存储器阵列150的一部分)。基于从阵列的电路224可进一步包含被配置成将数据存储入本地存储器单元及自本地存储器单元读取数据的阵列相关电路系统(例如图1中所示出的行/列解码器的一部分、读取/写入放大器155等)。
裸片堆叠200可包含图1中所示出的分布在主裸片202和从裸片204上方的电路系统。在一些实施例中，主裸片202和从裸片204可包含根据主/从作用而激活或启用的相同电路系统/设计。举例来说，从裸片204可包含已停用的面向外部的通信电路系统和/或转译电路系统。替代地，主裸片202可包含与从裸片204不同的电路系统/设计。
图3A是根据本发明技术的实施例的第一存取控制电路300。第一存取控制电路300可对应于图2的主I/O电路212和图2的从I/O电路222的一或多个部分。出于说明性目的，图3A的上部分示出图2的从裸片204中的一个上的从I/O电路222的一部分，且图3A的下部分示出图2的主裸片202上的主I/O电路212的一部分。为简洁起见，下文关于读取操作描述本发明技术的实施例，包含图3A中所示出的电路系统。然而，应理解，所描述的实施例的各种方面可应用于对应于其它操作(例如写入操作)的电路。
第一存取控制电路300可被配置成控制存储内容的通信。举例来说，第一存取控制电路300可被配置成控制裸片堆叠200内的裸片之间和裸片堆叠200与外部装置之间的读取数据的通信。第一存取控制电路300可包含用于每一裸片的I/O控制电路。举例来说，主裸片202可包含主I/O控制电路302，且从裸片中的每一个可包含从I/O控制电路304。在一些实施例中，主I/O控制电路302和从I/O控制电路304可包含相同电路/设计。主I/O控制电路302和从I/O控制电路304可被配置成与外部装置传送信息。因此，主I/O控制电路302可被配置成与用于裸片堆叠200的外部装置通信。
可停用从I/O控制电路304。从裸片204可被配置成通过堆叠内部连接(例如裸片外部连接器206)将数据传送至本地存储器单元/从本地存储器单元传送数据。举例来说，从裸片204可各自包含从存取总线312(例如读取数据线“dar<127:0>”)，其被配置成将数据传送至对应的从裸片内的存储器阵列/从对应的从裸片内的存储器阵列传送数据。此外，从裸片204可各自包含从时序连接314(例如读取选通“stb_dar”)，其被配置成提供用于经由从存取总线312传送数据的时序信息。作为说明性实例，从本地存储器阵列读取的数据可根据在从时序连接314上的读取选通而通过从存取总线312传送。由于停用从I/O控制电路304，因此其可与从存取总线312和从时序连接314断开电连接。替代地，从存取总线312可电耦合至堆叠内部总线210和主裸片202。类似地，从存取总线312可电耦合至堆叠内部总线210和主裸片202。
在一些实施例中，裸片可各自包含存取总线(例如从存取总线)与裸片外部连接器206之间的总线控制器316。总线控制器316可被配置成调整经由裸片外部连接器206传送的数据的格式，例如用于减少所利用的裸片外部连接器206的数量。举例来说，总线控制器316可被配置成减少一次经由堆叠内部总线210传送的读取数据的量。因此，总线控制器316可提供数目减少的衬垫、连接器和/或与所传送的数据相关联的其它电路系统组件，进而减少电路和裸片的占用面积。
在一些实施例中，总线控制器316可包含一或多个缓冲器和多路复用器。多路复用器可允许读取数据的第一部分传递到堆叠内部总线210，而一或多个缓冲器存储读取数据的剩余部分。在第一部分之后，缓冲器和多路复用器可允许来自缓冲器的经临时存储的读取数据传递至裸片外部连接器206。当从存取总线被配置成提供‘x’位时，总线控制器316可被配置成将‘x’位划分为‘n’组，所述‘n’组各自包含‘x/n’位或更小。总线控制器316可将‘x/n’位放置于堆叠内部总线210上‘n’次以传送读取数据。对于图3A中所示出的实例，读取数据可包含128位，且总线控制器316可将读取数据划分为两个64位群组。多路复用器可允许第一64位集合传递至堆叠内部总线210，而缓冲器临时存储其余的64位群组。可在第一64位集合之后传送所存储的64位。
为了一致性，主裸片202可类似地通过裸片外部连接器206路由所传送的数据。因此，传送至本地存储器阵列/从本地存储器阵列传送的所有数据可通过共同路径传送，甚至当目标存储器阵列在主裸片202上时也是如此。举例来说，主裸片202可包含主存取总线332(例如读取数据线“dar<127:0>”)，其被配置成将数据传送至主裸片202内的存储器阵列/从所述主裸片内的存储器阵列传送数据。在一些实施例中，主裸片202可包含主存取总线332与对应的裸片外部连接器206之间的总线控制器316的例子。此外，主裸片202可包含主时序连接334(例如读取选通“stb_dar”)，其被配置成提供用于经由主存取总线332传送数据的时序信息。主存取总线332和从时序连接314可与主I/O控制电路302断开电连接。替代地，主存取总线332和主时序连接334可电耦合至对应的裸片外部连接器206。因此，堆叠内部总线210可并行耦合裸片和/或内部存储器阵列。
主裸片202可包含作用中/启用外部通信电路。举例来说，主裸片202可包含电连接至裸片外部连接器206的共享存取总线342和共享时序连接344。共享存取总线342可电耦合至从存取总线312和主存取总线332且为所述从存取总线和所述主存取总线提供共同路径。举例来说，共享存取总线342可提供用于裸片堆叠200内的裸片的共享电路系统/路径以将读取数据(dar<127:0>)传送至外部装置/从外部装置传送所述读取数据。类似地，共享时序连接344可提供用于裸片堆叠200内的裸片的共享电路系统/路径以传送用于协调读取数据的通信的读取选通(stb_dar)。读取选通可为指示数据总线(例如共享存取总线342和/或在裸片本地的数据总线)何时转变且有效的时序信号。换句话说，读取选通可匹配读取数据的时序。读取选通可在阵列时域中(例如与裸片内部的存储器阵列协调)。
外部通信电路可进一步包含电耦合至共享存取总线342和共享时序连接344的主I/O控制电路302。举例来说，外部通信电路和/或主I/O控制电路302可包含业务控制电路351，所述业务控制电路被配置成从裸片外部连接器206存取信息。在一些实施例中，业务控制电路351可包含耦合至共享时序连接344且被配置成接收/驱动对应的时序/选通信号的选通控制电路(例如OR门)。选通控制电路可将对应的时序信号提供至I/O控制缓冲器，例如根据时序信号存取/提供所传送的数据的FIFO缓冲器354。举例来说，FIFO缓冲器354可从堆叠内部总线210接收读取数据且根据读取选通信号将读取数据提供至后续电路系统。
在一些实施例中，业务控制电路351可包含在FIFO缓冲器354与裸片外部连接器206之间的缓冲器353。缓冲器353和路由控制器352可对应于总线控制器316。因此，缓冲器353可被配置成存储所传送数据的首先经传送部分(例如读取数据的前64位)。在一些实施例中，FIFO缓冲器354可包含被配置成异步地接收所传送数据的部分(例如不同时间处的不同位)的锁存器集和/或取样电路系统。FIFO缓冲器354可根据时序信号将接收到的数据的集合识别为单个群组，例如原先传送的读取数据的群组。在一些示例性实施例中，FIFO缓冲器354可具有对应于经设置数目个DQ衬垫(例如八个)及缓冲器深度(例如d1)的容量。
FIFO缓冲器354可将所传送的数据(例如读取数据的组合128位)传递至串行器356。串行器356可被配置成调整所传送的数据的格式，例如从并行布置调整至串行布置。串行器356可产生用于驱动外部I/O控制器358(例如驱动器)的重新布置输出(例如“qread1”和/或“qread0_b”)。换句话说，FIFO缓冲器354可临时存储并行位集合，而串行器356串行输出并行位集合。FIFO缓冲器354的深度可对应于可存储于其中的并行位集合(例如单独/连续读取数据)的数目。因此，可基于FIFO缓冲器354和串行器356将读取数据作为持续输出流传送。外部I/O控制器358可将持续数据流传送至对应的衬垫360(例如，DQ衬垫)或通过所述对应衬垫(例如DQ衬垫)传送(例如传输)所述持续数据流。在一些实施例中，主I/O控制电路302可被配置成通过八个衬垫通信，且包含被配置成通过八个数据衬垫通信的外部I/O控制器358、串行器356和/或FIFO缓冲器354。
图3B是根据本发明技术的实施例的描述第一存取控制电路的示例性操作状态的时序图。图3B示出裸片之间的可能的时序变化。时序变化可由例如PVT变化引起。
裸片堆叠200内的裸片可根据时钟信号372操作。时钟信号372可(例如从图2的主裸片202)广播至裸片堆叠200内的裸片。时钟信号372可用于使裸片同步和/或控制每一裸片的操作的时序。
图3B示出用于读取操作的给定集合的参考裸片时序374、快速裸片时序376和慢速裸片时序378。读取操作的集合可产生由内部读取选通384(“stb_dar”)协调的读取输出382(“dar<127:0>”)，如在时序374至378中的每一个中所示出。如上文所描述，读取输出382可从裸片内部存储器阵列存取且可设置在存取总线(例如图3A的从存取总线312或图3A的主存取总线332)上，且内部读取选通384可设置在时序连接(例如图3A的从时序连接314或图3A的主时序连接334)上。
参考裸片时序374可表示用于平均速度裸片的读取输出时序。作为参考，平均裸片可响应于读取命令且在时钟周期‘3’的开始处产生‘数据0’。因此，对应的内部读取选通384可转变为高的，且保持为高的，直至数据有效窗口386中的半路点(例如时钟周期‘7’的开始)且随后转变为低的。使用在每一读取输出数据的开始/结束处的散列标记表示数据偏斜或时序变化。
与平均裸片相比，快速裸片可在如由快速裸片时序376表示的较早时间(例如在时钟周期‘0’的开始处)输出读取数据。因此，与平均裸片相比，快速裸片可具有对应于读取数据的较早输出的前向偏斜388。慢速裸片可在如由慢速裸片时序378表示的较晚时间(例如在时钟周期‘7’的开始处)输出读取数据。因此，与平均裸片相比，慢速裸片可具有对应于读取数据的较晚输出的后向偏斜390。
如使用用于‘数据1’的数据有效窗口386所示出，前向偏斜388和后向偏斜390各自引起对应输出窗口与平均输出窗口之间的减少的重叠。由于快速裸片不知道等待慢速裸片，因此数据存取窗口重叠且裸片可彼此碰撞，例如对于在读取命令之后在特定共同时钟计数上开始的同步触发的高速缓冲存储器读出。此外，对于图3B中所示出的实例，前向偏斜388和后向偏斜390使得在快速裸片和慢速裸片中不存在有效重叠。通过对应于对应裸片与主裸片202之间的距离的传送延迟392使裸片之间的变化进一步复杂。
从主裸片202的角度看，期望减少延迟或使延迟可预测。换句话说，主裸片202应能够存取从裸片204中的存储器阵列，就好像所述从裸片中的所述存储器阵列在主裸片202内一般。常规存储器装置使用预定延迟(经由例如可编程延迟单元)来管理此些变化以协调堆叠内部通信或裸片间通信。然而，随着内部偏斜(例如PVT变化)和外部偏斜(例如传送延迟392)的增长，利用可编程延迟单元补偿裸片偏斜变得越来越困难。延迟可能无法跟踪实际偏斜。另外，延迟单元将增加大小且消耗更多功率。
图4A是根据本发明技术的实施例的第二存取控制电路400。第二存取控制电路400可使用图3B的时钟信号372以协调在不同裸片中的操作。换句话说，第二存取控制电路400可在无预定延迟模块的情况下管理时序变化。
第二存取控制电路400可对应于图2的主I/O电路212和图2的从I/O电路222的一或多个部分。出于说明性目的，图4A的上部分示出图2的从裸片204中的一个上的从I/O电路222的一部分，且图4A的下部分示出图2的主裸片202上的主I/O电路212的一部分。
第二存取控制电路400可被配置成控制存储内容的通信。举例来说，第二存取控制电路400可被配置成控制裸片堆叠200内的裸片之间和裸片堆叠200与外部装置之间的读取数据的通信。第二存取控制电路400可包含用于每一裸片的I/O控制电路。第二存取控制电路400和图3A的第一存取控制电路300可包含共同/匹配电路系统。举例来说，第二存取控制电路400可包含主I/O控制电路302、从I/O控制电路304、业务控制电路351和/或总线控制器316。
第二存取控制电路400可包含在图2的裸片堆叠200中的裸片中的每一个中的协调缓冲器402。协调缓冲器402可在本地存储器阵列与裸片外部连接器206之间。协调缓冲器402可(经由例如直接连接)电耦合至对应数据存取总线(例如图3A的从存取总线312、主存取总线332等)。协调缓冲器402还可电耦合至本地时序信号(例如读取选通信号“stb_dar”)。协调缓冲器402可被配置成将数据临时存储和分组/对准到单元中。在一些实施例中，协调缓冲器402可实施为FIFO缓冲器。协调缓冲器402可具有不同于(例如大于或小于)图3A的FIFO缓冲器354的深度的深度(d2)。协调缓冲器402可通过存取总线从本地存储器阵列(例如异步地)接收读取数据(dar<127:0>)，且将接收到的数据的集合识别为读取数据的单个群组(例如128位集合)。协调缓冲器402可根据基于时钟的时序信号(“stb_dar_clk”)输出协调输出412(例如临时保持/缓冲的读取数据“dar_2ext”)。下文描述关于基于时钟的时序信号的细节。
第二存取控制电路400还可包含在裸片中的每一个中的内部总线存取电路404。内部总线存取电路404可在协调缓冲器402与裸片外部连接器206之间。内部总线存取电路404可被配置成根据外部触发/信号将所传送的数据和/或相关联的基于时钟的时序信号输出到堆叠内部总线210上。举例来说，内部总线存取电路404可包含缓冲器(例如三态缓冲器)的集合，其将读取数据和/或基于时钟的时序数据(例如stb_dar_clk)输出到堆叠内部总线210上。内部总线存取电路404可由裸片启用信号416(“ena_extdar”)控制。裸片启用信号416可对应于由操作(例如写入目标或读取源)针对的裸片。举例来说，裸片启用信号416可控制特定裸片上的内部总线存取电路404，以在读取数据来自特定裸片内的存储器阵列时将读取数据传送至堆叠内部总线210。在一些实施例中，裸片启用信号416可由主裸片202产生且传送至目标裸片。在其它实施例中，裸片启用信号416可基于广播至所有裸片且在每一裸片内进行解码以用于匹配的命令或位集合。
第二存取控制电路400可包含时钟电路406，其产生通常供裸片堆叠200内的裸片所用的时钟信号372。共同时钟信号372可通过堆叠内部总线210内的对应连接传送。共同时钟信号372可用于计时操作，例如读取操作。举例来说，共同时钟信号372可用于计时或起始预充电、切换和/或读出读取操作的部分。在一些实施例中，主裸片202可包含时钟电路406；主裸片202可产生时钟信号372并将其广播至裸片堆叠200内的裸片。
第二存取控制电路400可将共同时钟信号372作为基于时钟的时序信号418(“stb_dar_clk”)使用。换句话说，第二存取控制电路400可使用裸片外部信号以协调信息经由堆叠内部总线210的传送。在一些实施例中，第二存取控制电路400可包含基于共同时钟信号372产生基于时钟的时序信号418的时序产生器电路(例如驱动器，未展示)。
对于图4A中所示出的实例，可将基于时钟的时序信号418提供至协调缓冲器402和/或内部总线存取电路404，以协调读取数据经由堆叠内部总线210的传输。基于时钟的时序信号418可充当用于从协调缓冲器402释放临时存储的读取数据(例如协调输出412)的触发器。在一些实施例中，协调缓冲器402可对基于时钟的时序信号418中的转变进行计数，且当计数达到为对应裸片指派的预定阈值时释放协调输出412。
基于时钟的时序信号418还可作为输入提供至内部总线存取电路404。基于时钟的时序信号418可通过如上文所描述的内部总线存取电路404提供至堆叠内部总线210，且充当用于经由堆叠内部总线210传送的读取数据的选通。
与共同时钟信号372相关联的电路路径可具有针对在裸片中的变化的增加的稳健性以使裸片操作同步。举例来说，共同时钟信号372可具有比源自目标的时序连接(例如stb_dar连接)短的数据路径(例如，就信号所行进的物理距离和/或信号路径内的组件的数量而言)以防止或减少PVT变化引起的偏斜差异。通过产生/使用共同时钟信号372作为基于时钟的时序信号418以及使用外部的且更稳定的信号协调裸片间通信，第二存取控制电路400可控制/减少裸片间通信中的时序变化。换句话说，协调缓冲器402和内部总线存取电路404操作和/或传送基于时钟的时序信号418会减少在目的地(例如用于读取操作的主裸片202)处所传送的数据的偏斜/变化。因此，协调缓冲器402、内部总线存取电路404和/或基于时钟的时序信号418可为裸片堆叠200提供提高的操作速度(例如较高时钟速率)，同时维持或降低与裸片间通信时序相关联的误差或困难。通过减少偏斜/变化，协调缓冲器402、内部总线存取电路404和/或基于时钟的时序信号418可进一步增加堆叠内部总线210的长度，进而增加裸片堆叠200内的裸片的数量(例如多于三个从裸片)。协调缓冲器402、内总线存取电路404和/或基于时钟的时序信号418可控制裸片间通信，而无可进一步减缓数据通信和/或保持易受PVT变化影响的裸片特定的预定延迟。
主裸片202可包含如上文所描述的作用中/启用外部通信电路。主裸片202可包含共享存取总线342和充当用于裸片间通信的共同路径的共享时序连接344。举例来说，主裸片202可经由共享存取总线342从堆叠内部总线210接收协调输出412(例如读取数据)或其部分(例如如由总线控制器316分开的部分)。共享时序连接344可用于接收基于时钟的时序信号418(例如基于时钟的读取选通)。如上所述，可向主I/O控制电路302提供时钟协调数据和时序信号和通过所述主I/O控制电路处理所述时钟协调数据和时序信号。
在一些实施例中，主I/O控制电路302可包含第二FIFO缓冲器454而非图3的FIFO缓冲器354。第二FIFO缓冲器454可具有不同于(例如小于)FIFO缓冲器354的深度(d1)的深度(d3)。举例来说，由于协调缓冲器402在源裸片处本地缓冲读取数据，因此第二FIFO缓冲器454可具有比不具有协调缓冲器402的设计小的深度。此外，可通过如上文所描述的信号中的减小的偏斜/变化来实现深度减小。
图4B是根据本发明技术的实施例的描述图4A的第二存取控制电路400的示例性时序配置450的时序图。时序图可示出在图2的主裸片202处接收到的读取数据。因而，用于来自主裸片202内的存储器阵列的读取数据的时序可为参考。归因于传送延迟392，来自不同裸片的读取数据以增加的延迟到达主裸片202。举例来说，来自从裸片1(例如第一从裸片，紧邻于主裸片202)的数据可比来自从裸片15(例如，在自身与主裸片202之间具有14个从裸片的堆叠中的第16裸片)的数据更早地到达主裸片。然而，由于根据时钟信号372传送读取操作，因此可预测延迟。因而，即使考虑传送延迟392的两倍，数据有效窗口386也具有共同重叠452。因此，保证来自裸片中的任一个的数据在共同重叠452期间可在主裸片202处存取。
图4C是根据本发明技术的实施例的描述图4A的第二存取控制电路400的示例性操作状态的时序图。作为一实例，图4C示出最坏情况情境下的快速裸片时序376和慢速裸片时序378，所述最坏情况情境是例如当快速裸片是图2的主裸片202且慢速裸片是图2的裸片堆叠200中的顶部裸片(例如裸片15)时。因此，来自快速和慢速裸片的数据之间的时序差可对应于传送延迟392、前向偏斜388和后向偏斜390的双倍(例如，用于命令行进到源裸片和用于数据行进回到主裸片)。
通过将读取数据临时存储到图4A的协调缓冲器402中和根据基于时钟的时序信号418释放/利用读取数据，第二存取控制电路400可考虑时序差，即使对于最坏情况情境也是如此。如图4C中所示出，快速裸片/主裸片的协调缓冲器402可临时存储第一数据集462，且慢速/顶部裸片的协调缓冲器402可临时存储第二数据集464。
协调缓冲器402可被配置成具有考虑最坏情况情境的时序差的深度。因此，快速裸片中的协调缓冲器402可将第一数据(例如‘数据0’)保持足够长以与慢速裸片中的对应数据的时序重叠，同时还存储随后产生的读取数据(例如‘数据1’和‘数据2’)。可根据基于时钟的时序信号418释放临时存储的数据，所述基于时钟的时序信号基于或直接对应于图3B的时钟信号372。举例来说，不同协调缓冲器402可被配置成对时钟周期进行计数且当计数达到表示用于对应裸片的内部和/或外部偏斜的预定阈值时释放数据。换句话说，协调缓冲器402可被配置成在考虑用于对应裸片的传送延迟392、前向偏斜388和/或后向偏斜390时发送数据。因此，可发送所需数据(例如‘数据0’)，使得其在经预测窗口内到达主裸片202。
图5是根据本发明技术的实施例的示出操作设备(例如图1的设备100、图2的裸片堆叠200、图3的第一存取控制电路300，和/或第二存取控制电路400)的示例性方法500的流程图。举例来说，方法500可用于在用于如上文所描述的读取操作的图2的从裸片204与图2的主裸片202之间传送读取数据。
在框502处，主裸片202可产生和广播时钟信号。主裸片202可使用时钟电路406来产生时钟信号。主裸片202可将时钟信号提供至图4A的堆叠内部总线210以用于广播。因此，在框552处，裸片堆叠200中的裸片可接收所广播的时钟信号。
在框504处，主裸片202可从外部装置(例如主机装置)接收操作命令，例如读取命令。主裸片202可通过图2的堆叠外部连接器208和/或主I/O电路212接收操作命令。主裸片202可进一步接收与命令操作相关联的信息，例如读取地址。
在框506处，主裸片202可识别由所接收的操作命令针对的裸片中的一个。主裸片202可基于接收到的信息识别目标裸片。举例来说，主裸片202(经由例如主I/O电路212)可将其自身或从裸片204中的一个识别为包含对应于读取地址的存储位置的目标裸片。在框508处，主裸片202可协调目标裸片的数据存取。举例来说，主裸片202可通过向目标裸片通知命令和所请求的存储位置和/或通过广播/发送图4A的裸片启用信号416来协调。
在框554处，目标裸片(例如主裸片202或从裸片204中的一个)可存取由读取操作针对的本地存储的数据。目标裸片可存取或读取来自目标裸片本地/在目标裸片内的存储器阵列的数据。目标裸片可根据主裸片202的协调来存取所请求的数据。目标裸片可将读取数据提供至存取总线(例如图3A/4A的从存取总线312和/或图3A/4A的主存取总线332)以用于后续处理。
在框556处，目标裸片可将读取数据临时存储在图2的协调缓冲器402中。可通过对应存取总线将读取数据加载到目标裸片中的协调缓冲器402中。协调缓冲器402可根据裸片内部时序信号(“stb_dar”)锁存或识别对应于读取操作的信息集(例如位集合)。
在框557处，目标裸片可确定基于时钟的时序信号(例如图4A的基于时钟的时序信号418)。举例来说，目标裸片可基于如上文所描述的时钟信号产生基于时钟的读取选通(“stb_dar_clk”)。
在框558处，目标裸片可操作协调缓冲器402以释放读取数据(例如图4A的协调输出412)以供传送至主裸片202。协调缓冲器402可根据如上文所描述的基于时钟的时序信号(即，代替裸片内部时序信号)释放读取裸片。
在框560处，目标裸片可将读取数据划分为一连串部分(例如并行位的子集合)。举例来说，图4A的总线控制器316可将读取数据划分为N数目个部分，所述部分各自包含X数目个位或更小，且反复地传送如上文所描述的部分。所传送的部分可提供至图4A的内部总线存取电路404。
在框562处，目标裸片可将读取数据(例如以部分或以整体)和基于时钟的时序信号传送至堆叠内部总线210。举例来说，内部总线存取电路404可将协调输出412和基于时钟的时序信号418提供至如上文所描述的堆叠内部总线210。
协调输出412和基于时钟的时序信号418可经由堆叠内部总线210传送至主裸片202。因此，主裸片202可通过堆叠内部总线210接收协调输出412和基于时钟的时序信号418。
在框510处，主裸片202可重新组合接收到的读取数据。举例来说，图4A的业务控制电路351可将单独传送的位重新布置成如上文所描述的并行位集合。在框512处，主裸片202可根据裸片外部时序信号进一步处理读取数据。举例来说，主裸片202可将读取数据临时存储于图4A的FIFO缓冲器454中、使用图4A的串行器356将并行数据集合重新布置成串行数据流和/或通过如上文所描述的图4A的外部I/O控制器358和图4A的I/O衬垫360将串行数据流传输至外部装置。
图6是根据本发明技术的实施例的包含设备的系统的示意图。上文参考图1至5所描述的上述设备(例如存储器装置)中的任一个可并入到大量的较大和/或较复杂系统中的任一个中，其代表性实例是图6中示意性地展示的系统680。系统680可包含存储器装置600、电源682、驱动器684、处理器686和/或其它子系统或组件688。存储器装置600可包含大体上类似于上文参考图1至5所描述设备的特征的那些特征，且因而可包含来自主机装置的用于执行直接读取请求的各种特征。所得系统680可执行多种功能中的任一个，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统680可以包含但不限于手持式装置(例如移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统680的组件可容纳在单个单元中或分布在多个互连单元上方(例如通过通信网络)。系统680的组件还可包含远程装置和广泛多种计算机可读媒体中的任一个。
综上所述，应了解，本文中已经出于示出目的描述了本发明技术的具体实施例，但是可在不偏离本公开的情况下进行各种修改。另外，在特定实施例的上下文中描述的新技术的某些方面也可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可显示此类优点，且并非所有的实施例都要显示此类优点以落入本发明技术的范围内。因此，本公开和相关联的技术可涵盖未明确地在本文中示出或描述的其它实施例。
在上文所示出的实施例中，已在DRAM装置的上下文中描述了所述设备。然而，除DRAM装置以外或代替DRAM装置，根据本发明技术的其它实施例配置的设备可包含其它类型的合适的存储媒体，例如并入有基于NAND或基于NOR的非易失性存储媒体(例如NAND快闪)的装置、磁性存储媒体、相变存储媒体、铁电存储媒体等。
如本文中所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输和/或操控数据结构。术语数据结构包含布置为位、字或码字、块、文件、输入数据、系统产生的数据(例如计算的或产生的数据)和程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间以及在运行制造商的或第三方固件之后或同时发生的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造和初始测试、设置或配置后或之后发生。
足够详细地描述以上实施例以使得所属领域的技术人员能够制作并使用所述实施例。然而，相关领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有上文参考图1至6描述的实施例的若干细节的情况下实践。

Claims (20)

1.一种设备，其包括：
主裸片，其被配置成与所述设备外部的装置通信；
至少一个从裸片，其电耦合至所述主裸片且被配置成与所述主裸片通信，其中所述至少一个从裸片包含协调缓冲器，所述协调缓冲器被配置成：
在端点之间传送数据时临时存储数据，以及
根据来自所述至少一个从裸片外部的源的时序信号传送临时存储的数据；
接口总线，其电耦合所述主裸片和所述从裸片以用于在所述主裸片与所述至少一个从裸片之间传送所述临时存储的数据。
2.根据权利要求1所述的设备，其中：
所述主裸片和所述至少一个从裸片各自包含被配置成作为端点提供所述数据的存储的存储器阵列；
与外部装置的所述通信用于读取操作以提供存储在所述至少一个从裸片中的所述端点处的所述数据，其中提供数据是临时存储且接着在所述主裸片与所述至少一个从裸片之间传送的读取数据；
所述至少一个从裸片中的所述协调缓冲器被配置成：
接收从所述至少一个从裸片内部的所述存储器阵列读取的所述数据，其中所述临时存储的数据是从所述存储器阵列读取的所述数据；
根据裸片内部读取选通临时存储所述读取数据，
从所述至少一个从裸片外部的源接收所述时序信号，和
根据所述时序信号将所述读取数据传送至所述接口总线；
所述接口总线被配置成在所述主裸片与所述至少一个从裸片之间传送所述读取数据和所述时序信号；并且
所述主裸片被配置成将来自所述至少一个从裸片的所述读取数据提供至所述外部装置。
3.根据权利要求2所述的设备，其中所述时序信号是时钟信号。
4.根据权利要求3所述的设备，其中所述主裸片被配置成产生所述时钟信号并经由所述接口总线广播所述时钟信号。
5.根据权利要求4所述的设备，其中：
所述协调缓冲器被配置成在将所述读取数据传送至所述接口总线时利用基于时钟的读取选通，其中所述基于时钟的读取选通是基于所述时序信号；
所述至少一个从裸片包含内部总线存取电路，所述内部总线存取电路被配置成：
从所述协调缓冲器接收所述读取数据；
接收所述基于时钟的读取选通；
将所述读取数据和所述基于时钟的读取选通传送至所述接口总线；以及
所述接口总线被配置成在所述主裸片与所述至少一个从裸片之间除所述时钟信号之外还传送所述基于时钟的读取选通。
6.根据权利要求5所述的设备，其中：
所述主裸片包含被配置成产生裸片启用信号的电路系统，所述裸片启用信号被配置成识别在其上存储有所述读取操作所请求的所述读取数据的所述至少一个从裸片；并且
内部总线存取电路包含：
缓冲器的第一集合，其被配置成控制所述读取数据的通信；以及
缓冲器的第二集合，其被配置成控制所述基于时钟的读取选通的通信，其中根据所述裸片启用信号启用缓冲器的所述第一集合和所述第二集合。
7.根据权利要求2所述的设备，其中：
所述接口总线包含被配置成传送所述读取数据的X数目个并行连接；并且
所述从裸片包含总线控制器，所述总线控制器被配置成：
将所述读取数据划分为N数目个部分，所述部分各自包含X数目个位或更小，以及
反复地将所述N数目个部分提供至所述接口总线，其中并行地提供每一部分中的所述位。
8.根据权利要求2所述的设备，其中所述至少一个从裸片包括裸片堆叠，所述裸片堆叠包含电耦合至所述主裸片的四个或更多个从裸片，每一从裸片包含所述协调缓冲器的本地例子。
9.根据权利要求2所述的设备，其中所述设备包括动态随机存取存储器(DRAM)、基于NAND或基于NOR的非易失性存储媒体、磁性存储媒体、相变存储媒体、铁电存储媒体或其组合。
10.根据权利要求1所述的设备，其中：
与外部装置的所述通信用于读取操作以提供存储在所述主裸片中的数据；
所述主裸片包含：
存储器阵列，其被配置成将所述数据在本地存储在所述主裸片上；
第二协调缓冲器，其被配置成：
从所述主裸片内部的所述存储器阵列接收读取数据；
根据裸片内部读取选通临时存储所述读取数据，以及
在将所述读取数据传送至所述接口总线时根据基于时钟的读取选通将所述读取数据释放至所述接口总线，其中所述基于时钟的读取选通是基于所述时序信号；
内部总线存取电路，其被配置成：
从所述第二协调缓冲器接收所述读取数据；
接收所述基于时钟的读取选通；
将所述读取数据和所述基于时钟的读取选通传送至所述接口总线；以及
主接口控制电路，其被配置成：
通过所述接口总线从本地存储器阵列接收所述读取数据；
处理所述读取数据且将所述读取数据发送至所述外部装置以用于所述读取操作；并且
所述接口总线被配置成在所述主裸片与所述至少一个从裸片之间除所述时钟信号之外还传送所述基于时钟的读取选通。
11.根据权利要求10所述的设备，其中所述主接口控制电路包含串行器，所述串行器被配置成：
接收所述读取数据作为并行位集合；和
将所述并行位集合串行地传送为预期用于传送至所述外部装置的单个位流。
12.根据权利要求11所述的设备，其中所述主接口控制电路包含电耦合至所述接口总线和所述串行器并位于所述接口总线与所述串行器之间的输出缓冲器，所述输出缓冲器被配置成根据对应于所述协调缓冲器和/或所述第二协调缓冲器的深度的深度在串行化之前和/或期间临时存储所述读取数据。
13.一种半导体存储器装置，其包括：
彼此上下堆叠的从裸片集合，其中所述集合中的每一从裸片包含：
从存储器阵列，其被配置成将数据在本地存储在对应从裸片上；
从接口电路，其被配置成协调裸片间通信；
主裸片，其形成具有所述从裸片集合的裸片堆叠，所述主裸片包含：
主存储器阵列，其被配置成将数据在本地存储在所述主裸片上；
主接口电路，其被配置成：
提供用于使所述主裸片与所述从裸片集合同步的时钟信号，
协调所述裸片间通信，以及
运用外部装置协调外部通信，
其中所述从接口电路和所述主接口电路中的每一个包含：
协调缓冲器，其被配置成：
临时存储来自对应机载存储器阵列的读取数据；
根据基于时钟的读取选通释放所述读取数据，所述基于时钟的读取选通是基于由所述从裸片集合外部的源产生的时序信号；
内部总线存取电路，其被配置成：
从所述协调缓冲器接收所述读取数据；
接收所述基于时钟的读取选通；
将所述读取数据和所述基于时钟的读取选通传送至所述接口总线；以及
堆叠内部连接器，其连接所述从裸片集合和所述主裸片，且被配置成充当并行地电耦合所述主裸片和所述从裸片集合的堆叠内部总线，所述堆叠内部总线被配置成在电耦合裸片之间传送所述读取数据、所述时钟信号和所述基于时钟的读取选通。
14.根据权利要求13所述的半导体存储器装置，其中所述堆叠内部连接器包含焊线。
15.根据权利要求13所述的半导体存储器装置，其中所述协调缓冲器是先进先出(FIFO)缓冲器。
16.根据权利要求13所述的半导体存储器装置，其中所述主裸片以及所述从裸片集合中的裸片中的每一个包含输出电路，所述输出电路被配置成将所述读取数据传输至所述外部装置，其中停用所述从裸片集合中的所述裸片中的所述输出电路。
17.一种操作设备的方法，所述方法包括：
在目标裸片处从堆叠内部总线接收时钟信号，所述堆叠内部总线被配置成在裸片堆叠内的裸片之间传送信息；
从所述目标裸片内的存储器阵列读取数据；
将读取数据临时存储在所述目标裸片内的协调缓冲器中；
根据直接对应于所述时钟信号的时序信号将所述读取数据从所述协调缓冲器释放至所述堆叠内部总线；
将裸片外部时序信号传送至所述堆叠内部总线；
通过所述堆叠内部总线在主裸片处接收所述读取数据和所述裸片外部时序信号；以及
根据所述裸片外部时序信号在所述主裸片处处理所述读取数据以供从所述主裸片传输至外部装置。
18.根据权利要求17所述的方法，其中所述时钟信号来自所述主裸片。
19.根据权利要求17所述的方法，其中：
所述目标裸片是所述主裸片；并且
通过所述堆叠内部总线将存储在所述主裸片中的所述读取数据传送至所述主裸片内的主接口电路，所述主接口电路被配置成将所述读取数据发送至所述外部装置。
20.根据权利要求17所述的方法，其进一步包括：
在所述目标裸片处，将所述读取数据划分为N数目个部分，所述部分各自包含X数目个位或更小；
反复地将所述N数目个部分提供至所述堆叠内部总线，其中并行地提供每一部分中的所述位；以及
在所述主裸片处，重新组合来自单独传送的部分的所述读取数据，其中根据所述裸片外部时序信号在输出缓冲器处重新组合所述读取数据。
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