CN117631981A - 用于降低成本及改进功能性的组合存储器模块逻辑装置 - Google Patents

用于降低成本及改进功能性的组合存储器模块逻辑装置 Download PDF

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CN117631981A CN202311040377.5A CN202311040377A CN117631981A CN 117631981 A CN117631981 A CN 117631981A CN 202311040377 A CN202311040377 A CN 202311040377A CN 117631981 A CN117631981 A CN 117631981A
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Abstract

本公开涉及用于降低成本及改进功能性的组合存储器模块逻辑装置。一种设备包括：多个存储器；及单个集成电路IC，其经配置以通过主机总线耦合到主机装置且通过存储器总线耦合到所述多个存储器，其中所述IC包括：逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述多个存储器之间的数据信号、命令信号、地址信号及时钟信号；及电源管理集成电路PMIC模块，其经配置以调节电压且监控提供到所述多个存储器的电流。

Description

用于降低成本及改进功能性的组合存储器模块逻辑装置
技术领域
本公开大体上涉及存储器装置，且更特定来说涉及具有用于降低的成本及改进的功能性的组合逻辑模块的存储器装置。
背景技术
存储器装置广泛地用来存储与各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)相关的信息。信息通过编程存储器单元的不同状态来存储。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等等。存储器装置可为易失性的或非易失性的。通常，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作延时、增加可靠性、增加数据保持力、降低功耗或降低制造成本以及其它度量。
发明内容
一方面，本公开提供一种设备，其包括：多个存储器；及单个集成电路(IC)，其经配置以通过主机总线耦合到主机装置且通过存储器总线耦合到所述多个存储器，其中所述IC包括：逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述多个存储器之间的数据信号、命令信号、地址信号及时钟信号，及电源管理集成电路(PMIC)模块，其经配置以调节电压且监控提供到所述多个存储器的电流。
另一方面，本公开进一步提供一种存储器系统，其包括：主机装置；存储器模块，其包含：第一多个存储器装置；及第一单个集成电路(IC)，其通过第一存储器总线耦合到所述第一多个存储器装置，其中所述第一单个IC包括：第一逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述第一多个存储器装置之间的数据信号、命令信号、地址信号及时钟信号；及第一电源管理集成电路(PMIC)模块，其经配置以调节电压且监控提供到所述第一多个存储器装置的电流；以及主机总线，其经配置以耦合所述主机装置及所述存储器模块。
另一方面，本公开进一步提供一种集成电路(IC)，其包括：逻辑缓冲器模块，其经配置以缓冲主机装置与存储器模块的一或多个对应存储器通道之间的数据信号、命令信号、地址信号及时钟信号；电源管理集成电路(PMIC)模块，其经配置以调节电压且监控提供到所述一或多个存储器通道的电流；存储器总线端子，其经配置以耦合到所述一或多个存储器通道；及主机总线端子，其经配置以耦合到所述主机装置。
附图说明
图1是示意性地说明根据本技术的实施例的存储器模块的存储器装置的简化框图。
图2是示意性地说明根据本技术的实施例的存储器模块的简化框图。
图3描绘示意性地说明图2中所展示的存储器模块的详细框图。
图4是示意性地说明根据本技术的另一实施例的另一存储器模块的简化框图。
图5描绘示意性地说明图4中所展示的存储器模块的详细框图。
附图仅说明实例实施例且因此不应被视为限制范围。附图中所展示的元件及特征不一定按比例绘制，而是重点在于清楚地说明实例实施例的原理。另外，某些尺寸或位置可能被夸大以帮助在视觉上传达此类原理。在附图中，不同实施例中所使用的相同元件符号指定类似或对应但不一定相同的元件。
具体实施方式
例如双列直插式存储器模块(DIMM)的存储器模块包含主机装置与存储器装置之间的一或多个缓冲器或寄存器。由于缓冲式存储器模块中的存储器装置密度的增加同时降低主机装置上的电负载，因此所述存储器模块可具有改进的系统集成及系统稳定性。存储器缓冲器可经配置以传输命令信号、地址信号、时钟信号、数据信号、电力信号或其任何组合。例如，负载降低的DIMM(LRDIMM)具有缓冲所有命令、地址及时钟线的存储器缓冲器以实现大的总体最大存储器容量，同时保持并行传输信号。
传统存储器缓冲器与存储器装置集成在与存储器阵列相同的芯片上且经配置以在主机装置与存储器模块之间维持1:1的数据速度比。即，主机装置及存储器模块通常以相同时钟频率操作。由于与存储器模块相比较，主机装置通常以更高速度操作，因此芯片上存储器缓冲器架构限制总体系统性能且对系统集成带来挑战。另外，高容量DIMM可具有大量存储器装置，所述存储器装置中的每一者接收命令/地址总线上的存储器地址信号，且它们的组合输入缓冲器电容限制存储器模块的操作速度。此外，先进的存储器设计需要更高的存储器系统带宽及改进的功率效率，同时包含更多的致密存储器单元以实现可扩展性。因此，由于增加的功耗，使用更高的供应电压来实现进出存储器的更高数据转变速率将不是恰当方法。
传统存储器模块的存储器系统集成挑战及本机时钟控制挑战需要新的存储器架构拓扑来实现更高的存储器系统带宽及功率效率。本公开通过提供一种将存储器缓冲器及逻辑功能组合到耦合到存储器模块上的多个存储器装置的单个存储器缓冲器装置中的方法来解决这些问题及其它问题。特定来说，存储器缓冲器装置将(若干)逻辑缓冲器模块、(若干)电源管理集成电路(PMIC)及/或任何其它逻辑模块集成到单个半导体裸片中。此外，将逻辑缓冲器及其它控制逻辑从存储器装置迁出会在存储器装置上提供额外硅面积以实现更高的存储器容量。此外，本公开中所呈现的存储器架构导致PMIC的更高效操作，因此允许基于预计存储器功率需求的降低的存储器装置操作电压及智能缩放的输出相位。
图1是示意性地说明根据本技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，图1的实例中的存储体0到15)，且每一存储体可包含多个字线(WL)、多个位线(BL)，及布置在字线与位线的相交点处的多个存储器单元。字线WL的选择可由行解码器140来执行，且位线BL的选择可由列解码器145来执行。感测放大器(SAMP)可为对应位线BL提供且连接到至少一个相应本地I/O线对(LIOT/B)，所述LIOT/B又可经由传送门(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述TG可充当开关。
存储器装置100可采用多个外部端子，所述外部端子包含耦合到命令总线及地址总线以分别接收命令信号CMD及地址信号ADDR的命令及地址端子。存储器装置可进一步包含用以接收芯片选择信号CS的芯片选择端子，用以接收时钟信号CK及CKF的时钟端子，用以接收数据时钟信号WCK及WCKF的数据时钟端子，数据端子DO、ROOS、DBI及DMI，电力供应端子VDD、VSS、VDDO及VSSO，以及(若干)裸片上终止端子ODT。
可从外部向命令端子及地址端子供应地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，并将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号(BADO)且将存储体地址信号供应到行解码器140及列解码器145两者。
可从存储器控制器向命令及地址端子供应命令信号CMD、地址信号ADDR及芯片选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。选择信号CS可用来选择存储器装置100以对提供到命令及地址端子的命令及地址做出响应。当有效CS信号被提供到存储器装置100时，可对命令及地址进行解码且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105被提供到命令解码器115。命令解码器115可包含用以对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号及命令(例如，用以选择字线的行命令信号及用以选择位线的列命令信号)的电路。内部命令信号还可包含输出及输入激活命令，例如时控命令CMDCK。
当发出读取命令且及时向行地址及列地址供应读取命令时，可从存储器阵列150中由这些行地址及列地址指定的存储器单元读取读取数据。读取命令可由命令解码器115来接收，所述命令解码器115可将内部命令提供到输入/输出电路160，使得读取数据可根据ROOS时钟信号经由读取/写入放大器155及输入/输出电路160从数据端子DO、ROOS、DBI及DMI输出。读取数据可在由读取延时信息RL定义的时间提供，所述读取延时信息RL可被编程在存储器装置100中，例如在模式寄存器(图1中未展示)中。读取延时信息RL可根据CK时钟信号的时钟循环来定义。例如，读取延时信息RL可为在当提供相关联读取数据时由存储器装置100接收到读取命令之后CK信号的时钟循环的数目。
当发出写入命令且及时向行地址及列地址供应所述命令时，可根据WCK及WCKF时钟信号将写入数据供应到数据端子DO、DBI及DMI。写入命令可由命令解码器115来接收，所述命令解码器115可将内部命令提供到输入/输出电路160，使得写入数据可由输入/输出电路160中的数据接收器来接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可被写入在由行地址及列地址指定的存储器单元中。写入数据可在由写入延时信息WL定义的时间提供到数据端子。写入延时信息WL可被编程在存储器装置100中，例如在模式寄存器(图1中未展示)中。写入延时信息WL可根据CK时钟信号的时钟循环来定义。例如，写入延时信息WL可为在当接收到相关联写入数据时由存储器装置100接收到写入命令之后CK信号的时钟循环的数目。
电力供应端子可被供应电力供应电势VDD及VSS。这些电力供应电势VDD及VSS可被供应到内部电压发生器电路170。内部电压发生器电路170可基于电力供应电势VDD及VSS而产生各种内部电势VPP、VOD、VARY、VPERI及类似者。内部电势VPP可被用于行解码器140中，内部电势VOD及VARY可被用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI可被用于许多其它电路块中。
电力供应端子也可被供应电力供应电势VDDQ。电力供应电势VDDQ可连同电力供应电势VSS一起被供应到输入/输出电路160。在本技术的实施例中，电力供应电势VDDQ可为与电力供应电势VDD相同的电势。在本技术的另一实施例中，电力供应电势VDDQ可为与电力供应电势VDD不同的电势。然而，专用电力供应电势VDDQ可被用于输入/输出电路160，使得由输入/输出电路160产生的电力供应噪声不会传播到其它电路块。
(若干)裸片上终止端子可被供应裸片上终止信号ODT。裸片上终止信号ODT可被供应到输入/输出电路160以指示存储器装置100进入裸片上终止模式(例如，以在存储器装置100的其它端子中的一或多者处提供预定数目个阻抗电平中的一者)。
时钟端子及数据时钟端子可被供应外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可被供应到时钟输入电路120。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且且同时在相反时钟电平之间转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
包含在时钟输入电路120中的输入缓冲器可接收外部时钟信号。例如，当由来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK及CKF信号以及WCK及WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可被供应到内部时钟电路130。内部时钟电路130可基于来自命令/地址输入电路105的经接收的内部时钟信号ICLK及时钟启用信号CKE而提供各种相位及频率控制的内部时钟信号。例如，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(I/O)时钟信号。I/O时钟信号可被供应到输入/输出电路160且可被用作用于确定读取数据的输出时序及写入数据的输入时序的时序信号。I/O时钟信号可以多个时钟频率提供使得数据可以不同数据速率从存储器装置100输出及输入到存储器装置100。当期望高存储器速度时，可期望更高时钟频率。当期望更低功耗时，可期望更低时钟频率。内部时钟信号ICLK也可被供应到时序发生器135且因此可产生各种内部时钟信号。
转向图2，说明根据本技术的一个实施例的存储器模块220。存储器模块220通过主机总线230与主机装置210耦合。特定地，存储器模块220包含多个存储器装置250及存储器缓冲器集成电路(IC)240，存储器装置250及存储器缓冲器IC 240通过存储器总线260可操作地耦合。
在示范性实施例中，存储器缓冲器IC 240包含通过主机总线230从主机装置210接收包含命令、地址、电力或时钟信号的信号的存储器缓冲器。存储器缓冲器IC 240接着通过存储器总线260将经接收信号分发及/或重传到多个存储器装置250。在一个实施例中，存储器缓冲器IC 240容许存储器总线宽度及时钟速度的可配置性。例如，存储器缓冲器IC 240可经配置以在主机装置210与多个存储器装置250之间提供更宽的存储器总线宽度及更慢的时钟速度。在另一实例中，存储器缓冲器IC 240可经配置以在主机装置210与多个存储器装置250之间提供更窄的存储器总线宽度及更快的时钟速度。
在另一示范性实施例中，主机装置210在存储器存取操作(例如，读取及写入)期间将命令/地址信号传输到存储器模块220且从存储器模块220接收数据信号。主机装置210可为能够利用存储器来临时或永久存储信息的若干电子装置中的任一者或其组件。例如，主机装置210可为计算装置，例如台式或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)或其一些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置210可为联网装置(例如，交换机、路由器等)或者数字图像、音频及/或视频的记录器、交通工具、电器、玩具或者若干其它产品中的任一者。在一个实施例中，主机装置210可间接连接到存储器模块220(例如，通过联网连接或通过中间装置)。
在另一示范性实施例中，多个存储器装置250各自包含可操作地耦合到存储器缓冲器IC 240的一或多个存储器阵列。例如，存储器装置250可各自包含存储器单元(包含易失性(例如，DRAM、SRAM、浮体RAM等)及/或非易失性(NAND、NOR、3D XPointTM、PCM、MRAM、FeRAM等)单元)的阵列。在一个实施例中，存储器装置250及存储器缓冲器IC 240可被制造在分开的半导体裸片上且被封装在同一组合件中。在另一实施例中，存储器装置250及存储器缓冲器IC 240可被封装在单独组合件中且互连在同一印刷电路板(PCB)上。在这个实例中，存储器缓冲器IC 240在图2中被示意性地展示为单个块，但其也可被设置在单独功能块中，所述功能块可被包含在单个组合件中。
在另一示范性实施例中，存储器缓冲器IC 240包含用以将供应电压转换为一或多个输出电压(例如，VDD、VDDQ、VPP、VSSQ等)以供存储器装置250使用的PMIC模块。在这方面，由存储器缓冲器IC 240的PMIC模块产生的输出电压可具有与供应电压的电压电平(例如，3.3V、5V、12V等)不同的电压电平(例如，1.1V、1.3V、1.5V等)，具有与供应电压的公差(例如，±5％、±10％等)不同的公差(例如，±1％、±3％、±5％等)。此外，存储器缓冲器IC240还可操作PMIC模块以将输出电压进一步供应到封装式存储器模块220的输出接触边缘连接器，以使存储器模块220能够将经转换及/或经调节输出电压提供到存储器模块220外部的一或多个装置(例如，没有PMIC模块的另一存储器模块、处理器、芯片组、另一逻辑电路、扩展卡等)。
图3描绘图2中所说明的存储器模块的详细框图。在这个实例中，存储器装置250可各自包含存储器单元(包含易失性及/或非易失性单元)的阵列。在一个实施例中，存储器装置250及存储器缓冲器IC 240各自被提供为单独半导体芯片(例如，单独地连接到存储器模块220)。
在一个实施例中，主机装置210可包含通过主机总线230耦合到存储器模块220的一或多个处理器，例如通用处理器212、中央处理单元(CPU)214或应用处理器216。主机总线230在存储器存取操作(例如，读取及写入)期间从所述处理器中的一或多者接收命令或地址信号、时钟信号、电力信号及数据信号，且将数据信号传输到所述处理器中的一或多者。在一个实施例中，一或多个处理器可直接连接到存储器模块220的存储器缓冲器IC 240以进行信号转变。在其它实施例中，所述处理器中的一或多者可间接连接到存储器缓冲器IC240(例如，通过联网连接或通过中间装置)。
在一个实施例中，例如，当存储器模块220是双列直插式存储器模块(DIMM)时，存储器装置250可包含具有两个独立子通道的双倍数据速率(DDR)SDRAM。存储器装置250的每一子通道可具有多达两个或更多个物理存储器封装等级。两个存储器封装等级中的每一者可经配置成主要/次要拓扑以启用额外逻辑等级来增加存储器密度。在此，存储器装置250的局部电压调节由设置在存储器缓冲器IC 240中的PMIC模块244通过存储器总线260来执行。
在一个实施例中，存储器缓冲器IC 240包含通过主机总线230连接到主机装置210且通过存储器总线260耦合到存储器装置250的逻辑缓冲器242。逻辑缓冲器242可经由主机总线230接收命令及/或地址信号及数据信号且将所述信号传输到存储器装置250以执行存储器操作。存储器装置250还可经由逻辑缓冲器242将数据信号(例如读取数据或写入确认信息)返回到主机装置210。在一个实施例中，逻辑缓冲器242经配置以从主机接收根据第一通信协议编码的信号，且在将所述信号提供到存储器装置250之前根据第二通信协议转换/编码所述信号，反之亦然。所述通信协议可与特定类型的存储器装置(例如DDR5、LPDDR5、SERDES等)相关联。在一些实施例中，发送到存储器装置250的信号可为多电平信号。例如，两个位被编码为对应于两个位的逻辑状态(例如，逻辑00、01、10或11等)的单个电压电平。也可使用其它类型的多电平信号。通过在将一条总线上接收到的信号传输到另一总线之前对所述信号进行转译，逻辑缓冲器242使主机装置210能够使用各种通信协议与存储器装置250进行通信。在一些其它实施例中，逻辑缓冲器242可启用先进先出(FIFO)缓冲，数据进入存储器缓冲器IC 240且转出到存储器装置250的次序通过所述FIFO缓冲维持在同一序列中。在其它实施例中，逻辑缓冲器242可启用乱序缓冲或逆序缓冲(例如，后进先出(LIFO)缓冲)，来自主机装置210的经接收数据通过所述乱序缓冲或逆序缓冲以与由存储器缓冲器IC240接收所述数据的次序相反的次序传输到存储器装置250。
在一个实施例中，存储器缓冲器IC 240还可包含PMIC模块244。根据本技术的一个实施例，PMIC模块244可包含用于将输出电压的信息存储到可操作连接的存储器装置250的一或多个寄存器。例如，PMIC寄存器可包含对应于输出电压的电压电平、输出电压的公差、及输出电压被通电及/或断电的次序、使输出电压通电/断电之间的延迟等的信息。在一些实施例中，PMIC模块244可经配置以响应于由存储器模块220从经连接主机装置210接收到的命令而输出信息或其部分。例如，主机装置210的应用处理器216可将命令信号发出到存储器模块220以使得存储器装置250的输出电压电平发生改变。作为响应，组合在存储器缓冲器IC 240中的PMIC模块244可根据其PMIC寄存器中的经修改信息修改其电压电平，且通过存储器总线260将经修改输出电压传输到存储器装置250。在一个实施例中，PMIC模块244可经配置以对存储器装置250执行智能电压调节。例如，PMIC模块244可将电力信号提供到存储器装置250的存储器阵列以实现电压斜坡及电平以及电流监控的可配置性。在此，存储器装置250上的电源管理可由远程芯片(即，存储器缓冲器IC 240)执行以允许额外电源管理功能，像阈值保护、错误注入能力及可编程上电序列等。PMIC模块244在单独存储器缓冲器芯片(例如，存储器缓冲器IC 240)上的存在实现更好的功率调节，且通过减小DRAM功率输送网络管理的范围来降低存储器装置设计的复杂性。
在一个实施例中，PMIC模块244可实现对存储器装置250的动态供应电压缩放。由于PMIC模块244可被集成在具有监控经耦合存储器装置250的状态的逻辑缓冲器的存储器缓冲器IC 240上，因此PMIC模块244可经配置以在其安全时减少或增加到存储器装置250的供应电压。
在一个实施例中，存储器缓冲器IC 240可包含串行存在检测(SPD)集线器246。SPD集线器246可作为存储器装置系统主机边带的次要装置来执行且充当剩余有源组件的主要装置。SPD集线器246可含有关于SPD的可编程只读存储器(PROM)。在一个实施例中，SPD集线器246经由主机总线230与主机装置210交互，且将从主机装置210传输到存储器装置250的负载去耦，同时提供对存储器缓冲器IC 240的剩余组件(包含逻辑缓冲器242、PMIC模块244及温度传感器模块248)的本地存取。在这个实例中，SPD集线器246的特征允许存储器装置250内的内部存储器总线与主机总线230的隔离。
在一个实施例中，存储器缓冲器IC 240可包含经配置以感测存储器装置250上的局部温度的温度控制模块248。例如，一或多个温度传感器可嵌入在存储器装置250的存储体中以监控跨每一存储器子通道的长度的热变化。特定地，每一温度传感器可策略性地放置在存储体的每一端(例如，对应于DIMM子通道)附近。在此，温度传感器模块248可经由并入在存储器总线260中的I2C/I3C总线与温度传感器连接。温度控制模块248与嵌入式温度传感器进行通信以监控来自存储器封装存储体的每一DRAM裸片的温度更新旗标，直到接近温度阈值为止。温度控制模块248可为用于从主机装置210接收温度控制信号或将存储器装置温度信息输出到主机装置210的模拟装置或混合信号装置。
在另一实施例中，存储器缓冲器IC 240可包含经配置用于模块级或逻辑级温度监控的温度控制模块248。例如，一或多个温度传感器可嵌入在存储器模块220上，例如在存储器缓冲器IC 240上或在存储器装置250中的一者上。温度控制模块248可与嵌入的一或多个温度传感器连接以监控存储器模块220的温度。在另一实施例中，一或多个温度传感器可被安置在温度控制模块248内以进行模块级温度监控。
在一些实施例中，存储器缓冲器IC 240还可包含安全性逻辑模块，例如，具有用于存储器模块认证的逻辑的增强型SPD功能。在其它实施例中，存储器缓冲器IC 240可包含用以对存储器模块220中的数据及计算提供隐私保证的安全缓冲器ASIC模块。例如，RAM控制器功能性可从安全CPU转移到存储器缓冲器IC 240的安全缓冲器模块。以这种方式，CPU供应商可设计其自身的可信缓冲存储器芯片且在使用不可信的商用DRAM芯片的同时保护存储器装置250。
在一些实施例中，存储器缓冲器IC 240的各种组件(包含逻辑缓冲器242、PMIC模块244、SPD集线器246及温度传感器模块248)均可通过常规半导体工艺(例如，鳍式场效应晶体管(FinFET)工艺)来制造且集成在同一存储器缓冲器芯片上。存储器缓冲器IC 240的组件也可被制造在分开的半导体裸片上且被封装到个别存储器缓冲器组合件中。
转向图4，其是示意性地说明根据本技术的另一实施例的另一存储器模块320的简化框图。在这个实例中，存储器模块320通过主机总线330与主机装置310耦合。存储器模块320包含指定为多个通道的多个存储器装置350。另外，存储器模块320包含多个存储器缓冲器集成电路(IC)340，包含存储器缓冲器IC 340a及存储器缓冲器IC 340b。存储器缓冲器IC340a及340b经配置以通过主机总线330以及包含存储器总线360a及存储器总线360b的多条存储器总线在主机装置310与多个存储器装置350之间传输包含命令信号、地址信号、电力信号、时钟信号及数据信号的信号。这种存储器架构使存储器缓冲器及逻辑功能能够在存储器通道基础上完成，即，存储器缓冲器IC中的一者耦合到多个存储器通道中的一者。
在一个实施例中，主机装置310对由不同组存储器装置350填充的存储器通道中的不同通道执行存储器操作，例如存储器读取及写入。具体地，存储器通道操作可通过存储器缓冲器IC 340中的一者进行。例如，存储器缓冲器IC 340a接收专用于第一存储器模块通道的命令/地址信号且将所述信号传输到第一存储器模块通道的存储器装置350。另一方面，存储器缓冲器IC 340a从第一存储器通道的存储器装置350读取数据且将数据信号传输到主机装置310。在这个实例中，存储器缓冲器IC 340a通过存储器总线360a与第一存储器通道耦合。类似地，存储器缓冲器IC 340b可经配置以从主机装置310接收命令/地址信号及从第二存储器通道的存储器装置350接收数据信号，且将命令/地址信号及数据信号分别传输到第二存储器通道的存储器装置350及主机装置310。在这个实例中，存储器缓冲器芯片的数目等于或大于存储器模块320的存储器通道的数目。以这种方式，至少一个存储器缓冲器芯片可经指定用于缓冲主机装置310与一个存储器通道之间的数据信号及逻辑控制信号。
在一个实施例中，存储器模块320通过在每存储器通道基础上启用PMIC功能来实现存储器装置功率节省。例如，包含在存储器缓冲器IC 340a及340b中的多个PMIC模块可专用于/耦合到存储器模块320的存储器通道，以降低到所述存储器通道中的一者的电力供应电压同时维持到存储器模块320的其它存储器通道的更高供应电压。图4中所展示的存储器架构、尤其是将PMIC模块迁移到多个存储器缓冲器IC，根据存储器通道的操作中的每一者独立地管理存储器通道中的每一者上的电力供应。
图5描绘图4中所说明的存储器模块320的详细框图。在这个实例中，存储器模块320包含多个存储器缓冲器IC 340，存储器缓冲器IC 340中的每一者专用于存储器模块320的存储器通道以进行存储器缓冲及逻辑控制。
在一个实施例中，主机装置310可包含通过主机总线330耦合到存储器模块320的一或多个处理器，例如通用处理器312、中央处理单元314或应用处理器316。主机总线330在存储器存取操作(例如，读取及写入)期间从所述处理器中的一或多者接收命令或地址信号、时钟信号、电力信号及数据信号，且将数据信号传输到所述处理器中的一或多者。在一个实施例中，一或多个处理器可直接连接到存储器模块320的存储器缓冲器IC以进行信号转变。在其它实施例中，所述处理器中的一或多者可间接连接到存储器模块320(例如，通过联网连接或通过中间装置)。
在一个实施例中，存储器模块320可包含存储器装置350的多个等级/独立通道，例如，存储器通道370a及存储器通道370b。存储器模块320的每一通道可经配置以包含多个存储器装置。例如，存储器通道370a及370b中的每一者包含五个存储器装置350。在此，每一存储器通道可经配置以包含专用于存储用户数据的四个存储器装置，其中第五存储器装置专用于存储关于用户数据的元数据以进行错误检测及/或校正。替代地，存储器通道中的每一者的所有五个存储器装置350可类似地经配置以与多个伪通道一起操作，使得所有存储器装置250经配置以存储元数据。
在一个实施例中，存储器模块320包含多个存储器缓冲器IC。例如，存储器缓冲器IC 340a及340b包含在存储器模块320中且分别通过存储器总线360a及360b耦合到存储器通道370a及370b。特定地，存储器缓冲器IC 340中的每一者耦合到由不同组存储器装置350填充的存储器模块320的不同存储器通道。例如，存储器缓冲器IC 340a耦合到存储器通道370a，而缓冲信号且将逻辑控制提供到存储器通道370a的五个存储器装置350。类似地，存储器缓冲器IC 340b耦合到存储器通道370b，而缓冲信号且将逻辑控制提供到存储器通道370b的五个存储器装置350。
在一个实施例中，多个存储器缓冲器IC中的每一者是组合各种功能模块(包含逻辑缓冲器、PMIC模块、SPD集线器及温度控制模块)的个别封装式芯片。例如，存储器缓冲器IC 340a包含经配置以将从主机装置310接收到的命令/地址信号传输到存储器装置350的存储器子通道350a的逻辑缓冲器模块342a。逻辑缓冲器342a又将数据信号从存储器通道370a传输到主机装置310。在这个实例中，存储器缓冲器IC 340a还包含经配置用于存储器通道370a的存储器装置上的电压调节的PMIC模块344b。具体地，PMIC模块344b可对与存储器模块320的其它存储器装置不同的存储器通道370a的存储器装置执行特定电压控制。此外，存储器缓冲器IC 340a可包含专用于存储器通道370a的操作且提供对存储器缓冲器IC340A的剩余组件(例如逻辑缓冲器342a、PMIC模块344a及温度控制模块348a)的本地存取的SPD集线器246a。在这个实例中，存储器缓冲器IC 340a可包含经配置以感测存储器通道中的存储器装置的局部温度的温度控制模块348a。一或多个温度传感器可嵌入在存储器模块320的存储器通道中以检测跨存储器通道的长度的热变化。温度控制模块348a经由存储器总线360a与一或多个温度传感器进行通信以更新来自存储器通道370a的每一存储器装置350的旗标，直到接近温度阈值为止。在另一实施例中，温度控制模块348a可经配置以通过在存储器模块220上(例如，在存储器缓冲器IC 340a上)嵌入一或多个温度传感器来监控模块级或逻辑级温度。
在一个实施例中且与存储器缓冲器IC 340a类似，存储器缓冲器IC 340b包含经配置以在主机装置310与存储器通道370b的存储器装置350之间传输数据信号及逻辑控制信号的逻辑缓冲器342b、PMIC模块344b、SPD集线器346b及温度传感器模块348b。它们之间的数据信号与控制信号的转变通过存储器总线360b进行。
在一个实施例中，存储器缓冲器IC 340的每一组件通过常规半导体工艺(例如，存储器缓冲器IC组件可被制造在同一裸片上且被封装到个别存储器缓冲器组合件中的FinFET工艺)来制造。在这个实例中，存储器缓冲器IC 340a及340b以及存储器通道可并入在PCB上以形成存储器模块320。
应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案是可能的。此外，可组合来自两种或更多种方法的实施例
下文描述半导体装置以及相关联系统及方法的数个实施例的特定细节。相关领域的技术人员将认识到，本文中所描述的方法的合适阶段可在晶片级或裸片级执行。因此，取决于其使用的上下文，术语“衬底”可指晶片级衬底或经单切裸片级衬底。此外，除非上下文另有指示，否则本文中所公开的结构可使用常规半导体制造技术来形成。例如，材料可使用化学气相沉积、物理气相沉积、原子层沉积、电镀、无电镀、旋涂及/或其它合适技术来沉积。类似地，材料可例如使用等离子体蚀刻、湿式蚀刻、化学机械平坦化或其它合适技术来移除。
本文中所描述的信息及信号可使用多种不同科技及技术中的任何者来表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者其任何组合来表示。一些附图可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。
本文中所论述的装置(包含存储器装置)可形成在半导体衬底或裸片(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况下，所述衬底是半导体晶片。在其它情况下，所述衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料外延层。所述衬底或所述衬底的子区的导电性可通过使用包含但不限于磷、硼或砷的各种化学物种进行掺杂来控制。掺杂可在所述衬底的初始形成或生长期间通过离子植入或任何其它掺杂手段来执行。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征也可在物理上位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。
如本文中(包含在权利要求书中)所使用，如项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为对条件闭集的参考。例如，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。
如本文中所使用，术语“在…上面”、“向上”、“向下”及“在…下方”可指半导体装置中的特征鉴于附图中所展示的定向的相对方向或位置。然而，这些术语应被广义地解释为包含具有其它定向(例如倒置或倾斜定向)的半导体装置，其中顶部/底部、在…上面/在…下面、在…上方/在…下方、向上/向下及左/右可取决于所述定向互换。
从前文将明白，已出于说明的目的而在本文中描述本发明的特定实施例，但可在不脱离本发明的范围的情况下进行各种修改。而是，在前文描述中，论述众多特定细节以提供对本技术的实施例的全面且详尽描述。然而，相关领域的技术人员将认识到，本公开可在没有所述特定细节中的一或多者的情况下实践。在其它例子中，未展示或未详细描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免使本技术的其它方面不清楚。一般来说，应理解，除本文中所公开的那些特定实施例之外，各种其它装置、系统及方法也可在本技术的范围内。

Claims (20)

1.一种设备，其包括：
多个存储器；及
单个集成电路IC，其经配置以通过主机总线耦合到主机装置且通过存储器总线耦合到所述多个存储器，其中所述IC包括：
逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述多个存储器之间的数据信号、命令信号、地址信号及时钟信号，及
电源管理集成电路PMIC模块，其经配置以调节电压且监控提供到所述多个存储器的电流。
2.根据权利要求1所述的设备，其中所述多个存储器包括双倍数据速率同步动态随机存取存储器。
3.根据权利要求1所述的设备，其中所述PMIC模块进一步经配置以对所述多个存储器启用阈值电压保护、可编程上电序列或电源管理。
4.根据权利要求1所述的设备，其中所述PMIC模块进一步经配置以对于所述多个存储器启用动态供应电压缩放。
5.根据权利要求1所述的设备，其中所述单个IC进一步包括串行存在检测SPD集线器，所述SPD集线器经配置以控制所述IC与所述主机装置的组件之间的平面通信，且将从所述主机装置到所述多个存储器的负载去耦。
6.根据权利要求1所述的设备，其中所述单个IC进一步包括温度控制模块。
7.根据权利要求1所述的设备，其中所述单个IC进一步包括安全性逻辑模块。
8.根据权利要求1所述的设备，其中所述单个IC经配置以支持所述主机装置与所述多个存储器之间的多电平信令。
9.根据权利要求1所述的设备，其中所述单个IC经配置以支持各种缓冲操作，包含先进先出FIFO、后进先出LIFO或乱序执行。
10.根据权利要求1所述的设备，其中所述单个IC的所述逻辑缓冲器容许存储器总线宽度及时钟速度的可配置性，其中所述单个IC的所述逻辑缓冲器增加所述存储器总线宽度并降低所述时钟速度，且其中所述单个IC的所述逻辑缓冲器减小所述存储器总线宽度并提高所述时钟速度。
11.一种存储器系统，其包括：
主机装置；
存储器模块，其包含：
第一多个存储器装置，及
第一单个集成电路IC，其通过第一存储器总线耦合到所述第一多个存储器装置，其中所述第一单个IC包括：
第一逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述第一多个存储器装置之间的数据信号、命令信号、地址信号及时钟信号，及
第一电源管理集成电路PMIC模块，其经配置以调节电压且监控提供到所述第一多个存储器装置的电流；及
主机总线，其经配置以耦合所述主机装置及所述存储器模块。
12.根据权利要求11所述的存储器系统，其中所述存储器模块进一步包括：
第二多个存储器装置，及
第二单个IC，其通过第二存储器总线耦合到所述第二多个存储器装置，其中所述第二单个IC包括：
第二逻辑缓冲器模块，其经配置以缓冲所述主机装置与所述第二多个存储器装置之间的数据信号、命令信号、地址信号及时钟信号，及
第二PMIC模块，其经配置以调节电压且监控提供到所述第二多个存储器装置的电流。
13.根据权利要求11所述的存储器系统，其中所述存储器模块包括双倍数据速率同步动态随机存取存储器。
14.根据权利要求12所述的存储器系统，其中所述第一单个IC及所述第二单个IC中的每一者进一步包括温度控制模块。
15.根据权利要求12所述的存储器系统，其中所述第一单个IC及所述第二单个IC中的每一者进一步包括串行存在检测SPD集线器，所述SPD集线器经配置以控制所述IC与所述主机装置的组件之间的平面通信，且将从所述主机装置到所述存储器模块的负载去耦。
16.根据权利要求12所述的存储器系统，其中所述第一单个IC及所述第二单个IC中的每一者进一步包括安全性逻辑模块。
17.根据权利要求12所述的存储器系统，其中所述第一单个IC及所述第二单个IC中的每一者的所述PMIC模块经配置以分别对所述第一多个存储器装置及所述第二多个存储器装置启用阈值电压保护、可编程上电序列或电源管理。
18.一种集成电路IC，其包括：
逻辑缓冲器模块，其经配置以缓冲主机装置与存储器模块的一或多个对应存储器通道之间的数据信号、命令信号、地址信号及时钟信号；
电源管理集成电路PMIC模块，其经配置以调节电压且监控提供到所述一或多个存储器通道的电流；
存储器总线端子，其经配置以耦合到所述一或多个存储器通道；及
主机总线端子，其经配置以耦合到所述主机装置。
19.根据权利要求18所述的集成电路，其进一步包括串行存在检测SPD集线器，所述SPD集线器经配置以控制所述IC与所述主机装置的组件之间的平面通信，且将从所述主机装置到所述存储器模块的所述一或多个对应存储器通道的负载去耦。
20.根据权利要求18所述的集成电路，其进一步包括温度控制模块及安全性逻辑模块。
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