CN113889160A - 多寄存器时钟驱动器加载的存储器子系统 - Google Patents

多寄存器时钟驱动器加载的存储器子系统 Download PDF

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Abstract

本公开涉及多寄存器时钟驱动器加载的存储器子系统。本文描述了一种存储器子系统架构，所述存储器子系统架构包含两个寄存器时钟驱动器RCD装置，以增加用于向存储器子系统的存储器发信号的输出驱动器的数量。在双RCD装置实施方案中，第一RCD装置和第二RCD装置可以响应于公共时钟信号而同时分别向存储器子系统的相应的第一组存储器和第二组存储器提供第一子通道C/A信息和第二子通道C/A信息。因为所述第一RCD装置和所述第二RCD装置中的每个RCD装置响应于所述公共时钟信号而进行操作，所以可以使所述第一RCD装置和所述第二RCD装置的操作同步，使得所有子通道驱动器电路同时驱动相应的子通道C/A信息。

Description

多寄存器时钟驱动器加载的存储器子系统
技术领域
本公开涉及多寄存器时钟驱动器加载的存储器子系统。
背景技术
高数据可靠性、高速存储器存取、较低功耗和减少的芯片/封装大小是半导体存储器所需要的特征。在一些存储器模块实施方案中，许多可支持的存储器管芯可能受到模块上的信令驱动器的限制。例如，寄存器时钟驱动器的子通道驱动器电路系统可能仅具有将命令和地址总线信息驱动到存储器模块的固定数量的存储器装置的物理容量。另外，现有存储器模块架构仅支持单个寄存器时钟驱动器芯片。因此，寄存器时钟驱动器电路可能会限制可支持的存储器装置的数量，这可能会限制存储器模块的大小。
发明内容
在一方面，本公开涉及一种设备，其包括：第一半导体封装，所述第一半导体封装被配置成通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息并且接收时钟信号，所述第一封装包括：第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成响应于所述时钟信号而向第一内部命令和地址总线提供所述第一子通道命令和地址信息；以及第一存储器，所述第一存储器被配置成响应于通过所述第一内部命令和地址总线接收的所述第一子通道命令和地址信息而执行存储器存取操作；以及第二半导体封装，所述第二半导体封装被配置成通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息并且接收所述时钟信号，所述第二封装包括：第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成响应于所述时钟信号而向第二内部命令和地址总线提供所述第二子通道命令和地址信息；以及第二存储器，所述第二存储器被配置成响应于通过所述第二内部命令和地址总线接收的所述第二子通道命令和地址信息而执行存储器存取操作。
在另外一方面，本公开涉及一种存储器子系统，其包括：第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息并且接收时钟信号，其中所述第一寄存器时钟驱动器被进一步配置成响应于所述时钟信号而向第一多个内部命令和地址连接提供所述第一子通道命令和地址信息；第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息并且接收所述时钟信号，其中所述第二寄存器时钟驱动器被进一步配置成响应于所述时钟信号而向第二多个内部命令和地址连接提供所述第二子通道命令和地址信息；第一组存储器，所述第一组存储器被配置成响应于通过所述第一多个内部命令和地址连接之一接收的所述第一子通道命令和地址信息而执行存储器存取操作；以及第二组存储器，所述第二组存储器被配置成响应于通过所述第二多个内部命令和地址连接中之一接收的所述第二子通道命令和地址信息而执行存储器存取操作。
在另外一方面，本公开涉及一种方法，其包括：在存储器子系统的第一寄存器时钟驱动器处接收时钟信号并且通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息；在所述存储器子系统的第二寄存器时钟驱动器处接收所述时钟信号并且通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息；响应于所述时钟信号而向耦接到所述存储器子系统的第一组存储器的第一多个内部命令和地址连接提供所述第一子通道命令和地址信息；以及响应于所述时钟信号而向耦接到所述存储器子系统的第二组存储器的第二多个内部命令和地址连接提供所述第二子通道命令和地址信息。
附图说明
图1是根据本公开的实施例的包含存储器子系统的存储器系统的框图。
图2是根据本公开的实施例的包含耦接到存储器控制器的存储器子系统的存储器系统的框图。
图3A和3B分别是根据本公开的实施例的两堆叠存储器封装和单堆叠存储器封装的框图。
图4是根据本公开的实施例的包含耦接到存储器控制器的存储器子系统的存储器系统的框图。
图5是根据本公开的实施例的半导体装置的框图。
图6是根据本公开的实施例的用于存储器子系统的双寄存器时钟驱动器加载的方法的流程图。
具体实施方式
本公开描述了一种存储器子系统架构，与仅使用单个RCD装置的实施方案相比，所述架构包含两个寄存器时钟驱动器(RCD)装置，以增加用于向存储器子系统的存储器发信号的输出驱动器的数量，从而提供支持更多数量的存储器的能力。在一些架构中，对于单个通道，存储器控制器(例如或主机、中央处理器单元、一或多个其它处理器单元等)可以通过两个独立子通道(例如，使用不同的相应组的C/A信号线)并行提供相应的命令和地址(C/A)信息，以及用于同步所述两个子通道的定时的单个时钟信号，使得将每个子通道的相应的C/A信息同时提供到相应的存储器(例如，管芯、装置等)组(例如，存储器库、存储器封装或一些其它分组)。
因此，在双RCD装置的实施方案中，可以(例如通过时钟三通(clock tee))分离时钟信号，使得将时钟信号同时提供到所述两个RCD装置。所述时钟三通可以被布置成降低所述两个RCD装置之间异步定时的可能性。在一个实例中，第一RCD装置和第二RCD装置可以被配置成分别向存储器子系统的相应的第一组存储器和第二组存储器提供第一子通道C/A信息和第二子通道C/A信息。第一RCD装置和第二RCD装置中的每个RCD装置可以包含双(例如，A和B)独立子通道驱动器电路，所述双独立子通道驱动器电路被配置成向相应的存储器组的相应子集提供相应的子通道C/A信息。例如，响应于时钟信号，第一RCD装置的第一子通道驱动器电路可以向第一组存储器的第一子集和第二子集提供第一子通道C/A信息，同时，第一RCD装置的第二子通道驱动器电路向所述第一组存储器的第三子集和第四子集提供第一子通道C/A信息。响应于时钟信号，第二RCD装置的第一子通道驱动器电路和第二子通道驱动器电路可以执行类似的操作以同时向所述第二组存储器的相应子集提供第二子通道C/A信息。因为所述第一RCD装置和所述第二RCD装置中的每个RCD装置响应于所述公共时钟信号而进行操作，所以可以使所述第一RCD装置和所述第二RCD装置的操作同步，使得所有子通道驱动器电路同时驱动相应的子通道C/A信息。如先前所提到的，在存储器子系统上支持多于一个RCD装置的能力可以增加输出驱动器的数量，与单个RCD装置存储器子系统的实施方案相比，这可以相应地为存储器子系统上的存储器数量的增加提供支持。
图1是根据本公开的实施例的包含存储器子系统104的存储器系统100的框图。存储器子系统104可以耦接到C/A A总线、C/A B总线和提供时钟信号CLK的时钟总线，以从存储器系统100的存储器控制器(例如，或主机、中央处理器单元、一或多个其它处理器单元或控制器、DRAM控制器等)(未示出)接收命令和地址信息。存储器子系统104可以包含存储器封装110(1)和存储器封装110(2)。存储器子系统104可以包含存储器模块，如双列直插式存储器模块(DIMM)(例如，寄存式DIMM、减载DIMM(LRDIMM)、微型DIMM、非易失性DIMM(NVDIMM))(例如，包含非易失性存储器和控制器(未示出))或任何其它类型的DIMM。在一些实例中，存储器子系统104可以包含除存储器模块和/或DIMM之外的焊接的存储器子系统。
存储器封装110(1)可以包含耦接到存储器114(1)的寄存器时钟驱动器电路112(1)，并且存储器封装110(2)可以包含耦接到存储器114(2)的寄存器时钟驱动器电路112(2)。寄存器时钟驱动器电路112(1)可以被配置成从C/A A总线和CLK信号接收第一子通道C/A信息，而寄存器时钟驱动器电路112(2)可以被配置成从C/A B总线和CLK信号接收第二子通道C/A信息。第一子通道C/A信息和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一子通道和第二子通道的存储器存取命令和地址、芯片选择信号等。第一子通道C/A信息和/或第二子通道C/A信息还可以包含用于配置存储器子系统104和/或存储器封装110(1)和/或存储器封装110(2)的组件的信息。寄存器时钟驱动器电路112(1)可以响应于CLK信号而并行地向C/A A1-A4总线中的每条总线提供第一子通道C/A信息，而寄存器时钟驱动器电路112(2)可以响应于CLK信号而并行地向C/A B1-B4总线中的每条总线提供第二子通道C/A信息。
存储器114(1)中的每个存储器可以耦接到C/A A1-A4总线中的相应的一条总线以接收第一子通道C/A信息，并且存储器114(2)中的每个存储器可以耦接到C/A B1-B4总线中的相应的一条总线以接收第二子通道C/A信息。存储器114(1)中的每个存储器还可以耦接到相应的数据总线，以响应于第一子通道C/A信息而从存储器控制器接收写入数据并向存储器控制器提供读取数据。另外，存储器114(2)中的每个存储器可以耦接到相应的数据总线，以响应于第二子通道C/A信息而从存储器控制器接收写入数据并向存储器控制器提供读取数据。存储器114(1)和/或存储器114(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。在一些实例中，存储器114(1)和/或存储器114(2)可以各自包含动态随机存取存储器(DRAM)(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定的通信通道，存储器系统100的存储器控制器可以分别通过C/AA总线和C/AB总线通过两个独立子通道同时提供相应的第一子通道C/A信息和第二子通道C/A信息，以及用于将所述两个子通道的定时同步到存储器子系统104的单个时钟信号。在一些实例中，存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一者或两者可以进一步包含控制平面中枢(例如，装置或芯片)(未示出)，以基于来自C/AA总线的第一子通道C/A信息或来自C/AB总线的第二子通道C/A信息中的至少一个子通道C/A信息而在存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一者或两者的组件之间提供控制平面通信，所述组件如寄存器时钟驱动器电路112(1)、寄存器时钟驱动器电路112(2)、热传感器(未示出)、电源管理集成电路(未示出)等或其任何组合。控制平面通信可以用于配置存储器子系统104和/或存储器封装110(1)和存储器封装110(2)中的一者或两者的组件的参数，如电压电平、时钟定时特性、操作模式等。
存储器封装110(1)被配置成接收第一子通道C/A信息并响应于第一子通道C/A信息以通过相应的数据总线接收写入数据并将所述写入数据存储在存储器114(1)处并且将来自所述存储器的读取数据提供到存储器控制器，而存储器封装110(2)被配置成接收第二子通道C/A信息并响应于第二子通道C/A信息以通过相应的数据总线接收写入数据并将所述写入数据存储在存储器114(2)处并且将来自所述存储器的读取数据提供到存储器控制器。
寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)可以各自被配置成响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子通道C/A信息和第二子通道C/A信息分别驱动到C/A A1-A4总线和C/AB1-B4总线。可以(例如，通过时钟三通)分离CLK信号，使得所述信号被同时路由到寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)并在这些寄存器时钟驱动器电路处被同时接收。所述时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成降低寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)处的定时差异的可能性。寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每个寄存器时钟驱动器电路可以包含双(例如，A和B)独立子通道驱动器电路，所述双独立子通道驱动器电路各自被配置成将相应的子通道C/A信息驱动到C/A A1-A4总线中的相应的两条总线或C/A B1-B4总线中的相应的两条总线。例如，响应于CLK信号，寄存器时钟驱动器电路112(1)的第一子通道驱动器电路可以向C/A A1-A2总线提供第一子通道C/A信息，而寄存器时钟驱动器电路112(1)的第二子通道驱动器电路可以向C/A A3-A4总线提供第一子通道C/A信息。寄存器时钟驱动器电路112(2)的子通道驱动器电路可以各自响应于CLK信号而类似地向C/A B1-B4总线中的相应的两条总线提供第二子通道C/A信息。
可以将存储器114(1)划分为四个子集，其中每个子集中的存储器耦接到C/A A1-A4总线中的单独的一条总线以接收第一子通道C/A信息。类似地，可以将存储器114(2)划分为四个子集，其中每个子集中的存储器耦接到C/AB1-B4总线中的单独的一条总线以接收第二子通道C/A信息。存储器114(1)中的一或多个存储器可以响应于第一子通道C/A信息而通过相应的数据总线从存储器控制器接收写入数据或向所述存储器控制器提供读取数据以及执行其它操作。类似地，存储器114(2)中的一或多个存储器可以响应于第二子通道C/A信息而通过相应的数据总线从存储器控制器接收写入数据或向所述存储器控制器提供读取数据以及执行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统104可以被缩放以包含两个以上的存储器封装、两个以上的RCD电路和/或两个以上的存储器组，如以支持另外的子通道(例如，通过另外的C/A总线和/或CLK信号来支持)。还应理解，寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每个寄存器时钟驱动器电路都可以配置有另外的驱动器电路以支持四条以上的独立C/A总线。在存储器子系统104上支持多于一个RCD电路的能力可以增加输出驱动器的数量，与单个RCD装置存储器子系统的实施方案相比，这可以相应地为存储器子系统104上的存储器数量的增加提供支持。
图2是根据本公开的实施例的包含耦接到存储器控制器202的存储器子系统204的存储器系统200的框图。存储器子系统204可以耦接到由存储器控制器202驱动的C/A A总线、C/A B总线和时钟信号CLK。存储器控制器202可以包含主机、中央处理器单元、一或多个其它处理器单元或控制器、DRAM控制器等。存储器子系统204可以包含具有迹线的印刷电路板205，以支持C/AA总线、C/A B总线和CLK信号的信号线，并且可以包含用于支持存储器封装210(1)和存储器封装210(2)的安装的基础设施。在一些实例中，印刷电路板205可以包含存储器模块印刷电路板，如DIMM印刷电路板。在其它实例中，印刷电路板205包含母板印刷电路板，或任何其它类型的印刷电路板。在一些实例中，存储器子系统204可以包含存储器模块，如DIMM(例如，包含寄存式DIMM、LRDIMM、微型DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统204可以包含除存储器模块和/或DIMM之外的焊接的存储器子系统。在一些实例中，图1的存储器子系统104可以实施存储器子系统204。
存储器封装210(1)可以包含耦接到存储器214(1)的寄存器时钟驱动器电路212(1)，并且存储器封装210(2)可以包含耦接到存储器214(2)的寄存器时钟驱动器电路212(2)。寄存器时钟驱动器电路212(1)可以被配置成接收来自C/A A总线的第一子通道C/A信息并接收CLK信号，而寄存器时钟驱动器电路212(2)可以被配置成接收来自C/A B总线的第二子通道C/A信息并接收CLK信号。第一子通道C/A信息和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一子通道和第二子通道的存储器存取命令和地址、芯片选择信号等。第一子通道C/A信息和/或第二子通道C/A信息还可以包含用于配置存储器子系统204和/或存储器封装210(1)和/或存储器封装210(2)的组件的信息。寄存器时钟驱动器电路212(1)可以响应于CLK信号而并行地(例如，同时)向C/A A1-A4总线中的每条总线提供第一子通道C/A信息，而寄存器时钟驱动器电路212(2)可以响应于CLK信号而并行地向C/A B1-B4总线中的每条总线提供第二子通道C/A信息。
寄存器时钟驱动器电路212(1)可以包含各自被配置成通过232(1)从C/A A总线并行地(例如，同时)接收第一子通道C/A信息的第一驱动器电路240(1)和第二驱动器电路242(1)以及被配置成接收CLK信号的时钟驱动器电路244(1)。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置成将第一子通道C/A信息驱动到C/AA1-A2总线，而第二驱动器电路242(1)可以被配置成将第一子通道C/A信息驱动到C/A A3-A4总线。
类似地，寄存器时钟驱动器电路212(2)可以包含各自被配置成通过232(2)从C/AB总线并行地(例如，同时)接收第二子通道C/A信息的第一驱动器电路240(2)和第二驱动器电路242(2)以及被配置成接收CLK信号的时钟驱动器电路244(2)。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置成将第二子通道C/A信息驱动到C/A B1-B2总线，而第二驱动器电路242(1)可以被配置成将第二子通道C/A信息驱动到C/A B3-B4总线。
存储器214(1)中的每个存储器可以耦接到C/A A1-A4总线中的相应的一条总线以接收第一子通道C/A信息，并且存储器214(2)中的每个存储器可以耦接到C/A B1-B4总线中的相应的一条总线以接收第二子通道C/A信息。存储器214(1)中的每个存储器还可以耦接到相应的数据总线，以响应于第一子通道C/A信息而从存储器控制器接收写入数据并向存储器控制器提供读取数据。另外，存储器214(2)中的每个存储器可以耦接到相应的数据总线，以响应于第二子通道C/A信息而从存储器控制器接收写入数据并向存储器控制器提供读取数据。存储器214(1)和/或存储器214(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。在一些实例中，存储器214(1)和/或存储器214(2)可以各自包含动态随机存取存储器(DRAM)(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定的通信通道，存储器控制器202的C/A A驱动器和C/A B驱动器可以分别通过C/A A总线和C/A B总线通过两个独立子通道同时提供相应的第一子通道C/A信息和第二子通道C/A信息，同时CLK驱动器通过时钟信号线提供用于将所述两个子通道的定时同步到存储器子系统204的单个时钟信号。在一些实例中，206上的逻辑芯片和/或存储器封装210(1)和存储器封装210(2)中的一者或两者可以进一步包含控制平面中枢(例如，装置或芯片)(未示出)，以基于来自C/A A总线的第一子通道C/A信息或来自C/A B总线的第二子通道C/A信息中的至少一个子通道C/A信息而在存储器子系统204和/或存储器封装210(1)和存储器封装210(2)中的一者或两者的组件之间提供控制平面通信，所述组件如寄存器时钟驱动器电路212(1)、寄存器时钟驱动器电路212(2)、热传感器(未示出)、电源管理集成电路(未示出)等或其任何组合。控制平面通信可以用于配置存储器子系统204和/或存储器封装210(1)和存储器封装210(2)中的一者或两者的组件的参数，如电压电平、时钟定时特性、操作模式等。
存储器封装210(1)被配置成接收第一子通道C/A信息并响应于第一子通道C/A信息以通过相应的数据总线接收写入数据并将所述写入数据存储在存储器214(1)处并且将来自所述存储器的读取数据提供到存储器控制器，而存储器封装210(2)被配置成接收第二子通道C/A信息并响应于第二子通道C/A信息以通过相应的数据总线接收写入数据并将所述写入数据存储在存储器214(2)处并且将来自来自所述存储器的读取数据提供到存储器控制器。
寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)可以各自被配置成响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子通道C/A信息和第二子通道C/A信息分别驱动到C/A A1-A4总线和C/A B1-B4总线。可以(例如，通过时钟三通)分离CLK信号，使得所述信号被同时路由到寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)并在这些寄存器时钟驱动器电路处被同时接收。所述时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成降低寄存器时钟驱动器电路212(1)与寄存器时钟驱动器电路212(2)之间的定时差异的可能性。
寄存器时钟驱动器电路212(1)的第一驱动器电路240(1)和第二驱动器电路242(1)可以各自从C/A A总线并行地(例如，同时)接收第一子通道C/A信息，并且时钟驱动器电路244(1)可以接收CLK信号。C/A A总线可以通过三通230(1)分离，以向第一驱动器电路240(1)和第二驱动器电路242(1)中的每个驱动器电路提供第一子通道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第一子通道C/A信息驱动到C/A A1-A2总线，而第二驱动器电路242(1)可以将第一子通道C/A信息驱动到C/A A3-A4总线。
寄存器时钟驱动器电路212(2)的第一驱动器电路240(2)和第二驱动器电路242(2)可以从C/A B总线并行地(例如，同时)接收第二子通道C/A信息，并且时钟驱动器电路244(2)可以接收CLK信号。C/A B总线可以通过三通230(2)分离，以向第一驱动器电路240(2)和第二驱动器电路242(2)中的每个驱动器电路提供第一子通道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第二子通道C/A信息驱动到C/A B1-B2总线，而第二驱动器电路242(1)可以将第二子通道C/A信息驱动到C/A B3-B4总线。第二驱动器电路242(1)、时钟驱动器电路244(1)、第二驱动器电路242(2)和时钟驱动器电路244(2)全部都可以以基于公共CLK信号的定时以同步方式进行操作。
可以将存储器214(1)划分为四个子集，其中每个子集中的存储器耦接到C/A A1-A4总线中的单独的一条总线以接收第一子通道C/A信息。类似地，可以将存储器214(2)划分为四个子集，其中每个子集中的存储器耦接到C/A B1-B4总线中的单独的一条总线以接收第二子通道C/A信息。存储器214(1)中的一或多个存储器可以响应于第一子通道C/A信息而通过相应的数据总线从存储器控制器接收写入数据或向所述存储器控制器提供读取数据以及执行其它操作。类似地，存储器214(2)中的一或多个存储器可以响应于第二子通道C/A信息而通过相应的数据总线从存储器控制器接收写入数据或向所述存储器控制器提供读取数据以及执行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统204可以被缩放以包含两个以上的存储器封装、两个以上的RCD电路和/或两个以上的存储器组，如以支持另外的子通道(例如，通过另外的C/A总线和/或CLK信号来支持)。还应理解，寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每个寄存器时钟驱动器电路都可以配置有另外的驱动器电路以支持四条以上的独立C/A总线。在存储器子系统204上支持多于一个RCD电路的能力可以增加输出驱动器的数量，与单个RCD装置存储器子系统的实施方案相比，这可以相应地为存储器子系统204上的存储器数量的增加提供支持。
图3A和3B分别是根据本公开的实施例的双堆叠存储器封装310和单堆叠存储器封装311的框图。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)和/或图2的存储器封装210(1)和/或存储器封装210(2)可以实施双堆叠存储器封装310和/或单堆叠存储器封装311。
图3A包含双堆叠存储器封装310的侧视图301和俯(例如，平面)视图302。在图3A中，侧视图301从存储器封装310的侧面305(即俯视图302的右侧)的角度描绘了存储器封装310。双堆叠存储器封装310可以包含寄存器时钟驱动器电路312和存储器314。寄存器时钟驱动器电路312可以被配置成执行参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)描述的操作。双堆叠存储器封装310可以耦接到C/A总线(例如，图1和/或2的C/A A1-A4总线之一或C/A B1-B4总线之一)以接收相应的子通道C/A信息，耦接到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)，并且耦接到相应的数据总线以接收写入数据并提供读取数据。
存储器314可以包含管芯堆叠342(1)和管芯堆叠342(2)，这些管芯堆叠各自包含以瓦或级联堆叠的布置堆叠的存储器管芯360中的10个存储器管芯(例如，存储器管芯360中的每个存储器管芯都从存储器管芯360中的相邻存储器管芯水平偏移)。在一些实例中，存储器管芯360中的每个存储器管芯可以包含DRAM架构，如DDR4 DRAM、DDR5 DRAM、DDR6DRAM等。管芯堆叠342(1)和管芯堆叠342(2)的存储器管芯360中的每个存储器管芯可以通过相应的引线接合350耦接到其它电路系统以执行存储器存取操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠342(1)和管芯堆叠342(2)可以包含存储器管芯360中的多于或少于10个存储器管芯。还应当理解，在一些实例中，管芯堆叠342(1)可以包含与管芯堆叠342(2)不同数量的存储器管芯360。还应当理解，在不脱离本公开的范围的情况下，管芯堆叠342(1)和/或管芯堆叠342(2)可以被布置成使用其它堆叠和连接实施方案(如3D硅穿孔堆叠)。
在一些实例中，双堆叠存储器封装310可以进一步包含控制平面中枢(例如，装置或芯片)(未示出)，以基于来自相应的C/A总线的相应的子通道C/A信息在双堆叠存储器封装310的组件之间提供控制平面通信，所述组件如寄存器时钟驱动器电路312、热传感器(未示出)、电力管理集成电路(未示出)等或其任何组合。控制平面通信可以用于配置双堆叠存储器封装310的组件的参数，如电压电平、时钟定时特性、操作模式等。
图3B包含单堆叠存储器封装311的侧视图303和俯(例如，平面)视图304。在图3B中，侧视图303从存储器封装310的侧面306(即俯视图304的右侧)的角度描绘了存储器封装311。单堆叠存储器封装311可以包含寄存器时钟驱动器电路312和存储器315。寄存器时钟驱动器电路312可以被配置成执行参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)描述的操作。单堆叠存储器封装311可以耦接到C/A总线(例如，图1和/或2的C/A A1-A4总线之一或C/A B1-B4总线之一)以接收相应的子通道C/A信息，耦接到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)，并且耦接到相应的数据总线以接收写入数据并提供读取数据。
存储器315可以包含管芯堆叠343，所述管芯堆叠包含以瓦或级联堆叠的布置堆叠的存储器管芯360中的20个存储器管芯(例如，存储器管芯360中的每个存储器管芯都从存储器管芯360中的相邻存储器管芯水平偏移)。管芯堆叠343的存储器管芯360中的每个存储器管芯可以通过相应的引线接合350耦接到其它电路系统以执行存储器存取操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠343可以包含存储器管芯360中的多于或少于20个存储器管芯。还应当理解，在不脱离本公开的范围的情况下，管芯堆叠343可以被布置成使用其它堆叠和连接实施方案(如3D硅穿孔堆叠)。
在一些实例中，双堆叠存储器封装310可以进一步包含控制平面中枢(例如，装置或芯片)(未示出)，以基于来自相应的C/A总线的相应的子通道C/A信息在单堆叠存储器封装311的组件之间提供控制平面通信，所述组件如寄存器时钟驱动器电路312、热传感器(未示出)、电力管理集成电路(未示出)等或其任何组合。控制平面通信可以用于配置单堆叠存储器封装311的组件的参数，如电压电平、时钟定时特性、操作模式等。
图4是根据本公开的实施例的包含耦接到存储器控制器402的存储器子系统404的存储器系统400的框图。存储器子系统404可以包含存储器模块，如DIMM(例如，寄存式DIMM、减载DIMM(LRDIMM)、微型DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统404可以包含除存储器模块和/或DIMM之外的焊接的存储器子系统。在一些实例中，图1的存储器子系统104和/或图2的存储器子系统204可以实施存储器子系统404。
存储器子系统404可以被配置成与存储器控制器402进行通信，以基于时钟信号CLK、来自C/A A总线的第一子通道C/A信息、来自C/A B总线的第二子通道C/A信息和/或通过相应的数据总线通过信号传输的数据来执行存储器存取操作。在一些实例中，存储器控制器402可以包含被配置成驱动来自C/A A总线的第一子通道C/A信息的C/A A总线驱动器462，被配置成驱动来自C/A B总线的第二子通道C/A信息的C/A B总线驱动器464，以及被配置成通过时钟信号线驱动CLK信号的时钟驱动器466。存储器控制器402可以进一步包含耦接到相应数据总线以分别提供写入数据并接收读取数据的驱动器和接收器(未示出)。
存储器子系统404可以包含耦接到寄存器时钟驱动器电路412(1)的存储器414(1)-(8)和耦接到寄存器时钟驱动器电路412(2)的存储器414(9)-(16)。寄存器时钟驱动器电路412(1)可以被配置成从C/A A总线和CLK信号接收第一子通道C/A信息，而寄存器时钟驱动器电路412(2)可以被配置成从C/AB总线和CLK信号接收第二子通道C/A信息。第一子通道C/A信息和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一子通道和第二子通道的存储器存取命令和地址、芯片选择信号等。第一子通道C/A信息和/或第二子通道C/A信息还可以包含用于配置存储器子系统404和/或存储器子系统404的组件的信息。寄存器时钟驱动器电路412(1)可以响应于CLK信号而并行地向A1-A2总线中的每条总线提供第一子通道C/A信息，而寄存器时钟驱动器电路412(2)可以响应于CLK信号而并行地向C/A B1-B2总线中的每条总线提供第二子通道C/A信息。应当理解，在不脱离本公开范围的情况下，图4的存储器子系统404可以包含双侧存储器模块，其中存储器子系统404的相对侧(未示出)包含与存储器414(0)-(15)类似地布置的另外的存储器，并且寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以分别在另外的C/A A3-A4总线和C/AB3-B4总线上分别提供第一子通道C/A信息和第二子通道C/A信息。
在一些实例中，存储器414(1)-(16)可以都是相同类型的存储器。在其它实例中，存储器414(1)-(16)可以是不同类型的存储器的混合。在一些实例中，存储器414(1)-(16)可以在以下中实施：图1的存储器114(1)和/或存储器114(2)、图1的存储器214(1)和/或存储器214(2)、图3A的存储器314和/或存储器管芯360中的一或多个存储器管芯、图3B的存储器315和/或存储器管芯360中的一或多个存储器管芯或其任何组合。尽管存储器模块404在图4中示出为具有16个存储器414(1)-(16)，但是在其它实施例中可以使用更多或更少的存储器。在一些实例中，存储器子系统404可以包含用于纠错码(ECC)存储的另外的存储器(未示出)。存储器414(1)-(16)中的每一个可以包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储器管芯堆叠。存储器414(1)-(16)可以包含DRAM架构，如DDR4 DRAM、DDR5 DRAM、DDR6 DRAM等。
存储器414(1)-(4)中的每一个可以耦接到C/A A1总线，并且存储器414(5)-(8)中的每一个可以耦接到C/A A2总线，以接收第一子通道C/A信息。存储器414(9)-(12)中的每一个可以耦接到C/A B1总线，并且存储器414(13)-(16)中的每一个可以耦接到C/A B2总线，以接收第二子通道C/A信息。存储器414(1)-(16)中的每一个还可以耦接到相应的数据总线，以响应于第一子通道C/A信息或第二子通道C/A信息而从存储器控制器202接收写入数据并向所述存储器控制器提供读取数据。
在一些实施例中，存储器414(1)-(16)可以被组织成不同的物理库和/或可以被包含在存储器子系统404的一侧或两侧上。在一些实施例中，每物理库可以存在4个、8个、16个或更多个存储器，并且在存储器子系统404中存在一或多个物理库。例如，存储器子系统404可以包含位于存储器子系统404的第一侧上的第一物理库(例如，16个存储器414(1)-(16))，以及位于存储器子系统404的背面的第二物理库(例如，位于存储器子系统404的反面的16个以上的存储器)。
在操作中，对于给定的通信通道，402的C/A A总线驱动器462和C/A B总线驱动器464可以分别通过C/A A总线和C/A B总线通过两个独立子通道同时提供相应的第一子通道C/A信息和第二子通道C/A信息，同时时钟驱动器466通过时钟信号线提供用于将所述两个子通道的定时同步到存储器子系统404的单个时钟信号。在一些实例中，存储器子系统404可以进一步包含控制平面中枢(例如，装置或芯片)(未示出)，以基于来自C/A A总线的第一子通道C/A信息或来自C/A B总线的第二子通道C/A信息中的至少一个在存储器子系统404的组件之间提供控制平面通信，所述组件如寄存器时钟驱动器电路412(1)、寄存器时钟驱动器电路412(2)、热传感器(未示出)、电力管理集成电路(未示出)等或基于其任何组合。控制平面通信可以用于配置存储器子系统404的组件的参数，如电压电平、时钟定时特性、操作模式等。
寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以各自被配置成响应于CLK信号而将分别从C/A A总线和C/A B总线接收的第一子通道C/A信息和第二子通道C/A信息分别驱动到C/A A1-A2总线和C/A B1-B2总线。可以(例如，通过时钟三通)分离CLK信号，使得所述信号被同时路由到寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)并在这些寄存器时钟驱动器电路处被同时接收。所述时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成降低寄存器时钟驱动器电路212(1)与寄存器时钟驱动器电路212(2)之间的定时差异的可能性。
存储器414(1)-(4)中的每一个可以通过C/A A1总线接收第一子通道C/A信息，并且存储器414(5)-(8)中的每一个可以通过C/A A2总线接收第一子通道C/A信息。存储器414(1)-(8)中的一或多个存储器可以响应于第一子通道C/A信息而执行存储器存取操作，以从与存储器控制器402通信的相应的数据总线接收数据并向所述数据总线提供数据。
存储器414(9)-(12)中的每一个可以通过C/A B1总线接收第二子通道C/A信息，并且存储器414(13)-(16)中的每一个可以通过C/A B2总线接收第二子通道C/A信息。存储器414(9)-(16)中的一或多个存储器可以响应于第二子通道C/A信息而执行存储器存取操作，以从与存储器控制器402通信的相应的数据总线接收数据并向所述数据总线提供数据。
应当理解，在不脱离本公开的范围的情况下，存储器子系统404可以被缩放以包含16个(或32个)以上的存储器、两个以上的寄存器时钟驱动器电路和/或两个以上的存储器组，如以支持另外的子通道(例如，通过另外的C/A总线和/或CLK信号来支持)。还应理解，寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每个寄存器时钟驱动器电路都可以配置有另外的驱动器电路以支持四条以上的独立C/A总线。在存储器子系统404上支持多于一个寄存器时钟驱动器电路的能力可以增加输出驱动器的数量，与单个RCD装置存储器模块的实施方案相比，这可以相应地为存储器子系统404上的存储器数量的增加提供支持。
图5是根据本公开的至少一个实施例的半导体装置500的框图。半导体装置500可以是集成在单个半导体芯片上的如DRAM装置等半导体存储器装置(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。图5的示例装置500可以包含定位于衬底523上的如存储器管芯堆叠等存储器封装，所述衬底可以用作(并且可以被称为)接口。尽管在存储器管芯堆叠中的管芯中示出了某些组件，并且在衬底523上示出了某些组件，但是在其它示例实施例中，堆叠与衬底523之间的装置500的组件的其它布置是可能的。在一些实施例中，装置500可以包含多个存储器管芯堆叠。在其它实施例中，存储器管芯堆叠可以包含单个存储器管芯。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)、图2的存储器封装210(1)和/或存储器封装210(2)、图3A的双堆叠存储器封装310和/或管芯堆叠342(1)和管芯堆叠342(2)中的任一者或两者、图3B的单堆叠存储器封装311和/或管芯堆叠343、图4的存储器寄存器时钟驱动器电路412(1)-(16)中的任何一个或其任何组合可以实施半导体装置500。
为了图示的简洁和清晰，图5中仅示出了存储器管芯堆叠中的一个存储器管芯的组件。通常，存储器管芯堆叠中的不同管芯可以各自具有彼此类似的组件。在一些实施例中，所述存储器管芯堆叠中的每个管芯可以在物理上彼此相同。衬底523可以充当接口，并且可以向外部发送信息(例如，数据、命令)并从外部接收信息，而存储器管芯堆叠中的存储器管芯与衬底523的组件进行通信。如本文所描述，由衬底523发送的命令和其它信号可以发送到存储器管芯堆叠中的所有管芯，或者可以被单独寻址到存储器管芯堆叠中的单独的管芯。
半导体装置500包含存储器阵列518。存储器阵列518可以定位在存储器管芯堆叠中的管芯中。存储器阵列518被示出为包含多个存储器组。在图5的实施例中，存储器阵列518被示出为包含N+1个存储器组BANK0-N，其中N为任何整数值，如2、4、8、16、32等。存储器组BANK0-N中的每一个可以包含多条字线WL、多条位线BL和/BL以及布置在所述多条字线WL和所述多条位线BL和/BL的交叉处的多个存储器胞元MC。对字线WL的选择由行解码器508执行，并且对位线BL和/BL的选择由列解码器510执行。所述行解码器508和所述列解码器510也可以定位在存储器管芯堆叠中的存储器管芯中。在图5的实施例中，行解码器508包含用于每个存储器组的相应的行解码器，并且列解码器510包含用于每个存储器组的相应的列解码器。位线BL和/BL耦接到相应的读出放大器(SAMP)。来自位线BL或/BL的读取数据由读出放大器SAMP放大并且通过互补局部数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器520。相反地，从读取/写入放大器520输出的写入数据通过互补主数据线MIOT/B、传输门TG和互补局部数据线LIOT/B传输到读出放大器SAMP并且写入到耦接到位线BL或/BL的存储器胞元MC中。
半导体装置500可以采用多个外部端子，所述多个外部端子包含耦接到用于接收命令和地址以及CS信号的命令和地址总线的命令和地址(C/A)端子、用于接收时钟CK和/CK的时钟端子、用于(例如，通过多通道数据总线)接收和提供数据的数据端子DQ以及用于接收电源电位VDD、VSS、VDDQ和VSSQ的电源端子。所述外部端子可以定位在衬底523上。
向时钟端子供应提供到输入电路514的外部时钟CK和/CK。所述外部时钟可以是互补的。输入电路514基于CK和/CK时钟生成内部时钟ICLK。将ICLK时钟提供到命令解码器510和内部时钟发生器512。内部时钟发生器512基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可以用于对各种内部电路的操作进行定时。将内部数据时钟LCLK提供到输入/输出电路522以对输入/输出电路522中包含的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
可以向C/A端子供应存储器地址。向C/A端子供应的存储器地址通过命令/地址输入电路502传输到地址解码器504。地址解码器504接收地址并将经解码的行地址XADD供应到行解码器508并且将经解码的列地址YADD供应到列解码器510。地址解码器504还可以供应经解码的组地址BADD，所述组地址可以指示存储器阵列518中含有经解码的行地址XADD和列地址YADD的组。在一些实施例中，地址解码器504还可以指示用于激活的存储器管芯堆叠中的特定存储器管芯。可以向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于对存储器进行存取的存取命令(如用于执行读取操作的读取命令和用于执行写入操作的写入命令)以及其它命令和操作。存取命令可以与一或多个行地址XADD、列地址YADD和组地址BADD相关联以指示待存取的一或多个存储器胞元。
命令可以通过命令/地址输入电路502作为内部命令信号提供到命令解码器506。命令解码器506包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器506可以提供用于选择字线的行命令信号和用于选择位线的列命令信号。
半导体装置500可以接收作为读取命令的存取命令。当接收读取命令并且通过读取命令及时地供应组地址、行地址和列地址(并且任选的管芯地址)时，从存储器阵列518中的与行地址和列地址相对应的存储器胞元中读取读取数据。读取命令由命令解码器506接收，所述命令解码器提供内部命令，使得将来自存储器阵列518的读取数据提供到读取/写入放大器520。读取数据通过输入/输出电路522从数据端子DQ输出到外部。
半导体装置500可以接收作为写入命令的存取命令。当接收写入命令并且通过写入命令及时地供应组地址、行地址和列地址(和任选的管芯地址)时，将供应到数据端子DQ的写入数据写入到存储器阵列518中的与行地址和列地址相对应的存储器胞元。写入命令由命令解码器506接收，所述命令解码器提供内部命令，使得写入数据由输入/输出电路522中的数据接收器接收。还可以向外部时钟端子提供写入时钟，以用于对由输入/输出电路522的数据接收器对写入数据的接收进行定时。写入数据通过输入/输出电路522供应到读取/写入放大器520，并且由读取/写入放大器520供应到存储器阵列518以写入到存储器胞元MC中。
向电源端子供应电源电位VDD和VSS。将电源电位VDD和VSS供应到内部电压发生器电路524。内部电压发生器电路524基于供应到电源端子的电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要在行解码器508中使用，内部电位VOD和VARY主要在存储器阵列518中包含的读出放大器SAMP中使用，并且内部电位VPERI在许多外周电路块中使用。
还向电源端子供应电源电位VDDQ和VSSQ。将电源电位VDDQ和VSSQ供应到输入/输出电路522。在本公开的实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS相同的电位。在本公开的另一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS不同的电位。供应到电源端子的电源电位VDDQ和VSSQ用于输入/输出电路522，使得由输入/输出电路522生成的电源噪声不会传播到其它电路块。
图6是根据本公开的实施例的用于存储器子系统的双寄存器时钟驱动器加载的方法600的流程图。可以至少部分地由图1的存储器子系统104、图2的存储器子系统204、图3A的双堆叠存储器封装310、图3B的单堆叠存储器封装311、图4的存储器子系统404或其任何组合执行方法600。
在610处，方法600可以包含在存储器子系统的第一寄存器时钟驱动器处通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息并且接收时钟信号。在620处，方法600可以包含在存储器子系统的第二寄存器时钟驱动器处通过第二命令和地址总线接收对应于通道的第二子通道命令和地址信息并且接收时钟信号。第一寄存器时钟驱动器和/或第二寄存器时钟驱动器可以包含图1的寄存器时钟驱动器电路112(1)和/或寄存器时钟驱动器电路112(2)、图2的寄存器时钟驱动器电路212(1)和/或寄存器时钟驱动器电路212(2)、图3A和3B的寄存器时钟驱动器电路312、图4的寄存器时钟驱动器电路412(1)和/或寄存器时钟驱动器电路412(2)或其任何组合。第一命令和地址总线和第二命令和地址总线以及时钟信号可以包含图1的C/A A总线和/或C/A B总线以及CLK信号、图2的C/A A总线和/或C/A B总线以及CLK信号、图3A和3B的C/A总线以及CLK信号、图4的C/A A总线和/或C/A B总线以及CLK信号或其任何组合。
在630处，方法600可以包含响应于时钟信号而向耦接到存储器子系统的第一组存储器的第一多个内部命令和地址连接(例如，总线、信号线等)提供第一子通道命令和地址信息。在640处，方法600可以包含响应于时钟信号而向耦接到存储器子系统的第二组存储器的第二多个内部命令和地址连接提供第二子通道命令和地址信息。所述第一组存储器和/或所述第二组存储器可以包含图1的存储器114(1)和/或存储器114(2)、图2的存储器214(1)和/或存储器214(2)、图3A的存储器314、图3B的存储器315、图4的存储器414(1)-(16)或其任何组合。在一些实例中，所述第一多个内部命令和地址连接和/或所述第二多个内部命令和地址连接包含两条以上的总线。所述第一多个内部命令和地址连接可以包含图1的C/A A1-A4总线、图2的C/A A1-A4总线、图3A和3B的C/A总线、图4的C/A A1-A2(和A3-A4——未示出)或其任何组合。所述第二多个内部命令和地址连接可以包含图1的C/A B1-B4总线、图2的C/A B1-B4总线、图3A和3B的C/A总线、图4的C/A B1-B2(和B3-B4——未示出)或其任何组合。所述第一组存储器和所述第二组存储器包含DRAM(例如，DDR4、DDR5、DDR6等)。在一些实例中，向所述第一多个内部命令和地址连接提供第一子通道命令和地址信息与向所述第二多个内部命令和地址连接提供子通道命令和地址信息同时发生。
在一些实例中，方法600可以包含通过第一(或第二)寄存器时钟驱动器的第一驱动器电路，将第一(或第二)子通道命令和地址信息驱动到所述第一(或第二)多个内部命令和地址连接的第一子集，以及通过第一(或第二)寄存器时钟驱动器的第二驱动器电路，将第一(或第二)子通道命令和地址信息驱动到所述第一(或第二)多个内部命令和地址连接的第二子集。
在一些实例中，方法600可以进一步包含响应于第一子通道命令和地址信息而在所述第一组存储器之一处执行第一存储器存取操作，以及响应于第二子通道命令和地址信息而在所述第二组存储器之一处执行第二存储器存取操作。第一存储器存取操作和第二存储器存取操作可以包含任何存储器操作，包含读取或写入操作。
当然，应当理解，本文中描述的实例、实施例或过程中的任一实例、实施例或过程可以与一或多个其它实例、实施例和/或过程进行组合或根据本发明系统、装置和方法在单独的装置或装置部分中分离和/或执行。
前述对某些实施例的描述本质上仅是示范性的，并且并非旨在限制本公开的范围或其应用或用途。在对本发明系统和方法的实施例的详细描述中，对附图进行了参考，所述附图形成所述详细描述的一部分，并且在附图中通过图示示出了可以实践所描述的系统和方法的具体实施例。足够详细地描述了这些实施例，以使本领域的技术人员能够实践当前公开的系统和方法，并且应当理解，在不脱离本公开的精神和范围的情况下，可以利用其它实施例并且可以进行结构和逻辑上的改变。此外，出于清晰的目的，当对某些特征的详细描述对于本领域的技术人员而言显而易见时，将不对其进行讨论，以免模糊对本公开的实施例的描述。因此，详细描述不应视为具有限制性，并且本公开的范围仅由所附权利要求限定。
最后，以上讨论旨在仅仅说明本发明系统并且不应当被解释为将所附权利要求限制于任何特定实施例或实施例组。因此，尽管已经参考示范性实施例特别详细地描述了本发明的系统，但是还应当理解的是，本领域的普通技术人员可以在不脱离如以下权利要求中阐述的本发明系统的更广泛的和预期的精神和范围的情况下设计出许多修改和替代性实施例。因此，本说明书和附图应以说明性方式看待，并且不旨在限制所附权利要求的范围。

Claims (20)

1.一种设备，其包括：
第一半导体封装，所述第一半导体封装被配置成通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息并且接收时钟信号，所述第一封装包括：
第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成响应于所述时钟信号而向第一内部命令和地址总线提供所述第一子通道命令和地址信息；以及
第一存储器，所述第一存储器被配置成响应于通过所述第一内部命令和地址总线接收的所述第一子通道命令和地址信息而执行存储器存取操作；以及
第二半导体封装，所述第二半导体封装被配置成通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息并且接收所述时钟信号，所述第二封装包括：
第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成响应于所述时钟信号而向第二内部命令和地址总线提供所述第二子通道命令和地址信息；以及
第二存储器，所述第二存储器被配置成响应于通过所述第二内部命令和地址总线接收的所述第二子通道命令和地址信息而执行存储器存取操作。
2.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器包含各自被配置成接收所述第一子通道命令和地址信息的一对驱动器电路，其中所述一对驱动器电路中的每个驱动器电路被配置成将所述第一子通道命令和地址信息驱动到第一对内部命令和地址连接和第二对内部命令和地址连接，所述第一对内部命令和地址连接和第二对内部命令和地址连接各自分别耦接到所述第一封装的包含所述第一存储器的相应存储器，其中所述第一内部命令和地址总线包含在所述第一对内部命令和地址连接或所述第二对内部命令和地址连接之一中。
3.根据权利要求1所述的设备，其中所述第二寄存器时钟驱动器包含各自被配置成接收所述第二子通道命令和地址信息的第二对驱动器电路，其中所述第二对驱动器电路中的每个驱动器电路被配置成将所述第二子通道命令和地址信息驱动到第三对内部命令和地址连接和第四对内部命令和地址连接，所述第三对内部命令和地址连接和第四对内部命令和地址连接各自分别耦接到所述第二封装的包含所述第二存储器的相应存储器，其中所述第二内部命令和地址总线包含在所述第三对内部命令和地址连接或所述第四对内部命令和地址连接之一中。
4.根据权利要求2所述的设备，其中所述第一半导体封装被配置成并行地向所述一对驱动器电路中的每个驱动器电路提供所述第一命令和地址信息的副本。
5.根据权利要求1所述的设备，其进一步包括印刷电路板，所述印刷电路板被配置成安装所述第一半导体封装和所述第二半导体封装，其中所述印刷电路板包含第一组迹线和第二组迹线，所述第一组迹线被配置成将所述第一命令和地址总线耦接到所述第一半导体封装，所述第二组迹线被配置成将所述第二命令和地址总线耦接到所述第二半导体封装。
6.根据权利要求5所述的设备，其中所述印刷电路板进一步包含时钟迹线，所述时钟迹线被配置成将所述时钟信号耦接到所述第一半导体封装和所述第二半导体封装两者。
7.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器是第一半导体装置，并且所述第二寄存器时钟驱动器是第二半导体装置。
8.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器的操作与所述第二寄存器时钟驱动器的操作同步。
9.根据权利要求1所述的设备，其中所述第一半导体封装与多个存储器管芯相关联，所述多个存储器管芯各自被配置成从所述第一寄存器时钟驱动器接收所述第一命令和地址信息。
10.一种存储器子系统，其包括：
第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息并且接收时钟信号，其中所述第一寄存器时钟驱动器被进一步配置成响应于所述时钟信号而向第一多个内部命令和地址连接提供所述第一子通道命令和地址信息；
第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息并且接收所述时钟信号，其中所述第二寄存器时钟驱动器被进一步配置成响应于所述时钟信号而向第二多个内部命令和地址连接提供所述第二子通道命令和地址信息；
第一组存储器，所述第一组存储器被配置成响应于通过所述第一多个内部命令和地址连接之一接收的所述第一子通道命令和地址信息而执行存储器存取操作；以及
第二组存储器，所述第二组存储器被配置成响应于通过所述第二多个内部命令和地址连接中之一接收的所述第二子通道命令和地址信息而执行存储器存取操作。
11.根据权利要求10所述的存储器子系统，其中所述第一寄存器时钟驱动器包含在第一半导体装置中，并且所述第二寄存器时钟驱动器包含在第二半导体装置中。
12.根据权利要求10所述的存储器子系统，其中所述第一组存储器和所述第二组存储器中的每组存储器包含相应的存储器装置。
13.根据权利要求10所述的存储器子系统，其中所述第一组存储器中的至少两个存储器包含在第一存储器管芯堆叠中，并且所述第二组存储器中的至少两个存储器包含在第二存储器管芯堆叠中。
14.根据权利要求10所述的存储器子系统，其进一步包括印刷电路板，所述印刷电路板被配置成安装所述第一寄存器时钟驱动器、所述第一组存储器、所述第二寄存器时钟驱动器和所述第二组存储器。
15.一种方法，其包括：
在存储器子系统的第一寄存器时钟驱动器处接收时钟信号并且通过第一命令和地址总线接收对应于通道的第一子通道命令和地址信息；
在所述存储器子系统的第二寄存器时钟驱动器处接收所述时钟信号并且通过第二命令和地址总线接收对应于所述通道的第二子通道命令和地址信息；
响应于所述时钟信号而向耦接到所述存储器子系统的第一组存储器的第一多个内部命令和地址连接提供所述第一子通道命令和地址信息；以及
响应于所述时钟信号而向耦接到所述存储器子系统的第二组存储器的第二多个内部命令和地址连接提供所述第二子通道命令和地址信息。
16.根据权利要求15所述的方法，其中向所述第一多个内部命令和地址连接提供所述第一子通道命令和地址信息与向所述第二多个内部命令和地址连接提供所述第二子通道命令和地址信息同时发生。
17.根据权利要求15所述的方法，其进一步包括：
响应于所述第一子通道命令和地址信息而在所述第一组存储器之一处执行第一存储器存取操作；以及
响应于所述第二子通道命令和地址信息而在所述第二组存储器之一处执行第二存储器存取操作。
18.根据权利要求15所述的方法，其进一步包括：响应于所述时钟信号而：
通过所述第一寄存器时钟驱动器的第一驱动器电路将所述第一子通道命令和地址信息驱动到所述第一多个内部命令和地址连接的第一子集；以及
通过所述第一寄存器时钟驱动器的第二驱动器电路将所述第一子通道命令和地址信息驱动到所述第一多个内部命令和地址连接的第二子集。
19.根据权利要求15所述的方法，其中所述第一多个内部命令和地址连接包含两条以上的总线。
20.根据权利要求15所述的方法，其中所述第一组存储器和所述第二组存储器包含动态随机存取存储器。
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