KR20180044773A - 정보 수신 장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 칩 선택 신호에 따라 정보를 입력받을 수 있는 정보 수신 장치 및 이를 포함하는 반도체 장치를 제공한다. 본 발명의 정보 수신 장치는 칩 선택 신호와 미리 설정된 칩 아이디 신호를 비교하는 비교부; 및 상기 비교부의 비교 결과에 기초하여, 입력 정보(information)를 수신하는 버퍼를 활성화하기 위한 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부를 포함한다.

Description

정보 수신 장치 및 이를 포함하는 반도체 장치{INFORMATION RECEIVING DEVICE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 정보 수신 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 복수의 칩을 포함하는 반도체 장치에서 적은 배선으로 복수의 칩에 정보(information)를 전송하는 것에 관한 것이다.
최근 화상 처리나 빅데이터 처리 등 많은 양의 정보를 사용하는 분야가 증가하고 있다. 많은 양의 정보를 처리하기 위해서는 메모리의 용량을 증가시키는 것도 중요하다.
이에 따라 모듈에 복수의 칩을 장착하고, 각 칩에 정보를 저장하는 기술이 이용되고 있다. 그러나, 이러한 경우 각 칩을 개별적으로 제어해야 하기 때문에 각 칩에 인가되는 배선이 증가한다.
본 발명은 복수의 칩을 포함하는 반도체 장치에서 적은 배선으로 복수의 칩에 정보를 전송하고자 한다.
본 발명의 일 실시예에 따른 정보 수신 장치는, 칩 선택 신호와 미리 설정된 칩 아이디 신호를 비교하는 비교부; 및 상기 비교부의 비교 결과에 기초하여, 입력 정보(information)를 수신하는 버퍼를 활성화하기 위한 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 칩 선택 신호와 미리 설정된 제1 칩 아이디 신호를 비교하는 제1 비교부; 및 상기 제1 비교부의 비교 결과에 기초하여 입력 정보를 수신하는 제1 버퍼를 활성화하기 위한 제1 버퍼 인에이블 신호를 생성하는 제1 버퍼 인에이블 신호 생성부를 포함하는 제1 정보 수신 장치와, 상기 칩 선택 신호와 미리 설정된 제2 칩 아이디 신호를 비교하는 제2 비교부; 및 상기 제2 비교부의 비교 결과에 기초하여 상기 입력 정보를 수신하는 제2 버퍼를 활성화하기 위한 제2 버퍼 인에이블 신호를 생성하는 제2 버퍼 인에이블 신호 생성부를 포함하는 제2 정보 수신 장치를 포함한다.
본 발명의 일 실시예에 의하면, 칩 선택 신호와 미리 설정된 칩 아이디 신호를 비교하여 정보를 입력받을 수 있다. 이때, 칩 선택 신호 및 칩 아이디 신호의 비트 수를 칩의 개수보다 적게 설정할 수 있다. 이에 따라, 칩 선택 신호의 배선 수를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 정보 수신 장치의 구성도.
도 3은 도 1의 각 칩의 칩 아이디 신호의 예시를 나타내는 표.
도 4는 도 1의 칩이 하드웨어로 구현된 모습을 모식적으로 나타낸 도면.
도 5는 도 2의 비교부 및 비교 결과 신호 생성부의 구체 회로도.
도 6은 도 2의 정보 수신 장치의 각 신호의 타이밍도.
도 7은 도 1의 반도체 장치가 하드웨어로 구현된 모습을 모식적으로 나타내는 도면.
도 8a는 비교예에 의한 경우 칩 선택 신호의 배선 수 및 핀의 수를 나타내는 도면이고, 도 8b는 본 실시예에 의한 경우 칩 선택 신호의 배선 수 및 핀의 수를 나타내는 도면.
도 9는 일 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 구성도.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 구성도이다.
도 1을 참조하면, 반도체 장치(1)는, 복수의 칩(10_1~10_N; 10으로 대표하여 나타내기도 함)과 중앙 제어부(20)를 포함한다. 예를 들어, 칩(10_1~10_N)은 디램, 플래시 메모리와 같은 메모리 칩이고, 중앙 제어부(20)는 메모리 컨트롤러이고, 반도체 장치(1)는 메모리 모듈일 수 있다.
칩(10_1~10_N)에는 정보 수신 장치(100_1~100_N; 100으로 대표하여 나타내기도 함), 정보 수신 장치(100_1~100_N)에 각각 대응하는 버퍼(200_1~200_N; 200으로 대표하여 나타내기도 함), 버퍼(200_1~200_N)에 각각 대응하는 정보 처리부(300_1~300_N)가 구비되어 있다.
중앙 제어부(20)는 미도시된 반도체 장치(1)의 외부 장치와 칩(10_1~10_N)의 사이에서 데이터(data)를 중계한다. 반도체 장치(1)의 외부 장치는 중앙 처리 장치(CPU), 애플리케이션 프로세서(AP) 또는 그래픽 처리 장치(GPU)일 수 있다. 중앙 제어부(20)는 외부 장치의 지시에 기초하여 칩(10_1~10_N)에 칩 선택 신호(CS) 및 정보(INFO)를 전송할 수 있다.
중앙 제어부(20)와 버퍼(200_1~200_N)의 사이에는 정보(INFO)를 주고 받기 위한 배선(L1)이 연결되어 있다. 버퍼(200_1~200_N)는 중앙 제어부(20)에 배선(L1)을 통하여 공통으로 연결되어 있어, 정보(INFO)는 버퍼(200_1~200_N)에 공통으로 전송된다.
배선(L1)을 통해 전송되는 정보(INFO)는 예를 들면 어드레스 신호, 로우 어드레스 스트로브 신호(RAS; Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS; Column Address Strobe), 라이트 인에이블 신호(WE; Write Enable)일 수 있다.
또한, 중앙 제어부(20)와 정보 수신 장치(100_1~100_N) 사이에는 칩 선택 신호(CS)를 주고 받기 위한 배선(L2)이 연결되어 있다. 정보 수신 장치(100_1~100_N)는 중앙 제어부(20)에 배선(L2)을 통하여 공통으로 연결되어 있어, 칩 선택 신호(CS)는 정보 수신 장치(100_1~100_N)에 공통으로 입력된다.
칩 선택 신호(CS)는 복수의 비트로 구성된다. 칩 선택 신호(CS)의 각 비트를 전송하기 위한 배선(L2)도 복수로 구성될 수 있다.
정보 수신 장치(100_1~100_N)의 각각은 중앙 제어부(20)로부터 수신된 칩 선택 신호(CS)와 각 칩(10_1~10_N)에 대해 미리 설정된 칩 아이디 신호를 비교한다. 그리고, 비교 결과에 기초하여 버퍼 인에이블 신호(BUF_EN_1~BUF_EN_N)를 생성한다.
버퍼(200_1~200_N)는 대응하는 버퍼 인에이블 신호(BUF_EN_1~BUF_EN_N)에 기초하여 정보(INFO)를 수신한다.
정보 처리부(300_1~300_N)는 버퍼(200_1~200_N)에서 수신한 정보(INFO)를 각각 처리한다.
도 2는 도 1의 정보 수신 장치(100)의 구성도이다. 즉, 도 2의 정보 수신 장치(100)는 도 1의 칩(10_1~10_N)에 각각 구비된다.
도 2를 참조하면, 정보 수신 장치(100)는 칩 선택 신호 수신부(110), 비교부(120), 비교 결과 신호 생성부(130) 및 버퍼 인에이블 신호 버퍼 인에이블 신호 생성부(140)를 포함한다.
칩 선택 신호 수신부(110)는 복수의 비트로 이루어진 칩 선택 신호(CS)를 입력받아 비교부(120)로 전달한다. 칩 선택 신호 수신부(110)는 버퍼로 구현될 수 있다. 복수의 비트로 이루어진 칩 선택 신호(CS)는 도 1의 중앙 제어부(20)로부터 배선(L2)를 통해 전송된다.
비교부(120)는, 칩 선택 신호 수신부(110)로부터 전송된 칩 선택 신호(CS)와 칩 아이디 신호(CID)를 비교하여 비교 신호(CMP)를 생성한다.
여기서, 칩 아이디 신호(CID)는 칩(10_1~10_N)에 저장된 미리 설정된 신호일 수 있다. 칩 아이디 신호(CID)는 칩(10_1~10_N) 별로 상이하게 설정될 수 있다. 칩 아이디 신호(CID)는 복수의 비트로 구성되며, 칩 선택 신호(CS)와 동일한 비트 수를 갖는다.
칩 아이디 신호(CID)는 칩(10_1~10_N)에 복수의 패드를 구비하고, 각 패드에 하이 레벨 또는 로우 레벨의 전압을 인가함으로써 설정될 수 있다. 로우 레벨의 전압은 접지 전압일 수 있다. 인가되는 전압은 칩(10_1~10_N)의 외부로부터 인가되는 전압이거나, 칩(10_1~10_N)이 외부의 전압을 이용하여 생성한 내부 전압일 수 있다.
비교부(120)는 각 칩(10_1~10_N)에 대해 미리 설정된 칩 아이디 신호(CID)와, 칩 선택 신호(CS)를 비교하여 비교 신호(CMP)를 생성한다. 예를 들면, 칩 아이디 신호(CID)의 각 비트와 칩 선택 신호(CS)의 각 비트를 비교하여, 칩 아이디 신호(CID)와 칩 선택 신호(CS)의 각 비트에 대응하는 비교 신호(CMP)를 생성할 수 있다.
비교 결과 신호 생성부(130)는 비교 신호(CMP)에 기초하여 비교 결과 신호(CMP_RES)를 생성한다. 예를 들어, 비교 결과 신호(CMP_RES)는 비교 신호(CMP)의 각 비트가 모두 활성화된 경우에 활성화될 수 있다. 즉, 비교 결과 신호(CMP_RES)는 칩 아이디 신호(CID)와 칩 선택 신호(CS)가 일치하면 활성화되고, 일치하지 않으면 비활성화될 수 있다.
각 칩(10_1~10_N) 별로 칩 아이디 신호(CID)가 상이하게 설정되는 경우, 어느 하나의 칩에 대해 칩 아이디 신호(CID)와 칩 선택 신호(CS)가 일치하면, 나머지 칩들에 대해서는 칩 아이디 신호(CID)와 칩 선택 신호(CS)가 일치하지 않게 된다. 따라서, 어느 하나의 칩에 대해서는 비교 결과 신호(CMP_RES)가 활성화되고, 나머지 칩들에 대해서는 비교 결과 신호(CMP_RES)가 비활성화될 수 있다.
버퍼 인에이블 신호 생성부(140)는 비교 결과 신호(CMP_RES)에 기초하여 버퍼 인에이블 신호(BUF_EN)를 생성한다. 이에 따라, 도 1을 참조하면, 버퍼 인에이블 신호(BUF_EN)가 활성화된 버퍼(200_1~200_N)는 정보(INFO)를 수신하고, 정보 처리 장치(300_1~300_N)는 정보(INFO)를 이용할 수 있게 된다.
도 3은 도 1의 각 칩(10_1~10_N)의 칩 아이디 신호(CID)의 예시를 나타내는 표이다. 도 1의 반도체 장치(1)에 구비되는 칩(10_1~10_N)의 개수는 8이고, 칩 아이디 신호(CID)는 3비트로 구성된다고 가정한다.
도 3을 참조하면, 칩(10_1)은 "000"의 칩 아이디 신호(CID)를 갖도록 설정된다. 이를 위해, 칩(10_1)의 칩 아이디 신호의 각 비트(CID<2>~CID<0>)에는 로우 레벨의 전압(VSS)이 인가된다.
또한, 칩(10_2)은 "001"의 칩 아이디 신호(CID)를 갖도록 설정된다. 이를 위해, 칩(10_2)의 칩 아이디 신호(CID)의 0번째 비트에는 하이 레벨의 전압(VDD)이 인가되고, 칩 아이디 신호(CID)의 1번째 및 2번째 비트에는 로우 레벨의 전압(VSS)이 인가된다.
이러한 방식으로 칩(10_3~10_8)의 칩 아이디 신호(CID)가 "010", "011", "100", "101", "110", "111"의 값을 갖도록 설정된다.
도 4는 도 1의 칩(10_1~10_N)이 하드웨어로 구현된 모습을 모식적으로 나타낸 도면이다. 도 4에서도, 도 3과 마찬가지로, 칩(10_1~10_N)의 개수는 8이고, 칩 아이디 신호(CID)는 3비트로 구성된다고 가정한다.
도 4를 참조하면, 각 칩(10_1~10_8)은 각각 3개의 패드(P0~P2)를 구비한다. 이 패드에는 로우 레벨 또는 하이 레벨의 전압이 인가되어 각 칩(10_1~10_8)의 칩 아이디(CID)가 설정된다.
예를 들어, 패드(P0~P2)에는 도 3의 칩 아이디 신호(CID<0>~CID<2>)에 대응하는 전압 레벨이 설정될 수 있다. 즉, 칩(10_1)의 패드(P0~P2)에는 로우 레벨의 전압이 인가되고, 칩(10_2)의 패드(P0)에는 하이 레벨의 전압이 인가되고, 칩(10_2)의 패드(P1, P2)에는 로우 레벨의 전압이 인가되는 식이다. 이러한 방식으로 칩(10_8)의 패드(P0~P1)에는 하이 레벨의 전압이 인가된다.
각 칩(10_1~10_8)에는 칩 선택 신호(CS<0>~CS<2>), 클락 인에이블 신호(CKE), 온 다이 터미네이션 신호(ODT)를 입력받는 핀(PN0~PN4)이 구비된다. 클락 인에이블 신호(CKE)와 온 다이 터미네이션 신호(ODT)는 도 1의 정보(INFO)의 일 예이다. 칩 선택 신호(CS<0>~CS<2>), 클락 인에이블 신호(CKE), 온 다이 터미네이션 신호(ODT)는 도 1의 중앙 제어부(20)로부터 전송된다.
도 4에서 점선으로 도시한 바와 같이, 각 칩(10_1~10_8)에 구비된 동일한 번호의 핀끼리는 공통의 배선에 연결된다. 즉, 0번째 비트의 칩 선택 신호(CS<0>)가 인가되는 핀들(P0)은 공통의 배선에 연결되고, 1번째 비트의 칩 선택 신호(CS<1>)가 인가되는 핀들(P1)은 공통의 배선에 연결되는 식이다.
핀(P0~P2)에 연결되어 칩 선택 신호(CS<0>~CS<2>)가 전송되는 3개의 배선은 도 1의 배선(L2)에 해당한다. 핀(P3~P4)에 연결되어 클락 인에이블 신호(CKE)와 온 다이 터미네이션 신호(ODT)가 전송되는 2개의 배선은 도 1의 배선(L1)에 해당한다.
각 칩(10_1~10_8)에 구비된 정보 수신 장치(100_1~100_8)는, 도 3의 구조를 가지고, 패드(P0~P2)에 의해 설정된 칩 아이디 신호(CID<0>~CID<2>)와, 핀(PN0~PN2)에 인가되는 칩 선택 신호(CS<0>~CS<2>)를 비교하여, 일치하면 클락 인에이블 신호(CKE) 및 온 다이 터미네이션 신호(ODT)를 입력받도록 버퍼 인에이블 신호(BUF_EN)를 인에이블한다.
예를 들어, 칩 선택 신호(CS)로서 "011"이 입력되는 경우, 칩(10_3)의 칩 아이디 신호(CID)의 값 "011"과 일치한다. 따라서, 칩(10_3)에 구비된 정보 수신 장치(100_3)는 버퍼 인에이블 신호(BUF_EN_3)를 인에이블하여, 칩(10_3)에 구비된 버퍼(200_3)가 클락 인에이블 신호(CKE) 및 온 다이 터미네이션 신호(ODT)를 저장하도록 한다. 한편, "011"의 칩 선택 신호(CS)는 나머지 칩(10_1, 10_2, 10_4~10_8)의 칩 아이디 신호(CID)와는 일치하지 않는다. 따라서, 칩(10_1, 10_2, 10_4~10_8)에 구비된 정보 수신 장치(100_1, 100_2, 100_4~100_8)는 버퍼 인에이블 신호(BUF_EN_1, BUF_EN_2, BUF_EN_4~BUF_EN_8)를 디스에이블하여, 칩(10_1, 10_2, 10_4~10_8)에 구비된 버퍼(200_1, 200_2, 200_4~200_8)가 클락 인에이블 신호(CKE) 및 온 다이 터미네이션 신호(ODT)를 저장하지 않도록 한다.
도 5는 도 2의 비교부(120) 및 비교 결과 신호 생성부(130)의 구체 회로도이다. 도 4에서 비교부(120)는 칩 선택 신호(CS)와 칩 아이디 신호(CID)의 대응하는 비트를 각각 비교함으로써 칩 선택 신호(CS) 또는 칩 아이디 신호(CID)와 동일한 비트 수를 갖는 비교 신호(CMP)를 생성한다.
도 5를 참조하면, 비교부(120)는 칩 선택 신호의 각 비트(CS<2>~CS<0>)와 칩 아이디 신호의 각 비트(CID<2>~CID<0>)를 비교하기 위한 비트 비교부(121~123)를 포함한다.
비트 비교부(121)는 0번째 비트의 칩 선택 신호(CS<0>)와 0번째 비트의 칩 아이디 신호(CID<0>)를 비교하여, 일치하면 0번째 비트의 비교 신호(CMP<0>)를 인에이블한다. 비트 비교부(122)는 1번째 비트의 칩 선택 신호(CS<1>)와 1번째 비트의 칩 아이디 신호(CID<1>)를 비교하여, 일치하면 1번째 비트의 비교 신호(CMP<1>)를 인에이블한다. 비트 비교부(123)는 2번째 비트의 칩 선택 신호(CS<2>)와 2번째 비트의 칩 아이디 신호(CID<2>)를 비교하여, 일치하면 2번째 비트의 비교 신호(CMP<2>)를 인에이블한다.
이에 따라, 비교부(120)로부터 비교 신호(CMP<2>~CMP<0>)가 생성된다.
버퍼 인에이블 신호 생성부(130)는 비교 신호(CMP)로부터 비교 결과 신호(CMP_RES)를 생성한다.
구체적으로, 비교 신호의 각 비트(CMP<2>~CMP<0>)가 모두 인에이블된 때, 비교 결과 신호(CMP_RES)를 인에이블한다. 비교 신호의 각 비트(CMP<2>~CMP<0>)가 하이 인에이블되는 경우, 버퍼 인에이블 신호 생성부(130)는 비교 신호의 각 비트(CMP<2>~CMP<0>)를 논리곱 연산하여 비교 결과 신호(CMP_RES)를 출력하는 것으로 구현할 수 있다. 또는, 도 2에 도시된 바와 같이, 비교 신호의 각 비트(CMP<2>~CMP<0>)가 로우 인에이블되는 경우, 버퍼 인에이블 신호 생성부(130)는 비교 신호의 각 비트(CMP<2>~CMP<0>)를 부정 논리합 연산하여 비교 결과 신호(CMP_RES)를 출력하는 것으로 구현할 수 있다.
다음으로, 도 2를 참조하면, 버퍼 인에이블 신호 생성부(140)는 비교 결과 신호(CMP_RES)에 기초하여 버퍼 인에이블 신호(BUF_EN)를 생성한다.
구체적으로, 버퍼 인에이블 신호 생성부(140)는 비교 결과 신호(CMP_RES)가 인에이블된 때, 버퍼 인에이블 신호(BUF_EN)를 인에이블한다. 이러한 버퍼 인에이블 신호 생성부(140)는 쉬프트 레지스터로 구현될 수 있다. 예를 들어, 비교 결과 신호(CMP_RES)는 펄스 형태로 입력될 수 있으며, 버퍼 인에이블 신호 생성부(140)는 비교 결과 신호(CMP_RES)가 인에이블되는 구간을 조절하여 버퍼 인에이블 신호(BUF_EN)를 생성할 수 있다. 상기 인에이블되는 구간은 버퍼(200_1~200_N)의 특성에 따라 조절될 수 있다.
이에 따라, 도 1에 도시된 바와 같이, 버퍼(200_1~200_N)가 버퍼 인에이블 신호(BUF_EN_1~BUF_EN_N)에 의해 활성화되어 정보(INFO)를 수신한다. 수신된 정보(INFO)는 대응하는 정보 처리부(300_1~300_N)에서 이용될 수 있다.
도 6는 도 2의 정보 수신 장치(100)의 각 신호의 타이밍도이다. 도 6에서 정보 수신 장치(100)는 칩 아이디 신호(CID)가 "001"으로 설정된 것으로 전제한다.
도 6를 참조하면, t1에서 "011"의 칩 선택 신호(CS)가 입력된다. 이는 "001"의 칩 아이디 신호(CID)와 일치하지 않으므로 비교 결과 신호(CMP_RES)는 로우 레벨로 디스에이블된다. 이에 따라, 버퍼 인에이블 신호(BUF_EN)도 로우 레벨로 디스에이블된다.
t2에서 "001"의 칩 선택 신호(CS)가 입력된다. 이는 "001"의 칩 아이디 신호(CID)와 일치하므로 비교 결과 신호(CMP_RES)는 하이 레벨로 인에이블된다. 이에 따라, 버퍼 인에이블 신호(BUF_EN)도 하이 레벨로 인에이블된다. 이때, 버퍼(200)의 출력 동작이 충분히 기능할 수 있도록, 버퍼 인에이블 신호(BUF_EN)의 인에이블되는 구간은 비교 결과 신호(CMP_RES)보다 확장되어 있다.
도 6에서, 칩 선택 신호의 각 비트(CS<2>~CS<0>)는 칩 선택 인에이블 신호(CS_EN)와 함께 입력된다. 다시 말해, 칩 선택 인에이블 신호(CS_EN)가 인에이블된 경우에만 칩 선택 신호의 각 비트(CS<2>~CS<0>)가 유효한 것으로 처리된다. 이는 노이즈 등으로 인해 칩 선택 신호의 각 비트(CS<2>~CS<0>)가 의도치 않게 입력되는 것을 방지하기 위한 것이다.
칩 선택 인에이블 신호(CS_EN)는 칩 선택 신호(CS)에 추가로 구비하여도 좋다. 또는, 배선 수를 줄이기 위해, 복수의 칩(10_1~10_N)에 공통으로 인가되는 다른 신호를 위한 배선을 이용하여도 좋다.
도 7은 도 1의 반도체 장치(1)가 하드웨어로 구현된 모습을 모식적으로 나타내는 도면이다.
도 7에서 도시된 바와 같이, 반도체 장치(1)는 메모리 모듈이고, 중앙 제어부(20)는 메모리 컨트롤러일 수 있다.
메모리 모듈(1)에는 한 개의 메모리 컨트롤러(20)가 탑재된다. 그리고, 메모리 모듈(1)의 앞면과 뒷면에 복수의 ODP(Octa-Die Package) 디램이 탑재된다.
ODP(Octa-Die Package) 디램이란, 8개의 칩(예를 들면, 디램)이 적층된 구조를 의미한다. 예를 들어, 도 1의 칩(10_1~10_N)은 ODP 디램을 구성할 수 있다.
도 7에 도시된 바와 같이, 고밀도(High Density)의 메모리 모듈(1)에서는 많은 수의 칩(10)이 실장된다. 따라서, 메모리 컨트롤러에서 각 칩으로 연결되는 배선의 수가 증가한다. 제한된 메모리 모듈(1)의 면적 내에 많은 수의 칩(10)과 배선을 배치하기 위해서는, 가능한한 배선의 수를 증가시키지 않도록 하는 방안이 필요하다.
도 8a는 비교예에 의한 경우 칩 선택 신호의 배선 수 및 핀의 수를 나타내는 도면이고, 도 8b는 본 실시예에 의한 경우 칩 선택 신호의 배선 수 및 핀의 수를 나타내는 도면이다. 도 8a 및 도 8b에서 칩(10)은 8개 사용하는 것을 가정한다.
도 8a를 참조하면, 중앙 제어부(20)는 칩(10_1~10_8)에 각각 칩 선택 신호(CS_1~CS_8)을 전송하기 위해 8개의 배선을 이용한다. 이때, 칩(10_1~10_8)에는 칩 선택 신호(CS_1~CS_8)를 입력받기 위해 8개의 핀이 각각 구비되어야 한다.
이에 반해, 도 8b를 참조하면, 중앙 제어부(20)는 칩(10_1~10_8)에 칩 선택 신호(CS<0>~CS<2>)를 전송하기 위해 3개의 배선을 이용한다. 칩(10_1~10_8)에는 칩 선택 신호(CS<0>~CS<2>)를 입력받기 위해 3개의 핀이 각각 구비된다.
이와 같이, 본 실시예에 의하면 배선 수 및 핀의 수를 감소시킬 수 있다.
도 9는 일 실시예에 따른 반도체 장치(1)를 포함하는 반도체 시스템의 구성도이다.
도 9에 도시된 바와 같이, 반도체 시스템은 호스트(2) 및 반도체 장치(1; 메모리 모듈)를 포함할 수 있고, 반도체 장치(1)는 중앙 제어부(20; 메모리 컨트롤러) 및 칩(10)을 포함할 수 있다. 도 9의 칩(10)은 도 1에 도시된 복수의 칩(10_1~10_N)을 대표하여 나타낸 것이다. 도 9에는 미도시되었지만, 칩(10)은 도 1에서와 마찬가지로 정보 수신 장치(100), 버퍼(200) 및 정보 처리부(300)를 포함한다.
호스트(2)는 칩(10)에 액세스하기 위해 중앙 제어부(20)로 리퀘스트 및 데이터를 전송할 수 있다. 호스트(2)는 칩(10)에 데이터를 저장시키기 위해 데이터를 중앙 제어부(20)로 전송할 수 있다. 또한, 호스트(2)는 중앙 제어부(20)를 통해 칩(10)으로부터 출력된 데이터를 수신할 수 있다. 중앙 제어부(20)는 리퀘스트에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 칩(10)에 제공하여 라이트 또는 리드 동작이 수행되도록 칩(10)을 제어할 수 있다. 중앙 제어부(20)는 호스트(2)와 칩(10) 사이의 통신을 중계할 수 있다. 중앙 제어부(20)는 호스트(2)로부터 리퀘스트와 데이터를 수신하고, 칩(10)의 동작을 제어하기 위하여 데이터(DQ), 데이터 스트로브 (DQS), 커맨드(CMD), 메모리 어드레스(ADD) 및 클럭(CLK)등을 생성하여 칩(10)으로 제공할 수 있다. 또한, 중앙 제어부(20)는 칩(10)으로부터 출력된 데이터(DQ) 및 데이터 스트로브(DQS)를 호스트(2)로 제공할 수 있다.
칩(10) 내에는 전술한 정보 수신 장치(100)가 포함될 수 있다.
이에 따라, 중앙 제어부(20)로부터 커맨드(CMD)와 어드레스(ADD)가 입력되면, 정보 수신 장치(100)는 상기 커맨드(CMD)에 포함된 칩 선택 신호(CS)와 칩 아이디 신호(CID)를 비교한다. 그리고, 일치하는 경우에는, 중앙 제어부(20)로부터 전송되는 커맨드(CMD), 어드레스(ADD), 데이터(DQ), 데이터 스트로브(DQS), 클럭 신호(CLK) 중 적어도 하나를 버퍼(200)에 저장한다.
도 9에서는 호스트(2)와 중앙 제어장치(20)가 물리적으로 분리된 구성으로 도시되었으나, 중앙 제어장치(20)가 호스트(2)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
칩(10)의 정보 처리부(300)는 중앙 제어 장치(20)로부터 수신된 커맨드(CMD), 어드레스(ADD), 데이터(DQ), 데이터 스트로브(DQS) 및 클럭 신호(CLK)를 이용하여 소정의 동작을 수행한다.
칩(10)은 복수의 메모리 뱅크를 포함할 수 있고, 어드레스(ADD)에 기초하여 데이터(DQ)를 복수의 메모리 뱅크 중 특정 뱅크에 저장할 수 있다. 또한, 칩(10)은 중앙 제어장치(20)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)와 데이터 스트로브(DQS) 등에 기초하여 데이터 송신 동작을 수행할 수 있다. 칩(10)은 어드레스 (ADD), 데이터(DQ) 및 데이터 스트로브(DQS)에 기초하여 메모리 뱅크 중의 특정 뱅크에 저장된 데이터를 중앙 제어 장치(20)로 송신할 수 있다.
이상 본 발명의 실시예를 도면을 참조하여 설명하였다.
그러나, 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (16)

  1. 칩 선택 신호와 미리 설정된 칩 아이디 신호를 비교하는 비교부; 및
    상기 비교부의 비교 결과에 기초하여, 입력 정보(information)를 수신하는 버퍼를 활성화하기 위한 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부
    를 포함하는 정보 수신 장치.
  2. 제1항에 있어서,
    상기 칩 아이디 신호는 상기 정보 수신 장치가 구비되는 칩에 장착된 패드에 소정의 전압을 인가함으로써 설정되는 것을 특징으로 하는 정보 수신 장치.
  3. 제1항에 있어서,
    상기 칩 선택 신호와 상기 칩 아이디 신호는 복수의 동일한 비트로 구성된 것을 특징으로 하는 정보 수신 장치.
  4. 제3항에 있어서,
    상기 비교부는, 상기 칩 선택 신호와 상기 칩 아이디 신호의 대응하는 각 비트를 비교하는 것을 특징으로 하는 정보 수신 장치.
  5. 제1항에 있어서,
    상기 칩 선택 신호를 입력받는 칩 선택 신호 수신부
    를 더 포함하는 것을 특징으로 하는 정보 수신 장치.
  6. 제1항에 있어서,
    상기 입력 정보는, 어드레스 신호, 로우 어드레스 스트로브 신호(RAS; Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS; Column Address Strobe), 라이트 인에이블 신호(WE; Write Enable) 중 적어도 하나인 것을 특징으로 하는 정보 수신 장치.
  7. 칩 선택 신호와 미리 설정된 제1 칩 아이디 신호를 비교하는 제1 비교부; 및 상기 제1 비교부의 비교 결과에 기초하여 입력 정보를 수신하는 제1 버퍼를 활성화하기 위한 제1 버퍼 인에이블 신호를 생성하는 제1 버퍼 인에이블 신호 생성부를 포함하는 제1 정보 수신 장치와,
    상기 칩 선택 신호와 미리 설정된 제2 칩 아이디 신호를 비교하는 제2 비교부; 및 상기 제2 비교부의 비교 결과에 기초하여 상기 입력 정보를 수신하는 제2 버퍼를 활성화하기 위한 제2 버퍼 인에이블 신호를 생성하는 제2 버퍼 인에이블 신호 생성부를 포함하는 제2 정보 수신 장치
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 칩 아이디 신호와 상기 제2 칩 아이디 신호는 상이하게 설정된 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 정보 수신 장치는 제1 칩에 구비되고,
    상기 제2 정보 수신 장치는 제2 칩에 구비되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 칩 아이디 신호 및 상기 제2 칩 아이디 신호는 상기 제1 칩에 장착된 제1 패드에 제1 전압을 인가하고, 상기 제2 칩에 장착된 제2 패드에 제2 전압을 인가함으로써 설정되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 칩 선택 신호, 상기 제1 칩 아이디 신호 및 상기 제2 칩 아이디 신호는 동일한 비트 수를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 비트 수는 상기 상기 반도체 장치에 구비되는 칩의 개수보다 적은 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 비교부는, 상기 칩 선택 신호와 상기 제1 칩 아이디 신호의 대응하는 각 비트를 비교하고,
    상기 제2 비교부는, 상기 칩 선택 신호와 상기 제2 칩 아이디 신호의 대응하는 각 비트를 비교하는 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서,
    상기 제1 정보 수신 장치는, 상기 칩 선택 신호를 입력받는 제1 칩 선택 신호 수신부를 더 포함하고,
    상기 제2 정보 수신 장치는, 상기 칩 선택 신호를 입력받는 제2 칩 선택 신호 수신부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제7항에 있어서,
    상기 입력 정보는, 어드레스 신호, 로우 어드레스 스트로브 신호(RAS; Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS; Column Address Strobe), 라이트 인에이블 신호(WE; Write Enable) 중 적어도 하나인 것을 특징으로 하는 반도체 장치.
  16. 제7항에 있어서,
    상기 칩 선택 신호와 상기 입력 정보를 전송하는 중앙 제어부; 를 더 포함하는 것을 특징으로 하는 반도체 장치.
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