TW201944415A - 記憶模組 - Google Patents

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陳尚斌
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Abstract

本發明提供一種記憶模組，其中，該記憶模組包括至少具有第一記憶裝置和第二記憶裝置的多個記憶裝置，第一記憶裝置包括第一終端電阻，第二記憶裝置包括第二終端電阻。在記憶模組的操作中，當該第一記憶裝置被記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一終端電阻被控制為不提供用於該第一記憶裝置的阻抗匹配，以及，該第二終端電阻被控制為提供用於該第二記憶裝置的阻抗匹配。

Description

記憶模組
本發明通常涉及一種記憶體，以及更特別地，涉及一種能夠控制阻抗匹配的記憶模組。
在多組（multi-rank）動態隨機存取記憶（dynamic random access memory，DRAM）模組中，信號質量因負載增大而變差。因此，DRAM模組通常包括用於信號線的阻抗匹配的終端電阻（on-die termination，ODT），通過使用ODT可以減少信號失真，從而提高信號質量。通常，終端電阻優選具有較低的阻抗，然而，低阻抗設置會導致過阻尼（over-damped）問題，即上升時間或下降時間增加，這會對後續信號處理帶來問題。
有鑑於此，本發明的目的之一在於提供一種記憶模組，以解決上述問題。
在一些實施例中，本發明提供一種種記憶模組，其包括多個記憶裝置，該多個記憶裝置至少包括第一記憶裝置，該第一記憶裝置包括第一終端電阻；其中，當該第一記憶裝置被記憶控制器存取時，該第一終端電阻被控制為不提供用於該第一記憶裝置的阻抗匹配。
在另一些實施例中，本發明提供一種記憶模組，其包括多個記憶裝置，該多個記憶裝置至少包括第一記憶裝置和第二記憶裝置，該第一記憶裝置包括第一可變終端電阻，該第二記憶裝置包括第二可變終端電阻；其中，當該第一記憶裝置被記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一可變終端電阻和該第二可變終端電阻被控制為提供阻抗匹配，以及，該第一可變終端電阻的電阻值大於該第二可變終端電阻的電阻值。
在下面的詳細描述中描述其它實施例和優點。本發明內容並非旨在限定本發明。本發明由申請專利範圍限定。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
第1圖是根據本發明一實施例示出的記憶系統（memory system）100的示意圖。在本實施例中，記憶系統100是易失性記憶系統，例如動態隨機存取記憶（dynamic random access memory，DRAM）系統。如第1圖所示，記憶系統100包括記憶控制器（memory controller）110（例如，DRAM控制器）和由供給電壓（supply voltage）VDD供電的記憶模組（memory module）120（例如，DRAM模組），其中，記憶模組120包括多個記憶裝置（memory device）（例如，DRAM裝置）122_1-122_n。在本實施例中，記憶控制器110和記憶模組120通過多條連接線連接，例如，多條連接線可用於傳輸多個雙向資料信號DQ，資料選通信號DQS，反相資料選通信號DQSB，多個控制信號（command signal）CMD，時鐘信號CLK和反相時鐘信號CLKB。
在本實施例中，記憶裝置122_1-122_n中的每一個包括多個記憶晶片（例如，DRAM晶片），以及，記憶裝置122_1-122_n屬於記憶模組120中的不同組（rank）（例如，第1圖中所示的組＜1＞至組＜n＞）。記憶裝置122_1-122_n共享相同的連接線（如通道330、530），也就是說，在存取週期（access period）期間，記憶裝置122_1-122_n中只有一個記憶裝置被記憶控制器110存取。
在一些實施例中，記憶系統100可以實現為DRAM系統，控制信號可至少包括列地址選通信號（row address strobe signal），行地址選通信號（column address strobe signal）以及寫使能信號（write enable signal）。另外，資料選通信號DQS和反相資料選通信號DQSB用於記憶模組120中的資料信號（DQ）鎖存器（latch），以及，時鐘信號CLK和反相時鐘信號CLKB用於記憶模組120中的控制信號（CMD）鎖存器，資料選通信號DQS的頻率大於或等於時鐘信號CLK的頻率。例如，記憶模組120利用資料選通信號DQS和反相資料選通信號DQSB來採樣並存儲用於後續信號處理的資料信號，以及，記憶模組120利用時鐘信號CLK和反相時鐘信號CLKB來採樣並存儲用於後續信號處理的控制信號。
第2圖根據本發明一實施例示出了記憶裝置122_1（例如，DRAM裝置）的示意圖。如第2圖所示，記憶裝置122_1包括記憶介面電路（memory interface circuit）222，控制電路224和記憶陣列（memory array）226。在記憶系統100的操作中，記憶控制器110用於接收來自主機（host）或處理器的請求，並傳輸資料信號DQ，資料選通信號DQS，反相資料選通信號DQSB，控制信號CMD，時鐘信號CLK和反相時鐘信號CLKB中的至少一部分信號，以存取記憶模組120。此外，記憶控制器110還可以包括其它相關電路，例如，地址解碼器，處理電路，寫/讀緩衝器，控制邏輯和仲裁器，以執行相關操作。記憶介面電路222包括多個焊盤（pad）/引腳（pin）及相關的接收電路，以及，記憶介面電路用於接收來自記憶控制器110的資料信號DQ，資料選通信號DQS，反相資料選通信號DQSB，控制信號CMD，時鐘信號CLK和反相時鐘信號CLKB，並將接收到的信號選擇性地輸出到控制電路224。控制電路224包括讀/寫控制器，行解碼器和列解碼器，以及，控制電路224用於接收來自記憶介面電路222的信號，以存取記憶陣列226。
由於本發明實施例的重點在於ODT控制，因此，這裡省略關於其它組件的詳細描述。
第3圖是根據本發明第一實施例示出的ODT控制的示意圖，為簡化說明，第3圖以記憶裝置122_1和122_2為例，但本發明實施例並不限於該特定示例。如第3圖所示，記憶裝置122_1（例如，DRAM裝置）包括至少一個接收器（例如，第3圖以一個接收器351作為示例描述），終端電阻ODT1和開關SW1，其中，終端電阻ODT1的一節點耦接於參考電壓VTT，以及，終端電阻ODT1的另一節點選擇性地連接到接收器351的輸入端，以選擇性地提供用於記憶裝置122_1的阻抗匹配。記憶裝置122_2（例如，DRAM裝置）包括接收器352，終端電阻ODT2和開關SW2，其中，終端電阻ODT2的一節點耦接於參考電壓VTT，終端電阻ODT2的另一節點選擇性地連接到接收器352的輸入端，以選擇性地提供用於記憶裝置122_2的阻抗匹配。在本實施例中，當記憶控制器110發送需要存取其中一個記憶裝置（如記憶裝置122_1）的控制信號時，例如讀命令（read command），寫命令（write command）或帶校驗的寫命令（masked write command），記憶裝置122_1（被記憶控制器110存取的記憶裝置，即目標記憶裝置）的控制電路224參考（或根據）接收到的控制信號產生ODT使能信號ODT_EN1，以斷開（turn off）開關SW1，也就是說，終端電阻ODT1不連通到接收器351的輸入端，以及，終端電阻ODT1不提供用於通道330和接收器351的阻抗匹配（或者說，終端電阻ODT1不提供用於記憶裝置122_1的阻抗匹配）；記憶裝置122_1的控制電路224還產生接收器使能信號RX_EN1，以啟用（enable）接收器351緩衝（buffer）來自記憶控制器110內的驅動器302並經由通道330的資料信號DQ，並將資料信號DQ發送至後續電路。另外，記憶裝置122_2（不被記憶控制器110存取的記憶裝置，即非目標記憶裝置）的控制電路224參考（或根據）接收到的控制信號產生ODT使能信號ODT_EN2，以接通（turn on）開關SW2，也就是說，終端電阻ODT2連通到接收器352的輸入端，終端電阻ODT2提供用於通道330和接收器352的阻抗匹配（或者說，終端電阻ODT2提供用於記憶裝置122_2的阻抗匹配）；記憶裝置122_2的控制電路224還產生接收器使能信號RX_EN2，以禁用（disable）接收器352，即，接收器352不接收資料信號DQ。
第4圖是根據本發明一實施例示出第3圖所示實施例的信號的時序示意圖。如第4圖所示，最初，當記憶控制器110不發送控制信號至記憶模組120，或者記憶控制器110在控制操作期間發送不需要使用資料選通信號DQS和反相資料選通信號DQSB的控制信號時（即第4圖中所示的“NOP”），資料選通信號DQS處於低電壓電平，以及，反相資料選通信號DQSB處於高電壓電平。然後，當記憶控制器110接收到來自主機或處理器以將資料寫入記憶裝置122_1的請求時，記憶控制器110發送寫命令（WRITE）給記憶裝置122_1。記憶裝置122_1在接收到該寫命令後，記憶裝置122_1關閉（off）或禁用ODT操作（即記憶裝置122_1禁用ODT功能），然後，記憶控制器110使能資料選通信號DQS和反相資料選通信號DQSB（即資料選通信號DQS和反相資料選通信號DQSB被切換），然後，接收器351被啟用，以接收來自記憶控制器110的資料信號DQ（DATA），以及，通過使用資料選通信號DQS和反相資料選通信號DQSB，資料信號DQ內的內容被寫入記憶裝置122_1。與此同時，記憶裝置122_2接通（on）或啟用/使能ODT操作（即記憶裝置122_2啟用ODT功能）然後關閉接收器352（即禁用接收器352）。在資料被成功寫入記憶模組120之後，記憶控制器110停止輸出資料選通信號DQS和反相資料選通信號DQSB。
在記憶系統100具有兩個以上記憶裝置（例如，DRAM裝置）的實施例中，只有被記憶控制器110存取的記憶裝置才需要禁用ODT功能，而其它所有的記憶裝置均啟用（或使能）ODT功能。
在第3圖和第4圖所示的實施例中，由於被記憶控制器110存取的記憶裝置（如122_1）不啟用其ODT功能，從而可以避免先前技術的過阻尼問題，即可以縮短上升時間和下降時間。另外，由於未被記憶控制器110存取的其它記憶裝置（如122_2）啟用其ODT功能，以提供用於通道330的阻抗匹配，因此，通道330上的DQ信號不會因記憶裝置122_1的ODT功能被禁用而惡化。
第5圖是根據本發明第二實施例說明ODT控制的示意圖。如第5圖所示，記憶裝置122_1包括接收器551，可變終端電阻（variable termination resistor）ODT1’和開關SW1，其中，可變終端電阻ODT1’的一節點耦接於參考電壓VTT，以及，可變終端電阻ODT1’的另一節點選擇性地連接到接收器551的輸入端，以選擇性地提供阻抗匹配。記憶裝置122_2包括接收器552，可變終端電阻ODT2’和開關SW2，其中，可變終端電阻ODT2’的一節點耦接於參考電壓VTT，可變終端電阻ODT2’的另一節點選擇性地連接到接收器552的輸入端，以選擇性地提供阻抗匹配。在本實施例中，可變終端電阻ODT1’和可變終端電阻ODT2’中的每一個可以被控制為具有不同的阻抗，諸如240歐姆，120歐姆，80歐姆，60歐姆，40歐姆，30歐姆等，本發明實施例對具體的阻抗值不做任何限制。在本實施例中，當記憶控制器110發送需要存取其中一個記憶裝置（如記憶裝置122_1）的控制信號時，例如讀命令，寫命令或帶校驗的寫命令，記憶裝置122_1的控制電路224參考接收到的控制信號產生ODT使能信號ODT_EN1以接通開關SW1，即可變終端電阻ODT1’被連通到接收器551的輸入端，以及，可變終端電阻ODT1’被設置為具有較高的阻抗，如240歐姆。記憶裝置122_1的控制電路224還產生接收器使能信號RX_EN1，以啟用接收器551緩衝來自記憶控制器110內的驅動器502並經由通道530的資料信號DQ，並將資料信號DQ發送至後續電路。另外，記憶裝置122_2的控制電路224參考接收到的控制信號產生ODT使能信號ODT_EN2以接通開關SW2，即可變終端電阻ODT2’被連通到接收器552的輸入端，以及，可變終端電阻ODT2’被設置為具有較低的阻抗，例如40歐姆；記憶裝置122_2的控制電路224還產生接收器使能信號RX_EN2以禁用接收器552，即接收器552不接收資料信號DQ。
第6圖是根據本發明另一實施例說明第5圖所示實施例的信號的時序示意圖。如第6圖所示，最初，當記憶控制器110不發送控制信號至記憶模組120，或者記憶控制器110在控制操作期間發送不需要使用資料選通信號DQS和反相資料選通信號DQSB的控制信號時（即，第6圖中所示的“NOP”），資料選通信號DQS處於低電壓電平，以及，反相資料選通信號DQSB處於高電壓電平。然後，當記憶控制器110接收到來自主機或處理器以將資料寫入記憶裝置122_1的請求時，記憶控制器110發送寫命令至記憶裝置122_1。記憶裝置122_1在接收到寫命令之後，記憶裝置122_1接通或啟用ODT操作並將可變終端電阻ODT1’設置為具有較高的阻抗，然後，記憶控制器110使能資料選通信號DQS和反相資料選通信號DQSB（即資料選通信號DQS和反相資料選通信號DQSB被切換），然後，接收器551被啟用，以接收來自記憶控制器110的資料信號DQ（DATA），以及，通過使用資料選通信號DQS和反相資料選通信號DQSB，資料信號DQ內的內容被寫入記憶裝置122_1。與此同時，記憶裝置122_2接通或啟用ODT操作並關閉接收器552，其中，可變終端電阻ODT2’被設置為具有較低的阻抗。在本發明實施例中，可變終端電阻ODT1’的阻抗（或電阻值）大於可變終端電阻ODT2’的阻抗（或電阻值）。在將資料成功寫入記憶模組120之後，記憶控制器110停止輸出資料選通信號DQS和反相資料選通信號DQSB。
在記憶系統100具有兩個以上記憶裝置的實施例中，只有被記憶控制器110存取的記憶裝置的可變終端電阻才需要設置為較高的阻抗，而其它所有的記憶裝置的可變終端電阻都被設置為具有較低的阻抗。也就是說，被記憶控制器110存取的記憶裝置的可變終端電阻的阻抗被設置為大於其它記憶裝置的可變終端電阻的阻抗。
在第5圖和第6圖的實施例中，由於被記憶控制器110存取的記憶裝置（如122_1）啟用具有較高阻抗的ODT功能，從而可以避免先前技術的過阻尼問題，即可以縮短上升時間和下降時間。另外，由於沒有被記憶控制器110存取的其它記憶裝置（如122_2）啟用具有較低阻抗的ODT功能，以提供用於通道530的阻抗匹配，因此，通道530上的DQ信號不會因記憶裝置122_1啟用具有較高阻抗的ODT功能而惡化。
簡而言之，在本發明的ODT控制機制中，被記憶控制器存取的記憶裝置被控制為禁用ODT功能或啟用具有較高阻抗的ODT功能，而未被記憶控制器存取的記憶裝置被控制為啟用ODT功能或啟用具有較低阻抗的ODT功能。因此，可以改善先前技術的過阻尼問題（即，ODT控制機制可以被視為欠阻尼（under-damped）ODT控制），同時能夠維持信號質量。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧記憶系統；
110‧‧‧記憶控制器；
120‧‧‧記憶模組；
302‧‧‧驅動器；
330、530‧‧‧通道；
122_1、122_2、…、122_n‧‧‧記憶裝置；
351、352、551、552‧‧‧接收器；
SW1、SW2‧‧‧開關；
ODT1、ODT2‧‧‧終端電阻；
222‧‧‧記憶介面電路；
224‧‧‧控制電路；
226‧‧‧記憶陣列；
ODT1’、ODT2’‧‧‧可變終端電阻。
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出。 第1圖是根據本發明一實施例示出的記憶系統的示意圖。 第2圖根據本發明一實施例示出了記憶裝置（例如，DRAM裝置）的示意圖。 第3圖是根據本發明第一實施例示出的ODT控制的示意圖。 第4圖是根據本發明一實施例示出第3圖所示實施例的信號的時序示意圖。 第5圖是根據本發明第二實施例說明ODT控制的示意圖。 第6圖是根據本發明另一實施例說明第5圖所示實施例的信號的時序示意圖。 在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

Claims (11)

  1. 一種記憶模組，包括： 多個記憶裝置，該多個記憶裝置至少包括第一記憶裝置，該第一記憶裝置包括第一終端電阻； 其中，當該第一記憶裝置被記憶控制器存取時，該第一終端電阻被控制為不提供用於該第一記憶裝置的阻抗匹配。
  2. 根據申請專利範圍第1項所述的記憶模組，其中，該多個記憶裝置還包括第二記憶裝置，該第二記憶裝置包括第二終端電阻，以及，當該第一記憶裝置被該記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一終端電阻被控制為不提供用於該第一記憶裝置的阻抗匹配，以及，該第二終端電阻被控制為提供用於該第二記憶裝置的阻抗匹配。
  3. 根據申請專利範圍第2項所述的記憶模組，其中，該第一記憶裝置還包括第一接收器，該第二記憶裝置還包括第二接收器，以及，當該第一記憶裝置被該記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一終端電阻被控制為不連通到該第一記憶模組的該第一接收器的輸入端，以及，該第二終端電阻被控制為連通到該第二記憶模組的該第二接收器的輸入端。
  4. 根據申請專利範圍第3項所述的記憶模組，其中，當該第一記憶裝置被該記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一接收器被啟用，以在該第一終端電阻不連通到該第一接收器的輸入端時接收來自該記憶控制器的資料信號，以及，該第二接收器被禁用，以在該第二終端電阻連通到該第二接收器的輸入端時不接收來自該記憶控制器的任何資料信號。
  5. 根據申請專利範圍第2項所述的記憶模組，其中，該記憶模組是動態隨機存取記憶（DRAM）模組，該記憶控制器是DRAM控制器，該第一記憶裝置和該第二記憶裝置屬於不同組，以及，該第一終端電阻和該第二終端電阻中的每一個是片上終端電阻。
  6. 根據申請專利範圍第5項所述的記憶模組，其中，該第一記憶裝置還包括第一接收器，該第二記憶裝置還包括第二接收器，以及，當該第一記憶裝置接收到來自該DRAM控制器的寫命令時，該第一接收器被啟用，以在該第一終端電阻不連通到該第一接收器的輸入端時接收來自該DRAM控制器的資料信號，以及，該第二接收器被禁用，以在該第二終端電阻連通到該第二接收器的輸入端時不接收來自該DRAM控制器的任何資料信號。
  7. 一種記憶模組，包括： 多個記憶裝置，該多個記憶裝置至少包括第一記憶裝置和第二記憶裝置，該第一記憶裝置包括第一可變終端電阻，該第二記憶裝置包括第二可變終端電阻； 其中，當該第一記憶裝置被記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一可變終端電阻和該第二可變終端電阻被控制為提供阻抗匹配，以及，該第一可變終端電阻的電阻值大於該第二可變終端電阻的電阻值。
  8. 根據申請專利範圍第7項所述的記憶模組，其中，該第一記憶裝置還包括第一接收器，該第二記憶裝置還包括第二接收器；以及，當該第一記憶裝置被該記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一可變終端電阻被控制為連通到該第一記憶模組的該第一接收器的輸入端，以及，該第二終端電阻被控制為連通到該第二記憶模組的該第二接收器的輸入端。
  9. 根據申請專利範圍第8項所述的記憶模組，其中，當該第一記憶裝置被該記憶控制器存取以及該第二記憶裝置不被該記憶控制器存取時，該第一接收器被啟用，以在該第一終端電阻連通到該第一接收器的輸入端時接收來自該記憶控制器的資料信號，以及，該第二接收器被禁用，以在該第二終端電阻連通到該第二接收器的輸入端時不接收來自該記憶控制器的任何資料信號。
  10. 根據申請專利範圍第7項所述的記憶模組，其中，該記憶模組是動態隨機存取記憶（DRAM）模組，該記憶控制器是DRAM控制器，該第一記憶裝置和該第二記憶裝置屬於不同組，以及，該第一可變終端電阻和該第二可變終端電阻中的每一個是片上終端電阻。
  11. 根據申請專利範圍第10項所述的記憶模組，其中，該第一記憶裝置還包括第一接收器，該第二記憶裝置還包括第二接收器；以及，當該第一記憶裝置接收到來自該DRAM控制器的寫命令時，該第一接收器被啟用，以在該第一終端電阻連通到該第一接收器的輸入端時接收來自該DRAM控制器的資料信號，以及該第二接收器被禁用，以在該第二終端電阻連通到該第二接收器的輸入端時不接收來自該DRAM控制器的任何資料信號。
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