CN112817884A - 一种存储器以及包括该存储器的设备 - Google Patents
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Abstract
本公开涉及一种存储器以及包括该存储器的设备。该存储器可以包括在组合处理装置中，该组合处理装置还可以包括计算装置、通用互联接口和其他处理装置。所述计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。存储装置分别与计算装置和其他处理装置连接，用于存储计算装置和其他处理装置的数据。本公开的方案能够广泛地应用于各种数据存储领域中。
Description
技术领域
本公开涉及存储器领域，更具体地，涉及DDR存储器领域。
背景技术
在低功耗双重数据比率(Low Power Dual Data Rate，LPDDR4)的终 端电阻(ODT，On-die Termination，)控制方法中,具有唯一的操作方式, 即是在写入时被访问的管芯(Die)以及在读取时被访问的片上系统(SOC) 可以选择打开ODT或关闭ODT。
而在LPDDR5的ODT控制方法中,具有更有弹性的操作方式,即是在 写入时,不论是被访问的管芯或是不被访问的管芯,都可以选择打开ODT 或是关闭ODT。这个弹性操作方式的主要原因是:随着LPDDR5的操作速 度逐渐提升到6.4Gbps,信号的完整度(SI，SignalIntegrity),以及信号 传递在信道上的质量逐渐产生衰退,因此为了得到较好的信号质量， LPPDR发展出在双管芯的架构下,可以针对被访问以及不被访问的管芯, 分别选择打开ODT以及关闭ODT,并且可以设定不同的ODT值。不过这 个看似解决写入过程信号质量的操作方式,存在如下的缺陷：在从写入转 换成读取的过程中,无法将不被访问的管芯关闭ODT,因此往往会因而影 响到读取过程的信号质量。最终的设定方式则会因为这个缺陷无法使用最 佳信号质量的ODT设定值，这导致信号质量不佳,操作速度无法提升。
发明内容
本公开的一个目的在于解决现有技术中无法继续提升存储器中数据 存取速度的缺陷。
根据本公开的第一方面，提供一种存储器，包括：至少两个管芯D1-Dn， 每个管芯包括终端电阻ODT1-ODTn，所述至少两个管芯D1-Dn之间设置 有通信路径；其中，所述至少两个管芯D1-Dn中的一个为目标管芯T-D， 该目标管芯T-D的终端电阻为目标终端电阻T-ODT，其他为非目标管芯 NT-D，该非目标管芯NT-D的终端电阻为非目标终端电阻NT-ODT，所述 目标管芯T-D的工作模式包括读模式和写模式；所述目标管芯T-D通过所 述通信路径向所述非目标管芯NT-D发送脉冲信号，以将所述非目标管芯 NT-D的非目标终端电阻NT-ODT设置为与所述读模式相匹配的第一电阻 值或与所述写模式相匹配的第二电阻值。
根据本公开的第二方面，提供一种封装体，包括如上所述的存储器， 其中，所述通信路径设置在所述封装体内部，直接连接所述至少两个管芯 D1-Dn。
根据本公开的第三发明，提供一种封装体，包括如上所述的存储器， 其中，所述封装体外部设置有外部端子，所述通信路径通过所述外部端子 连接至少两个管芯D1-Dn。
根据本公开的第四方面，提供一种处理器系统，包括处理器芯片以及 如上所述的存储器，所述处理器芯片与至少两个管芯D1-Dn相连接，其中， 所述处理器芯片根据所述目标管芯T-D的工作模式的不同而设置所述目 标终端电阻T-ODT、所述非目标终端电阻NT-ODT的电阻值，和/或所述 处理器芯片的终端电阻。
根据本公开第五方面，提供一种板卡，其包括：如上所述的存储器； 或者包括如上所述的封装体；或者包括如上所述的处理器系统。
根据本公开第六方面，提供一种电子设备，包括：如上所述的存储器； 或者包括如上所述的封装体；或者包括如上所述的处理器系统；或者包括 如上所述的板卡。
根据本公开的第七方面，还提供一种在存储器上执行的存储方法，所 述存储器包括至少两个管芯D1-Dn，每个管芯包括终端电阻ODT1-ODTn， 所述至少两个管芯D1-Dn之间设置有通信路径；其中，所述至少两个管芯 D1-Dn中的一个为目标管芯T-D，该目标管芯T-D的终端电阻为目标终端 电阻T-ODT，其他为非目标管芯NT-D，该非目标管芯NT-D的终端电阻 为非目标终端电阻NT-ODT，所述目标管芯T-D的工作模式包括读模式和 写模式；所述方法包括：通过所述目标管芯T-D向所述非目标管芯NT-D 发送脉冲信号，以将所述非目标管芯NT-D的非目标终端电阻NT-ODT设 置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电 阻值。
本公开提供的技术方案的一个有益效果在于能够提升存储器的数据 传输速度率。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以 及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制 性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同 或对应的部分其中：
图1a示出了传统的LPDDR5存储器在读模式时的基本构造示意图。
图1b示出了传统的LPDDR5存储器在写模式时的基本构造示意图。
图2a示出了根据本公开的LPDDR5规范(Item#1854.99A)中写模式 的时序图。
图2b示出了根据本公开的LPDDR5规范(Item#1854.99A)中读模式 的时序图。
图3示出了根据本公开的一个方面的存储器的示意图。
图4a和图4b示出了根据本公开一个实施方式的通信路径的示意图。
图5a和图5b示出了根据本公开的另一个实施方式的通信路径的示意 图。
图6示出了根据本公开的另一个实施方式的存储器的示意图。
图7a至图7d示出了根据本公开一个实施方式的脉冲信号的简单时序 图。
图8a至图8d示出了多个管芯之间的各种连接关系示意图。
图9示出了根据本公开另一个实施方式的处理器系统的示意性框图。
图10示出了根据本公开另一个方面的在存储器上执行的存储方法的 流程图。
图11为根据本公开一个方面的组合处理装置的示意图。
具体实施方式
下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进 行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而 不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出 创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第 二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定 顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含” 指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除 一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在 或添加。
还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定 实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书 中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、 “一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明 书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或 多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据 上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测 到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]” 可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检 测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
图1a示出了传统的LPDDR5存储器在读模式时的基本构造示意图。
在图1a中，管芯D1处于工作状态，例如处于读模式下，由此可以将 管芯D1称为目标管芯T-D；而管芯D2处于非工作状态，由此可以将管芯 D2称为非目标管芯NT-D。SoC相应地也处于工作状态。需要理解的是， 目标管芯T-D和非目标管芯NT-D是可以发生变化的，这里将管芯D1表 示为目标管芯T-D，将管芯D2表示为非目标管芯NT-D仅仅是出于示例 的原因，而不对管芯D1和D2的功能进行任何限定。
在图1a所示的读模式下，目标管芯T-D中的接收端子Rx1处于非工 作状态，而发射端子Tx1处于工作状态。在图1a中，为了方便理解和阅 读，将处于非工作状态的输入端子和输出端子设置为灰色表示。
片上系统SoC中的发射端子Txs处于非工作状态，而SoC中的接收 端子Rxs处于工作状态。
在非目标管芯NT-D中，其发射端子Tx2和接收端子Rx2均处于非工 作状态。
进一步如图1a所示，在读模式下，目标管芯T-D中的终端电阻(在 此称为T-ODT)被断开(也可以被理解为该终端电阻具有无限大的电阻值)， 而片上系统SoC中的SoC-ODT处于工作状态。
图1b示出了传统的LPDDR5存储器在写模式时的基本构造示意图。
在图1b中，管芯D1处于工作状态，例如处于写模式下，由此我们仍 将管芯D1称为目标管芯T-D；而管芯D2处于非工作状态，由此我们仍将 管芯D2称为非目标管芯NT-D。SoC相应地也处于工作状态。
在图1b所示的写模式下，目标管芯T-D中的接收端子Rx1处于工作 状态，而发射端子Tx1处于非工作状态。在图1b中，为了方便理解和阅 读，也将处于非工作状态的输入端子和输出端子设置为灰色表示。
片上系统SoC中的发射端子Txs处于工作状态，而SoC中的接收端 子Rxs处于非工作状态。
在非目标管芯NT-D中，其发射端子Tx2和接收端子Rx2均处于非工 作状态。
进一步如图1b所示，在写模式下，目标管芯T-D中的终端电阻(在 此称为T-ODT)被闭合起来，而片上系统SoC中的SoC-ODT被断开而处 于非工作状态。
从图1a和图1b中可以看出，非目标管芯NT-D由于并不能直接获知 目标管芯T-D的工作模式，其非目标终端电阻NT-ODT并未随着目标管 芯T-D的工作模式的不同而发生变化，即无论目标管芯T-D处于读模式还 是处于写模式，非目标管芯NT-D的非目标终端电阻NT-ODT并未发生变 化。
图2a示出了根据本公开的LPDDR5规范(Item#1854.99A)中写模式 的时序图。
在图2a中(也可以参见LPDDR5规范的Item#1854.99A的图164)， 在非目标ODT被使能的模式中，ODT时序(ODTLon和ODTLoff)在写 命令之后参考到WL，并且在tODTon.max时隙中可以更新目标管芯中的 ODT值。在写操作之后，目标ODT值应当在tODToff.max时隙中恢复到 预设的非目标ODT值。
图2b示出了根据本公开的LPDDR5规范(Item#1854.99A)中读模式 的时序图。
在图2b中(也可以参见LPDDR5规范的Item#1854.99A的图165)， 在非目标ODT被使能的模式中，ODT时序(ODTLoff_RD/RD_DQ/RDQS) 在读命令之后参考到RL，并且在tODT_RDoff,max时隙中可以禁用目标 管芯中的ODT值。在读操作之后，被禁用的ODT应当在tODT_RDon,max 时隙中恢复到预定的非目标ODT值。
在上面的图2a和图2b中，ODT_Rank0可以表示目标管芯T-D的目 标终端电阻T-ODT，而ODT_Rank1可以表示非目标管芯NT-D的非目标 终端电阻NT-ODT。在后文中将对其进行进一步的描述。
从图1a，图1b，图2a和图2b中可以看到，在LPDDR5的规范中 (Item#1854.99A)，非目标管芯NT-D中的非目标终端电阻NT-ODT始 终处于激活状态，这种情况下，在低速数据传输时影响并不大，但是随着 数据传输速率提升，非目标管芯NT-D中非目标终端电阻NT-ODT的影响 逐渐增大。此外，在现有规范中，目标管芯T-D对于非目标管芯NT-D也 不产生任何影响，非目标管芯NT-D也不能直接获取到目标管芯T-D的工 作状态。
图3示出了根据本公开的一个方面的存储器的示意图。
如图3所示，根据本公开的一个方面，提供一种存储器，该存储器包 括至少两个管芯D1-Dn，管芯包括相应的终端电阻ODT1-OTDn。
在图3中，所述至少两个管芯D1-Dn中的一个为目标管芯T-D(例如 管芯D1为目标管芯)，该目标管芯T-D的终端电阻ODT1为目标终端电 阻T-ODT，其他为非目标管芯NT-D，该非目标管芯NT-D的终端电阻为 非目标终端电阻NT-ODT，所述目标管芯T-D的工作模式可以包括读模式 和写模式。
在图3中，所述目标管芯T-D通过所述通信路径向所述非目标管芯NT-D发送脉冲信号，以将所述非目标管芯NT-D的非目标终端电阻 NT-ODT设置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配 的第二电阻值。
在图1a和图1b所示的结构中，目标管芯T-D和非目标管芯NT-D处 于隔离状态，目标管芯T-D的工作模式发生变化时，该目标管芯并不会通 知非目标管芯NT-D，非目标管芯NT-D也并不知晓目标管芯T-D工作模 式的变化，由此，目标管芯T-D与非目标管芯NT-D之间也不能形成很好 的配合。
而在图3所示的结构中，目标管芯T-D与非目标管芯NT-D之间存在 通信路径，从而当目标管芯T-D的工作模式发生变化之后，目标管芯T-D 可以通过该通信路径向非目标管芯NT-D发送通知信号，从而将目标管芯 T-D的工作模式通知给非目标管芯NT-D，以便非目标管芯NT-D进行相 应的设置。需要理解的是，各个管芯之间的连接可以有多种方式，图3仅仅是一种实例，管芯之间的具体连接方式将在后文中进行详细描述。
图3中还示例性地示出了SoC芯片，该SoC芯片中包含SoC终端电 阻SoC-ODT，该SoC芯片与所述管芯D1-Dn相连接，其中，所述SoC-ODT 根据所述工作模式的不同而被设置为具有不同的电阻值。需要理解的是， 尽管图3中示出了SoC芯片，但可替换地，其也可以是CPU芯片，GPU 芯片等任何有控制功能的处理单元。
结合图1a和图1b的描述，在读模式下，可以将目标管芯T-D中的终 端电阻T-ODT设置为断开(无穷大)，在写模式下，可以将片上系统SoC 的终端电阻SoC-ODT设置为断开(无穷大)。
根据本公开的一个实施方式，所述非目标管芯NT-D可以配置为，响 应于从所述目标管芯T-D接收到所述脉冲信号，而将所述非目标终端电阻 NT-ODT设置为与与所述读模式相匹配的第一电阻值或与所述写模式相匹 配的第二电阻值。
下面结合附图详细描述上述的通信路径。
图4a示出了根据本公开一个实施方式的通信路径的示意图。根据该 实施方式，所述通信路径为单个双向通信路径。为方便描述，下文中将以 两个管芯D1和D2来进行描述。
如图4a所示，在管芯D1和D2中可以分别设置有管脚Pin1和管脚 Pin2，通过双向路径直接连接上述两个管脚Pin1和Pin2。这里，可以将该 管脚Pin1表示为ODT_Ctrl_Rank0，而将管脚Pin2表示为ODT_Ctrl_Rank1， 其表示可以通过该管脚发出通知信号或控制信号。
图4b示出了根据本公开一个实施方式的包括3个管芯时的通信路径 的示意图。
如图4b所示，在管芯D1-D3中可以分别设置有管脚Pin11和Pin12、 管脚Pin21和Pin22，以及管脚Pin31和Pin32，通过双向路径直接连接上 述的管脚。这里，可以将该管脚Pin11和Pin12表示为ODT_Ctrl_Rank0， 而将管脚Pin21和Pin21表示为ODT_Ctrl_Rank1，将管脚Pin31和Pin32 表示为ODT_Ctrl_Rank2，其表示可以通过该管脚发出通知信号或控制信 号。
这样的有益效果在于，在包括管芯D1-D3的封装体中，无需在封装体 外部增加新的连接点或端子，从而能够在现有管芯和规范的基础上做出较 少的改动，进而降低成本。此外，通过上述实施方式，仅需要在原有的管 芯中增加一个管脚，这件降低了对管芯就行修改的复杂度。
此外，单个双向通信路径有利于减少管脚数量，从而进一步减少制造 工序，缩小芯片面积。
图5a示出了根据本公开的另一个实施方式的通信路径的示意图。根 据该实施方式，所述通信路径为两个反向的单向通信路径。
如图5a所示，在管芯D1可以分别设置有管脚Pin1和管脚Pin3，在 管芯D2中可以分别设置有管脚Pin2和管脚Pin4。一条通信路径可以从管 脚Pin1连接到管脚Pin2，另一条通信路径可以从管脚Pin4连接到管脚Pin3。 这里，可以将该管脚Pin1表示为ODT_Ctrl_Rank0，而将管脚Pin2表示为 ODT_Ctrl_Rank1，其表示可以通过该管脚发出通知信号或控制信号。
图5b示出了根据本公开的另一个实施方式的包括3个或更多管芯时 的通信路径的示意图。
如图5b所示，在管芯D1可以分别设置有管脚Pin11和管脚Pin12， 在管芯D2中可以分别设置有管脚Pin21、管脚Pin22，管脚P23和管脚P24， 在管芯D3中可以分别设置有管脚P31和管脚P32。一条通信路径可以从 管脚Pin11连接到管脚Pin21，另一条通信路径可以从管脚Pin22连接到管 脚Pin12。进一步地，一条通信路径可以从管脚Pin23连接到管脚Pin31， 另一通信路径可以从管脚P32连接到管脚P24。这里，可以将该管脚Pin11 表示为ODT_Ctrl_Rank0，而将管脚Pin21表示为ODT_Ctrl_Rank1，而管 脚Pin31可以表示为ODT_Ctrl_Rank2，其表示可以通过该管脚发出或接收 通知信号或控制信号。当然，在管芯D1、管芯D2和管脚D3角色互换之 后(例如管芯D2成为目标管芯，而管芯D1和管芯D3成为非目标管芯) 的情况下，则管脚Pin22和Pin23可以表示为ODT_Ctrl_Rank0，而Pin12 和Pin31可以分别表示为ODT_Ctrl_Rank1和ODT_Ctrl_Rank2。
还需要理解的是，图5b中省略了管芯D3与管芯D1之间的连接，二 者也可以通过双向或单向通信路径来连接。
这样的有益效果在于，在包括管芯D1-D3的封装体中，无需在封装体 外部增加新的连接点或端子，从而能够在现有管芯和规范的基础上做出做 少的改动，进而降低成本。
更进一步地，通过两条通信路径，可以将通知信号的发射和接收隔离 开，减少或消除了信号之间可能存在的干扰或冲突。
图6示出了根据本公开的另一个实施方式的存储器的示意图。
如图6所示，图1-图5所示的存储器位于一个封装体中。在图6所示 的实施方式中，为了便于解释起见，省略了片上系统SoC。
在该封装体中，管芯D1的管脚Pin1与该封装体外部的端子1相连接， 管芯D2的管脚Pin2与该封装体外部的端子2相连接。端子1和2可以形 成为该封装体外部的单独的连接端子，从而当端子1和2被连接起来的时 候，可以形成完整的通信路径。
对于更多管芯而言，可以在封装体外部为每个管芯设置一个端子，从 而当这些端子被连接起来的时候，内部管芯也被连接起来，这里将省略对 包括更多个管芯的封装体的描述。
还需要理解的是，多个管芯之间的连接可以并不必然都处于管芯外或 者都处于管芯内，而是可以有一些处于管芯之外，有一些处于管芯之内。
需要理解的是，图6中的设置仅仅是一个示例，封装体外部端子的也 可以是其他数目，例如可以在该封装体外部设置一个端子，双向通信链路 连接到该一个端子上。在另一个示例中，可以在封装体外部设置两个端子， 从管芯D1到管芯D2的单向通信路径经过第一个端子，从管芯D2到管芯 D1的单向通信路径经过第二个端子。
此外，类似于图4和图5，从管芯D1出发的管脚或者端子可以表示 为ODT_Ctrl_Rank0，而从管芯D2出发的管脚或者端子可以表示为 ODT_Ctrl_Rank1。
图3-图6中并未如图1a和图1b中那样标明哪个发射端和接收端处于 工作状态，哪个处于非工作状态，也未标注出哪个ODT被断开，但本领 域技术人员需要理解的是，图3-图6仅仅示出了一般的连接状况，部件具 体的工作状态将在下文中进行详细描述。
从图2a和图2b的时序图中可以看出，从一个模式切换到另一个模式， 并在另一个模式中完成数据传输，需要经历多个时钟周期，如图2a所示， 在时钟周期Ta2和Ta3之间进入WR模式，经过若干时钟周期之后，接下 来，在时钟周期Td0和周期Te1之间，进行数据的传输。由此，只要在数 据传输之前将非目标终端电阻NT-ODT设置为适合的电阻值，则就可以实 现本公开所希望的有益效果。
图7a示出了根据本公开的一个实施方式的示意性时序图。
如图7a所示，所述读模式包括读模式进入时点Tr1，读模式数据传输 开始时点Tr2和读模式数据传输结束时点Tr3；所述写模式包括写模式进 入时点Tw1，写模式数据传输开始时点Tw2和写模式数据传输结束时点 Tw3。
需要立即的是，上述的术语“时点”并不意味着一个精确的时间点， 而是可以表示一个时间段，例如，读模式进入时点Tr1可以表示在读模式 中已经进入到读模式中，例如在图2b所示的时序图中，该时间点可以表 示RD周期结束后的时间点，例如Ta3。而读模式数据传输开始时点Tr2 可以对应于图2b中的Tc3，也可以对应于图2b中的Td0。在时点Tr2和 Tr3之间为数据传输的时间段。在Tr3之后，完成了读模式中的数据传输， 该时点Tr3可以对应于图2b中的Te1或者Tf0。
对于写模式中的时间点Tw1，其可以对应WR周期结束后的时间点， 例如图2a中时间点T3a，而写模式数据传输开始时点Tw2可以对应于图2a中的Tc3，也可以对应于图2a中的Td0。在时点Tw2和Tw3之间为数 据传输的时间段。在Tw3之后，完成了写模式中的数据传输，该时点Tw3 可以对应于图2a中的Te1或者Tf0。
所述的脉冲信号可以包括第一脉冲信号P1和第二脉冲信号P2。
图7b示出了根据本公开的一个实施方式的时序图的示意图。
如图7b所示，根据本公开的一个实施方式，所述第一脉冲信号P1在 所述读模式进入时点Tr1之后，读模式数据传输开始时点Tr2之前发出， 以使得所述非目标终端电阻NT-ODT在所述读模式的数据传输开始之前 被设置为所述第一电阻值；所述第二脉冲信号P2在所述读模式数据传输 结束时点Tr3之后发出，以使得所述非目标终端电阻NT-ODT在所述读模 式的数据传输结束之后被设置为第二电阻值。
该非目标管芯NT-D接收到来自目标管芯T-D的第一脉冲信号P1时， 在数据传输开始之前，将相应的非目标终端电阻NT-ODT设置为相应的第 一电阻值，以匹配当前的读模式；当数据传输结束之后，即在时点Tr3之 后，目标管芯T-D可以向非目标管芯NT-D发送第二脉冲信号P2，由于数 据传输已结束，因此可以将非目标终端电阻NT-ODT的电阻值恢复到原先 的电阻值。换言之，在第一脉冲信号P1之前，以及在第二脉冲信号P2之 后，非终端电阻NT-ODT的电阻值可以保持在匹配写模式，而在第一脉冲 信号P1与第二脉冲信号P2之间，非目标终端电阻NT-ODT的电阻值可以 保持在匹配读模式。由此，当从读模式切换到写模式的时候，由于非目标 终端电阻NT-ODT的电阻值已经与当前的写模式相匹配了，因此无需再对 该非目标终端电阻NT-ODT进行调整。
上述方案的有益效果在于，仅需要对当前的时序图中的写模式时序图 进行适当的修改即可形成本公开上述的实施方式，减少了对当前规范的修 改范围。
图7c示出了根据本公开又一个实施方式的时序图的示意图。
在图7c中，第一脉冲信号的发送时间与图7b中描述的方案相似，即 所述第一脉冲信号P1在所述读模式进入时点Tr1之后，读模式数据传输 开始时点Tr2之前发出，以使得所述非目标终端电阻NT-ODT在所述读模 式的数据传输开始之前被设置为所述第一电阻值。
与图7b描述的方案不同的是，所述第二脉冲信号P2在所述写模式进 入时点Tw1之后，写模式数据传输开始时点Tw2之前发出，以使得所述 非目标终端电阻NT-ODT在所述写模式的数据传输开始之前被设置为第 二电阻值。
在图7c所描述的实施方式中，对读模式和写模式的时序图均进行了 修改。上述方案的有益效果在于，可以较为可靠地确保非目标终端电阻 NT-ODT在读模式和写模式下都处于相匹配的电阻值，并且减少电阻值切 换的次数。
图7d示出了再一个实施方式又一个实施方式的时序图的示意图。
如图7d所示，所述第一脉冲信号P1在所述写模式进入时点Tw1之 后，写模式数据传输开始时点Tw2之前发出，以使得所述非目标终端电阻 NT-ODT在所述写模式的数据传输开始之前被设置为所述第二电阻值；所 述第二脉冲信号P2在所述写模式数据传输结束时点Tw3之后发出，以使 得所述非目标终端电阻NT-ODT在所述写模式的数据传输开始之后被设 置为第一电阻值。
与图7b的实施方式相似，图7d中的实施方式仅需要对写模式的时序 图进行修改，简化了对现有标准的修改要求。
从图7a到7d的时序图中可以看出，相对于阶跃信号之类的其他信号， 脉冲信号使得对时序图的设置更加灵活和多样，使得开发者可以根据实际 的需求来对工作时序进行适当的调整。
下面结合表格来详细描述非目标终端电阻NT-ODT，以及其他终端电 阻的设置。
表1中示出了读模式下片上系统SoC的终端电阻SoC-ODT与非目标 终端电阻NT-ODT的不同电阻值组合下数据传输的性能表现。可以理解的 是，在读模式下，目标终端电阻T-ODT可以被断开(电阻值为无穷大)， 或者该目标终端电阻T-ODT的电阻值被设置为足够大，使得目标终端电 阻T-ODT的电阻值不低于所述非目标终端电阻NT-ODT的电阻值。
表1
在表1中，EW表示眼图宽度，DQ0-DQ7、DM10，RDQS_T分别表 示相应的管脚。从表1中可以看出，在读模式下，当SoC-ODT为48ohm， 非目标终端电阻NT-ODT被断开时，平均的眼图宽度为67.58ps；当 Soc-ODT为60ohm，非目标终端电阻NT-ODT为120ohm时，平均的眼图 宽度为67.02ps；当Soc-ODT为80ohm，非目标终端电阻NT-ODT为80ohm 时，平均的眼图宽度为64.09ps；当Soc-ODT为120ohm，非目标终端电阻 NT-ODT为60ohm时，平均的眼图宽度为60.01ps；而当Soc-ODT被断开， 非目标终端电阻NT-ODT为48ohm时，平均的眼图宽度为30.89ps。
从表1中可以看出，在读模式，目标终端电阻T-ODT被设置为断开 的情况下，SoC-ODT相对于非目标终端电阻NT-ODT的比值越小，则其 信号完整度(SI)或者信号品质越好，而当SoC-ODT的电阻值逐渐变大， 而非目标终端电阻NT-ODT的电阻值逐渐变小时，则信号品质会逐渐劣化， 直到当SoC-ODT被断开后，信号品质才严重恶化。
另一方面，从表1中可以看出，在读模式下，非目标终端电阻NT-ODT 的电阻值(第一电阻值)可以设置为不小于60ohm，在此情况下，信号品 质虽然有所劣化，但劣化程度仍然处于可接受的范围。优选情况下，在读 模式下，非目标终端电阻(NT-ODT)可以被断开，也就是其电阻值处于 无限大。
表2中示出了写模式下目标管芯T-D的目标终端电阻T-ODT与非目 标终端电阻NT-ODT的不同电阻值组合下数据传输的性能表现。可以理解 的是，在写模式下，SoC终端电阻SoC-ODT可以被断开(电阻值为无穷 大)，或者该SoC终端电阻SoC-ODT的电阻值被设置为足够大。
表2
从表2中可以看出，在写模式下，当T-ODT为48ohm，非目标终端 电阻NT-ODT被断开时，平均的眼图宽度为64.97ps；当目标终端电阻 T-ODT为60ohm，非目标终端电阻NT-ODT为120ohm时，平均的眼图宽 度为69.85ps；当目标终端电阻T-ODT为80ohm，非目标终端电阻NT-ODT 为80ohm时，平均的眼图宽度为71.13ps；当目标终端电阻T-ODT为 120ohm，非目标终端电阻NT-ODT为60ohm时，平均的眼图宽度为79.99ps； 而当目标终端电阻T-ODT被断开，非目标终端电阻NT-ODT为48ohm时， 平均的眼图宽度为89.21ps。
从表2中可以看出，在写模式，SoC终端电阻SoC-ODT被设置为断 开的情况下，目标终端电阻T-ODT相对于非目标终端电阻NT-ODT的比 值越小，则其信号完整度(SI)或者信号品质越差，而当目标终端电阻 T-ODT的电阻值逐渐变大，而非目标终端电阻NT-ODT的电阻值逐渐变 小时，则信号品质会逐渐变好；当目标终端电阻T-ODT被断开，而非目 标终端电阻NT-ODT为48ohm时，信号品质成为最佳。
另一方面，从表2中可以看出，在写模式下，所述非目标终端电阻 NT-ODT的电阻值(第二电阻值)可以被设置为不大于120ohm。在此情 况下，信号品质虽然并非最佳，但仍然处于可接受的范围。由此，优选地， 在写模式下，将目标终端电阻T-ODT设置为断开。
而对于所述非目标终端电阻NT-ODT，其电阻值被设置为多种情况， 例如可以是240/N ohm中的任意一个，其中N为2-10中的任意一个整数， 即该非目标终端电阻的电阻值可以为120ohm，80ohm，60ohm，48ohm， 40ohm，34ohm，30ohm，27ohm或者24ohm等。
需要理解的是，上面的电阻值仅仅是一种实例，本领域技术人员可以 采用上述电阻值区间内的其他电阻值。
表3示出了根据本公开一个实施方式的目标终端电阻T-ODT，非目标 终端电阻NT-ODT和Soc终端电阻SoC-ODT的电阻值对比。
| 工作模式 | T-ODT | NT-ODT | SoC-ODT |
| 读模式 | 断开 | 断开 | 48ohm |
| 写模式 | 断开 | 48ohm | 断开 |
表3
从表1、表2和表3中可以看出，目标管芯T-D的目标终端电阻T-ODT 无论在读模式还是写模式下，优选地均可以设置为足够大，更优选地可以 设置为断开；非目标终端电阻NT-ODT在读模式下可以设置为足够大，优 选地可以设置为断开，而在写模式下，可以设置为较小，优选地可以设置 为48ohm；SoC终端电阻SoC-ODT在读模式下可以设置为较小，优选地 可以设置为48ohm，而在写模式下可以设置为足够大，优选可以设置为断 开。
从上面的描述中还可以看出，对于目标终端电阻T-ODT而言，无论 在读模式还是写模式下，优选地均可以保持在断开状态，而对于非目标终 端电阻NT-ODT，优选地可以根据模式的切换而不同。因此，对于结合图 7d所描述的实施方式而言，还具有一个附加的有益效果。即，在写模式的 情况下，第一脉冲信号P1将触发非目标终端电阻NT-ODT例如变为48ohm， 而在写模式的数据传输结束之后，可以通过第二脉冲信号P2来触发非目 标终端电阻NT-ODT变为被断开。此后，如果从写模式的数据传输之后， 非目标管芯NT-D变为目标管芯T-D，则此时原先的NT-ODT仍然保持断 开即可，而无需再进行任何触发操作，这将节省对信号时序图的修改并降 低设计的复杂度。
此外，优选地，为了便于元器件的批量制造，可以统一地将管芯中的 终端电阻设置为一个固定的值(例如48ohm)，然后通过开关的断开和闭 合来控制T-ODT以及NT-ODT的电阻值，例如开关断开时为无穷大，开 关闭合时为例如为48ohm。
此外，还需要理解的是，48ohm仅仅是一个示例性的电阻值，本领域 技术人员可以采用任何其他适合或者LPDDR5规范中规定的电阻值。
根据本公开的另一个实施方式，该存储器可以进一步包括模式寄存器 MR(在图中未示出)，所述模式寄存器中存储有参数列表，以使得所述 存储器能够根据所述参数列表来设置至少所述管芯D1-Dn。
该参数列表例如可以包括不同工作模式时终端电阻应当处的状态，处 于不同状态时电阻值的大小等等，各个时钟信号下应当发生的事件等等。 该模式寄存器可以设置在包括管芯D1-Dn的存储器中，也可以设置在每个 管芯中。
根据本公开的另一个实施方式，上述的存储器可以进一步包括存储器 控制器，所述存储器控制器与所述管芯D1-Dn相连接，配置为控制所述目 标管芯T-D的目标终端电阻T-ODT的电阻值。可选地，所述控制器可以 进一步配置为控制所述非目标管芯NT-D的非目标终端电阻NT-ODT的电 阻值。
在此实施方式中，可以通过外部的存储器控制器来控制目标管芯T-D 以及其中的目标终端电阻T-ODT。该存储器控制器也可以控制非目标管芯 NT-D以及其非目标终端电阻NT-ODT，这有利于在通信路径发生故障时 形成可靠的备份。
该存储器控制器可以是单独的，也可以集成在外部的处理器芯片中， 例如可以集成在CPU芯片，GPU芯片或者SoC芯片中。
上面所描述的存储器，可以是低功耗双重数据速率存储器LPDDR， 也可以是其他任何满足此架构的其他存储器。在存储器为LPDDR存储的 情况下，该存储器控制可以为DDR控制器。
图8a至图8d示出了多个管芯之间的各种连接关系示意图，为简化起 见，图8a和图8d以4个管芯为例进行了描述，并且忽略了每个管芯的内 部结构。
如图8a所示，所述通信路径设置在每两个管芯之间。如图8a所示， 管芯D1分别与管芯D2，D3和D4相连接；管芯D2分别与管芯D1，D3 和D4相连接；管芯D3分别与管芯D1，D2和D4相连接；以及，管芯 D4分别与管芯D1，D2和D3相连接。
上述图8a所示的实施例有利于形成备份，一旦某一个管芯出现问题 或被损坏，则不会影响其他管芯的正常工作。
如图8b所示，所述通信路径将所述管芯形成环形连接，以使得每个 管芯能与其相邻的管芯进行通信。如图8b所示，管芯D1分别与相邻的管 芯D2和D3相连接，管芯D2分别与相邻的管芯D1和D4相连接，管芯 D3分别与相邻的管芯D1和D4相连接，而管芯D4分别与相邻的管芯D2 和D3相连接。
上述图8b所示的连接方式有利于简化管芯之间的连接关系，减少通 信路径的设立，从而减少芯片面积。同时，管芯之间可以传导信号，例如 当管芯D1为目标管芯T-D时，则可以直接通知管芯作为非目标管芯的D2 和D3，又经过管芯D2或D3的传递，可以通知到管芯D4。此外，即使 图8b中的，某一条通信路径出现问题，也不会影响其信号传递。
如图8c所示，所述通信路径将所述管芯形成星形连接，包括中央管 芯和边缘管芯，其中所述中央管芯处于中央位置，所述边缘管芯与所述中 央管芯连接。在图8c中，管芯D4作为中央管芯，其分别与其他边缘管芯 D1-D3形成连接。当管芯D4成为目标管芯T-D时，则可以直接通知作为 非目标管芯的其他管芯D1-D3；而当D1-D3中的一个成为目标管芯T-D时，则可以通过管芯D4来通知其他管芯。上述连接方式能够形成尽量少 的通信路径，有利于减小芯片的面积。
如图8d所示，边缘管芯D1-D3被连接起来，从而每个管芯都与其他 管芯存在三条通信路径。尽管在4个管芯的情况下图8a和图8d实际是等 效的，但对于更多数量的管芯而言，图8a的连接方式则会显得较为复杂， 而图8d的连接方式在保证足够备份的情况下，也使得通信路径的连接尽 量少，以避免芯片面积过大。
图9示出了根据本公开另一个实施方式的处理器系统的示意性框图。
如图9所示，本公开还提供一种处理器系统，包括处理器芯片以及上 面所述的存储器，所述处理器芯片与所述管芯D1-Dn相连接，其中，所述 处理器芯片根据所述目标管芯T-D的工作模式的不同而设置所述目标终 端电阻T-ODT、所述非目标终端电阻NT-ODT的电阻值，和/或所述处理 器芯片的终端电阻。
上述的处理器芯片可以包括CPU芯片，GPU芯片或SoC芯片等。
根据本公开的一个实施方式，在读模式下，该所述处理器芯片的终端 电阻被设置为不大于120ohm。
根据本公开的一个实施方式，所述处理器系统被设置为240/N，其中 N为2-10之间的整数。
根据本公开的一个实施方式，其中，在所述写模式下，所述处理器系 统的终端电阻被设置为断开。
本公开还提供一种板卡，包括：上面所述的存储器；或者包括上面所 述的封装体；或者包括上面所述的处理器系统。
本公开还提供一种电子设备，包括：上面所述的存储器；或者包括上 面所述的封装体；或者包括上面所述的处理器系统；或者包括上面所述的 板卡。
图10示出了根据本公开另一个方面的在存储器上执行的存储方法的 流程图。
如图10所示，所述存储器包括至少两个管芯D1-Dn，每个管芯包括 终端电阻ODT1-ODTn，所述至少两个管芯D1-Dn之间设置有通信路径； 其中，所述至少两个管芯D1-Dn中的一个为目标管芯T-D，该目标管芯 T-D的终端电阻为目标终端电阻T-ODT，其他为非目标管芯NT-D，该非 目标管芯NT-D的终端电阻为非目标终端电阻NT-ODT，所述目标管芯T-D 的工作模式包括读模式和写模式；所述方法包括：在操作S1010，通过所 述目标管芯T-D向所述非目标管芯NT-D发送脉冲信号，以将所述非目标 管芯NT-D的非目标终端电阻NT-ODT设置为与所述读模式相匹配的第一 电阻值或与所述写模式相匹配的第二电阻值。
根据本公开的另一个实施方式，上述存储方法还可以包括：在操作 S1020，在所述非目标管芯NT-D，响应于从所述目标管芯T-D接收到所述 脉冲信号，而将所述非目标终端电阻NT-ODT设置为与与所述读模式相匹 配的第一电阻值或与所述写模式相匹配的第二电阻值。
本公开的存储方法的其他操作步骤可以结合上面图1a-图9的描述来 得到，这里将不再赘述。
图11还公开了一种组合处理装置1100，以描述本公开的存储器的一 种特定应用场景。该组合处理装置1100包括计算装置1102，通用互联接 口1104，其他处理装置1106和存储装置1108，该存储装置可以是或者可 以包括上文中描述的存储器。计算装置与其他处理装置进行交互，共同完 成用户指定的操作。
其他处理装置，包括中央处理器CPU、图形处理器GPU、神经网络 处理器等通用/专用处理器中的一种或以上的处理器类型。其他处理装置 所包括的处理器数量不做限制。其他处理装置作为机器学习运算装置与外 部数据和控制的接口，包括数据搬运，完成对本机器学习运算装置的开启、 停止等基本控制；其他处理装置也可以和机器学习运算装置协作共同完成 运算任务。
通用互联接口，用于在计算装置(包括例如机器学习运算装置)与其 他处理装置间传输数据和控制指令。该计算装置从其他处理装置中获取所 需的输入数据，写入该计算装置片上的存储装置；可以从其他处理装置中 获取控制指令，写入计算装置片上的控制缓存；也可以读取计算装置的存 储模块中的数据并传输给其他处理装置。
存储装置1108分别与所述计算装置和所述其他处理装置连接。存储 装置1108用于保存在所述计算装置和所述其他处理装置的数据，尤其适 用于所需要运算的数据在本计算装置或其他处理装置的内部存储中无法 全部保存的数据。
该组合处理装置可以作为手机、机器人、无人机、视频监控设备等设 备的SOC片上系统，有效降低控制部分的核心面积，提高处理速度，降 低整体功耗。此情况时，该组合处理装置的通用互联接口与设备的某些部 件相连接。某些部件譬如摄像头，显示器，鼠标，键盘，网卡，wifi接口。
在一些实施例里，本披露还公开了一种芯片，其包括了上述存储装置 或组合处理装置。
在一些实施例里，本披露还公开了一种芯片封装结构，其包括了上述 芯片。
在一些实施例里，本披露还公开了一种电子设备或装置，其包括了本 公开所描述的存储器。
电子设备或装置包括数据处理装置、机器人、电脑、打印机、扫描仪、 平板电脑、智能终端、手机、行车记录仪、导航仪、传感器、摄像头、服 务器、云端服务器、相机、摄像机、投影仪、手表、耳机、移动存储、可 穿戴设备、交通工具、家用电器、和/或医疗设备。
所述交通工具包括飞机、轮船和/或车辆；所述家用电器包括电视、空 调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机； 所述医疗设备包括核磁共振仪、B超仪和/或心电图仪。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都 表述为一系列的动作组合，但是本领域技术人员应该知悉，本披露并不受 所描述的动作顺序的限制，因为依据本披露，某些步骤可以采用其他顺序 或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实 施例均属于可选实施例，所涉及的动作和模块并不一定是本披露所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没 有详述的部分，可以参见其他实施例的相关描述。
在本披露所提供的几个实施例中，应该理解到，所披露的装置，可通 过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例 如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的 划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或 一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合 或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通 信连接，可以是电性、光学、声学、磁性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的， 作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地 方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的 部分或者全部单元来实现本实施例方案的目的。
另外，在本披露各个实施例中的各功能单元可以集成在一个处理单元 中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在 一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软 件程序模块的形式实现。
所述集成的单元如果以软件程序模块的形式实现并作为独立的产品 销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解， 当本披露的技术方案可以以软件产品的形式体现出来，该计算机软件产品 存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人 计算机、服务器或者网络设备等)执行本披露各个实施例所述方法的全部 或部分步骤。而前述的存储器包括：U盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、移动硬 盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披 露的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本 披露的方法及其核心思想；同时，对于本领域的一般技术人员，依据本披 露的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本 说明书内容不应理解为对本披露的限制。
根据以下条款，可以更清楚地理解本公开的内容。
条款A1.一种存储器，包括：
至少两个管芯(D1-Dn)，每个管芯包括终端电阻(ODT1-ODTn)， 所述至少两个管芯(D1-Dn)之间设置有通信路径；
其中，
所述至少两个管芯(D1-Dn)中的一个为目标管芯(T-D)，该目标 管芯(T-D)的终端电阻为目标终端电阻(T-ODT)，其他为非目标管芯 (NT-D)，该非目标管芯(NT-D)的终端电阻为非目标终端电阻(NT-ODT)， 所述目标管芯(T-D)的工作模式包括读模式和写模式；
所述目标管芯(T-D)通过所述通信路径向所述非目标管芯(NT-D) 发送脉冲信号，以将所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT) 设置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二 电阻值。
条款A2.根据条款A1所述的存储器，其中，所述非目标管芯(NT-D) 配置为，响应于从所述目标管芯(T-D)接收到所述脉冲信号，而将所述 非目标终端电阻(NT-ODT)设置为与与所述读模式相匹配的第一电阻值 或与所述写模式相匹配的第二电阻值。
条款A3.根据条款A1或A2所述的存储器，其中，
所述读模式包括读模式进入时点(Tr1)，读模式数据传输开始时点 (Tr2)和读模式数据传输结束时点(Tr3)；
所述写模式包括写模式进入时点(Tw1)，写模式数据传输开始时点 (Tw2)和写模式数据传输结束时点(Tw3)；以及
所述脉冲信号包括第一脉冲信号(P1)和第二脉冲信号(P2)。
条款A4.根据条款A1-A3中任意一项所述的存储器，其中，
所述第一脉冲信号(P1)在所述读模式进入时点(Tr1)之后，读模 式数据传输开始时点(Tr2)之前发出，以使得所述非目标终端电阻 (NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
所述第二脉冲信号(P2)在所述读模式数据传输结束时点(Tr3)之 后发出，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传 输结束之后被设置为第二电阻值。
条款A5.根据条款A1-A4中任意一项所述的存储器，其中，
所述第一脉冲信号(P1)在所述读模式进入时点(Tr1)之后，读模 式数据传输开始时点(Tr2)之前发出，以使得所述非目标终端电阻 (NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
所述第二脉冲信号(P2)在所述写模式进入时点(Tw1)之后，写模 式数据传输开始时点(Tw2)之前发出，以使得所述非目标终端电阻 (NT-ODT)在所述写模式的数据传输开始之前被设置为第二电阻值。
条款A6.根据条款A1-A5中任意一项所述的存储器，其中，
所述第一脉冲信号(P1)在所述写模式进入时点(Tw1)之后，写模 式数据传输开始时点(Tw2)之前发出，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之前被设置为所述第二电阻值；
所述第二脉冲信号(P2)在所述写模式数据传输结束时点(Tw3)之 后发出，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传 输开始之后被设置为第一电阻值。
条款A7.根据条款A1-A6中任意一项所述的存储器，其中，所述目 标终端电阻(T-ODT)的电阻值被设置为不低于所述非目标终端电阻 (NT-ODT)的电阻值。
条款A8.根据条款A1-A7中任意一项所述的存储器，其中，所述目 标终端电阻(T-ODT)被断开。
条款A9.根据条款A1-A8中任意一项所述的存储器，其中，在所述 读模式下，所述非目标终端电阻(NT-ODT)的第一电阻值被设置为不小 于60ohm。
条款A10.根据条款A1-A9中任意一项所述的存储器，其中，在所述 读模式下，所述非目标终端电阻(NT-ODT)被设置为断开。
条款A11.根据条款A1-A10中任意一项所述的存储器，其中，在所 述写模式下，所述非目标终端电阻(NT-ODT)的第二电阻值被设置为不 大于120ohm。
条款A12.根据条款A1-A11中任意一项所述的存储器，其中，所述 非目标终端电阻(NT-ODT)的第二电阻值被设置为240/N ohm中的任意 一个，其中N为2-10中的任意一个整数。
条款A13.根据条款A1-A12中任意一项所述的存储器，其中，所述 通信路径为单个双向通信路径。
条款A14.根据条款A1-A13中任意一项所述的存储器，其中，所述 通信路径为两个反向的单向通信路径。
条款A15.根据条款A1-A14中任意一项所述的存储器，进一步包括 模式寄存器(MR)，所述模式寄存器中存储有参数列表，以使得所述存 储器能够根据所述参数列表来设置所述至少两个管芯(D1-Dn)。
条款A16.根据条款A1-A15中任意一项所述的存储器，进一步包括 存储器控制器，所述存储器控制器与所述至少两个管芯(D1-Dn)相连接， 配置为控制所述目标管芯(T-D)的目标终端电阻(T-ODT)的电阻值。
条款A17.根据条款A1-A16中任意一项所述的存储器，其中，所述 控制器进一步配置为控制所述非目标管芯(NT-D)的非目标终端电阻 (NT-ODT)的电阻值。
条款A18.根据条款A1-A17中任意一项所述的存储器，其中，所述 存储器为低功耗双重数据速率存储器LPDDR。
条款A19.一种封装体，包括如条款A1-A18中任意一项所述的存储 器，其中，所述通信路径设置在所述封装体内部，直接连接所述至少两个 管芯(D1-Dn)。
条款A20.一种封装体，包括如条款A1-A18中任意一项所述的存储 器，其中，所述封装体外部设置有外部端子，所述通信路径通过所述外部 端子连接至少两个管芯(D1-Dn)。
条款A21.一种处理器系统，包括处理器芯片以及如条款A1-A18中 任意一项所述的存储器，所述处理器芯片与至少两个管芯(D1-Dn)相连 接，其中，所述处理器芯片根据所述目标管芯(T-D)的工作模式的不同 而设置所述目标终端电阻(T-ODT)、所述非目标终端电阻(NT-ODT) 的电阻值，和/或所述处理器芯片的终端电阻。
条款A22.根据条款A21所述的处理器系统，其中，所述处理器芯片 包括CPU芯片，GPU芯片或SoC芯片。
条款A23.根据条款A21或A22所述的处理器系统，其中，在读模式 下，所述处理器芯片的终端电阻被设置为不大于120ohm。
条款A24.根据条款A21-A23中任意一项所述的处理器系统，其中， 所述处理器系统被设置为240/N，其中N为2-10之间的整数。
条款A25.根据条款A21-A24中任意一项所述的处理器系统，其中， 在所述写模式下，所述处理器系统的终端电阻被设置为断开。
条款A26.一种板卡，包括：
如条款A1-A18中任意一项所述存储器；或者
如条款A19或A20所述的封装体；或者
如条款A21-A25中任意一项所述的处理器系统。
条款A27.一种电子设备，包括：
如条款A1-A18中任意一项所述存储器；或者
如条款A19或A20所述的封装体；或者
如条款A21-A25中任意一项所述的处理器系统；或者
如条款A26所述的板卡。
条款A28.一种在存储器上执行的存储方法，所述存储器包括至少两 个管芯(D1-Dn)，每个管芯包括终端电阻(ODT1-ODTn)，所述至少两 个管芯(D1-Dn)之间设置有通信路径；其中，所述至少两个管芯(D1-Dn) 中的一个为目标管芯(T-D)，该目标管芯(T-D)的终端电阻为目标终端 电阻(T-ODT)，其他为非目标管芯(NT-D)，该非目标管芯(NT-D) 的终端电阻为非目标终端电阻(NT-ODT)，所述目标管芯(T-D)的工 作模式包括读模式和写模式；
所述方法包括：
通过所述目标管芯(T-D)向所述非目标管芯(NT-D)发送脉冲信号， 以将所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT)设置为与所 述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电阻值。
条款A29.根据权利要求28所述的存储方法，其中，在所述非目标管 芯(NT-D)，响应于从所述目标管芯(T-D)接收到所述脉冲信号，而将 所述非目标终端电阻(NT-ODT)设置为与与所述读模式相匹配的第一电 阻值或与所述写模式相匹配的第二电阻值。
条款A30.根据条款A28或A29所述的存储方法，其中，
所述读模式包括读模式进入时点(Tr1)，读模式数据传输开始时点 (Tr2)和读模式数据传输结束时点(Tr3)；
所述写模式包括写模式进入时点(Tw1)，写模式数据传输开始时点 (Tw2)和写模式数据传输结束时点(Tw3)；以及
所述脉冲信号包括第一脉冲信号(P1)和第二脉冲信号(P2)。
条款A31.根据条款A28-A30中任意一项所述的存储方法，其中，
在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2) 之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT) 在所述读模式的数据传输开始之前被设置为所述第一电阻值；
在所述读模式数据传输结束时点(Tr3)之后发出所述第二脉冲信号 (P2)，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传 输结束之后被设置为第二电阻值。
条款A32.根据条款A28-A31中任意一项所述的存储方法，其中，
在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2) 之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT) 在所述读模式的数据传输开始之前被设置为所述第一电阻值；
在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2) 之前发出所述第二脉冲信号(P2)，以使得所述非目标终端电阻(NT-ODT) 在所述写模式的数据传输开始之前被设置为第二电阻值。
条款A33.根据条款A28-A32中任意一项所述的存储方法，其中，
在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2) 之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT) 在所述写模式的数据传输开始之前被设置为所述第二电阻值；
在所述写模式数据传输结束时点(Tw3)之后发出所述第二脉冲信号 (P2)，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传 输开始之后被设置为第一电阻值。
条款A34.根据条款A28-A33中任意一项所述的存储方法，其中，将 所述目标终端电阻(T-ODT)的电阻值设置为不低于所述非目标终端电阻 (NT-ODT)的电阻值。
条款A35.根据条款A28-A34中任意一项所述的存储方法，其中，将 所述目标终端电阻(T-ODT)断开。
条款A36.根据条款A28-A35中任意一项所述的存储方法，其中，在 所述读模式下，将所述非目标终端电阻(NT-ODT)的第一电阻值设置为 不小于60ohm。
条款A37.根据条款A28-A36中任意一项所述的存储方法，其中，在 所述读模式下，将所述非目标终端电阻(NT-ODT)设置为断开。
条款A38.根据条款A28-A37中任意一项所述的存储方法，其中，在 所述写模式下，将所述非目标终端电阻(NT-ODT)的第二电阻值设置为 不大于120ohm。
条款A39.根据条款A28-A38中任意一项所述的存储方法，其中，将 所述非目标终端电阻(NT-ODT)的电阻值设置为240/N ohm中的任意一 个，其中N为2-10中的任意一个整数。
条款A40.根据条款A28-A39中任意一项所述的存储方法，其中，所 述通信路径为单个双向通信路径。
条款A41.根据条款A28-A40中任意一项所述的存储方法，其中，所 述通信路径为两个反向的单向通信路径。
条款A42.根据条款A28-A41中任意一项所述的存储方法，所述存储 器进一步包括模式寄存器(MR)，所述模式寄存器中存储有参数列表， 以使得能够根据所述参数列表来设置至少所述至少两个管芯(D1-Dn)。
条款A43.根据条款A28-A42中任意一项所述的存储方法，进一步包 括通过与所述至少两个管芯(D1-Dn)相连接的存储器控制器来控制所述 目标管芯(T-D)的目标终端电阻(T-ODT)的电阻值。
条款A44.根据条款A28-A43中任意一项所述的存储方法，其中，进 一步包括，通过所述控制器来控制所述非目标管芯(NT-D)的非目标终 端电阻(NT-ODT)的电阻值。
条款A45.根据条款A28-A44中任意一项所述的存储方法，其中，所 述存储器为低功耗双重数据速率存储器LPDDR。
Claims (45)
1.一种存储器，包括：
至少两个管芯(D1-Dn)，每个管芯包括终端电阻(ODT1-ODTn)，所述至少两个管芯(D1-Dn)之间设置有通信路径；
其中，
所述至少两个管芯(D1-Dn)中的一个为目标管芯(T-D)，该目标管芯(T-D)的终端电阻为目标终端电阻(T-ODT)，其他为非目标管芯(NT-D)，该非目标管芯(NT-D)的终端电阻为非目标终端电阻(NT-ODT)，所述目标管芯(T-D)的工作模式包括读模式和写模式；
所述目标管芯(T-D)通过所述通信路径向所述非目标管芯(NT-D)发送脉冲信号，以将所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT)设置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电阻值。
2.根据权利要求1所述的存储器，其中，所述非目标管芯(NT-D)配置为，响应于从所述目标管芯(T-D)接收到所述脉冲信号，而将所述非目标终端电阻(NT-ODT)设置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电阻值。
3.根据权利要求1或2所述的存储器，其中，
所述读模式包括读模式进入时点(Tr1)，读模式数据传输开始时点(Tr2)和读模式数据传输结束时点(Tr3)；
所述写模式包括写模式进入时点(Tw1)，写模式数据传输开始时点(Tw2)和写模式数据传输结束时点(Tw3)；以及
所述脉冲信号包括第一脉冲信号(P1)和第二脉冲信号(P2)。
4.根据权利要求3所述的存储器，其中，
所述第一脉冲信号(P1)在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2)之前发出，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
所述第二脉冲信号(P2)在所述读模式数据传输结束时点(Tr3)之后发出，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输结束之后被设置为第二电阻值。
5.根据权利要求3所述的存储器，其中，
所述第一脉冲信号(P1)在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2)之前发出，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
所述第二脉冲信号(P2)在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2)之前发出，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之前被设置为第二电阻值。
6.根据权利要求3所述的存储器，其中，
所述第一脉冲信号(P1)在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2)之前发出，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之前被设置为所述第二电阻值；
所述第二脉冲信号(P2)在所述写模式数据传输结束时点(Tw3)之后发出，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之后被设置为第一电阻值。
7.根据权利要求1-6中任意一项所述的存储器，其中，所述目标终端电阻(T-ODT)的电阻值被设置为不低于所述非目标终端电阻(NT-ODT)的电阻值。
8.根据权利要求7所述的存储器，其中，所述目标终端电阻(T-ODT)被断开。
9.根据权利要求1-8中任意一项所述的存储器，其中，在所述读模式下，所述非目标终端电阻(NT-ODT)的第一电阻值被设置为不小于60ohm。
10.根据权利要求9所述的存储器，其中，在所述读模式下，所述非目标终端电阻(NT-ODT)被设置为断开。
11.根据权利要求1-10中任意一项所述的存储器，其中，在所述写模式下，所述非目标终端电阻(NT-ODT)的第二电阻值被设置为不大于120ohm。
12.根据权利要求11所述的存储器，其中，所述非目标终端电阻(NT-ODT)的第二电阻值被设置为240/N ohm中的任意一个，其中N为2-10中的任意一个整数。
13.根据权利要求1-12中任意一项所述的存储器，其中，所述通信路径为单个双向通信路径。
14.根据权利要求1-12中任意一项所述的存储器，其中，所述通信路径为两个反向的单向通信路径。
15.根据权利要求1-14中任意一项所述的存储器，进一步包括模式寄存器(MR)，所述模式寄存器中存储有参数列表，以使得所述存储器能够根据所述参数列表来设置所述至少两个管芯(D1-Dn)。
16.根据权利要求1-15中任意一项所述的存储器，进一步包括存储器控制器，所述存储器控制器与所述至少两个管芯(D1-Dn)相连接，配置为控制所述目标管芯(T-D)的目标终端电阻(T-ODT)的电阻值。
17.根据权利要求16所述的存储器，其中，所述控制器进一步配置为控制所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT)的电阻值。
18.根据权利要求1-14中任意一项所述的存储器，其中，所述存储器为低功耗双重数据速率存储器LPDDR。
19.一种封装体，包括如权利要求1-18中任意一项所述的存储器，其中，所述通信路径设置在所述封装体内部，直接连接所述至少两个管芯(D1-Dn)。
20.一种封装体，包括如权利要求1-18中任意一项所述的存储器，其中，所述封装体外部设置有外部端子，所述通信路径通过所述外部端子连接至少两个管芯(D1-Dn)。
21.一种处理器系统，包括处理器芯片以及如权利要求1-18中任意一项所述的存储器，所述处理器芯片与至少两个管芯(D1-Dn)相连接，其中，所述处理器芯片根据所述目标管芯(T-D)的工作模式的不同而设置所述目标终端电阻(T-ODT)、所述非目标终端电阻(NT-ODT)的电阻值，和/或所述处理器芯片的终端电阻。
22.根据权利要求21所述的处理器系统，其中，所述处理器芯片包括CPU芯片，GPU芯片或SoC芯片。
23.根据权利要求21所述的处理器系统，其中，在读模式下，所述处理器芯片的终端电阻被设置为不大于120ohm。
24.根据权利要求23所述的处理器系统，其中，所述处理器系统被设置为240/N，其中N为2-10之间的整数。
25.根据权利要求21-24中任意一项所述的处理器系统，其中，在所述写模式下，所述处理器系统的终端电阻被设置为断开。
26.一种板卡，包括：
如权利要求1-18中任意一项所述存储器；或者
如权利要求19或20所述的封装体；或者
如权利要求21-25中任意一项所述的处理器系统。
27.一种电子设备，包括：
如权利要求1-18中任意一项所述存储器；或者
如权利要求19或20所述的封装体；或者
如权利要求21-25中任意一项所述的处理器系统；或者
如权利要求26所述的板卡。
28.一种在存储器上执行的存储方法，所述存储器包括至少两个管芯(D1-Dn)，每个管芯包括终端电阻(ODT1-ODTn)，所述至少两个管芯(D1-Dn)之间设置有通信路径；其中，所述至少两个管芯(D1-Dn)中的一个为目标管芯(T-D)，该目标管芯(T-D)的终端电阻为目标终端电阻(T-ODT)，其他为非目标管芯(NT-D)，该非目标管芯(NT-D)的终端电阻为非目标终端电阻(NT-ODT)，所述目标管芯(T-D)的工作模式包括读模式和写模式；
所述方法包括：
通过所述目标管芯(T-D)向所述非目标管芯(NT-D)发送脉冲信号，以将所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT)设置为与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电阻值。
29.根据权利要求28所述的存储方法，其中，在所述非目标管芯(NT-D)，响应于从所述目标管芯(T-D)接收到所述脉冲信号，而将所述非目标终端电阻(NT-ODT)设置为与与所述读模式相匹配的第一电阻值或与所述写模式相匹配的第二电阻值。
30.根据权利要求28或29所述的存储方法，其中，
所述读模式包括读模式进入时点(Tr1)，读模式数据传输开始时点(Tr2)和读模式数据传输结束时点(Tr3)；
所述写模式包括写模式进入时点(Tw1)，写模式数据传输开始时点(Tw2)和写模式数据传输结束时点(Tw3)；以及
所述脉冲信号包括第一脉冲信号(P1)和第二脉冲信号(P2)。
31.根据权利要求30所述的存储方法，其中，
在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2)之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
在所述读模式数据传输结束时点(Tr3)之后发出所述第二脉冲信号(P2)，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输结束之后被设置为第二电阻值。
32.根据权利要求30所述的存储方法，其中，
在所述读模式进入时点(Tr1)之后，读模式数据传输开始时点(Tr2)之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT)在所述读模式的数据传输开始之前被设置为所述第一电阻值；
在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2)之前发出所述第二脉冲信号(P2)，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之前被设置为第二电阻值。
33.根据权利要求30所述的存储方法，其中，
在所述写模式进入时点(Tw1)之后，写模式数据传输开始时点(Tw2)之前发出所述第一脉冲信号(P1)，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之前被设置为所述第二电阻值；
在所述写模式数据传输结束时点(Tw3)之后发出所述第二脉冲信号(P2)，以使得所述非目标终端电阻(NT-ODT)在所述写模式的数据传输开始之后被设置为第一电阻值。
34.根据权利要求28-33中任意一项所述的存储方法，其中，将所述目标终端电阻(T-ODT)的电阻值设置为不低于所述非目标终端电阻(NT-ODT)的电阻值。
35.根据权利要求34所述的存储方法，其中，将所述目标终端电阻(T-ODT)断开。
36.根据权利要求28-35中任意一项所述的存储方法，其中，在所述读模式下，将所述非目标终端电阻(NT-ODT)的第一电阻值设置为不小于60ohm。
37.根据权利要求36所述的存储方法，其中，在所述读模式下，将所述非目标终端电阻(NT-ODT)设置为断开。
38.根据权利要求28-37中任意一项所述的存储方法，其中，在所述写模式下，将所述非目标终端电阻(NT-ODT)的第二电阻值设置为不大于120ohm。
39.根据权利要求38所述的存储方法，其中，将所述非目标终端电阻(NT-ODT)的电阻值设置为240/N ohm中的任意一个，其中N为2-10中的任意一个整数。
40.根据权利要求28-39中任意一项所述的存储方法，其中，所述通信路径为单个双向通信路径。
41.根据权利要求28-39中任意一项所述的存储方法，其中，所述通信路径为两个反向的单向通信路径。
42.根据权利要求28-41中任意一项所述的存储方法，所述存储器进一步包括模式寄存器(MR)，所述模式寄存器中存储有参数列表，以使得能够根据所述参数列表来设置至少所述至少两个管芯(D1-Dn)。
43.根据权利要求28-42中任意一项所述的存储方法，进一步包括通过与所述至少两个管芯(D1-Dn)相连接的存储器控制器来控制所述目标管芯(T-D)的目标终端电阻(T-ODT)的电阻值。
44.根据权利要求43所述的存储方法，其中，进一步包括，通过所述控制器来控制所述非目标管芯(NT-D)的非目标终端电阻(NT-ODT)的电阻值。
45.根据权利要求28-44中任意一项所述的存储方法，其中，所述存储器为低功耗双重数据速率存储器LPDDR。
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