CN110390980A - 存储模块 - Google Patents

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Abstract

本发明提供一种存储模块，其中，该存储模块包括至少具有第一存储装置和第二存储装置的多个存储装置，第一存储装置包括第一终端电阻，第二存储装置包括第二终端电阻。在存储模块的操作中，当该第一存储装置被存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一终端电阻被控制为不提供用于该第一存储装置的阻抗匹配，以及，该第二终端电阻被控制为提供用于该第二存储装置的阻抗匹配。本发明可改善过阻尼问题，同时又能够维持信号质量。

Description

存储模块
技术领域
本发明通常涉及一种存储器，以及更特别地，涉及一种能够控制阻抗匹配的存储模块。
背景技术
在多组(multi-rank)动态随机存取存储(dynamic random access memory，DRAM)模块中，信号质量因负载增大而变差。因此，DRAM模块通常包括用于信号线的阻抗匹配的终端电阻(on-die termination，ODT)，通过使用ODT可以减少信号失真，从而提高信号质量。通常，终端电阻优选具有较低的阻抗，然而，低阻抗设置会导致过阻尼(over-damped)问题，即上升时间或下降时间增加，这会对后续信号处理带来问题。
发明内容
有鉴于此，本发明的目的之一在于提供一种存储模块，以解决上述问题。
在一些实施例中，本发明提供一种存储模块，其包括多个存储装置，该多个存储装置至少包括第一存储装置，该第一存储装置包括第一终端电阻；其中，当该第一存储装置被存储控制器存取时，该第一终端电阻被控制为不提供用于该第一存储装置的阻抗匹配。
在另一些实施例中，本发明提供一种存储模块，其包括多个存储装置，该多个存储装置至少包括第一存储装置和第二存储装置，该第一存储装置包括第一可变终端电阻，该第二存储装置包括第二可变终端电阻；其中，当该第一存储装置被存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一可变终端电阻和该第二可变终端电阻被控制为提供阻抗匹配，以及，该第一可变终端电阻的电阻值大于该第二可变终端电阻的电阻值。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1是根据本发明一实施例示出的存储系统的示意图。
图2根据本发明一实施例示出了存储装置(例如，DRAM装置)的示意图。
图3是根据本发明第一实施例示出的ODT控制的示意图。
图4是根据本发明一实施例示出图3所示实施例的信号的时序示意图。
图5是根据本发明第二实施例说明ODT控制的示意图。
图6是根据本发明另一实施例说明图5所示实施例的信号的时序示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1是根据本发明一实施例示出的存储系统(memory system)100的示意图。在本实施例中，存储系统100是易失性存储系统，例如动态随机存取存储(dynamic randomaccess memory，DRAM)系统。如图1所示，存储系统100包括存储控制器(memorycontroller)110(例如，DRAM控制器)和由供给电压(supply voltage)VDD供电的存储模块(memory module)120(例如，DRAM模块)，其中，存储模块120包括多个存储装置(memorydevice)(例如，DRAM装置)122_1-122_n。在本实施例中，存储控制器110和存储模块120通过多条连接线连接，例如，多条连接线可用于传输多个双向数据信号DQ，数据选通信号DQS，反相数据选通信号DQSB，多个控制信号(command signal)CMD，时钟信号CLK和反相时钟信号CLKB。
在本实施例中，存储装置122_1-122_n中的每一个包括多个存储芯片(例如，DRAM芯片)，以及，存储装置122_1-122_n属于存储模块120中的不同组(rank)(例如，图1中所示的组<1>至组<n>)。存储装置122_1-122_n共享相同的连接线(如通道330、530)，也就是说，在存取周期(access period)期间，存储装置122_1-122_n中只有一个存储装置被存储控制器110存取。
在一些实施例中，存储系统100可以实现为DRAM系统，控制信号可至少包括行地址选通信号(row address strobe signal)，列地址选通信号(column address strobesignal)以及写使能信号(write enable signal)。另外，数据选通信号DQS和反相数据选通信号DQSB用于存储模块120中的数据信号(DQ)锁存器(latch)，以及，时钟信号CLK和反相时钟信号CLKB用于存储模块120中的控制信号(CMD)锁存器，数据选通信号DQS的频率大于或等于时钟信号CLK的频率。例如，存储模块120利用数据选通信号DQS和反相数据选通信号DQSB来采样并存储用于后续信号处理的数据信号，以及，存储模块120利用时钟信号CLK和反相时钟信号CLKB来采样并存储用于后续信号处理的控制信号。
图2根据本发明一实施例示出了存储装置122_1(例如，DRAM装置)的示意图。如图2所示，存储装置122_1包括存储接口电路(memory interface circuit)222，控制电路224和存储阵列(memory array)226。在存储系统100的操作中，存储控制器110用于接收来自主机(host)或处理器的请求，并传输数据信号DQ，数据选通信号DQS，反相数据选通信号DQSB，控制信号CMD，时钟信号CLK和反相时钟信号CLKB中的至少一部分信号，以存取存储模块120。此外，存储控制器110还可以包括其它相关电路，例如，地址译码器，处理电路，写/读缓冲器，控制逻辑和仲裁器，以执行相关操作。存储接口电路222包括多个焊盘(pad)/引脚(pin)及相关的接收电路，以及，存储接口电路用于接收来自存储控制器110的数据信号DQ，数据选通信号DQS，反相数据选通信号DQSB，控制信号CMD，时钟信号CLK和反相时钟信号CLKB，并将接收到的信号选择性地输出到控制电路224。控制电路224包括读/写控制器，行译码器和列译码器，以及，控制电路224用于接收来自存储接口电路222的信号，以存取存储阵列226。
由于本发明实施例的重点在于ODT控制，因此，这里省略关于其它组件的详细描述。
图3是根据本发明第一实施例示出的ODT控制的示意图，为简化说明，图3以存储装置122_1和122_2为例，但本发明实施例并不限于该特定示例。如图3所示，存储装置122_1(例如，DRAM装置)包括至少一个接收器(例如，图3以一个接收器351作为示例描述)，终端电阻ODT1和开关SW1，其中，终端电阻ODT1的一节点耦接于参考电压VTT，以及，终端电阻ODT1的另一节点选择性地连接到接收器351的输入端，以选择性地提供用于存储装置122_1的阻抗匹配。存储装置122_2(例如，DRAM装置)包括接收器352，终端电阻ODT2和开关SW2，其中，终端电阻ODT2的一节点耦接于参考电压VTT，终端电阻ODT2的另一节点选择性地连接到接收器352的输入端，以选择性地提供用于存储装置122_2的阻抗匹配。在本实施例中，当存储控制器110发送需要存取其中一个存储装置(如存储装置122_1)的控制信号时，例如读命令(read command)，写命令(write command)或带校验的写命令(masked write command)，存储装置122_1(被存储控制器110存取的存储装置，即目标存储装置)的控制电路224参考(或根据)接收到的控制信号产生ODT使能信号ODT_EN1，以断开(turn off)开关SW1，也就是说，终端电阻ODT1不连通到接收器351的输入端，以及，终端电阻ODT1不提供用于通道330和接收器351的阻抗匹配(或者说，终端电阻ODT1不提供用于存储装置122_1的阻抗匹配)；存储装置122_1的控制电路224还产生接收器使能信号RX_EN1，以启用(enable)接收器351缓冲(buffer)来自存储控制器110内的驱动器302并经由信道330的数据信号DQ，并将数据信号DQ发送至后续电路。另外，存储装置122_2(不被存储控制器110存取的存储装置，即非目标存储装置)的控制电路224参考(或根据)接收到的控制信号产生ODT使能信号ODT_EN2，以接通(turn on)开关SW2，也就是说，终端电阻ODT2连通到接收器352的输入端，终端电阻ODT2提供用于通道330和接收器352的阻抗匹配(或者说，终端电阻ODT2提供用于存储装置122_2的阻抗匹配)；存储装置122_2的控制电路224还产生接收器使能信号RX_EN2，以禁用(disable)接收器352，即，接收器352不接收数据信号DQ。
图4是根据本发明一实施例示出图3所示实施例的信号的时序示意图。如图4所示，最初，当存储控制器110不发送控制信号至存储模块120，或者存储控制器110在控制操作期间发送不需要使用数据选通信号DQS和反相数据选通信号DQSB的控制信号时(即图4中所示的“NOP”)，数据选通信号DQS处于低电压电平，以及，反相数据选通信号DQSB处于高电压电平。然后，当存储控制器110接收到来自主机或处理器以将数据写入存储装置122_1的请求时，存储控制器110发送写命令(WRITE)给存储装置122_1。存储装置122_1在接收到该写命令后，存储装置122_1关闭(off)或禁用ODT操作(即存储装置122_1禁用ODT功能)，然后，存储控制器110使能数据选通信号DQS和反相数据选通信号DQSB(即数据选通信号DQS和反相数据选通信号DQSB被切换)，然后，接收器351被启用，以接收来自存储控制器110的数据信号DQ(DATA)，以及，通过使用数据选通信号DQS和反相数据选通信号DQSB，数据信号DQ内的内容被写入存储装置122_1。与此同时，存储装置122_2接通(on)或启用/使能ODT操作(即存储装置122_2启用ODT功能)然后关闭接收器352(即禁用接收器352)。在数据被成功写入存储模块120之后，存储控制器110停止输出数据选通信号DQS和反相数据选通信号DQSB。
在存储系统100具有两个以上存储装置(例如，DRAM装置)的实施例中，只有被存储控制器110存取的存储装置才需要禁用ODT功能，而其它所有的存储装置均启用(或使能)ODT功能。
在图3和图4所示的实施例中，由于被存储控制器110存取的存储装置(如122_1)不启用其ODT功能，从而可以避免现有技术的过阻尼问题，即可以缩短上升时间和下降时间。另外，由于未被存储控制器110存取的其它存储装置(如122_2)启用其ODT功能，以提供用于通道330的阻抗匹配，因此，信道330上的DQ信号不会因存储装置122_1的ODT功能被禁用而恶化。
图5是根据本发明第二实施例说明ODT控制的示意图。如图5所示，存储装置122_1包括接收器551，可变终端电阻(variable termination resistor)ODT1’和开关SW1，其中，可变终端电阻ODT1’的一节点耦接于参考电压VTT，以及，可变终端电阻ODT1’的另一节点选择性地连接到接收器551的输入端，以选择性地提供阻抗匹配。存储装置122_2包括接收器552，可变终端电阻ODT2’和开关SW2，其中，可变终端电阻ODT2’的一节点耦接于参考电压VTT，可变终端电阻ODT2’的另一节点选择性地连接到接收器552的输入端，以选择性地提供阻抗匹配。在本实施例中，可变终端电阻ODT1’和可变终端电阻ODT2’中的每一个可以被控制为具有不同的阻抗，诸如240欧姆，120欧姆，80欧姆，60欧姆，40欧姆，30欧姆等，本发明实施例对具体的阻抗值不做任何限制。在本实施例中，当存储控制器110发送需要存取其中一个存储装置(如存储装置122_1)的控制信号时，例如读命令，写命令或带校验的写命令，存储装置122_1的控制电路224参考接收到的控制信号产生ODT使能信号ODT_EN1以接通开关SW1，即可变终端电阻ODT1’被连通到接收器551的输入端，以及，可变终端电阻ODT1’被设置为具有较高的阻抗，如240欧姆。存储装置122_1的控制电路224还产生接收器使能信号RX_EN1，以启用接收器551缓冲来自存储控制器110内的驱动器502并经由信道530的数据信号DQ，并将数据信号DQ发送至后续电路。另外，存储装置122_2的控制电路224参考接收到的控制信号产生ODT使能信号ODT_EN2以接通开关SW2，即可变终端电阻ODT2’被连通到接收器552的输入端，以及，可变终端电阻ODT2’被设置为具有较低的阻抗，例如40欧姆；存储装置122_2的控制电路224还产生接收器使能信号RX_EN2以禁用接收器552，即接收器552不接收数据信号DQ。
图6是根据本发明另一实施例说明图5所示实施例的信号的时序示意图。如图6所示，最初，当存储控制器110不发送控制信号至存储模块120，或者存储控制器110在控制操作期间发送不需要使用数据选通信号DQS和反相数据选通信号DQSB的控制信号时(即，图6中所示的“NOP”)，数据选通信号DQS处于低电压电平，以及，反相数据选通信号DQSB处于高电压电平。然后，当存储控制器110接收到来自主机或处理器以将数据写入存储装置122_1的请求时，存储控制器110发送写命令至存储装置122_1。存储装置122_1在接收到写命令之后，存储装置122_1接通或启用ODT操作并将可变终端电阻ODT1’设置为具有较高的阻抗，然后，存储控制器110使能数据选通信号DQS和反相数据选通信号DQSB(即数据选通信号DQS和反相数据选通信号DQSB被切换)，然后，接收器551被启用，以接收来自存储控制器110的数据信号DQ(DATA)，以及，通过使用数据选通信号DQS和反相数据选通信号DQSB，数据信号DQ内的内容被写入存储装置122_1。与此同时，存储装置122_2接通或启用ODT操作并关闭接收器552，其中，可变终端电阻ODT2’被设置为具有较低的阻抗。在本发明实施例中，可变终端电阻ODT1’的阻抗(或电阻值)大于可变终端电阻ODT2’的阻抗(或电阻值)。在将数据成功写入存储模块120之后，存储控制器110停止输出数据选通信号DQS和反相数据选通信号DQSB。
在存储系统100具有两个以上存储装置的实施例中，只有被存储控制器110存取的存储装置的可变终端电阻才需要设置为较高的阻抗，而其它所有的存储装置的可变终端电阻都被设置为具有较低的阻抗。也就是说，被存储控制器110存取的存储装置的可变终端电阻的阻抗被设置为大于其它存储装置的可变终端电阻的阻抗。
在图5和图6的实施例中，由于被存储控制器110存取的存储装置(如122_1)启用具有较高阻抗的ODT功能，从而可以避免现有技术的过阻尼问题，即可以缩短上升时间和下降时间。另外，由于没有被存储控制器110存取的其它存储装置(如122_2)启用具有较低阻抗的ODT功能，以提供用于通道530的阻抗匹配，因此，信道530上的DQ信号不会因存储装置122_1启用具有较高阻抗的ODT功能而恶化。
简而言之，在本发明的ODT控制机制中，被存储控制器存取的存储装置被控制为禁用ODT功能或启用具有较高阻抗的ODT功能，而未被存储控制器存取的存储装置被控制为启用ODT功能或启用具有较低阻抗的ODT功能。因此，可以改善现有技术的过阻尼问题(即，ODT控制机制可以被视为欠阻尼(under-damped)ODT控制)，同时能够维持信号质量。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (11)

1.一种存储模块，包括：
多个存储装置，该多个存储装置至少包括第一存储装置，该第一存储装置包括第一终端电阻；
其中，当该第一存储装置被存储控制器存取时，该第一终端电阻被控制为不提供用于该第一存储装置的阻抗匹配。
2.根据权利要求1所述的存储模块，其特征在于，该多个存储装置还包括第二存储装置，该第二存储装置包括第二终端电阻，以及，当该第一存储装置被该存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一终端电阻被控制为不提供用于该第一存储装置的阻抗匹配，以及，该第二终端电阻被控制为提供用于该第二存储装置的阻抗匹配。
3.根据权利要求2所述的存储模块，其特征在于，该第一存储装置还包括第一接收器，该第二存储装置还包括第二接收器，以及，当该第一存储装置被该存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一终端电阻被控制为不连通到该第一存储模块的该第一接收器的输入端，以及，该第二终端电阻被控制为连通到该第二存储模块的该第二接收器的输入端。
4.根据权利要求3所述的存储模块，其特征在于，当该第一存储装置被该存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一接收器被启用，以在该第一终端电阻不连通到该第一接收器的输入端时接收来自该存储控制器的数据信号，以及，该第二接收器被禁用，以在该第二终端电阻连通到该第二接收器的输入端时不接收来自该存储控制器的任何数据信号。
5.根据权利要求2所述的存储模块，其特征在于，该存储模块是动态随机存取存储DRAM模块，该存储控制器是DRAM控制器，该第一存储装置和该第二存储装置属于不同组，以及，该第一终端电阻和该第二终端电阻中的每一个是片上终端电阻。
6.根据权利要求5所述的存储模块，其特征在于，该第一存储装置还包括第一接收器，该第二存储装置还包括第二接收器，以及，当该第一存储装置接收到来自该DRAM控制器的写命令时，该第一接收器被启用，以在该第一终端电阻不连通到该第一接收器的输入端时接收来自该DRAM控制器的数据信号，以及，该第二接收器被禁用，以在该第二终端电阻连通到该第二接收器的输入端时不接收来自该DRAM控制器的任何数据信号。
7.一种存储模块，包括：
多个存储装置，该多个存储装置至少包括第一存储装置和第二存储装置，该第一存储装置包括第一可变终端电阻，该第二存储装置包括第二可变终端电阻；
其中，当该第一存储装置被存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一可变终端电阻和该第二可变终端电阻被控制为提供阻抗匹配，以及，该第一可变终端电阻的电阻值大于该第二可变终端电阻的电阻值。
8.根据权利要求7所述的存储模块，其特征在于，该第一存储装置还包括第一接收器，该第二存储装置还包括第二接收器；以及，当该第一存储装置被该存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一可变终端电阻被控制为连通到该第一存储模块的该第一接收器的输入端，以及，该第二终端电阻被控制为连通到该第二存储模块的该第二接收器的输入端。
9.根据权利要求8所述的存储模块，其特征在于，当该第一存储装置被该存储控制器存取以及该第二存储装置不被该存储控制器存取时，该第一接收器被启用，以在该第一终端电阻连通到该第一接收器的输入端时接收来自该存储控制器的数据信号，以及，该第二接收器被禁用，以在该第二终端电阻连通到该第二接收器的输入端时不接收来自该存储控制器的任何数据信号。
10.根据权利要求7所述的存储模块，其特征在于，该存储模块是动态随机存取存储DRAM模块，该存储控制器是DRAM控制器，该第一存储装置和该第二存储装置属于不同组，以及，该第一可变终端电阻和该第二可变终端电阻中的每一个是片上终端电阻。
11.根据权利要求10所述的存储模块，其特征在于，该第一存储装置还包括第一接收器，该第二存储装置还包括第二接收器；以及，当该第一存储装置接收到来自该DRAM控制器的写命令时，该第一接收器被启用，以在该第一终端电阻连通到该第一接收器的输入端时接收来自该DRAM控制器的数据信号，以及该第二接收器被禁用，以在该第二终端电阻连通到该第二接收器的输入端时不接收来自该DRAM控制器的任何数据信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
WO2024092537A1 (en) * 2022-11-02 2024-05-10 Yangtze Memory Technologies Co., Ltd. On-die termination configuration for integrated circuit

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102553266B1 (ko) * 2017-11-03 2023-07-07 삼성전자 주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
KR20200086137A (ko) * 2019-01-08 2020-07-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10861508B1 (en) * 2019-11-11 2020-12-08 Sandisk Technologies Llc Transmitting DBI over strobe in nonvolatile memory
KR20210057859A (ko) 2019-11-12 2021-05-24 삼성전자주식회사 위치 정보를 식별하여 셀프 캘리브레이션을 수행하는 메모리 장치 및 그것을 포함하는 메모리 모듈
US11750190B2 (en) 2020-12-14 2023-09-05 Intel Corporation Encoded on-die termination for efficient multipackage termination

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1417805A (zh) * 2001-10-19 2003-05-14 三星电子株式会社 用于控制存储系统中的积极终端电阻的装置及其方法
US20080112233A1 (en) * 2006-11-15 2008-05-15 Samsung Electronics Co., Ltd. On-die termination circuit for semiconductor memory devices
US20100013516A1 (en) * 2002-08-17 2010-01-21 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
CN102279833A (zh) * 2006-06-02 2011-12-14 拉姆伯斯公司 具有分级管芯上端接的集成电路
CN103021446A (zh) * 2011-09-21 2013-04-03 三星电子株式会社 操作存储器件的方法及执行该方法的装置
US20170093400A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Programmable on-die termination timing in a multi-rank system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US7342411B2 (en) * 2005-12-07 2008-03-11 Intel Corporation Dynamic on-die termination launch latency reduction
JP2010170296A (ja) * 2009-01-22 2010-08-05 Elpida Memory Inc メモリシステム、半導体記憶装置、及び配線基板
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
US10255220B2 (en) * 2015-03-30 2019-04-09 Rambus Inc. Dynamic termination scheme for memory communication
US10541018B2 (en) * 2017-09-26 2020-01-21 Intel Corporation DDR memory bus with a reduced data strobe signal preamble timespan

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1417805A (zh) * 2001-10-19 2003-05-14 三星电子株式会社 用于控制存储系统中的积极终端电阻的装置及其方法
US20100013516A1 (en) * 2002-08-17 2010-01-21 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
CN102279833A (zh) * 2006-06-02 2011-12-14 拉姆伯斯公司 具有分级管芯上端接的集成电路
US20080112233A1 (en) * 2006-11-15 2008-05-15 Samsung Electronics Co., Ltd. On-die termination circuit for semiconductor memory devices
CN103021446A (zh) * 2011-09-21 2013-04-03 三星电子株式会社 操作存储器件的方法及执行该方法的装置
US20170093400A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Programmable on-die termination timing in a multi-rank system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
WO2024092537A1 (en) * 2022-11-02 2024-05-10 Yangtze Memory Technologies Co., Ltd. On-die termination configuration for integrated circuit

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