KR102553266B1 - 온-다이-터미네이션 회로를 포함하는 메모리 장치 - Google Patents

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Abstract

본 개시의 기술적 사상에 따른 메모리 장치는 각각 ODT(On Die Termination) 회로를 포함하는 제1 및 제2 메모리 칩들, 제1 및 제2 메모리 칩들 중 적어도 하나를 인에이블하는 적어도 하나의 칩 인에이블 신호를 수신하도록 구성된 적어도 하나의 칩 인에이블 신호 핀, 그리고 제1 및 제2 메모리 칩들에 공통으로 연결되고 ODT 회로의 인에이블 구간을 정의하는 ODT 신호를 수신하도록 구성된 ODT 핀을 포함하고, ODT 회로는 적어도 하나의 칩 인에이블 신호 및 ODT 신호에 기초하여 제1 ODT 저항 또는 제2 ODT 저항을 제공하도록 구성된다.

Description

온-다이-터미네이션 회로를 포함하는 메모리 장치{Memory device including on-die-termination circuit}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 온-다이-터미네이션(On Die Termination, 이하 'ODT'라고 함) 회로를 포함하는 메모리 장치, 상기 메모리 장치를 포함하는 스토리지 장치, 및 상기 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 비휘발성 메모리 및 비휘발성 메모리를 제어하기 위한 컨트롤러를 포함할 수 있다. 종래에는, 비휘발성 메모리와 컨트롤러 사이의 통신은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 고속 메모리를 포함하는 메모리 시스템에 비해 상대적으로 낮은 동작 주파수에서 수행되었다. 이에 따라, 비휘발성 메모리와 컨트롤러 사이의 신호 무결성(Signal Integrity)은 스토리지 장치의 전체 성능에서 매우 중요한 요소는 아니었다. 그러나, 최근에는, 스토리지 장치의 고속 동작이 요구되고 있으며, 이에 따라, 컴퓨팅 시스템 또는 모바일 통신 시스템의 전체 성능을 향상시키기 위해서는 스토리지 장치에서도 신호 무결성이 매우 중요한 요소가 되었다.
본 개시의 기술적 사상은 고속 동작 시, 신호 무결성을 향상시킬 수 있는 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 메모리 장치는, 각각 ODT(On Die Termination) 회로를 포함하는 제1 및 제2 메모리 칩들, 상기 제1 및 제2 칩들 중 적어도 하나를 인에이블하는 적어도 하나의 칩 인에이블 신호를 수신하도록 구성된 적어도 하나의 칩 인에이블 신호 핀, 및 상기 제1 및 제2 메모리 칩들에 공통으로 연결되고, 상기 ODT 회로의 인에이블 구간을 정의하는 ODT 신호를 수신하도록 구성된 ODT 핀을 포함하고, 상기 ODT 회로는, 상기 적어도 하나의 칩 인에이블 신호 및 상기 ODT 신호에 기초하여 제1 ODT 저항 또는 제2 ODT 저항을 제공하도록 구성된다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 제1 칩 인에이블 신호를 수신하도록 구성된 제1 칩 인에이블 신호 핀, 제2 칩 인에이블 신호를 수신하도록 구성된 제2 칩 인에이블 신호 핀, 상기 제1 칩 인에이블 신호 핀에 공통으로 연결되고, 제1 ODT 회로를 각각 포함하는 제1 및 제2 메모리 칩들, 상기 제2 칩 인에이블 신호 핀에 공통으로 연결되고, 제2 ODT 회로를 각각 포함하는 제3 및 제4 메모리 칩들, 및 ODT 신호를 수신하도록 구성되고, 상기 제1 내지 제4 메모리 칩들에 공통으로 연결되는 ODT 핀을 포함하고, 상기 ODT 신호가 인에이블 레벨인 경우, 상기 제1 ODT 회로는 제1 ODT 저항을 제공하고, 상기 제2 ODT 회로는 제2 ODT 저항을 제공한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 제1 및 제2 메모리 칩들, 상기 제1 및 제2 메모리 칩들 중 적어도 하나를 인에이블하는 적어도 하나의 칩 인에이블 신호를 수신하도록 구성된 적어도 하나의 칩 인에이블 신호 핀, 상기 제1 및 제2 메모리 칩들 중 하나에 대한 기입 동작 시 활성화되는 제1 ODT 신호를 수신하도록 구성된 제1 ODT 핀, 및 상기 제1 및 제2 메모리 칩들 중 하나에 대한 독출 동작 시 활성화되는 제2 ODT 신호를 수신하도록 구성된 제2 ODT 핀을 포함하고, 상기 제1 및 제2 메모리 칩들 각각은, 상기 제1 ODT 신호를 기초로 인에이블되고, 상기 적어도 하나의 칩 인에이블 신호 및 상기 제1 ODT 신호에 기초하여 제1 ODT 저항 또는 제2 ODT 저항을 제공하도록 구성된 제1 ODT 회로들, 및 상기 제2 ODT 신호를 기초로 인에이블되고, 상기 적어도 하나의 칩 인에이블 신호 및 상기 제2 ODT 신호에 기초하여 상기 제1 ODT 저항 또는 상기 제2 ODT 저항을 제공하도록 구성된 제2 ODT 회로를 포함한다.
본 개시의 기술적 사상에 따르면, 복수의 메모리 칩들을 포함하는 메모리 장치는 ODT 신호 및 칩 인에이블 신호에 기초하여 ODT 회로에서 제공되는 ODT 저항을 선택할 수 있다. 이로써, 메모리 장치는 다양한 채널 환경에 따라 최적의 ODT 저항을 제공할 수 있으므로, 비 선택된 메모리 칩들로부터 신호 반사를 더욱 억제할 수 있다. 이에 따라, 컨트롤러에서 메모리 장치에 고속으로 전송되는 신호의 신호 무결성이 더욱 향상되어 스토리지 장치의 성능이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 ODT 회로의 일 예를 나타내는 회로도이다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 스토리지 장치의 일 예를 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따라, 도 1의 스토리지 장치의 다른 예를 나타내는 블록도이다.
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따른 커맨드들을 나타낸다.
도 6은 본 개시의 일 실시예에 따른 제1 메모리 칩을 나타내는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 제1 메모리 칩을 상세하게 나타내는 블록도이다.
도 8은 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이다.
도 9는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 10은 본 개시의 일 실시예에 따라, 컨트롤러와 메모리 사이의 기입 동작을 나타내는 흐름도이다.
도 11은 본 개시의 일 실시예에 따라, 컨트롤러와 메모리 사이의 독출 동작을 나타내는 흐름도이다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따라, 도 12의 스토리지 장치의 일 예를 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따라, 도 12의 스토리지 장치의 일 예를 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 제1 메모리 칩을 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 제1 메모리 칩을 상세하게 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치(Storage Device)(SD1)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(SD1)는 메모리(10) 및 컨트롤러(20)를 포함하고, 메모리(10)는 복수의 메모리 칩들(100a, 100b, 200a, 200b)을 포함한다. 메모리(10)는 '멀티 칩 메모리'라고 지칭할 수 있고, 예를 들어, 복수의 메모리 칩들(100a, 100b, 200a, 200b) 각각은 DDP(Dual Die Package) 또는 QDP(Quadruple Die Package)일 수 있다.
메모리 칩(100a)은 ODT 회로(101)를 포함할 수 있고, 메모리 칩(200a)은 ODT 회로(201)를 포함할 수 있다. 일 실시예에서, 메모리 칩들(100a, 100b, 200a, 200b) 각각은 비휘발성 메모리 칩들일 수 있다. 일 실시예에서, 메모리 칩들(100a, 100b, 200a, 200b) 각각은 낸드 플래쉬 메모리 칩들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 칩들(100a, 100b, 200a, 200b) 중 적어도 하나는 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항성 메모리 칩일 수 있다. 나아가, 메모리 칩들(100a, 100b, 200a, 200b) 중 적어도 하나는 DRAM(Dynamic RAM)과 같은 휘발성 메모리 칩일 수 있다.
메모리(10)와 컨트롤러(20)는 제1 내지 제6 신호 라인들(SL1 내지 SL6)을 통해 통신할 수 있다. 제1 신호 라인들(SL1)을 통해 커맨드 및 어드레스가 전송될 수 있고, 이어서, 데이터 신호(예를 들어, 도 7의 DQ0 내지 DQn)가 전송될 수 있다. 이에 따라, 제1 신호 라인들(SL1)을 입출력 라인들 또는 입출력 버스들이라고 지칭할 수 있다. 제2 신호 라인(SL2)을 통해 데이터 스트로브(strobe) 신호(DQS)가 전송될 수 있고, 제2 신호 라인(SL2)을 데이터 스트로브 신호 라인이라고 지칭할 수 있다. 제3 신호 라인(SL3)을 통해 제어 신호(CTRL)가 전송될 수 있고, 제3 신호 라인(SL3)을 제어 신호 라인이라고 지칭할 수 있다.
제4 신호 라인(SL4)을 통해 제1 칩 인에이블 신호(nCEx_1)가 전송될 수 있고, 제4 신호 라인(SL4)을 제1 칩 인에이블 신호 라인이라고 지칭할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)는 메모리 칩들(100a, 100b)을 인에이블하기 위한 신호일 수 있다. 제5 신호 라인(SL5)을 통해 제2 칩 인에이블 신호(nCEx_2)가 전송될 수 있고, 제5 신호 라인(SL5)을 제2 칩 인에이블 신호 라인이라고 지칭할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)는 메모리 칩(200a, 200b)을 인에이블하기 위한 신호일 수 있다. 제6 신호 라인(SL6)을 통해 ODT 신호(ODTx)가 전송될 수 있고, 제6 신호 라인(SL6)을 ODT 신호 라인이라고 지칭할 수 있다.
기입 동작 시, 컨트롤러(20)는 기입 커맨드 및 어드레스를 출력할 수 있고, 이어서, 데이터 신호 및 데이터 스트로브 신호(DQS)를 출력할 수 있다. 독출 동작 시, 컨트롤러(20)는 독출 커맨드 및 어드레스를 출력할 수 있고, 이어서, 데이터 신호를 수신할 수 있다. 예를 들어, 데이터 스트로브 신호(DQS)는 고속의 제1 주파수로 토글링(toggling)할 수 있고, 이에 따라, 비 선택된 메모리 칩(100a, 100b, 200a 또는 200b)에서 데이터 스트로브 신호(DQS)가 반사될 수 있다.
또한, 컨트롤러(20)는 ODT 회로들(101, 201)을 제어하기 위한 ODT 신호(ODTx) 및 메모리 칩들(100a, 100b, 200a, 200b)의 동작들을 제어하기 위한 제어 신호(CTRL)를 생성할 수 있다. 구체적으로, ODT 신호(ODTx)는 ODT 회로들(101, 201)의 인에이블 구간을 정의할 수 있다. 일 실시예에서, 제어 신호(CTRL)는 메모리 칩들(100a, 100b, 200a, 200b)의 독출 동작을 인에이블하기 위한 독출 인에이블 신호를 포함할 수 있다. 예를 들어, 독출 인에이블 신호는 고속의 제2 주파수로 토글링할 수 있고, 이에 따라, 비 선택된 메모리 칩(100a, 100b, 200a 또는 200b)에서 독출 인에이블 신호가 반사될 수 있다. 예를 들어, 제1 및 제2 주파수들은 서로 동일할 수 있다.
일 실시예에서, 기입 동작을 위해 데이터 스트로브 신호(DQS)가 제1 주파수로 토글링하는 구간 동안, 컨트롤러(20)는 비 선택되어 대기 상태인 메모리 칩(100a, 100b, 200a 또는 200b)에서 데이터 스트로브 신호(DQS)의 반사를 억제하기 위해 ODT 신호(ODTx)를 활성화할 수 있다. 일 실시예에서, 독출 동작을 위해 독출 인에이블 신호가 제2 주파수로 토글링하는 구간 동안, 컨트롤러(20)는 비 선택되어 대기 상태인 메모리 칩(100a, 100b, 200a 또는 200b)에서 독출 인에이블 신호의 반사를 억제하기 위해 ODT 신호(ODTx)를 활성화할 수 있다.
메모리(10)는 제1 내지 제6 핀들(P1 내지 P6)을 포함하고, 메모리 칩들(100a, 100b, 200a, 200b)은 제1 내지 제3 핀들 및 제6 핀(P1 내지 P3, P6) 각각에 공통으로 연결될 수 있다. 한편, 메모리 칩들(100a, 100b)은 제4 핀(P4)에 연결되고, 메모리 칩들(200a, 200b)은 제5 핀(P5)에 연결될 수 있다. 제1 내지 제6 핀들(P1 내지 P6)은 제1 내지 제6 패드들(pads)이라고 지칭할 수도 있다.
제1 핀들(P1)은 제1 신호 라인들(SL1)에 각각 연결될 수 있고, 입출력 핀들 또는 데이터 핀들이라고 지칭할 수 있다. 제2 핀(P2)은 제2 신호 라인(SL2)에 연결될 수 있고, 데이터 스트로브 신호 핀이라고 지칭할 수 있다. 제3 핀(P3)은 제3 신호 라인(SL3)에 연결될 수 있고, 제어 신호 핀이라고 지칭할 수 있다. 제4 핀(P4)은 제4 신호 라인(SL4)에 연결될 수 있고, 제1 칩 인에이블 신호 핀이라고 지칭할 수 있다. 제5 핀(P5)은 제5 신호 라인(SL5)에 연결될 수 있고, 제2 칩 인에이블 신호 핀이라고 지칭할 수 있다. 제6 핀(P6)은 제6 신호 라인(SL6)에 연결될 수 있고, ODT 핀이라고 지칭할 수 있다. 한편, 컨트롤러(20)는 제1 내지 제6 신호 라인들(SL1 내지 SL6)에 각각 연결되는 제1 내지 제6 핀들(P1' 내지 P6')을 포함한다.
예를 들어, 제2 신호 라인(SL2)은 제2 핀(P2)을 통해 메모리 칩들(100a, 100b, 200a, 200b)에 공통으로 연결될 수 있고, 제2 신호 라인(SL2)을 통해 전송되는 데이터 스트로브 신호(DQS)는 메모리 칩들(100a, 100b, 200a, 200b)에 공통으로 인가될 수 있다. 예를 들어, 메모리 칩들(100a, 200a, 200b)이 비 선택되고, 메모리 칩(100b)이 선택된 경우, 비 선택되어 대기 상태인 메모리 칩들(100a, 200a, 200b)에서 데이터 스트로브 신호(DQS)가 반사될 수 있다.
그러나, 본 실시예에 따르면, 비 선택된 메모리 칩(100a)은 ODT 신호(ODTx)를 기초로 ODT 회로(101)를 인에이블할 수 있고, 비 선택된 메모리 칩(200a)은 ODT 신호(ODTx)를 기초로 ODT 회로(201)를 인에이블할 수 있다. 또한, 비 선택된 메모리 칩(100a)은 ODT 신호(ODTx) 및 제1 칩 인에이블 신호(nCEx_1)를 기초로 ODT 회로(101)의 ODT 저항(RTTa)을 결정할 수 있고, 비 선택된 메모리 칩(200a)은 ODT 신호(ODTx) 및 제2 칩 인에이블 신호(nCEx_2)를 기초로 ODT 회로(201)의 ODT 저항(RTTb)을 결정할 수 있다. 비 선택된 메모리 칩(200b)도 비 선택된 메모리 칩(200a)과 유사하게 동작할 수 있다. 이에 따라, 비 선택된 메모리 칩들(100a, 200a, 200b)에서 데이터 스트로브 신호(DQS)의 반사를 억제할 수 있고, 이로써, 신호 무결성 마진을 개선할 수 있다.
또한, 본 실시예에 따르면, 비 선택된 메모리 칩들(100a, 200a, 200b)은 제어 신호(CTRL)를 기초로, 선택된 메모리 칩(100b)에 대한 동작이 기입 동작인지 또는 독출 동작인지 판단할 수 있고, 판단 결과에 따라 ODT 모드를 결정할 수 있다. 예를 들어, 제어 신호(CTRL)는 독출 인에이블 신호일 수 있다. 이하에서는, 제어 신호(CTRL)가 독출 인에이블 신호인 실시예를 중심으로 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 제어 신호(CTRL)는 메모리(10)의 동작을 나타내는 다양한 제어 신호들 중 적어도 하나일 수 있다.
ODT 회로(101)는 직렬로 연결된 ODT 스위치(SW1) 및 ODT 저항(RTTa)을 포함할 수 있다. ODT 스위치(SW1)는 전원 전압 단자(VTT)와 ODT 저항(RTTa) 사이에 연결되고, ODT 신호(ODTx), 제어 신호(CTRL) 및 제1 칩 인에이블 신호(nCEx_1)를 기초로 구동될 수 있다. ODT 저항(RTTa)의 일단은 ODT 스위치(SW1)에 연결되고, 타단은 제1 내지 제3 신호 라인들(SL1 내지 SL3) 중 하나에 연결될 수 있다. ODT 신호(ODTx), 제어 신호(CTRL) 및 제1 칩 인에이블 신호(nCEx_1)에 응답하여 ODT 스위치(SW1)가 턴온될 경우, 전원 전압 단자(VTT)가 제1 내지 제3 신호 라인들(SL1 내지 SL3) 중 하나에 연결될 수 있다. 그러나, ODT 회로(101)의 구성은 이에 한정되지 않으며, ODT 저항(RTTa)이 전원 전압 단자(VTT)와 ODT 스위치(SW1) 사이에 배치될 수도 있다. ODT 회로(201)는 직렬로 연결된 ODT 저항(RTTb) 및 ODT 스위치(SW2)를 포함할 수 있고, ODT 회로(101)와 실질적으로 유사하게 구현될 수 있다.
만약 메모리(10)가 제6 핀(P6)을 포함하지 않을 경우, 컨트롤러(20)는 선택된 메모리 칩(100b)에 대한 기입 커맨드 또는 독출 커맨드를 전송하기 전에, 비 선택된 메모리 칩들(100a, 200a, 200b) 각각에 대한 ODT 인에이블 커맨드를 순차적으로 전송할 수 있다. 이때, 전체 동작 구간 중 커맨드 입력에 소요되는 시간, 즉, 커맨드 오버헤드(overhead) 시간이 증가할 수 있다. 특히, 메모리(10)에 포함되는 메모리 칩들의 개수가 증가할수록, 비 선택된 메모리 칩들의 개수가 증가할 수 있다. 이때, 비 선택된 메모리 칩들 각각에 대해 ODT 인에이블 커맨드를 전송해야 하므로, 커맨드 오버헤드 시간은 더욱 증가할 수 있다.
그러나, 본 실시예에 따르면, 메모리(10)는 제6 핀(P6)을 포함하고, 메모리 칩들(100a, 100b, 200a, 200b)은 제6 핀(P6)에 공통으로 연결됨으로써 ODT 신호(ODTx)를 수신할 수 있다. 따라서, 컨트롤러(20)는 선택된 메모리 칩(100b)에 대한 기입 커맨드 또는 독출 커맨드를 제1 신호 라인들(SL1)을 통해 전송하면서, 동시에 비 선택된 메모리 칩(100a)에 포함된 ODT 회로(101) 및 비 선택된 메모리 칩들(200a, 200b) 각각에 포함된 ODT 회로(201)의 인에이블 구간을 정의하는 ODT 신호(ODTx)를 제6 신호 라인(SL6)을 통해 전송할 수 있다. 그러므로, 커맨드 오버헤드 시간을 줄일 수 있고, 스토리지 장치(SD1)의 성능을 향상시킬 수 있다.
또한, 본 실시예에 따르면, 메모리(10)는 제4 핀(P4)을 포함하고, 메모리 칩들(100a, 100b)은 제4 핀(P4)에 연결됨으로써 제1 칩 인에이블 신호(nCEx_1)를 수신할 수 있다. 따라서, 메모리 칩들(100a, 100b)은 제1 칩 인에이블 신호(nCEx_1)를 기초로 ODT 저항(RTTa)을 적응적으로 결정할 수 있고, 이로써 고속으로 전송되는 데이터 신호, 데이터 스트로브 신호 또는 독출 인에이블 신호의 반사를 더욱 효과적으로 억제할 수 있다. 마찬가지로, 메모리(10)는 제5 핀(P5)을 포함하고, 메모리 칩들(200a, 200b)은 제5 핀(P5)에 연결됨으로써 제2 칩 인에이블 신호(nCEx_2)를 수신할 수 있다. 따라서, 메모리 칩들(200a, 200b)은 제2 칩 인에이블 신호(nCEx_2)를 기초로 ODT 저항(RTTb)을 적응적으로 결정할 수 있고, 이로써 고속으로 전송되는 데이터 신호, 데이터 스트로브 신호 또는 독출 인에이블 신호의 반사를 더욱 효과적으로 억제할 수 있다.
일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 내장되는 내부 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 SSD, 임베디드 UFS(Universal Flash Storage) 메모리 장치 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
도 2는 도 1의 ODT 회로의 일 예(101')를 나타내는 회로도이다.
도 2를 참조하면, ODT 회로(101')는 PMOS 트랜지스터들(PM1 내지 PM4), NMOS 트랜지스터들(NM1 내지 NM4), 저항들(R11 내지 R24)을 포함할 수 있다. PMOS 트랜지스터들, NMOS 트랜지스터들 및 저항들의 개수는 실시예에 따라 다양하게 변경될 수 있다. PMOS 트랜지스터들(PM1 내지 PM4)은 대응하는 제어 신호(PU11 내지 PU14)에 따라 턴온 또는 턴오프될 수 있고, NMOS 트랜지스터들(NM1 내지 NM4)은 대응하는 제어 신호(PD11 내지 PD14)에 따라 턴온 또는 턴오프될 수 있다. 예를 들어, 제어 신호들(PU11 내지 PU14, PD11 내지 PD14)은 도 7의 제1 ODT 제어 신호(ODT_EN1) 또는 제2 ODT 제어 신호(ODT_EN2)에 대응할 수 있다.
이에 따라, 저항들(R11 내지 R24) 중 일부 저항이 신호 라인(SL)을 통해 핀(Pn)에 연결될 수 있고, ODT 회로(101')의 터미네이션 저항치가 적응적으로 결정될 수 있다. 핀(Pn)은 도 1의 제1 내지 제3 핀들(P1 내지 P3) 중 하나일 수 있고, ODT 회로(101')의 터미네이션 저항치는 대응하는 신호 라인(SL)의 임피던스와 동일하게 조정될 수 있다. 이에 따라, ODT 회로(101')는 대응하는 신호 라인(SL)을 통해 전송되는 신호의 에너지를 흡수할 수 있고, 수신단에서 신호의 반사를 방지할 수 있다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 스토리지 장치의 일 예(SD1a)를 나타내는 블록도이다.
도 3을 참조하면, 스토리지 장치(SD1a)는 메모리(10a) 및 컨트롤러(20)를 포함할 수 있고, 메모리(10a)는 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)을 포함할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)는 인에이블 레벨(예를 들어, 로직 로우 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)는 디스에이블 레벨(예를 들어, 로직 하이 레벨)일 수 있다. 예를 들어, 컨트롤러(20)는 제2 메모리 칩(100b)을 선택하는 어드레스를 메모리(10a)에 제공할 수 있다.
이에 따라, 선택된 메모리 칩은 제2 메모리 칩(100b)이고, 비 선택된 메모리 칩들은 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)일 수 있다. 이에 따라, 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)에서 신호의 반사를 억제하는 방법이 요구된다. 일 실시예에서, 비 선택된 제1 메모리 칩(100a)에 포함된 ODT 회로(101), 비 선택된 제3 메모리 칩(200a)에 포함된 ODT 회로(201), 및 비 선택된 제4 메모리 칩(200b)에 포함된 ODT 회로(202)는 인에이블될 수 있다. 일 실시예에서, 선택된 제2 메모리 칩(100b)에 포함된 ODT 회로(102)는 디스에이블될 수 있다.
제1 및 제2 메모리 칩들(100a, 100b)은 컨트롤러(20)로부터 제1 칩 인에이블 신호(nCEx_1), 신호(SGN) 및 ODT 신호(ODTx)를 수신할 수 있다. 예를 들어, 신호(SGN)는 도 1의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, ODT 신호(ODTx)가 인에이블 레벨인 경우, 제1 메모리 칩(100a)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨인 경우, 제1 메모리 칩(100a)은 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다.
제3 및 제4 메모리 칩들(200a, 200b)은 컨트롤러(20)로부터 제2 칩 인에이블 신호(nCEx_2), 신호(SGN) 및 ODT 신호(ODTx)를 수신할 수 있다. 예를 들어, 신호(SGN)는 도 1의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, ODT 신호(ODTx)가 인에이블 레벨인 경우, 제3 및 제4 메모리 칩들(200a, 200b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 디스에이블 레벨인 경우 제3 및 제4 메모리 칩들(200a, 200b) 각각은 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1)과 제2 ODT 저항(RTT2)은 서로 다를 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)은 무한대 저항 값을 가질 수 있다.
도 4는 본 개시의 일 실시예에 따라, 도 1의 스토리지 장치의 다른 예(SD1b)를 나타내는 블록도이다.
도 4를 참조하면, 스토리지 장치(SD1b)는 메모리(10b) 및 컨트롤러(20)를 포함할 수 있고, 메모리(10b)는 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)을 포함할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)는 디스에이블 레벨(예를 들어, 로직 하이 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)는 인에이블 레벨(예를 들어, 로직 로우 레벨)일 수 있다. 예를 들어, 컨트롤러(20)는 제3 메모리 칩(200a)을 선택하는 어드레스를 메모리(10b)에 제공할 수 있다.
이에 따라, 선택된 메모리 칩은 제3 메모리 칩(200a)이고, 비 선택된 메모리 칩들은 제1, 제2 및 제4 메모리 칩들(100a, 100b, 200b)일 수 있다. 이에 따라, 제1, 제2 및 제4 메모리 칩들(100a, 100b, 200b)에서 신호의 반사를 억제하는 방법이 요구된다. 일 실시예에서, 비 선택된 제1 메모리 칩(100a)에 포함된 ODT 회로(101), 비 선택된 제2 메모리 칩(100b)에 포함된 ODT 회로(102), 및 비 선택된 제4 메모리 칩(200b)에 포함된 ODT 회로(202)는 인에이블될 수 있다. 일 실시예에서, 선택된 제3 메모리 칩(200a)에 포함된 ODT 회로(201)는 디스에이블될 수 있다.
제1 및 제2 메모리 칩들(100a, 100b)은 컨트롤러(20)로부터 제1 칩 인에이블 신호(nCEx_1), 신호(SGN) 및 ODT 신호(ODTx)를 수신할 수 있다. 예를 들어, 신호(SGN)는 도 1의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, ODT 신호(ODTx)가 인에이블 레벨인 경우, 제1 및 제2 메모리 칩들(100a, 100b)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우 제1 및 제2 메모리 칩들(100a, 100b)은 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다.
제3 및 제4 메모리 칩들(200a, 200b)은 컨트롤러(20)로부터 제2 칩 인에이블 신호(nCEx_2), 신호(SGN) 및 ODT 신호(ODTx)를 수신할 수 있다. 예를 들어, 신호(SGN)는 도 1의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, ODT 신호(ODTx)가 인에이블 레벨인 경우, 제4 메모리 칩(200b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 인에이블 레벨인 경우 제4 메모리 칩(200b)은 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1)과 제2 ODT 저항(RTT2)은 서로 다를 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)은 무한대 저항 값을 가질 수 있다.
도 5a는 본 개시의 일 실시예에 따른 커맨드들(51)을 나타낸다.
도 1 및 도 5a를 참조하면, 컨트롤러(20)는 메모리(10)에 복수의 커맨드들(51)을 순차적으로 전송할 수 있다. 복수의 커맨드들(51)은 셋 피쳐 커맨드들(511) 및 프로그램 커맨드들(512)을 포함할 수 있고, 셋 피쳐 커맨드들(511)은 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)에 대한 제1 및 제2 ODT 저항 값들에 대한 정보를 포함할 수 있다. 이와 같이, 컨트롤러(20)는 메모리(10)에 프로그램 커맨드들(512)을 전송하기 전에 셋 피쳐 커맨드들(511)을 먼저 전송할 수 있고, 이에 따라, 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)은 제1 및 제2 ODT 저항 값들을 미리 저장할 수 있다.
일 실시예에 따르면, 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b) 각각에 대한 제1 셋 피쳐 커맨드들(511a, 511c, 511e, 511g)는 제1 내지 제4 메모리 칩(100a, 100b, 200a, 200b)들 각각에 대한 제1 ODT 저항 값을 포함하고, 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b) 각각에 대한 제2 셋 피쳐 커맨드들(511b, 511d, 511f, 511h)는 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b) 각각에 대한 제2 ODT 저항 값을 포함할 수 있다. 이에 따라, 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b) 각각은 제1 ODT 저항 값 및 제2 ODT 저항 값을 미리 저장할 수 있다.
도 5b는 본 개시의 일 실시예에 따른 커맨드들(52)을 나타낸다.
도 1 및 도 5b를 참조하면, 컨트롤러(20)는 메모리(10)에 복수의 커맨드들(52)을 순차적으로 전송할 수 있다. 복수의 커맨드들(52)은 셋 피쳐 커맨드들(521) 및 독출 커맨드들(522)을 포함할 수 있고, 셋 피쳐 커맨드들(521)은 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)에 대한 제1 및 제2 ODT 저항 값들에 대한 정보를 포함할 수 있다. 이와 같이, 컨트롤러(20)는 독출 커맨드들(522)을 전송하기 전에 셋 피쳐 커맨드들(521)을 먼저 전송할 수 있고, 이에 따라, 제1 내지 제4 메모리 칩들(100a, 100b, 200a, 200b)은 제1 및 제2 ODT 저항 값들을 미리 저장할 수 있다. 셋 피쳐 커맨드들(521)은 도 5a의 셋 피쳐 커맨드들(511)과 실질적으로 유사하게 구현될 수 있으며, 중복된 설명은 생략하기로 한다.
도 6은 본 개시의 일 실시예에 따른 제1 메모리 칩(100a)을 나타내는 블록도이다.
도 6을 참조하면, 제1 메모리 칩(100a)은 ODT 디텍터(110), ODT 제어 회로(120) 및 ODT 회로(101)를 포함할 수 있다. 본 실시예에 따른 제1 메모리 칩(100a)은 도 1, 도 3 및 도 4의 제1 메모리 칩(100a)에 대응할 수 있다. ODT 디텍터(110)는 ODT 신호(ODTx)를 수신하고, 수신한 ODT 신호(ODTx)로부터 내부 ODT 신호(ODTi)를 출력할 수 있다. ODT 제어 회로(120)는 내부 ODT 신호(ODTi), 제1 칩 인에이블 신호(nCEx_1) 및 어드레스(ADD)를 기초로 ODT 제어 신호(ODT_EN)를 생성할 수 있다. ODT 회로(101)는 신호(SGN)를 수신할 수 있고, ODT 제어 신호(ODT_EN)가 활성화되면 제1 ODT 저항(예를 들어, RTT1) 또는 제2 ODT 저항(예를 들어, RTT2)을 제공할 수 있다. 예를 들어, 신호(SGN)는 도 1의 제1 내지 제3 핀들(P1 내지 P3) 중 적어도 하나로부터 수신된 신호일 수 있다.
일 실시예에서, 내부 ODT 신호(ODTi)가 인에이블 레벨이고, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우, ODT 제어 회로(120)는 ODT 회로(101)가 제1 ODT 저항(예를 들어, RTT1)을 제공하도록 ODT 제어 신호(ODT_EN)를 활성화할 수 있다. 일 실시예에서, 내부 ODT 신호(ODTi)가 인에이블 레벨이고, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨인 경우, ODT 제어 회로(120)는 어드레스(ADD)에 따라 ODT 제어 신호(ODT_EN)를 생성할 수 있다. 예를 들어, 어드레스(ADD)가 제2 메모리 칩(100b)을 지시하는 경우, ODT 제어 회로(120)는 ODT 회로(101)가 제2 ODT 저항(예를 들어, RTT2)을 제공하도록 ODT 제어 신호(ODT_EN)를 활성화할 수 있다. 예를 들어, 어드레스(ADD)가 제1 메모리 칩(100a)을 지시하는 경우, ODT 제어 회로(120)는 ODT 회로(101)가 디스에이블되도록 ODT 제어 신호(ODT_EN)를 비활성화할 수 있다.
도 7은 본 개시의 일 실시예에 따른 제1 메모리 칩(100a')을 상세하게 나타내는 블록도이다.
도 7을 참조하면, 제1 메모리 칩(100a')은 ODT 디텍터(110), ODT 제어 회로(120), 입출력 회로(130) 및 입력 회로(140)를 포함할 수 있다. 또한, 제1 메모리 칩(100a')은 메모리 코어(MC)를 더 포함할 수 있다. 메모리 코어(MC)는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼, 전압 생성부 등을 포함할 수 있고, 데이터 경로(path) 회로라고 지칭할 수도 있다. 제2 메모리 칩(100b)은 제1 메모리 칩(100a)과 실질적으로 유사하게 구현될 수 있다. 한편, 제3 및 제4 메모리 칩들(200a, 200b)은 제1 메모리 칩(100a)과 실질적으로 유사하게 구현될 수 있고, 제3 및 제4 메모리 칩들(200a, 200b)의 ODT 제어 회로는 제1 칩 인에이블 신호(nCEx_1) 대신 제2 칩 인에이블 신호(nCEx_2)를 수신할 수 있다.
ODT 디텍터(110)는 ODT 신호(ODTx)를 수신하고, 수신한 ODT 신호(ODTx)로부터 내부 ODT 신호(ODTi)를 출력할 수 있다. 예를 들어, ODT 디텍터(110)는 입력 버퍼를 포함할 수 있고, 입력 버퍼는 ODT 신호(ODTx)를 버퍼링하여 내부 ODT 신호(ODTi)를 출력할 수 있다. 입력 회로(140)는 입력 버퍼(141) 및 독출 ODT 회로(142)를 포함할 수 있다. 입력 버퍼(141)는 독출 인에이블 신호(nREx)를 수신하고, 수신한 독출 인에이블 신호(nREx)를 버퍼링함으로써 내부 독출 인에이블 신호(nREi)를 출력할 수 있다. 독출 ODT 회로(142)는 도 1의 ODT 회로(101)와 유사하게 구현될 수 있다.
입출력 회로(130)는 입출력 버퍼(131) 및 기입 ODT 회로들(132)을 포함할 수 있다. 입출력 회로(130)는 복수의 데이터 신호들(DQ0 내지 DQn) 및 데이터 스트로브 신호(DQS)를 송수신한다. 여기서, n은 양의 정수이고, 예를 들어, 7일 수 있다. 입출력 버퍼(131)는 데이터를 메모리 코어(MC)로 출력하거나 메모리 코어(MC)로부터 입력받을 수 있다. 예를 들어, 기입 ODT 회로들(132)은 도 1의 ODT 회로(101)와 유사하게 구현될 수 있다.
ODT 제어 회로(120)는 내부 ODT 신호(ODTi) 및 내부 독출 인에이블 신호(nREi)를 기초로 ODT 모드를 기입 ODT 모드 또는 독출 ODT 모드로 결정할 수 있고, 결정된 ODT 모드에 따라 기입 ODT 회로들(132)를 제어하기 위한 제1 ODT 제어 신호(ODT_EN1) 및 독출 ODT 회로(142)를 제어하기 위한 제2 ODT 제어 신호(ODT_EN2)를 생성할 수 있다. 일 실시예에서, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)가 활성화되면 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하고, 검출된 논리 레벨에 따라 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)을 생성할 수 있다. 또한, ODT 제어 회로(120)는 제1 칩 인에이블 신호(nCEx_1) 및 어드레스(ADD)를 기초로 ODT 저항을 결정할 수 있다.
일 실시예에서, 결정된 ODT 모드가 기입 ODT 모드인 경우, 기입 ODT 회로들(132)은 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우, 제1 ODT 제어 신호(ODT_EN1)은 제1 ODT 저항(RTT1)을 지시할 수 있고, 이에 따라, 기입 ODT 회로들(132)은 제1 ODT 저항(RTT1)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제2 메모리 칩(100b)을 나타내는 경우, 제1 ODT 제어 신호(ODT_EN1)는 제2 ODT 저항(RTT2)을 지시할 수 있고, 이에 따라, 기입 ODT 회로들(132)은 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제1 메모리 칩(100a)을 나타내는 경우, 제1 ODT 제어 신호(ODT_EN1)는 비활성화될 수 있고, 이에 따라, 기입 ODT 회로들(132)은 디스에이블 될 수 있다.
일 실시예에서, 결정된 ODT 모드가 독출 ODT 모드인 경우, 독출 ODT 회로(142)는 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우, 제2 ODT 제어 신호(ODT_EN2)은 제1 ODT 저항(RTT1)을 지시할 수 있고, 이에 따라, 독출 ODT 회로(142)는 제1 ODT 저항(RTT1)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제2 메모리 칩(100b)을 나타내는 경우, 제2 ODT 제어 신호(ODT_EN2)는 제2 ODT 저항(RTT2)을 지시할 수 있고, 이에 따라, 독출 ODT 회로(142)는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제1 메모리 칩(100a)을 나타내는 경우, 제2 ODT 제어 신호(ODT_EN2)는 비활성화될 수 있고, 이에 따라, 독출 ODT 회로(142)는 디스에이블 될 수 있다.
도 8은 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이다.
도 3, 도 6 및 도 8을 참조하면, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨(예를 들어, 논리 로우 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)가 디스에이블 레벨(예를 들어, 논리 하이 레벨)인 상태에서, 입출력 라인(I/O)을 통해 커맨드(CMD)와 어드레스(ADD)가 전송된다. 입출력 라인(I/O)을 통해 메모리(10a)에 데이터가 고속으로 입력되는 구간이 시작되기 전에, ODT 신호(ODTx)가 인에이블 레벨(예를 들어, 논리 하이 레벨)로 천이할 수 있다. 예를 들어, 제2 메모리 칩(100b)이 선택되고 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)은 비 선택될 수 있다.
디스에이블 레벨을 갖는 제2 칩 인에이블 신호(nCEx_2)가 인가되는 제3 및 제4 메모리 칩들(200a, 200b)은, ODT 신호(ODTx)가 인에이블 레벨을 갖는 ODT 구간 동안 터미네이션 동작을 수행할 수 있고, 이때, ODT 저항은 제1 ODT 저항(RTT1)일 수 있다. 인에이블 레벨을 갖는 제1 칩 인에이블 신호(nCEx_1)가 인가되는 제1 메모리 칩(100a)은, ODT 신호(ODTx)가 인에이블 레벨을 갖는 ODT 구간 동안 터미네이션 동작을 수행할 수 있고, 이때, ODT 저항은 제2 ODT 저항(RTT2)일 수 있다. 한편, 인에이블 레벨을 갖는 제1 칩 인에이블 신호(nCEx_1)가 인가되는 제2 메모리 칩(100b)은 터미네이션 동작을 수행하지 않을 수 있다.
ODT 신호(ODTx)의 활성화 시점에서 독출 인에이블 신호(nREx)의 논리 레벨을 검출할 수 있다. 예를 들어, ODT 신호(ODTx)의 활성화 시점은 ODT 신호(ODTx)의 상승 에지에 대응할 수 있다. 이때, 검출된 독출 인에이블 신호(nREx)의 논리 레벨이 디스에이블 레벨(예를 들어, 논리 하이 레벨)이면, ODT 모드를 기입 ODT 모드로 결정할 수 있고, 결정된 기입 ODT 모드에 따라 비 선택된 제1, 제3, 제4 메모리 칩들(100a, 200a, 200b) 각각은 제1 ODT 제어 신호(ODT_EN1)를 활성화시킬 수 있다. 이에 따라, 입출력 회로(130)에 포함된 기입 ODT 회로들(132)은 인에이블될 수 있다. 이어서, ODT 신호(ODTx)의 비활성화 시점에서 제1 ODT 제어 신호(ODT_EN1)를 비활성화시킬 수 있다. 이에 따라, 입출력 회로(130)에 포함된 기입 ODT 회로들(132)은 디스에이블될 수 있다.
도 9는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 3, 도 6 및 도 9를 참조하면, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨(예를 들어, 논리 로우 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)가 디스에이블 레벨(예를 들어, 논리 하이 레벨)인 상태에서, 입출력 라인(I/O)을 통해 커맨드(CMD)와 어드레스(ADD)가 전송된다. 입출력 라인(I/O)을 통해 메모리(10b)로부터 데이터가 고속으로 출력되는 구간이 시작되기 전에, ODT 신호(ODTx)가 인에이블 레벨(예를 들어, 논리 하이 레벨)로 천이할 수 있다. 예를 들어, 제2 메모리 칩(100b)이 선택되고 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)은 비 선택될 수 있다.
디스에이블 레벨을 갖는 제2 칩 인에이블 신호(nCEx_2)가 인가되는 제3 및 제4 메모리 칩들(200a, 200b)은, ODT 신호(ODTx)가 인에이블 레벨을 갖는 ODT 구간 동안 터미네이션 동작을 수행할 수 있고, 이때, ODT 저항은 제1 ODT 저항(RTT1)일 수 있다. 인에이블 레벨을 갖는 제1 칩 인에이블 신호(nCEx_1)가 인가되는 제1 메모리 칩(100a)은, ODT 신호(ODTx)가 인에이블 레벨을 갖는 ODT 구간 동안 터미네이션 동작을 수행할 수 있고, 이때, ODT 저항은 제2 ODT 저항(RTT2)일 수 있다. 한편, 인에이블 레벨을 갖는 제1 칩 인에이블 신호(nCEx_1)가 인가되는 제2 메모리 칩(100b)은 터미네이션 동작을 수행하지 않을 수 있다.
ODT 신호(ODTx)의 활성화 시점에서 독출 인에이블 신호(nREx)의 논리 레벨을 검출할 수 있다. 예를 들어, ODT 신호(ODTx)의 활성화 시점은 ODT 신호(ODTx)의 상승 에지에 대응할 수 있다. 이때, 검출된 독출 인에이블 신호(nREx)의 논리 레벨이 인에이블 레벨(예를 들어, 논리 로우 레벨)이면, ODT 모드를 독출 ODT 모드로 결정할 수 있고, 결정된 독출 ODT 모드에 따라 비 선택된 제1, 제3, 제4 메모리 칩들(100a, 200a, 200b) 각각은 제2 ODT 제어 신호(ODT_EN2)를 활성화시킬 수 있다. 이에 따라, 입력 회로(140)에 포함된 독출 ODT 회로(142)는 인에이블될 수 있다. 이어서, ODT 신호(ODTx)의 비활성화 시점에서 제2 ODT 제어 신호(ODT_EN2)를 비활성화시킬 수 있다. 이에 따라, 입력 회로(140)에 포함된 독출 ODT 회로(142)는 디스에이블될 수 있다.
도 10은 본 개시의 일 실시예에 따라, 컨트롤러(20)와 메모리(10a) 사이의 기입 동작을 나타내는 흐름도이다. 예를 들어, 메모리(10a) 및 컨트롤러(20)는 도 3의 메모리(10a) 및 컨트롤러(20)에 대응할 수 있다.
도 10을 참조하면, 단계 S110에서 컨트롤러(20)는 기입 커맨드(WCMD) 및 어드레스(ADD)를 발행한다. 단계 S120에서, 컨트롤러(20)는 독출 인에이블 신호(nREx), ODT 신호(ODTx) 및 제1 및 제2 칩 인에이블 신호들(nCEx_1, nCEx_2)을 생성한다. 일 실시예에서, 단계 S110과 S120은 실질적으로 동시에 수행될 수 있다. 단계 S130에서, 컨트롤러(20)는 기입 커맨드(WCMD), 어드레스(ADD), 독출 인에이블 신호(nREx), ODT 신호(ODTx) 및 제1 및 제2 칩 인에이블 신호들(nCEx_1, nCEx_2)을 메모리(10a)에 전송한다.
단계 S140에서, 메모리(10a)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 기입 ODT 모드로 판단하고, 기입 ODT 제어 신호를 생성한다. 예를 들어, 제2 메모리 칩(100b)이 선택되고, 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)이 비 선택될 수 있다. 이때, 제1 메모리 칩(100a)은 기입 ODT 회로가 제2 ODT 저항(RTT2)을 제공하도록 기입 ODT 제어 신호를 생성하고, 제3 및 제4 메모리 칩들(200a, 200b) 각각은 기입 ODT 회로가 제1 ODT 저항(RTT1)을 제공하도록 기입 ODT 제어 신호를 생성할 수 있다. 단계 S150에서, 메모리(10a)는 기입 ODT 회로들을 인에이블한다.
단계 S160에서, 컨트롤러(20)는 메모리(10a)에 기입을 위한 데이터를 전송한다. 단계 S170에서, 메모리(10a)의 제1 메모리 칩(100a)은 기입 동작을 수행한다. 단계 S180에서, 컨트롤러(20)는 ODT 신호(ODTx)를 비활성화하고, 단계 S185에서, 컨트롤러(20)는 비활성화된 ODT 신호(ODTx)를 메모리(10a)에 전송한다. 단계 S190에서, 메모리(10a)는 비활성화된 ODT 신호(ODTx)에 따라 기입 ODT 회로들을 디스에이블한다.
도 11은 본 개시의 일 실시예에 따라, 컨트롤러(20)와 메모리(10a) 사이의 독출 동작을 나타내는 흐름도이다. 예를 들어, 메모리(10a) 및 컨트롤러(20)는 도 3의 메모리(10a) 및 컨트롤러(20)에 대응할 수 있다.
도 11을 참조하면, 단계 S210에서 컨트롤러(20)는 독출 커맨드(RCMD) 및 어드레스(ADD)를 발행한다. 단계 S220에서, 컨트롤러(20)는 독출 인에이블 신호(nREx), ODT 신호(ODTx) 및 제1 및 제2 칩 인에이블 신호들(nCEx_1, nCEx_2)를 생성한다. 일 실시예에서, 단계 S210과 S220은 실질적으로 동시에 수행될 수 있다. 단계 S230에서, 컨트롤러(20)는 독출 커맨드(RCMD), 어드레스(ADD), 독출 인에이블 신호(nREx), ODT 신호(ODTx) 및 제1 및 제2 칩 인에이블 신호들(nCEx_1, nCEx_2)를 메모리(10a)에 전송한다.
단계 S240에서, 메모리(10a)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 독출 ODT 모드로 판단하고, 독출 ODT 제어 신호를 생성한다. 예를 들어, 제2 메모리 칩(100b)이 선택되고, 제1, 제3 및 제4 메모리 칩들(100a, 200a, 200b)이 비 선택될 수 있다. 이때, 제1 메모리 칩(100a)은 독출 ODT 회로가 제2 ODT 저항(RTT2)을 제공하도록 독출 ODT 제어 신호를 생성하고, 제3 및 제4 메모리 칩들(200a, 200b) 각각은 독출 ODT 회로가 제1 ODT 저항(RTT1)을 제공하도록 독출 ODT 제어 신호를 생성할 수 있다. 단계 S250에서, 메모리(10a)는 독출 ODT 회로를 인에이블한다.
단계 S260에서, 메모리(10a)의 제1 메모리 칩(100a)은 독출 동작을 수행한다. 단계 S270에서, 메모리(10a)는 독출된 데이터를 컨트롤러(20)에 전송한다. 단계 S280에서, 컨트롤러(20)는 ODT 신호(ODTx)를 비활성화하고, 단계 S285에서, 컨트롤러(20)는 비활성화된 ODT 신호(ODTx)를 메모리(10a)에 전송한다. 단계 S290에서, 메모리(10a)는 비활성화된 ODT 신호(ODTx)에 따라 독출 ODT 회로를 디스에이블한다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치(SD2)를 개략적으로 나타내는 블록도이다.
도 12를 참조하면, 스토리지 장치(SD2)는 메모리(30) 및 컨트롤러(40)를 포함하고, 메모리(30)는 복수의 메모리 칩들(300a, 300b, 400a, 400b)을 포함한다. 메모리 칩(300a)은 ODT 회로(301)를 포함할 수 있고, 메모리 칩(400a)은 ODT 회로(401)를 포함할 수 있다. 스토리지 장치(SD2)는 도 1의 스토리지 장치(SD1)의 변형 실시예에 대응하며, 도 1 내지 도 11을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 이하에서는, 도 1의 스토리지 장치(SD1)와 본 실시예에 따른 스토리지 장치(SD2)의 차이점을 중심으로 설명하기로 한다.
메모리(30)와 컨트롤러(40)는 제1 내지 제7 신호 라인들(SL1 내지 SL7)을 통해 통신할 수 있다. 제1 신호 라인들(SL1)을 통해 커맨드 및 어드레스가 전송될 수 있고, 이어서, 데이터가 전송될 수 있다. 제2 신호 라인(SL2)을 통해 데이터 스트로브 신호(DQS)가 전송될 수 있다. 제3 신호 라인(SL3)을 통해 제어 신호(CTRL)가 전송될 수 있다. 제4 신호 라인(SL4)을 통해 제1 칩 인에이블 신호(nCEx_1)가 전송될 수 있다. 제5 신호 라인(SL5)을 통해 제2 칩 인에이블 신호(nCEx_2)가 전송될 수 있다. 제6 신호 라인(SL6)을 통해 제1 ODT 신호(ODT1x)가 전송될 수 있고, 제7 신호 라인(SL7)을 통해 제2 ODT 신호(ODT2x)가 전송될 수 있다.
메모리(30)는 제1 내지 제7 핀들(P1 내지 P7)을 포함하고, 메모리 칩들(300a, 300b, 400a, 400b)은 제1 내지 제3 핀들(P1 내지 P3) 및 제6 및 제7 핀들(P6, P7) 각각에 공통으로 연결될 수 있다. 제1 핀들(P1)은 제1 신호 라인들(SL1)에 각각 연결될 수 있다. 한편, 메모리 칩들(300a, 300b)은 제4 핀(P4)에 연결되고, 메모리 칩들(400a, 400b)은 제5 핀(P5)에 연결될 수 있다. 한편, 컨트롤러(40)는 제1 내지 제7 신호 라인들(SL1 내지 SL7)에 각각 연결되는 제1 내지 제7 핀들(P1' 내지 P7')을 포함한다.
본 실시예에 따르면, 메모리(30)는 제6 및 제7 핀들(P6, P7)을 통해 컨트롤러(40)로부터 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 각각 수신할 수 있다. 예를 들어, 제1 ODT 신호(ODT1x)는 기입 ODT 회로들을 제어하기 위한 신호일 수 있고, 기입 ODT 회로들의 인에이블 구간을 정의할 수 있다. 예를 들어, 제2 ODT 신호(ODT2x)는 독출 ODT 회로들을 제어하기 위한 신호일 수 있고, 독출 ODT 회로들의 인에이블 구간을 정의할 수 있다. 이에 따라, 비 선택된 메모리 칩(300a)은 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 기초로 ODT 회로(301)를 인에이블할 수 있고, 비 선택된 메모리 칩(400ab)은 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 기초로 ODT 회로(401)를 인에이블할 수 있다. 이에 따라, 비 선택된 메모리 칩(300a, 400a, 400b)에서 신호의 반사를 억제할 수 있고, 이로써, 신호 무결성 마진을 개선할 수 있다.
도 13은 본 개시의 일 실시예에 따라, 도 12의 스토리지 장치의 일 예(SD2a)를 나타내는 블록도이다.
도 13을 참조하면, 스토리지 장치(SD2a)는 메모리(30a) 및 컨트롤러(40)를 포함하고, 메모리(30a)는 제1 내지 제4 메모리 칩들(300a, 300b, 400a, 400b)을 포함하는 메모리(30a)를 포함할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)는 인에이블 레벨(예를 들어, 로직 로우 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)는 디스에이블 레벨(예를 들어, 로직 하이 레벨)일 수 있다. 예를 들어, 컨트롤러(40)는 제2 메모리 칩(300b)을 선택하는 어드레스를 메모리(30a)에 제공할 수 있다.
이에 따라, 선택된 메모리 칩은 제2 메모리 칩(300b)이고, 비 선택된 메모리 칩들은 제1, 제3 및 제4 메모리 칩들(300a, 400a, 400b)일 수 있다. 이에 따라, 제1, 제3 및 제4 메모리 칩들(300a, 400a, 400b)에서 신호의 반사를 억제하는 방법이 요구된다. 일 실시예에서, 비 선택된 제1 메모리 칩(300a)에 포함된 ODT 회로(301), 비 선택된 제3 메모리 칩(400a)에 포함된 ODT 회로(401), 및 비 선택된 제4 메모리 칩(400b)에 포함된 ODT 회로(402)는 인에이블될 수 있다. 일 실시예에서, 선택된 제2 메모리 칩(300b)에 포함된 ODT 회로(302)는 디스에이블될 수 있다.
제1 및 제2 메모리 칩들(300a, 300b)은 컨트롤러(40)로부터 제1 칩 인에이블 신호(nCEx_1), 신호(SGN) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신할 수 있다. 예를 들어, 신호(SGN)는 도 12의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, 제1 ODT 신호(ODT1x)가 인에이블 레벨인 경우, 제1 메모리 칩(300a)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 기입 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨인 경우 제1 메모리 칩(300a)은 기입 ODT 회로의 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다. 일 실시예에서, 제2 ODT 신호(ODT2x)가 인에이블 레벨인 경우, 제1 메모리 칩(300a)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 독출 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨인 경우 제1 메모리 칩(300a)은 독출 ODT 회로의 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다.
제3 및 제4 메모리 칩들(400a, 400b)은 컨트롤러(40)로부터 제2 칩 인에이블 신호(nCEx_2), 신호(SGN) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신할 수 있다. 예를 들어, 신호(SGN)는 도 12의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, 제1 ODT 신호(ODT1x)가 인에이블 레벨인 경우, 제3 및 제4 메모리 칩들(400a, 400b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 기입 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 디스에이블 레벨인 경우 제3 및 제4 메모리 칩들(400a, 400b) 각각은 기입 ODT 회로의 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다. 일 실시예에서, 제2 ODT 신호(ODT2x)가 인에이블 레벨인 경우, 제3 및 제4 메모리 칩들(400a, 400b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 독출 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 디스에이블 레벨인 경우 제3 및 제4 메모리 칩들(400a, 400b) 각각은 독출 ODT 회로의 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1)과 제2 ODT 저항(RTT2)은 서로 다를 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)은 무한대 저항 값을 가질 수 있다.
도 14는 본 개시의 일 실시예에 따라, 도 12의 스토리지 장치의 다른 예(SD2b)를 나타내는 블록도이다.
도 14를 참조하면, 스토리지 장치(SD2b)는 컨트롤러(40), 및 제1 내지 제4 메모리 칩들(300a, 300b, 400a, 400b)을 포함하는 메모리(30b)를 포함할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)는 디스에이블 레벨(예를 들어, 로직 하이 레벨)이고, 제2 칩 인에이블 신호(nCEx_2)는 인에이블 레벨(예를 들어, 로직 로우 레벨)일 수 있다. 예를 들어, 컨트롤러(40)는 제3 메모리 칩(400a)을 선택하는 어드레스를 메모리(30b)에 제공할 수 있다.
이에 따라, 선택된 메모리 칩은 제3 메모리 칩(400a)이고, 비 선택된 메모리 칩들은 제1, 제2 및 제4 메모리 칩들(300a, 300b, 400b)일 수 있다. 이에 따라, 제1, 제2 및 제4 메모리 칩들(300a, 300b, 400b)에서 신호의 반사를 억제하는 방법이 요구된다. 일 실시예에서, 비 선택된 제1 메모리 칩(300a)에 포함된 ODT 회로(301), 비 선택된 제2 메모리 칩(300b)에 포함된 ODT 회로(302), 및 비 선택된 제4 메모리 칩(400b)에 포함된 ODT 회로(402)는 인에이블될 수 있다. 일 실시예에서, 선택된 제3 메모리 칩(400a)에 포함된 ODT 회로(401)는 디스에이블될 수 있다.
제1 및 제2 메모리 칩들(300a, 300b)은 컨트롤러(40)로부터 제1 칩 인에이블 신호(nCEx_1), 신호(SGN) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신할 수 있다. 예를 들어, 신호(SGN)는 도 12의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, 제1 ODT 신호(ODTx)가 인에이블 레벨인 경우, 제1 및 제2 메모리 칩들(300a, 300b)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 기입 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우 제1 및 제2 메모리 칩들(300a, 300b)은 기입 ODT 회로의 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다. 일 실시예에서, 제2 ODT 신호(ODT2x)가 인에이블 레벨인 경우, 제1 및 제2 메모리 칩들(300a, 300b)은 제1 칩 인에이블 신호(nCEx_1)을 기초로 독출 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우 제1 메모리 칩들(300a, 300b)은 독출 ODT 회로의 ODT 저항을 제1 ODT 저항(RTT1)으로 결정할 수 있다.
제3 및 제4 메모리 칩들(400a, 400b)은 컨트롤러(40)로부터 제2 칩 인에이블 신호(nCEx_2), 신호(SGN) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신할 수 있다. 예를 들어, 신호(SGN)는 도 12의 데이터 신호, 데이터 스트로브 신호(DQS) 또는 제어 신호(CTRL)일 수 있다. 일 실시예에서, 제1 ODT 신호(ODT1x)가 인에이블 레벨인 경우, 제4 메모리 칩(400b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 기입 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 인에이블 레벨인 경우 제4 메모리 칩(400b)은 기입 ODT 회로의 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다. 일 실시예에서, 제2 ODT 신호(ODT2x)가 인에이블 레벨인 경우, 제4 메모리 칩(400b)은 제2 칩 인에이블 신호(nCEx_2)을 기초로 독출 ODT 회로의 ODT 저항을 결정할 수 있다. 예를 들어, 제2 칩 인에이블 신호(nCEx_2)가 인에이블 레벨인 경우 제4 메모리 칩(400b)은 독출 ODT 회로의 ODT 저항을 제2 ODT 저항(RTT2)으로 결정할 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1)과 제2 ODT 저항(RTT2)은 서로 다를 수 있다. 일 실시예에서, 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)은 무한대 저항 값을 가질 수 있다.
도 15는 본 개시의 일 실시예에 따른 제1 메모리 칩(300a)을 나타내는 블록도이다.
도 15를 참조하면, 제1 메모리 칩(300a)은 ODT 디텍터(310), ODT 제어 회로(320) 및 ODT 회로(301)를 포함할 수 있다. 본 실시예에 따른 제1 메모리 칩(300a)은 도 12, 도 13 및 도 14의 제1 메모리 칩(300a)에 대응할 수 있다. ODT 디텍터(310)는 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신하고, 수신한 제1 및 제2 ODT 신호들(ODT1x, ODT2x)로부터 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 출력할 수 있다. ODT 제어 회로(320)는 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i), 제1 칩 인에이블 신호(nCEx_1) 및 어드레스(ADD)를 기초로 ODT 제어 신호(ODT_EN)를 생성할 수 있다. ODT 회로(301)는 신호(SGN)를 수신할 수 있고, ODT 제어 신호(ODT_EN)가 활성화되면 제1 ODT 저항(예를 들어, RTT1) 또는 제2 ODT 저항(예를 들어, RTT2)을 제공할 수 있다. 예를 들어, 신호(SGN)는 도 12의 제1 내지 제3 핀들(P1 내지 P3) 중 적어도 하나로부터 수신된 신호일 수 있다.
도 16은 본 개시의 일 실시예에 따른 제1 메모리 칩(300a')을 상세하게 나타내는 블록도이다.
도 16을 참조하면, 제1 메모리 칩(300a')은 ODT 디텍터(310), ODT 제어 회로(320), 입출력 회로(330) 및 입력 회로(340)를 포함할 수 있다. 또한, 제1 메모리 칩(300a')은 메모리 코어(MC)를 더 포함할 수 있다. 메모리 코어(MC)는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼, 전압 생성부 등을 포함할 수 있고, 데이터 경로(path) 회로라고 지칭할 수도 있다. 제2 메모리 칩(300b)은 제1 메모리 칩(300a)과 실질적으로 유사하게 구현될 수 있다. 한편, 제3 및 제4 메모리 칩들(400a, 400b)은 제1 메모리 칩(300a)과 실질적으로 유사하게 구현될 수 있고, 제3 및 제4 메모리 칩들(400a, 400b)의 ODT 제어 회로는 제1 칩 인에이블 신호(nCEx_1) 대신 제2 칩 인에이블 신호(nCEx_2)를 수신할 수 있다.
ODT 디텍터(310)는 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신하고, 수신한 제1 및 제2 ODT 신호들(ODT1x, ODT2x)로부터 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 출력할 수 있다. 예를 들어, ODT 디텍터(310)는 입력 버퍼를 포함할 수 있고, 입력 버퍼는 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 버퍼링하여 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 출력할 수 있다. 입력 회로(340)는 입력 버퍼(341) 및 독출 ODT 회로(342)를 포함할 수 있다. 입력 버퍼(341)는 독출 인에이블 신호(nREx)를 수신하고, 수신한 독출 인에이블 신호(nREx)를 버퍼링함으로써 내부 독출 인에이블 신호(nREi)를 출력할 수 있다. 독출 ODT 회로(342)는 도 12의 ODT 회로(301)와 유사하게 구현될 수 있다.
입출력 회로(330)는 입출력 버퍼(331) 및 기입 ODT 회로들(332)을 포함할 수 있다. 입출력 회로(330)는 복수의 데이터 신호들(DQ0 내지 DQn) 및 데이터 스트로브 신호(DQS)를 송수신한다. 여기서, n은 양의 정수이고, 예를 들어, 7일 수 있다. 입출력 버퍼(331)는 데이터를 메모리 코어(MC)로 출력하거나 메모리 코어(MC)로부터 입력받을 수 있다. 예를 들어, 기입 ODT 회로들(332)는 도 12의 ODT 회로(301)와 유사하게 구현될 수 있다.
ODT 제어 회로(320)는 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 기초로 ODT 모드를 기입 ODT 모드 또는 독출 ODT 모드로 결정할 수 있고, 결정된 ODT 모드에 따라 기입 ODT 회로들(332)을 제어하기 위한 제1 ODT 제어 신호(ODT_EN1) 및 독출 ODT 회로(342)를 제어하기 위한 제2 ODT 제어 신호(ODT_EN2)를 생성할 수 있다. 일 실시예에서, ODT 제어 회로(320)는 제1 내부 ODT 신호(ODT1i)가 활성화되면 제1 ODT 제어 신호(ODT_EN1)를 생성하고, 제2 내부 ODT 신호(ODT2i)가 활성화되면 제2 ODT 제어 신호(ODT_EN2)를 생성할 수 있다. 또한, ODT 제어 회로(320)는 제1 칩 인에이블 신호(nCEx_1) 및 어드레스(ADD)를 기초로 ODT 저항을 결정할 수 있다.
일 실시예에서, 결정된 ODT 모드가 기입 ODT 모드인 경우, 기입 ODT 회로들(332)은 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우, 제1 ODT 제어 신호(ODT_EN1)은 제1 ODT 저항(RTT1)을 지시할 수 있고, 이에 따라, 기입 ODT 회로들(332)은 제1 ODT 저항(RTT1)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제2 메모리 칩(300b)을 나타내는 경우, 제1 ODT 제어 신호(ODT_EN1)는 제2 ODT 저항(RTT2)을 지시할 수 있고, 이에 따라, 기입 ODT 회로들(332)은 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제1 메모리 칩(300a)을 나타내는 경우, 제1 ODT 제어 신호(ODT_EN1)는 비활성화될 수 있고, 이에 따라, 기입 ODT 회로들(332)은 디스에이블 될 수 있다.
일 실시예에서, 결정된 ODT 모드가 독출 ODT 모드인 경우, 독출 ODT 회로(342)는 제1 ODT 저항(RTT1) 또는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 디스에이블 레벨인 경우, 제2 ODT 제어 신호(ODT_EN2)은 제1 ODT 저항(RTT1)을 지시할 수 있고, 이에 따라, 독출 ODT 회로(342)는 제1 ODT 저항(RTT1)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제2 메모리 칩(300b)을 나타내는 경우, 제2 ODT 제어 신호(ODT_EN2)는 제2 ODT 저항(RTT2)을 지시할 수 있고, 이에 따라, 독출 ODT 회로(342)는 제2 ODT 저항(RTT2)을 제공할 수 있다. 예를 들어, 제1 칩 인에이블 신호(nCEx_1)가 인에이블 레벨이고, 어드레스(ADD)가 제1 메모리 칩(300a)을 나타내는 경우, 제2 ODT 제어 신호(ODT_EN2)는 비활성화될 수 있고, 이에 따라, 독출 ODT 회로(342)는 디스에이블 될 수 있다.
도 17은 본 개시의 일 실시예에 따른 전자 장치(1000)를 나타내는 블록도이다.
도 17을 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리 장치(1200), 스토리지 장치(1300), 모뎀(1400), 입출력 장치(1500) 및 파워 서플라이(1600)를 포함할 수 있다. 본 실시예에서, 스토리지 장치(1300)는 도 1 내지 도 16을 참조하여 상술된 실시예들에 따라 구현될 수 있다. 구체적으로, 스토리지 장치(1300)는 메모리 및 컨트롤러를 포함하고, 메모리는 컨트롤러로부터 ODT 신호를 수신하기 위한 ODT 핀을 포함할 수 있다. 이에 따라, 스토리지 장치(1300)에서 메모리와 컨트롤러 사이의 고속 통신 시, 신호의 반사를 억제할 수 있고, 커맨드 오버헤드 시간을 줄일 수 있으므로, 스토리지 장치(1300)의 성능 및 이에 따른 전자 장치(1000)의 전체 성능이 향상될 수 있다.
또한, 메모리는 컨트롤러로부터 제1 및 제2 칩 인에이블 신호들을 각각 수신하기 위한 제1 및 제2 칩 인에이블 신호 핀들을 더 포함할 수 있다. 이에 따라, 스토리지 장치(1300)에서 메모리와 컨트롤러 사이의 고속 통신 시, 특정 채널 환경에서 ODT 저항 값을 조절함으로써 신호의 반사를 더욱 효과적으로 억제할 수 있으므로, 스토리지 장치(1300)의 성능 및 이에 따른 전자 장치(1000)의 전체 성능이 더욱 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 ODT(On Die Termination) 회로 및 상기 제1 ODT 회로가 제공하는 ODT 저항을 결정하는 제1 ODT 제어 회로를 포함하는 제1 메모리 칩;
    제2 ODT 회로 및 상기 제2 ODT 회로가 제공하는 ODT 저항을 결정하는 제2 ODT 제어 회로를 포함하는 제2 메모리 칩;
    제3 ODT 회로 및 상기 제3 ODT 회로가 제공하는 ODT 저항을 결정하는 제3 ODT 제어 회로를 포함하는 제3 메모리 칩;
    상기 제1 및 제3 메모리 칩들에 공통으로 연결되고, 제1 칩 인에이블 신호를 수신하도록 구성된 제1 칩 인에이블 신호 핀;
    상기 제2 메모리 칩에 연결되고, 제2 칩 인에이블 신호를 수신하도록 구성된 제2 칩 인에이블 신호 핀;
    상기 제1 내지 제3 메모리 칩들에 공통으로 연결되고, 어드레스를 수신하도록 구성된 입출력 핀; 및
    상기 제1 내지 제3 메모리 칩들에 공통으로 연결되고, ODT 신호를 수신하도록 구성된 단일 ODT 핀을 포함하고,
    상기 ODT 신호는 상기 제1 내지 제3 ODT 회로들 중 적어도 하나에 대한 인에이블 구간을 정의하며,
    상기 ODT 신호 및 상기 제1 칩 인에이블 신호를 기초로 상기 제1 메모리 칩이 비 선택되면, 상기 제1 ODT 회로는 상기 제1 메모리 칩에 의해 수신된 신호의 반사를 억제하도록 인에이블되고, 상기 제1 ODT 회로는 상기 어드레스가 상기 제2 메모리 칩을 지시하는 경우 제1 ODT 저항을 제공하고, 상기 어드레스가 상기 제3 메모리 칩을 지시하는 경우 상기 제1 ODT 저항과 다른 제2 ODT 저항을 제공하며,
    상기 ODT 신호 및 상기 제2 칩 인에이블 신호를 기초로 상기 제2 메모리 칩이 선택되면, 상기 제2 ODT 회로는 디스에이블되며,
    상기 제1 ODT 제어 회로는, 상기 ODT 신호, 상기 제1 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제1 ODT 회로가 제공하는 ODT 저항을 결정하고,
    상기 제2 ODT 제어 회로는, 상기 ODT 신호, 상기 제2 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제2 ODT 회로가 제공하는 ODT 저항을 결정하며,
    상기 제3 ODT 제어 회로는, 상기 ODT 신호, 상기 제1 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제3 ODT 회로가 제공하는 ODT 저항을 결정하는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 디스에이블 레벨이며 상기 어드레스가 상기 제2 메모리 칩을 지시하면, 상기 제1 ODT 회로는 인에이블되고, 상기 제1 메모리 칩에 의해 수신된 상기 신호를 터미네이션하는 상기 제1 ODT 저항을 제공하며,
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 인에이블 레벨이며 상기 어드레스가 상기 제3 메모리 칩을 지시하면, 상기 제1 ODT 회로는 인에이블되고, 상기 제1 메모리 칩에 의해 수신된 상기 신호를 터미네이션하는 상기 제2 ODT 저항을 제공하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 어드레스가 상기 제1 메모리 칩을 지시하는 경우, 상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 인에이블 레벨이면 상기 제1 ODT 회로는 디스에이블되는 것을 특징으로 하는 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 인에이블 레벨이며 상기 어드레스가 상기 제1 메모리 칩을 지시하면, 상기 제3 ODT 회로는 인에이블되어 상기 제2 ODT 저항을 제공하고,
    상기 ODT 신호가 인에이블 레벨이고 상기 제2 칩 인에이블 신호가 디스에이블 레벨이며 상기 어드레스가 상기 제1 또는 제3 메모리 칩을 지시하면, 상기 제2 ODT 회로는 인에이블되어 상기 제1 ODT 저항을 제공하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 디스에이블 레벨이면, 상기 제1 및 제3 메모리 칩들은 비 선택되고, 이에 따라, 상기 제1 ODT 회로는 인에이블되어 상기 제1 ODT 저항을 제공하고, 상기 제3 ODT 회로는 인에이블되어 상기 제1 ODT 저항을 제공하고,
    상기 ODT 신호가 인에이블 레벨이고 상기 제2 칩 인에이블 신호가 인에이블 레벨이면, 상기 제2 메모리 칩은 선택되며, 이에 따라, 상기 제2 ODT 회로는 디스에이블되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 칩에 의해 수신된 상기 신호는, 데이터 신호, 데이터 스트로브 신호, 및 독출 인에이블 신호 중 적어도 하나인 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 메모리 칩에 의해 수신된 상기 신호는 상기 독출 인에이블 신호이고,
    상기 제1 ODT 제어 회로는 상기 독출 인에이블 신호에 응답하여 ODT 모드를 결정하는 것을 특징으로 하는 메모리 장치.
  10. NAND 플래시 메모리 장치 및 상기 NAND 플래시 메모리 장치를 제어하는 컨트롤러를 포함하는 스토리지 장치의 동작 방법으로서,
    상기 NAND 플래시 메모리 장치는, 제1 ODT 회로 및 상기 제1 ODT 회로가 제공하는 ODT 저항을 결정하는 제1 ODT 제어 회로를 포함하는 제1 메모리 칩, 제2 ODT 회로 및 상기 제2 ODT 회로가 제공하는 ODT 저항을 결정하는 제2 ODT 제어 회로를 포함하는 제2 메모리 칩, 제3 ODT 회로 및 상기 제3 ODT 회로가 제공하는 ODT 저항을 결정하는 제3 ODT 제어 회로를 포함하는 제3 메모리 칩을 포함하고,
    상기 동작 방법은,
    상기 컨트롤러에서 상기 NAND 플래시 메모리 장치로, 입출력 신호 라인을 통해 어드레스를 전송하는 단계;
    상기 컨트롤러에서 상기 NAND 플래시 메모리 장치로, 단일 ODT 신호 라인을 통해 ODT 신호를 전송하는 단계;
    상기 컨트롤러에서 상기 제1 메모리 칩 및 상기 제3 메모리 칩으로, 제1 칩 인에이블 신호 라인을 통해 제1 칩 인에이블 신호를 전송하는 단계;
    상기 컨트롤러에서 상기 제2 메모리 칩으로, 제2 칩 인에이블 신호 라인을 통해 제2 칩 인에이블 신호를 전송하는 단계; 및
    상기 제1 및 제2 칩 인에이블 신호들 중 적어도 하나, 상기 ODT 신호 및 상기 어드레스에 응답하여, 상기 제1 내지 제3 ODT 회로들 중 적어도 하나에 의해 ODT 저항을 제공하는 단계를 포함하고,
    상기 ODT 신호는 상기 제1 내지 제3 ODT 회로들 중 적어도 하나에 대한 인에이블 구간을 정의하며,
    상기 ODT 저항을 제공하는 단계는,
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 디스에이블 레벨이며 상기 어드레스가 상기 제2 메모리 칩을 지시하면, 상기 제1 ODT 회로가 제1 ODT 저항을 제공하는 단계;
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 인에이블 레벨이며 상기 어드레스가 상기 제3 메모리 칩을 지시하면, 상기 제1 ODT 회로는 상기 제1 ODT 저항과 다른 제2 ODT 저항을 제공하는 단계; 및
    상기 ODT 신호가 인에이블 레벨이고 상기 제1 칩 인에이블 신호가 인에이블 레벨이며 상기 어드레스가 상기 제1 메모리 칩을 지시하면, 상기 제1 ODT 회로는 디스에이블되는 단계를 포함하고,
    상기 제1 ODT 제어 회로는, 상기 ODT 신호, 상기 제1 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제1 ODT 회로가 제공하는 ODT 저항을 결정하고,
    상기 제2 ODT 제어 회로는, 상기 ODT 신호, 상기 제2 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제2 ODT 회로가 제공하는 ODT 저항을 결정하며,
    상기 제3 ODT 제어 회로는, 상기 ODT 신호, 상기 제1 칩 인에이블 신호 및 상기 어드레스에 기초하여 상기 제3 ODT 회로가 제공하는 ODT 저항을 결정하는 것을 특징으로 하는 방법.
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