KR20220022407A - 저장 장치 및 그 동작 방법 - Google Patents

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이정환
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Abstract

본 기술은 전자 장치에 관한 것으로, 메모리 장치가 ODT 동작을 제어함으로써 적은 수의 핀으로 메모리 장치의 동작 성능을 향상시키는 저장 장치는, 복수의 메모리 장치들 및 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러;를 포함하는 저장 장치에 있어서, 상기 복수의 메모리 장치들은, 상기 복수의 메모리 장치들 중 동작을 수행하는 타겟 메모리 장치를 제외한 비-타겟 메모리 장치들에 대한 ODT(on die termination) 동작이 수행 가능함을 나타내는 플래그를 생성하는 ODT 플래그 생성부 및 상기 플래그를 기초로 상기 ODT 동작이 리드 동작을 위한 ODT 리드 동작인지 또는 라이트 동작을 위한 ODT 라이트 동작인지를 결정하고, 상기 ODT 리드 동작 또는 ODT 라이트 동작을 인에이블 하는 인에이블 신호를 생성하는 ODT 수행부를 각각 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 메모리 컨트롤러의 ODT(on die termination) 핀에 대한 제어 없이, ODT 동작을 제어하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 장치들 및 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치에 있어서, 상기 복수의 메모리 장치들은, 상기 복수의 메모리 장치들 중 동작을 수행하는 타겟 메모리 장치를 제외한 비-타겟 메모리 장치들에 대한 ODT(on die termination) 동작이 수행 가능함을 나타내는 플래그를 생성하는 ODT 플래그 생성부 및 상기 플래그를 기초로 상기 ODT 동작이 리드 동작을 위한 ODT 리드 동작인지 또는 라이트 동작을 위한 ODT 라이트 동작인지를 결정하고, 상기 ODT 리드 동작 또는 ODT 라이트 동작을 인에이블 하는 인에이블 신호를 생성하는 ODT 수행부를 각각 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 동작 방법은, 복수의 메모리 장치들 및 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서, 상기 복수의 메모리 장치들 중 타겟 메모리 장치가 동작을 수행하는 단계, 상기 복수의 메모리 장치들 중 타겟 메모리 장치를 제외한 비-타겟 메모리 장치들이 ODT(on die termination) 동작이 수행 가능함을 나타내는 플래그를 생성하는 단계, 상기 플래그를 기초로 상기 ODT 동작이 리드 동작을 위한 ODT 리드 동작인지 또는 라이트 동작을 위한 ODT 라이트 동작인지를 결정하는 단계 및 상기 비-타겟 메모리 장치들이 상기 ODT 리드 동작 또는 ODT 라이트 동작을 인에이블 하는 인에이블 신호를 생성하는 단계를 포함할 수 있다.
본 기술에 따르면, 메모리 컨트롤러의 ODT(on die termination) 핀을 이용하지 않고, 메모리 장치의 RB(ready-busy) 핀을 이용하여 메모리 장치가 ODT 동작을 제어함으로써 적은 수의 핀으로 메모리 장치의 동작 성능을 향상시킬 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 1의 메모리 컨트롤러에 의해 수행되는 ODT 동작을 설명하기 위한 도면이다.
도 5는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 6a 및 도 6b는 도 1의 메모리 장치가 복수개일 때, 타겟 메모리 장치 및 비-타겟 메모리 장치를 설명하기 위한 도면이다.
도 7은 플래그가 생성되는 과정을 설명하기 위한 도면이다.
도 8은 도 7의 ODT 플래그 생성부의 구성을 나타낸 도면이다.
도 9는 비-타겟 메모리 장치에 ODT 동작이 수행되기 위해 메모리 컨트롤러부터 출력되는 커맨드를 설명하기 위한 도면이다.
도 10은 플래그를 기초로 비-타겟 메모리에 ODT 동작이 수행되는 과정을 도시한다.
도 11은 도 10의 ODT 수행부의 구성을 나타낸 도면이다.
도 12는 도 11의 RX 인에이블 제어부의 구성을 나타낸 도면이다.
도 13은 도 11의 ODT 리드 인에이블 제어부의 구성을 나타낸 도면이다.
도 14는 도 11의 ODT 라이트 인에이블 제어부의 구성을 나타낸 도면이다.
도 15는 ODT 라이트 동작이 수행되는 타이밍도를 도시한다.
도 16은 ODT 리드 동작이 수행되는 타이밍도를 도시한다.
도 17은 ODT 라이트 동작 및 ODT 동작이 수행되는 타이밍도를 도시한다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 ODT 플래그 생성부(150)를 포함할 수 있다. ODT 플래그 생성부(150)는 비-타겟 메모리 장치 또는 비-타겟 다이에 대한 ODT(on die termination) 동작을 수행할 것을 지시하는 플래그(FLAG)를 생성할 수 있다. ODT 동작은 메모리 컨트롤러(200)와 메모리 장치(100) 간의 인터페이스에서 신호 반사(signal reflection) 등을 최소화함으로써 신호 충실도(signal integrity; SI)를 향상시키기 위한 동작일 수 있다. 즉, ODT 동작은 메모리 컨트롤러(200) 또는 메모리 장치(100)의 입출력 단자들의 종단 저항(RTT)의 크기를 설정하는 동작으로, 데이터 전송 라인의 임피던스 매칭을 위한 동작일 수 있다.
나아가, 타겟 메모리 장치는 메모리 컨트롤러(200)에 연결된 복수의 메모리 장치들 중 동작이 수행되는 비지 상태의 메모리 장치, 타겟 다이는 하나의 메모리 장치(100) 내에 포함된 복수의 다이들 중 동작이 수행되는 비지 상태의 다이일 수 있다. 반대로, 비-타겟 메모리 장치는 메모리 컨트롤러(200)에 연결된 복수의 메모리 장치들 중 동작이 수행되지 않는 레디 상태의 메모리 장치, 비-타겟 다이는 하나의 메모리 장치(100) 내에 포함된 복수의 다이들 중 동작이 수행되지 않는 레디 상태의 다이일 수 있다.
실시 예에서, ODT 플래그 생성부(150)는 타겟 메모리 장치 또는 타겟 다이에 대한 입출력 스트로브 신호 및 리드 인에이블 신호를 기초로 플래그를 생성할 수 있다. 여기서, 입출력 스트로브 신호는 메모리 컨트롤러부터 수신되는 입출력 신호가 유효함을 나타내는 신호이고, 리드 인에이블 신호는 데이터의 출력을 인에이블하는 신호일 수 있다.
다른 실시 예에서, 타겟 메모리 장치 또는 타겟 다이에 대한 입출력 스트로브 신호 및 라이트 인에이블 신호를 기초로 플래그를 생성할 수 있다. 여기서, 라이트 인에이블 신호는 데이터의 입력을 인에이블하는 신호일 수 있다.
실시 예에서, 메모리 장치(100)는 ODT 수행부(170)를 포함할 수 있다. ODT 수행부(170)는 메모리 컨트롤러(200)로부터 수신된 플래그(FLAG)를 기초로, 비-타겟 메모리 장치 또는 비-타겟 다이에 대한 ODT 동작을 수행할 수 있다. 플래그(FLAG)는 비-타겟 메모리 장치 또는 비-타겟 다이에 대한 ODT 동작이 수행 가능함을 나타낼 수 있다. 나아가, 플래그(FLAG)를 기초로 타겟 메모리 장치와 비-타겟 메모리 장치들이 구분될 수 있다.
실시 예에서, ODT 동작이 수행되기 전, 메모리 컨트롤러(200)로부터 수신된 파마리터 설정 커맨드를 기초로, 메모리 장치(100)는 ODT 동작을 수행하기 위한 준비 동작을 할 수 있다. 준비 동작에는 비-타겟 메모리 장치 또는 비-타겟 다이에 ODT 동작이 수행됨을 알리는 스트로브 신호 및 ODT 동작 외에 다른 동작을 수행할 수 없음을 나타내는 신호를 메모리 컨트롤러(200)에 출력하는 동작이 포함될 수 있다.
이 후, ODT 수행부(170)가 메모리 컨트롤러(200)로부터 플래그(FLAG)를 수신하면, ODT 수행부(170)는 플래그(FLAG)를 기초로 생성된 레디/비지 신호를 통해 ODT 라이트 또는 ODT 리드 동작을 수행할 것을 지시하는 신호를 생성하여 메모리 컨트롤러(200)로 출력할 수 있다. 여기서, ODT 수행부(170)는 ODT 라이트 또는 ODT 리드 동작을 수행하기 전 데이터가 임시로 저장되는 버퍼를 턴온 시키는 신호를 출력할 수 있다.
종래 ODT 동작이 수행되기 위해서, 메모리 컨트롤러(200)가 메모리 장치(100)로부터 출력된 신호를 기초로 자체적으로 제어 신호를 생성하였고, 이 제어 신호를 메모리 컨트롤러(200) 내 ODT 핀을 통해 입력함으로써 메모리 컨트롤러(200)의 종단 저항(RTT)이 설정될 수 있었다.
그러나, 본 발명에서, 메모리 컨트롤러(200)의 ODT 제어 신호 대신 메모리 장치(100)에서 출력되는 신호를 기초로 ODT 동작이 수행됨으로써, 메모리 컨트롤러(200)의 부담이 줄어들 수 있다. 나아가, 메모리 컨트롤러(200)의 ODT 핀을 사용하는 대신, 메모리 장치(100)의 레디/비지 핀을 사용하여 ODT 동작이 수행될 수 있으므로, 하드웨어적인 부담도 최소화될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 도 1의 메모리 컨트롤러에 의해 수행되는 ODT 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 도 4의 메모리 컨트롤러(200)는 ODT 제어부(210) 및 메모리 버퍼(220)를 포함할 수 있다. 실시 예에서, ODT(on die termination) 동작은 ODT 제어부(210)에 의해 수행될 수 있다. 여기서, 도 4의 ODT 제어부(210)는 NMOS, PMOS 및 저항 중 적어도 2개 이상을 포함할 수 있다.
예를 들면, 메모리 장치(100)가 리드 동작 시, 메모리 장치(100)로부터 리드된 데이터(DATA)는 입출력 라인(DQ)을 통해 메모리 컨트롤러(200)로 출력될 수 있다. 메모리 장치(100)로부터 출력된 데이터(DATA)는 메모리 버퍼(220)에 임시 저장된 후 호스트(미도시)로 출력될 수 있다.
실시 예에서, 리드 동작이 수행되기 전, 메모리 컨트롤러(200)와 메모리 장치(100)를 연결하는 인터페이스, 즉 메모리 컨트롤러(200)에 바라본 임피던스와 전송 라인의 임피던스 매칭을 위해 ODT 동작이 수행될 수 있다. 여기서, ODT 동작은 신호 충실도(signal integrity; SI)를 향상시키기 위해 수행될 수 있다.
따라서, 리드 동작 수행 전, ODT 제어부(210)는 임피던스 매칭을 위한 ODT 동작을 수행할 수 있다. 예를 들면, ODT 제어부(210)는 전원(VDDQ)과 연결된 스위치를 턴온 또는 턴오프 시킴으로써, 입출력 라인(DQ)과 연결된 전송 라인을 전원(VDDQ)과 연결하도록 제어할 수 있다. 여기서, 스위치는 NMOS 및/또는 PMOS 일 수 있다.
ODT 제어부(210)에 포함된 스위치의 턴온 또는 턴오프를 통해 데이터 전송 라인의 임피던스를 조절함으로써, 메모리 컨트롤러(200)에 바라본 임피던스와 전송 라인의 임피던스를 매칭시키는 ODT 동작이 수행될 수 있다.
그러나, 위와 같이 ODT 제어부(210)에 의해 ODT 동작이 수행되면, 메모리 컨트롤러(200) 별 또는 메모리 장치(100)별 ODT 핀을 구비하고 있어야 하고, 나아가, 저장 장치가 복수의 메모리 장치들을 포함하는 구조 또는 복수의 다이들 구조에서 각 다이에 수행되는 동작이 지연될 우려가 있다. 따라서, ODT 제어부(210)에 의한 ODT 동작은 하드웨어적 부담으로 인한 성능 저하를 초래할 수 있다.
따라서, 본 발명에서, 메모리 컨트롤러(200) 내의 ODT 제어부(210)에 의해 ODT 동작이 수행되는 대신, 메모리 장치(100)에서 출력되는 신호를 기초로 ODT 동작이 수행되는 과정이 제시된다. 나아가, ODT 제어부(210) 내 스위치(ODT 핀)을 사용하는 대신, 메모리 장치(100)의 레디/비지 핀을 사용하여 ODT 동작이 수행될 수 있으므로, 하드웨어적 부담이 감소될 수 있다.
도 5는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(도 1의 100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인(DQ)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러(도 1의 200)로 메모리 장치(도 1의 100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.
칩 인에이블 신호는 메모리 장치(도 1의 100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(도 1의 100)가 '레디' 상태에 해당하면, 메모리 장치(도 1의 100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치(도 1의 100)로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(도 1의 100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(도 1의 100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 동작을 수행하고 있지 않음을 나타낸다.
메모리 장치(도 1의 100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.
도 6a 및 도 6b는 도 1의 메모리 장치가 복수개일 때, 타겟 메모리 장치 및 비-타겟 메모리 장치를 설명하기 위한 도면이다.
도 6a 및 도 6b를 참조하면, 도 6a는 도 1의 저장 장치(50)가 복수의 메모리 장치들(MD1~ MD4)을 포함할 때 각 메모리 장치에서 출력되는 레디/비지 신호(RB1~RB4)를 도시하고, 도 6b는 각 메모리 장치에 대응하는 레디/비지 신호(RB)의 상태 및 레디/비지 신호에 대응하는 메모리 장치의 상태(READY/BUSY)를 도시한다. 도 6a의 제1 내지 제4 메모리 장치(MD1~MD4 또는 100_1~100_4)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다.
도 6a 및 도 6b에서, 저장 장치(50)가 복수의 메모리 장치들(100_1~100_4)을 포함하는 구조를 도시하고 있으나, 본 발명은 하나의 메모리 장치에 복수의 다이들이 포함되는 구조에서도 동일하게 적용될 수 있다.
도 6a 및 도 6b에서, 제1 내지 제4 메모리 장치(100_1~100_4) 중 제1 메모리 장치(100_1)만 동작을 수행하고, 제2 내지 제4 메모리 장치(100_2~100_4)는 동작을 수행하지 않는 것으로 가정한다. 이 때, 제1 메모리 장치(100_1)가 수행하는 동작은 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나일 수 있다.
따라서, 제1 메모리 장치(100_1)만 동작을 수행하는 것으로 가정했기 때문에, 제1 메모리 장치(100_1)는 타겟 메모리 장치, 제2 내지 제4 메모리 장치(100_2~100_4)는 비-타겟 메모리 장치일 수 있다.
실시 예에서, 제1 내지 제4 메모리 장치(100_1~100_4)는 각각 메모리 컨트롤러(200)부터 수신되는 상태 읽기 커맨드에 응답하여, 레디/비지 신호(RB1~RB4)를 출력할 수 있다. 레디/비지 신호(RB1~RB4)는 메모리 장치가 동작 중인 상태 또는 동작을 수행하기 전인 대기 상태를 나타낼 수 있다.
도 6b를 참조하면, 도 6a 및 도 6b에서, 제1 메모리 장치(100_1)만 동작을 수행하는 것으로 가정했기 때문에, 제1 메모리 장치(100_1)로부터 출력되는 제1 레디/비지 신호(RB1)는 동작 상태를 나타내는 로우 상태('0')일 수 있다. 반대로, 제2 내지 제4 메모리 장치(100_2~100_4)는 동작을 수행하지 않는 대기 상태로 가정했기 때문에, 제2 내지 제4 메모리 장치(100_2~100_4)로부터 출력되는 제2 내지 제4 레디/비지 신호(RB2~RB4)는 대기 상태를 나타내는 하이 상태('1')일 수 있다.
따라서, 제1 메모리 장치(100_1)는 비지 상태(BUSY)고, 제2 내지 제4 메모리 장치(100_2~100_4)는 레디 상태(READY)일 수 있다.
실시 예에서, 제1 메모리 장치(100_1)가 비지 상태(BUSY)로 되기 전, 제1 메모리 장치(100_1)는 ODT(on die termination) 동작을 수행할 수 있다. ODT 동작은 신호 충실도(signal integrity; SI)를 향상시키기 위해 초기화 단계에서 수행되는 동작으로, 메모리 컨트롤러(200)와 복수의 메모리 장치들(100_1~100_4) 간의 인터페이스에서 신호 반사(signal reflection) 등을 최소화하기 위한 동작일 수 있다.
나아가, ODT 동작은 메모리 컨트롤러(200) 또는 복수의 메모리 장치들(100_1~100_4)의 입출력 단자들의 종단 저항(RTT)의 크기를 설정하는 동작으로, 데이터 전송 라인의 임피던스 매칭을 위한 동작일 수 있다.
실시 예에서, ODT 동작은 ODT 리드 동작 또는 ODT 라이트 동작일 수 있다. 예를 들면, 메모리 장치가 리드 동작을 수행하기 전에 수행되는 ODT 동작은 ODT 리드 동작이고, 메모리 장치가 라이트(프로그램) 동작을 수행하기 전에 수행되는 ODT 동작은 ODT 라이트 동작일 수 있다. 즉, 메모리 장치가 수행하는 동작에 따라 다른 임피던스 매칭이 수행될 수 있다.
그러나, 도 6a 및 도 6b에서 제1 메모리 장치(100_1)만 동작을 수행하는 것으로 가정했기 때문에, ODT 동작은 제1 메모리 장치(100_1)에 대해서만 수행될 수 있다.
따라서, 본 발명에서는, 제1 메모리 장치(100_1)가 동작 수행 중 나머지 제2 내지 제4 메모리 장치(100_2~100_4)에 대한 ODT 동작을 수행하는 방법이 제시된다. 나아가, 본 발명에서, 메모리 컨트롤러(200) 내 ODT 제어부의 ODT 핀을 사용하지 않고, 메모리 장치 내 레디/비지 핀(RB#)을 통해 출력되는 신호를 통해 ODT 동작을 수행하는 방법이 제시된다.
결과적으로, 본 발명을 통해, 메모리 장치에서 출력되는 신호를 기초로 ODT 동작이 수행됨으로써 하드웨어적 부담이 감소되어 저장 장치(50)의 성능이 향상될 수 있다.
도 7은 플래그가 생성되는 과정을 설명하기 위한 도면이다.
도 6a, 도 6b 및 도 7을 참조하면, 도 7은 도 6a 및 도 6b의 복수의 메모리 장치들(100_1~100_4) 중 제1 메모리 장치(100_1)에 포함된 ODT 플래그 생성부(150)와 제1 메모리 장치(100_1)에 연결된 라인들, 및 메모리 컨트롤러(200)를 도시한다. 도 6a 및 도 6b와 마찬가지로, 도 7의 제1 메모리 장치(100_1)는 동작이 수행되는 메모리 장치, 즉 타겟 메모리 장치일 수 있다. 도 7에서, 제2 내지 제4 메모리 장치(100_2~100_4), 즉 동작이 수행되지 않는 비-타겟 메모리 장치들은 생략된 것으로 가정한다.
도 7에서, 제1 메모리 장치(100_1)는 리드 동작을 수행하는 것으로 가정한다. 다른 실시 예에서, 제1 메모리 장치(100_1)는 라이트(프로그램) 동작 또는 소거 동작을 수행할 수 있다.
실시 예에서, 제1 메모리 장치(100_1)가 리드 동작을 수행하게 되면, 도 5의 리드 인에이블 라인을 통해(RE#), 리드 인에이블 신호(RE_N CLK)가 수신될 수 있다. 리드 인에이블 신호(RE_N CLK)는 메모리 장치로부터 데이터의 출력을 인에이블 하는 신호일 수 있다.
도 7에서, 제1 메모리 장치(100_1)는 리드 동작을 수행하는 것으로 가정했기 때문에, 리드 인에이블 신호(RE_N CLK)를 기초로 비-타겟 메모리 장치들에 대한 ODT(on die termination) 리드 동작을 수행할 것을 지시하는 ODT 리드 인에이블 신호가 생성될 수 있다. 여기서, ODT 리드 인에이블 신호는 ODT 리드 동작을 인에이블 시키도록 제어하는 신호일 수 있다.
결과적으로, 제1 메모리 장치(100_1)가 리드 동작을 수행하는 것으로 가정했기 때문에, 리드 인에이블 신호(RE_N CLK)를 기초로 ODT 리드 인에이블 신호가 생성될 수 있다.
다른 실시 예에서, 제1 메모리 장치(100_1)가 라이트(프로그램) 동작을 수행하는 것으로 가정한다면, 입출력 스트로브 신호(DQS CLK)를 기초로 비-타겟 메모리 장치들에 대한 ODT 라이트 동작을 수행할 것을 지시하는 ODT 라이트 인에이블 신호가 생성될 수 있다. 입출력 스트로브 신호(DQS CLK)는 메모리 컨트롤러(200)부터 수신되는 데이터가 유효함을 나타내는 신호로 입출력 스트로브 라인을 통해 메모리 컨트롤러(200)로 출력될 수 있다. 또, ODT 라이트 인에이블 신호는 ODT 라이트 동작을 인에이블 시키도록 제어하는 신호일 수 있다.
결과적으로, 제1 메모리 장치(100_1)가 라이트 동작을 수행하는 것을 가정했기 때문에, 입출력 스트로브 신호(DQS CLK)를 기초로 ODT 라이트 인에이블 신호가 생성될 수 있다.
이 후, 제1 메모리 장치(100_1)가 리드 동작 시, ODT 플래그 생성부(150)는 ODT 리드 인에이블 신호 및 리드 인에이블 신호(RE_N CLK)를 기초로 비-타겟 메모리 장치들에 대한 ODT 동작을 수행이 가능함을 나타내는 ODT 인에이블 신호(ODT_ENABLE)를 출력할 수 있다. 여기서 ODT 인에이블 신호(ODT_ENABLE)는 플래그(FLAG) 형태로 메모리 컨트롤러(200)에 출력될 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 타겟 메모리 장치인 제1 메모리 장치(100_1)로부터 플래그(FLAG)를 수신하면, 비-타겟 메모리 장치인 제2 내지 제4 메모리 장치(100_2~100_4)에 대한 ODT 동작이 수행되도록, 메모리 컨트롤러(200)는 플래그(FLAG)를 제2 내지 제4 메모리 장치(100_2~100_4)에 출력할 수 있다.
도 8은 도 7의 ODT 플래그 생성부의 구성을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 도 8은 도 7의 ODT 플래그 생성부(150)에 포함된 ODT 리드 인에이블 제어부(151), ODT 라이트 인에이블 제어부(153) 및 인에이블 신호 생성부(155)를 도시한다. 도 8은 도 7의 ODT 인에이블 신호(ODT_ENABLE)가 출력되는 과정을 도시한다.
도 8에서, ODT 리드 인에이블 제어부(151) 및 ODT 라이트 인에이블 제어부(153) 디-플립플롭(D-Flip-flop)으로 구성되고, 인에이블 신호 생성부(155)는 논리합 게이트(OR gate)로 구성될 수 있다. 다른 실시 예에서, 포함된 ODT 리드 인에이블 제어부(151), ODT 라이트 인에이블 제어부(153) 및 인에이블 신호 생성부(155)는 다양하게 구성될 수 있다.
실시 예에서, 타겟 메모리 장치가 리드 동작을 수행하면, 리드 인에이블 신호(RE_N CLK)를 기초로 ODT 리드 인에이블 신호(ODT_RD_EN)가 생성될 수 있다. 예를 들면, 타겟 메모리 장치가 리드 동작을 수행함에 따라 리드 인에이블 신호(RE_N CLK)가 인에이블되고, 인에이블된 리드 인에이블 신호(RE_N CLK)를 기초로 ODT 리드 인에이블 신호(ODT_RD_EN)가 생성될 수 있다.
실시 예에서, 타겟 메모리 장치가 라이트(프로그램) 동작을 수행하면, 입출력 스트로브 신호(DQS CLK)를 기초로 ODT 라이트 인에이블 신호(ODT_WR_EN)가 생성될 수 있다. 예를 들면, 타겟 메모리 장치가 라이트(프로그램) 동작을 수행함에 따라 입출력 스트로브 신호(DQS CLK)가 인에이블되고, 인에이블된 입출력 스트로브 신호(DQS CLK)를 기초로 ODT 라이트 인에이블 신호(ODT_WR_EN)가 생성될 수 있다.
실시 예에서, 인에이블된 리드 인에이블 신호(RE_N CLK) 및 ODT 리드 인에이블 신호(ODT_RD_EN)는 ODT 리드 인에이블 제어부(151)에 입력되고, ODT 리드 인에이블 제어부(151)로부터 ODT 리드 인에이블 신호(ODT_RD_EN)가 출력될 수 있다. 또, 인에이블된 입출력 스트로브 신호(DQS CLK) 및 ODT 라이트 인에이블 신호(ODT_WR_EN)는 ODT 라이트 인에이블 제어부(153)에 입력되어, ODT 라이트 인에이블 제어부(153)로부터 ODT 라이트 인에이블 신호(ODT_WR_EN)가 출력될 수 있다.
ODT 리드 인에이블 신호(ODT_RD_EN) 및 ODT 라이트 인에이블 신호(ODT_WR_EN)는 인에이블 신호 생성부(155)로 입력되고, 인에이블 신호 생성부(155)는 비-타겟 메모리 장치에 ODT 동작이 수행되는 것이 가능함을 나타내는 ODT 인에이블 신호(ODT_ENABLE)를 출력할 수 있다.
즉, 타겟 메모리 장치가 리드 동작을 수행하면 ODT 리드 인에이블 제어부(151)로부터 ODT 리드 인에이블 신호(ODT_RD_EN)가 출력되고, 타겟 메모리 장치가 라이트 동작을 수행하면 ODT 라이트 인에이블 제어부(153)로부터 ODT 라이트 인에이블 신호(ODT_WR_EN)가 출력될 수 있다. 이 후, 인에이블 신호 생성부(155)는 ODT 리드 인에이블 신호(ODT_RD_EN) 및 ODT 라이트 인에이블 신호(ODT_WR_EN) 중 어느 하나를 수신하면, 비-타겟 메모리 장치들에 ODT 동작이 수행되도록 ODT 인에이블 신호(ODT_ENABLE)를 출력할 수 있다.
도 9는 비-타겟 메모리 장치에 ODT 동작이 수행되기 위해 메모리 컨트롤러부터 출력되는 커맨드를 설명하기 위한 도면이다.
도 6a, 도 6b 및 도 9를 참조하면, 도 9는 도 6a의 저장 장치(도 6a의 50)의 구성과 동일한 구성을 도시한다. 또, 도 6a 및 도 6b와 마찬가지로, 도 9의 제1 내지 제4 메모리 장치(100_1~100_4) 중 제1 메모리 장치(100_1)만 동작을 수행하는 것으로 가정한다. 즉, 제1 내지 제4 메모리 장치(100_1~100_4) 중 제1 메모리 장치(100_1)는 타겟 메모리 장치, 제2 내지 제4 메모리 장치(100_2~100_4)는 비-타겟 메모리 장치인 것으로 가정한다.
도 9는 메모리 컨트롤러(200)가 제1 메모리 장치(100_1)로부터 플래그(FLAG)를 수신한 이후 제2 내지 제4 메모리 장치(100_2~100_4), 즉 비-타겟 메모리 장치들에 ODT(on die termination) 동작을 수행하기 위한 파라미터 설정 커맨드(SET_FEATURE_CMD)를 출력하는 것을 도시한다. 여기서, 플래그(FLAG)는 비-타겟 메모리 장치들에 대한 ODT동작이 수행 가능함을 나타낼 수 있다. 나아가, 플래그(FLAG)를 기초로 타겟 메모리 장치와 비-타겟 메모리 장치들이 구분될 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 타겟 메모리 장치인 제1 메모리 장치(100_1)로부터 플래그(FLAG)를 수신한 후, 제2 내지 제4 메모리 장치(100_2~100_4)에 파라미터 설정 커맨드(SET_FEATURE_CMD)를 출력할 수 있다. 파라미터 설정 커맨드(SET_FEATURE_CMD)는 제2 내지 제4 메모리 장치(100_2~100_4)에 ODT 동작만 수행되고, 다른 동작은 수행되지 않도록 지시하는 커맨드일 수 있다.
따라서, 메모리 컨트롤러(200)는 파라미터 설정 커맨드(SET_FEATURE_CMD)를 제2 내지 제4 메모리 장치(100_2~100_4)에 출력한 후, 비-타겟 메모리 장치들에 ODT 동작이 수행 가능함을 나타내는 신호 및 ODT 동작 이외에 다른 동작이 수행되지 않도록 파라미터 값을 설정하는 신호를 출력할 수 있다.
도 10은 플래그를 기초로 비-타겟 메모리에 ODT 동작이 수행되는 과정을 도시한다.
도 10을 참조하면, 도 10은 저장 장치에 포함된 메모리 컨트롤러(200) 및 복수의 메모리 장치들(100_1~100_4) 중 비-타겟 메모리 장치인 제2 메모리 장치(100_2)를 도시한다. 제2 메모리 장치(100_2) 외에도 비-타겟 메모리 장치인 제3 및 제4 메모리 장치(100_3, 100_4)에도 본 도면의 내용이 적용될 수 있다.
도 10은 제2 메모리 장치(100_2)에 포함된 ODT 수행부(170)와 제2 메모리 장치(100_2)에 연결된 라인들, 및 메모리 컨트롤러(200)를 도시한다.
실시 예에서, 비-타겟 메모리 장치인 제2 메모리 장치(100_2)는 레디/비지 라인(RB#)을 통해 메모리 컨트롤러(200)로부터 플래그(FLAG)를 수신할 수 있다. 플래그(FLAG)는 비-타겟 메모리 장치 또는 비-타겟 다이에 대한 ODT(on die termination) 동작이 수행 가능함을 내고, 나아가 플래그(FLAG)를 기초로 타겟 메모리 장치와 비-타겟 메모리 장치들이 구분될 수 있다.
제2 메모리 장치(100_2)가 메모리 컨트롤러(200)로부터 플래그(FLAG)를 수신하면, 플래그(FLAG)를 기초로 ODT 동작을 수행할 것을 지시하는 ODT 레디/비지 신호(RB_N_ODT)가 생성될 수 있다. ODT 수행부(170)는 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 동작을 수행할 수 있다.
예를 들면, ODT 수행부(170)는 ODT 레디/비지 신호(RB_N_ODT) 및 ODT 레디/비지 신호(RB_N_ODT)를 지연시킨 지연 신호(DELAY_SIG)를 기초로 데이터가 임시로 저장될 메모리 버퍼를 동작 시키기 위한 버퍼 인에이블 신호(RE_N_RX_ENABLE)를 출력할 수 있다. 버퍼 인에이블 신호가 리드 인에이블 라인(RE#)을 통해 메모리 컨트롤러(200)에 전달되면, 메모리 컨트롤러(200) 내 데이터가 임시로 저장되는 메모리 버퍼가 동작할 수 있다.
이 후, ODT 수행부(170)는 ODT 레디/비지 신호(RB_N_ODT), 지연 신호(DELAY_SIG) 및 버퍼 인에이블 신호(RE_N_RX_ENABLE)를 기초로 ODT 리드 동작이 수행되도록 제어하는 ODT 리드 인에이블 신호(ODT_RD_EN)를 생성할 수 있다. 또는, ODT 레디/비지 신호(RB_N_ODT) 및 ODT 리드 인에이블 신호(ODT_RD_EN)를 기초로 ODT 라이트 인에이블 신호(ODT_WR_EN)를 생성할 수 있다.
실시 예에서, 생성된 ODT 리드 인에이블 신호(ODT_RD_EN) 또는 ODT 라이트 인에이블 신호(ODT_WR_EN)가 레디/비지 라인(RB#)을 통해 메모리 컨트롤러(200)로 출력되면, 메모리 컨트롤러(200)는 ODT 리드 동작 또는 ODT 라이트 동작을 수행할 수 있다. ODT 리드 동작은 메모리 장치가 리드 동작을 수행하기 전에 임피던스 매칭을 위해 수행되는 ODT 동작이고, ODT 라이트 동작은 메모리 장치가 라이트(프로그램) 동작을 수행하기 전에 임피던스 매칭을 위해 수행되는 ODT 동작일 수 있다. 즉, 메모리 장치가 수행하는 동작에 따라 다른 임피던스 매칭이 수행될 수 있다.
도 11은 도 10의 ODT 수행부의 구성을 나타낸 도면이다.
도 10 및 도 11을 참조하면, 도 11은 도 10의 ODT 수행부(170)에 포함된 신호 지연부(171), RX 인에이블 제어부(173), ODT 리드 인에이블 제어부(175), 및 ODT 라이트 인에이블 제어부(177)를 도시한다.
실시 예에서, RX 인에이블 제어부(173) 및 ODT 라이트 인에이블 제어부(177)는 인버터, 즉 부정 게이트(NOT gate) 및 NAND 게이트(negative-AND gate)로 구성되고, ODT 리드 인에이블 제어부(175)는 XOR 게이트 (exclusive-OR gate) 및 DLAT(D-LATCH)로 구성될 수 있다. 다양한 실시 예에서, 신호 지연부(171), RX 인에이블 제어부(173), ODT 리드 인에이블 제어부(175), 및 ODT 라이트 인에이블 제어부(177)는 다양하게 구성될 수 있다.
ODT 수행부(170)는 레디/비지 라인(RB#)을 통해 ODT 레디/비지 신호(RB_N_ODT)를 수신할 수 있다. 수신된 ODT 레디/비지 신호(RB_N_ODT)는 ODT 동작을 수행할 것을 지시하는 신호일 수 있다. ODT 레디/비지 신호(RB_N_ODT)는 ODT 수행부(170)에 포함된 모든 구성 요소(171~177)에 출력될 수 있다.
실시 에에서, 신호 지연부(171)는 ODT 레디/비지 신호(RB_N_ODT)를 지연시킨 지연 신호(DELAY_SIG)를 생성할 수 있다. 지연 신호(DELAY_SIG)는 RX 인에이블 제어부(173) 및 ODT 리드 인에이블 제어부(175)에 출력될 수 있다.
실시 예에서, RX 인에이블 제어부(173)는 ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG)를 기초로 버퍼 인에이블 신호(RE_N_RX_ENABLE)를 출력할 수 있다. 버퍼 인에이블 신호(RE_N_RX_ENABLE)는 데이터를 임시로 저장하는 메모리 버퍼를 동작하게 할 수 있다.
실시 예에서, ODT 리드 인에이블 제어부(175)는 RX 인에이블 제어부(173)로부터 출력된 버퍼 인에이블 신호(RE_N_RX_ENABLE), 지연 신호(DELAY_SIG) 및 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 리드 인에이블 신호(ODT_RD_EN)를 생성할 수 있다. 즉, 데이터가 임시 저장될 메모리 버퍼가 턴온된 이후, ODT 리드 인에이블 제어부(175)는 ODT 리드 동작을 수행하도록 제어하는 ODT 리드 인에이블 신호(ODT_RD_EN)를 생성하여 메모리 컨트롤러(도 10의 200)로 출력할 수 있다. ODT 리드 동작은 메모리 장치가 리드 동작을 수행하기 전에 임피던스 매칭을 위해 수행되는 ODT 동작일 수 있다.
실시 예에서, ODT 라이트 인에이블 제어부(177)는 ODT 리드 인에이블 제어부(175)로부터 출력된 ODT 리드 인에이블 신호(ODT_RD_EN) 및 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 라이트 인에이블 신호(ODT_WR_EN)를 생성할 수 있다. 즉, 데이터가 임시 저장될 메모리 버퍼가 턴온된 이후, ODT 라이트 인에이블 제어부(177)는 ODT 라이트 인에이블 제어부(177)는 ODT 라이트 동작을 수행하도록 제어하는 ODT 라이트 인에이블 신호(ODT_WR_EN)를 생성하여 메모리 컨트롤러(도 10의 200)로 출력할 수 있다. ODT 라이트 동작은 메모리 장치가 라이트(프로그램) 동작을 수행하기 전에 임피던스 매칭을 위해 수행되는 ODT 동작일 수 있다.
실시 예에서, 메모리 컨트롤러(도 10의 200)로부터 플래그(FLAG)를 수신하면, 우선적으로 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 라이트 동작이 수행되도록 ODT 라이트 인에이블 신호(ODT_WR_EN)를 생성한다. 즉, ODT 리드 인에이블 신호(ODT_RD_EN)로부터 ODT 리드 동작의 수행을 위한 ODT 리드 인에이블 신호(ODT_RD_EN)를 수신하기 전까지, ODT 라이트 인에이블 제어부(177)는 ODT 라이트 동작을 수행하도록 제어하는 ODT 라이트 인에이블 신호(ODT_WR_EN)를 생성할 수 있다.
도 12는 도 11의 RX 인에이블 제어부의 구성을 나타낸 도면이다.
도 11 및 도 12를 참조하면, 도 12의 RX 인에이블 제어부(173)는 인버터(173_1), 즉 부정 게이트(NOT gate) 및 NAND 게이트(negative-AND gate, 173_2)로 구성될 수 있다. 인버터(173_1)는 입력 신호를 반전시켜 출력하고, NAND 게이트(173_2)는 두 개의 입력 신호가 모두 '1'일 때 '0'을 출력하는 게이트일 수 있다.
실시 예에서, RX 인에이블 제어부(173)는 ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG)를 기초로 버퍼 인에이블 신호(RE_N_RX_ENABLE)를 출력할 수 있다. ODT 레디/비지 신호(RB_N_ODT)는 ODT 동작을 수행할 것을 지시하는 신호이고, 지연 신호(DELAY_SIG)는 ODT 레디/비지 신호(RB_N_ODT)를 지연시킨 신호일 수 있다.
예를 들면, 지연 신호(DELAY_SIG)는 인버터(173_1)에 입력될 수 있다. 즉, 지연 신호(DELAY_SIG)가 하이 상태('1')면 NAND 게이트(173_2)로 로우 상태('0')의 신호가 입력되고, 지연 신호(DELAY_SIG)가 로우 상태('0')면 NAND 게이트(173_2)로 하이 상태('1')의 신호가 입력될 수 있다.
이 후, ODT 레디/비지 신호(RB_N_ODT) 및 인버터(173_1)로부터 출력된 신호가 NAND 게이트(173_2)에 입력될 수 있다. 따라서, ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG)가 모두 로우 상태('0')일 때, 메모리 버퍼를 동작시키는 버퍼 인에이블 신호(RE_N_RX_ENABLE)가 출력될 수 있다.
도 13은 도 11의 ODT 리드 인에이블 제어부의 구성을 나타낸 도면이다.
도 11 및 도 13을 참조하면, 도 13의 ODT 리드 인에이블 제어부(175)는 XOR 게이트(175_1) 및 DLAT(175_2)로 구성될 수 있다. XOR 게이트(175_1)는 두 개의 입력 신호가 서로 다른 상태일 때만 '1'을 출력하는 게이트이고, DLAT(175_2)는 인에이블이 된 상태에서 입력신호를 그대로 출력하는 소자일 수 있다.
실시 예에서, ODT 리드 인에이블 제어부(175)는 RX 인에이블 제어부(173)로부터 출력된 버퍼 인에이블 신호(RE_N_RX_ENABLE), 지연 신호(DELAY_SIG) 및 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 리드 인에이블 신호(ODT_RD_EN)를 생성할 수 있다. 버퍼 인에이블 신호(RE_N_RX_ENABLE)는 데이터가 임시 저장될 메모리 버퍼를 턴온시키는 것을 제어하는 신호, ODT 레디/비지 신호(RB_N_ODT)는 ODT 동작을 수행할 것을 지시하는 신호, 지연 신호(DELAY_SIG)는 ODT 레디/비지 신호(RB_N_ODT)를 지연시킨 신호일 수 있다.
예를 들면, ODT 레디/비지 신호(RB_N_ODT) 및 이를 지연시킨 지연 신호(DELAY_SIG)가 XOR 게이트(175_1)에 입력될 수 있다. 즉, ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG) 중 어느 하나가 '1'일 때만, ODT 리드 인에이블 신호(ODT_RD_EN)가 생성될 수 있다.
ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG) 중 어느 하나가 '1'이면, XOR 게이트로부터 출력되는 신호(XOR_SIG)는 '1'이고, XOR_SIG 신호는 DLAT(175_2)를 인에이블 시킬 수 있다.
이 후, DLAT(175_2)이 인에이블되면, ODT 리드 인에이블 제어부(175)는 버퍼 인에이블 신호(RE_N_RX_ENABLE)를 기초로 ODT 리드 인에이블 신호(ODT_RD_EN)를 출력할 수 있다.
결과적으로, ODT 레디/비지 신호(RB_N_ODT) 및 지연 신호(DELAY_SIG) 중 어느 하나가 '1'일 때만, ODT 리드 동작이 수행될 수 있다.
도 14는 도 11의 ODT 라이트 인에이블 제어부의 구성을 나타낸 도면이다.
도 11 및 도 14를 참조하면, 도 14의 ODT 라이트 인에이블 제어부(177)는 인버터(177_1), 즉 부정 게이트(NOT gate) 및 NAND 게이트(negative-AND gate, 177_2)로 구성될 수 있다. 인버터(177_1)는 입력 신호를 반전시켜 출력하고, NAND 게이트(177_2)는 두 개의 입력 신호가 모두 '1'일 때 '0'을 출력하는 게이트일 수 있다.
실시 예에서, ODT 라이트 인에이블 제어부(177)는 ODT 리드 인에이블 제어부(175)로부터 출력된 ODT 리드 인에이블 신호(ODT_RD_EN) 및 ODT 레디/비지 신호(RB_N_ODT)를 기초로 ODT 라이트 인에이블 신호(ODT_WR_EN)를 출력할 수 있다. ODT 레디/비지 신호(RB_N_ODT)는 ODT 동작을 수행할 것을 지시하는 신호이고, ODT 리드 인에이블 신호(ODT_RD_EN)는 메모리 장치가 리드 동작을 수행하기 전에 임피던스 매칭을 위해 수행되는 ODT 리드 동작을 수행할 것을 지시하는 신호일 수 있다.
예를 들면, ODT 리드 인에이블 신호(ODT_RD_EN)는 인버터(177_1)에 입력될 수 있다.
ODT 리드 동작이 수행되기 전 ODT 리드 인에이블 신호(ODT_RD_EN)는 생성되지 않으므로, 하이 상태('1')의 ODT 라이트 인에이블 신호(ODT_WR_EN)가 출력되어, ODT 라이트 동작이 수행될 수 있다.
그러나, ODT 리드 동작이 수행되는 것으로 결정되면, 로우 상태('0')의 ODT 리드 인에이블 신호(ODT_RD_EN)가 인버터(177_1)에 입력되고, 반전된 신호가 NAND 게이트(177_2)에 입력됨으로써, ODT 라이트 인에이블 신호(ODT_WR_EN)는 디스에이블될 수 있다.
도 15는 ODT 라이트 동작이 수행되는 타이밍도를 도시한다.
도 15를 참조하면, 도 15는 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT(on die termination) 라이트 동작이 수행될 때, 각 신호의 상태를 도시한다. 도 15에서, 비-타겟 메모리 장치(NON_TARGET)는 동작이 수행되지 않는 메모리 장치 또는 다이로써, 동작이 수행되지 않는 메모리 장치 또는 다이를 선택하기 위한 CE_N 신호는 ODT 라이트 동작 동안 로우 상태를 유지할 수 있다.
이하의 도면에서, 타겟은 타겟 메모리 장치(TARGET), 비-타겟은 비-타겟 메모리 장치(NON_TARGET)인 것으로 가정한다. 다른 실시 예에서, 타겟은 타겟 다이, 비-타겟은 비-타겟 다이일 수 있다.
실시 예에서, ODT 라이트 동작이 수행되도록, 타겟 메모리 장치(TARGET)는 입출력 핀(DQ) 또는 입출력 라인(DQ)을 통해, 커맨드(80h, 12h), 어드레스(ADD) 및 데이터(DATA-IN)를 수신할 수 있다. 또, 커맨드(80h, 12h), 어드레스(ADD) 또는 데이터(DATA-IN)가 수신될 때, 해당 커맨드(80h, 12h), 어드레스(ADD) 또는 데이터(DATA-IN)가 유효함을 나타내는 입출력 스트로브 신호(DQS)는 하이 상태일 수 있다.
라이트(프로그램) 동작 시 메모리 컨트롤러(도 1의 200)로부터 로우 상태의 입출력 스트로브 신호(DQS)가 수신되면(t13), 타겟 메모리 장치(TARGET)는 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT 동작이 수행 가능함을 나타내는 ODT 인에이블 신호(ODT_ENABLE)를 출력할 수 있다. 여기서 ODT 인에이블 신호(ODT_ENABLE)는 플래그(FLAG) 형태로 메모리 컨트롤러(200)에 출력될 수 있다.
실시 예에서, ODT 동작은 타겟 메모리 장치(TARGET)가 동작 중에만 수행될 수 있으므로, ODT 인에이블 신호(ODT_ENABLE)는 입출력 스트로브 신호(DQS)가 로우 상태로 되는 t13 이후에서부터 데이터의 입력이 완료되는 t17까지 하이 상태를 유지할 수 있다.
이 후, 타겟 메모리 장치(TARGET)가 라이트(프로그램) 동작을 수행하는 동안 타겟 메모리 장치(TARGET)에 대한 레디/비지 신호(RB_N)는 비지 상태를 나타내는 로우 상태일 수 있다(t14~t17).
타겟 메모리 장치(TARGET)가 동작을 개시한 직 후 비-타겟 메모리 장치(NON_TARGET)에 대한 레디/비지 신호(RB_N)도 ODT 동작을 수행하는 동안 비지 상태를 나타내는 로우 상태일 수 있다(t15). 비-타겟 메모리 장치(NON_TARGET)에 대한 레디/비지 신호(RB_N)가 로우 상태로 되면, 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT 동작을 수행할 것을 지시하는 ODT 라이트 인에이블 신호(ODT_WR_EN)는 하이 상태가 되어 ODT 라이트 동작이 수행될 수 있다.
도 16은 ODT 리드 동작이 수행되는 타이밍도를 도시한다.
도 16을 참조하면, 도 16는 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT(on die termination) 리드 동작이 수행될 때, 각 신호의 상태를 도시한다. 도 16에서, 비-타겟 메모리 장치(NON_TARGET)는 동작이 수행되지 않는 메모리 장치 또는 다이로써, 동작이 수행되지 않는 메모리 장치 또는 다이를 선택하기 위한 CE_N 신호는 ODT 라이트 동작 동안 로우 상태를 유지할 수 있다.
실시 예에서, ODT 리드 동작이 수행되도록, 타겟 메모리 장치(TARGET)는 입출력 핀(DQ)을 통해, 커맨드(00h, CMD) 및 어드레스(ADD)를 수신하고, 데이터를 메모리 장치에 출력할 수 있다(DATA-OUT). 또한, 리드 동작에 수행되는 커맨드(00h, CMD) 및 어드레스(ADD)가 수신될 때, RE_N 신호는 하이 상태일 수 있다.
리드 동작을 인에이블 시키는 로우 상태의 RE_N 신호가 수신되면(t23), 타겟 메모리 장치(TARGET)는 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT 동작이 수행 가능함을 나타내는 ODT 인에이블 신호(ODT_ENABLE)를 출력할 수 있다. 여기서 ODT 인에이블 신호(ODT_ENABLE)는 플래그(FLAG) 형태로 메모리 컨트롤러(200)에 출력될 수 있다.
실시 예에서, ODT 동작은 타겟 메모리 장치(TARGET)가 동작 중에만 수행될 수 있으므로, ODT 인에이블 신호(ODT_ENABLE)는 RE_N 신호가 로우 상태로 되는 t23 이후에서부터 데이터의 출력이 완료되는 t27까지 하이 상태를 유지할 수 있다.
이 후, 타겟 메모리 장치(TARGET)가 리드 동작을 수행하는 동안 타겟 메모리 장치(TARGET)에 대한 레디/비지 신호(RB_N)는 비지 상태를 나타내는 로우 상태일 수 있다(t24~t27).
타겟 메모리 장치(TARGET)가 동작을 개시한 직 후 비-타겟 메모리 장치(NON_TARGET)에 대한 레디/비지 신호(RB_N)도 ODT 동작을 수행하는 동안 비지 상태를 나타내는 로우 상태일 수 있다(t25). 비-타겟 메모리 장치(NON_TARGET)에 대한 레디/비지 신호(RB_N)가 로우 상태로 되면, 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT 동작을 수행할 것을 지시하는 ODT 라이트 인에이블 신호(ODT_WR_EN)는 하이 상태가 되어 ODT 라이트 동작이 수행될 수 있다.
도 17은 ODT 라이트 동작 및 ODT 동작이 수행되는 타이밍도를 도시한다.
도 17을 참조하면, 도 17은 타겟 메모리 장치(TARGET) 및 비-타겟 메모리 장치(NON_TARGET)로부터 출력되는 신호들의 상태를 도시한다.
실시 예에서, 타겟 메모리 장치(TARGET)가 동작을 수행할 때, 타겟 메모리 장치(TARGET)의 RB_N 신호는 로우 상태일 수 있다(t31~t36).
본 발명에서, 타겟 메모리 장치(TARGET)가 동작을 수행할 때, 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT(on die termination) 동작이 수행되므로, 비-타겟 메모리 장치(NON_TARGET)에 대한 ODT 동작이 수행되는 동안 비-타겟 메모리 장치(NON_TARGET)에 대한 RB_N 신호 또한 로우 상태일 수 있다(t32~t37).
실시 예에서, 비-타겟 메모리 장치(NON_TARGET)의 RB_N 신호가 로우 상태가 되면, ODT 동작이 수행될 수 있는 상태가 된 것이므로, ODT 리드 동작 또는 ODT 라이트 동작 시 데이터가 임시 저장될 메모리 버퍼를 턴온 시키기 위한 RE_N_RX_ENABLE 신호가 t34~t35에서 하이 상태일 수 있다.
타겟 메모리 장치(TARGET)가 리드 동작을 수행하기 전이면, 비-타겟 메모리 장치(NON_TARGET)는 메모리 컨트롤러(도 1의 200)로부터 ODT 동작이 수행 가능함을 나타내는 플래그(FLAG) 수신 후, ODT 라이트 동작을 인에이블하기 위한 하이 상태의 ODT 라이트 인에이블 신호(ODT_WR_EN)를 메모리 컨트롤러(도 1의 200)에 출력할 수 있다(t33).
실시 예에서, t35에서, 타겟 메모리 장치(TARGET)가 리드 동작을 수행하는 경우라면, ODT 리드 동작을 인에이블하기 위해 ODT 리드 인에이블 신호(ODT_RD_EN)는 하이 상태로 출력될 수 있다. 또, 로우 상태의 ODT 라이트 인에이블 신호(ODT_WR_EN)가 출력됨으로써, ODT 라이트 동작은 디스에이블될 수 있다. 그러나, 타겟 메모리 장치(TARGET)가 리드 동작을 수행하지 않는 경우라면, ODT 라이트 인에이블 신호(ODT_WR_EN)는 타겟 메모리 장치(TARGET)가 라이트 동작을 완료할 때까지 하이 상태를 유지할 수 있다(t33~t37).
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18을 참조하면, S1801 단계에서, 타겟 메모리 장치는 동작을 수행할 수 있다. 타겟 메모리 장치가 수행하는 동작은 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나일 수 있다.
S1803 단계에서, 타겟 메모리 장치로부터 플래그가 출력될 수 있다. 플래그는 비-타겟 메모리 장치 또는 비-타겟 다이에 대한 ODT(on die termination) 동작이 수행 가능함을 나타낼 수 있다. 나아가, 플래그를 기초로 타겟 메모리 장치와 비-타겟 메모리 장치들이 구분될 수 있다. 여기서, 타겟 메모리 장치는 동작이 수행되는 비지 상태의 메모리 장치이고, 비-타겟 메모리 장치는 동작이 수행되지 않는 레디 상태의 메모리 장치일 수 있다.
본 발명에서, 타겟 메모리 장치에 동작이 수행될 때, 비-타겟 메모리 장치들에 대한 ODT 동작이 수행될 수 있다.
S1805 단계에서, 메모리 컨트롤러부터 파라미터 설정 커맨드를 수신할 수 있다. 이 때, 비-타겟 메모리 장치들이 메모리 컨트롤러로부터 파라미터 설정 커맨드를 수신할 수 있다. 파라미터 설정 커맨드를 수신한 후, 비-타겟 메모리 장치들에는 ODT 동작을 위한 동작들만 수행되고, 이외의 동작들은 수행될 수 있다.
S1807 단계에서, 메모리 장치는 ODT 라이트 인에이블 신호 또는 ODT 리드 인에이블 신호 출력할 수 있다.
실시 예에서, 타겟 메모리 장치가 라이트 동작을 수행하는 경우, 메모리 장치는 메모리 컨트롤러로부터 수신된 플래그를 기초로 비-타겟 메모리 장치에 대한 ODT 라이트 동작을 수행할 것을 요청하는 ODT 라이트 인에이블 신호를 출력할 수 있다.
또한, 타겟 메모리 장치가 리드 동작을 수행하는 경우, 메모리 장치는 메모리 컨트롤러로부터 수신된 플래그를 기초로 비-타겟 메모리 장치에 대한 ODT 리드 동작을 수행할 것을 요청하는 ODT 리드 인에이블 신호를 출력할 수 있다.
도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 19를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 22를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
150: ODT 플래그 생성부
170: ODT 수행부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러;를 포함하는 저장 장치에 있어서,
    상기 복수의 메모리 장치들은:
    상기 복수의 메모리 장치들 중 동작을 수행하는 타겟 메모리 장치를 제외한 비-타겟 메모리 장치들에 대한 ODT(on die termination) 동작이 수행 가능함을 나타내는 플래그를 생성하는 ODT 플래그 생성부; 및
    상기 플래그를 기초로 상기 ODT 동작이 리드 동작을 위한 ODT 리드 동작인지 또는 라이트 동작을 위한 ODT 라이트 동작인지를 결정하고, 상기 ODT 리드 동작 또는 상기 ODT 라이트 동작을 인에이블 하는 인에이블 신호를 생성하는 ODT 수행부;를 각각 포함하는 저장 장치.
  2. 제 1항에 있어서,
    상기 플래그는 상기 타겟 메모리 장치와 상기 비-타겟 메모리 장치들을 구분하는 것을 특징으로 하는 저장 장치.
  3. 제 1항에 있어서,
    상기 타겟 메모리 장치가 리드 동작을 수행하면,
    상기 타겟 메모리 장치의 ODT 플래그 생성부는,
    상기 리드 동작을 인에이블 시키는 신호를 기초로 상기 플래그를 생성하는 저장 장치.
  4. 제 1항에 있어서,
    상기 타겟 메모리 장치가 라이트 동작을 수행하면,
    상기 타겟 메모리 장치의 ODT 플래그 생성부는,
    상기 라이트 동작에 대응하는 데이터가 입력될 때, 상기 데이터가 유효함을 나타내는 입출력 스트로브 신호를 기초로 상기 플래그를 생성하는 저장 장치.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 플래그를 기초로 상기 타겟 메모리 장치와 상기 비-타겟 메모리 장치들을 구분하고,
    상기 비-타겟 메모리 장치들에 대한 상기 ODT 동작이 수행되도록, 파라미터 설정 커맨드를 출력하는 저장 장치.
  6. 제 5항에 있어서,
    상기 비-타겟 메모리 장치들은 상기 파라미터 설정 커맨드에 응답하여, 상기 ODT 동작을 수행하기 위한 동작들만 수행하는 것을 특징으로 하는 저장 장치.
  7. 제 1항에 있어서,
    상기 비-타겟 메모리 장치들에 대한 ODT 동작은 상기 비-타겟 메모리 장치들 별로 각각 수행되는 것을 특징으로 하는 저장 장치.
  8. 제 1항에 있어서, 상기 비-타겟 메모리 장치들에 각각 포함된 ODT 수행부는,
    상기 플래그를 수신한 후, 상기 ODT 동작을 위해 상기 메모리 컨트롤러에 포함된 버퍼를 인에이블 하기 위한 신호를 출력하는 저장 장치.
  9. 제 1항에 있어서, 상기 비-타겟 메모리 장치들에 각각 포함된 ODT 수행부는,
    상기 ODT 동작이 상기 ODT 리드 동작이면, 상기 리드 동작을 위한 임피던스 매칭을 수행할 것을 지시하는 ODT 리드 인에이블 신호를 출력하는 저장 장치.
  10. 제 1항에 있어서, 상기 비-타겟 메모리 장치들에 각각 포함된 ODT 수행부는,
    상기 ODT 동작이 상기 ODT 라이트 동작이면, 상기 라이트 동작을 위한 임피던스 매칭을 수행할 것을 지시하는 ODT 라이트 인에이블 신호를 출력하는 저장 장치.
  11. 복수의 메모리 장치들 및 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    상기 복수의 메모리 장치들 중 타겟 메모리 장치가 동작을 수행하는 단계;
    상기 복수의 메모리 장치들 중 타겟 메모리 장치를 제외한 비-타겟 메모리 장치들이 ODT(on die termination) 동작이 수행 가능함을 나타내는 플래그를 생성하는 단계;
    상기 플래그를 기초로 상기 ODT 동작이 리드 동작을 위한 ODT 리드 동작인지 또는 라이트 동작을 위한 ODT 라이트 동작인지를 결정하는 단계; 및
    상기 비-타겟 메모리 장치들이 상기 ODT 리드 동작 또는 상기 ODT 라이트 동작을 인에이블 하는 인에이블 신호를 생성하는 단계;를 포함하는 저장 장치의 동작 방법.
  12. 제 11항에 있어서,
    상기 플래그는 상기 타겟 메모리 장치와 상기 비-타겟 메모리 장치들을 구분하는 것을 특징으로 하는 저장 장치의 동작 방법.
  13. 제 11항에 있어서,
    상기 타겟 메모리 장치가 동작을 수행하는 단계에서 상기 타겟 메모리 장치가 리드 동작을 수행하면,
    상기 플래그를 생성하는 단계에서 상기 리드 동작을 인에이블 시키는 신호를 기초로 상기 플래그를 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  14. 제 11항에 있어서,
    상기 타겟 메모리 장치가 동작을 수행하는 단계에서 상기 타겟 메모리 장치가 라이트 동작을 수행하면,
    상기 플래그를 생성하는 단계에서 상기 라이트 동작을 인에이블 시키는 신호를 기초로 상기 플래그를 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  15. 제 11항에 있어서,
    상기 플래그를 기초로 상기 타겟 메모리 장치와 상기 비-타겟 메모리 장치들을 구분하는 단계; 및
    상기 비-타겟 메모리 장치들에 대한 상기 ODT 동작이 수행되도록, 상기 메모리 컨트롤러가 파라미터 설정 커맨드를 출력하는 단계;를 더 포함하는 것을 특징으로 하는 저장 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 비-타겟 메모리 장치들은 상기 파라미터 설정 커맨드에 응답하여, 상기 ODT 동작을 수행하기 위한 동작들만 수행하는 것을 특징으로 하는 저장 장치의 동작 방법.
  17. 제 11항에 있어서,
    상기 비-타겟 메모리 장치들에 대한 ODT 동작은 상기 비-타겟 메모리 장치들 별로 각각 수행되는 것을 특징으로 하는 저장 장치의 동작 방법.
  18. 제 11항에 있어서,
    상기 플래그를 수신한 후, 상기 ODT 동작을 위해 상기 비-타겟 메모리 장치들은 메모리 컨트롤러에 포함된 버퍼를 인에이블 하기 위한 신호를 출력하는 단계를 더 포함하는 저장 장치의 동작 방법.
  19. 제 11항에 있어서, 상기 인에이블 신호를 생성하는 단계에서,
    상기 ODT 동작이 상기 ODT 리드 동작이면, 상기 비-타겟 메모리 장치들은 상기 리드 동작을 위한 임피던스 매칭을 수행할 것을 지시하는 ODT 리드 인에이블 신호를 출력하는 저장 장치의 동작 방법.
  20. 제 11항에 있어서, 상기 인에이블 신호를 생성하는 단계에서,
    상기 ODT 동작이 상기 ODT 라이트 동작이면, 상기 라이트 동작을 위한 임피던스 매칭을 수행할 것을 지시하는 ODT 라이트 인에이블 신호를 출력하는 저장 장치의 동작 방법.
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