KR20220128789A - 메모리 장치 및 이를 포함하는 저장 장치 - Google Patents

메모리 장치 및 이를 포함하는 저장 장치 Download PDF

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KR20220128789A
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Abstract

본 기술은 메모리 장치에 관한 것으로, 메모리 장치는 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로 및 입출력 회로로부터 수신된 커맨드 및 어드레스를 기초로 데이터를 메모리 셀에 저장하는 동작을 수행하도록 주변 회로를 제어하는 제어 로직를 포함하되, 입출력 회로는 커맨드 및 어드레스를 임시 저장하고, 메모리 컨트롤러로부터 수신한 라이트 인에이블 신호의 상승 엣지 및 하강 엣지 중 적어도 하나에 기초하여 커맨드 및 어드레스를 제어 로직으로 출력하는 큐 레이어를 포함한다.

Description

메모리 장치 및 이를 포함하는 저장 장치 {MEMORY DEVICE AND STORAGE DEVICE INCLUDING THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 이를 포함하는 저장 장치에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 고속으로 입력되는 커맨드 및 어드레스를 처리할 수 있는 큐 레이어를 포함하는 메모리 장치 및 이를 포함하는 저장 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로 및 상기 입출력 회로로부터 수신된 상기 커맨드 및 상기 어드레스를 기초로 상기 데이터를 메모리 셀에 저장하는 동작을 수행하도록 주변 회로를 제어하는 제어 로직를 포함하되, 상기 입출력 회로는, 상기 커맨드 및 상기 어드레스를 임시 저장하고, 상기 메모리 컨트롤러로부터 수신한 라이트 인에이블 신호의 상승 엣지 및 하강 엣지 중 적어도 하나에 기초하여 상기 커맨드 및 상기 어드레스를 상기 제어 로직으로 출력하는 큐 레이어를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 커맨드 및 어드레스에 기초하여 데이터를 저장하는 메모리 장치, 상기 메모리 장치로 상기 커맨드, 상기 어드레스 및 상기 데이터를 전송하는 메모리 컨트롤러를 포함하되, 상기 메모리 장치는, 상기 메모리 컨트롤러로부터 수신한 상기 커맨드 및 상기 어드레스를 임시 저장하고, 상기 메모리 컨트롤러로부터 수신한 라이트 인에이블 신호의 상승 엣지 및 하강 엣지 중 적어도 하나에 기초하여 상기 커맨드 및 상기 어드레스를 제어 로직으로 출력하는 큐 레이어를 포함할 수 있다.
본 기술에 따르면 고속으로 입력되는 커맨드 및 어드레스를 처리할 수 있는 큐 레이어를 포함하는 메모리 장치 및 이를 포함하는 저장 장치가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 SDR를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 DDR를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 큐 레이어를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 커맨드 및 어드레스의 입력 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시 예에 따른 데이터 라인들을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 CA 입력 제어부를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, 디스플레이 장치, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(2000)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(2000)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드 형태의 저장 장치, PCI(Peripheral Component Interconnection)) 카드 형태의 저장 장치, PCI-E(PCI Express) 카드 형태의 저장 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 구현될 수 있다.
메모리 장치(100)는 데이터를 저장하거나 저장된 데이터를 이용할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 그리고, 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 여기서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 하나의 단위일 수 있다.
메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 이레이즈 동작을 수행할 수 있다. 여기서, 프로그램 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 데이터를 기록하는 동작일 수 있다. 리드 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역으로부터 데이터를 읽는 동작을 의미할 수 있다. 이레이즈 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 저장된 데이터를 이레이즈하는 동작을 의미할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 큐 레이어(50)를 포함할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 커맨드 및 어드레스를 큐 레이어(50)에 임시 저장할 수 있다. 메모리 장치(100)는 큐 레이어(50)를 포함함으로써, 고속으로 입력되는 커맨드 및 어드레스를 처리할 수 있다. 종래 기술은 데이터를 고속으로 입력하고, 이를 처리하는 방향으로 발전되어 왔으나, 커맨드 및 어드레스의 입력 속도는 일정한 속도(예컨대, 40Mbps)로 고정되어 있었다. 커맨드 및 어드레스의 입력 속도와 데이터의 입력 속도의 차이 가 커짐에 따라 저장 장치의 성능 향상에 제한이 있었다. 본 발명은 고속으로 입력되는 커맨드 및 어드레스를 처리할 수 있는 큐 레이어(50)를 포함함으로써, 커맨드 및 어드레스를 고속으로 입력할 수 있으며, DDR(Double Data Rate)로 커맨드 및 어드레스를 입력할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)에 전원이 인가되면 펌웨어(FW: firmware)를 실행할 수 있다. 펌웨어(FW)는 호스트(2000)로부터 입력된 요청을 수신하거나 호스트(2000)로 응답을 출력하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 호스트(2000)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(FTL: Flash Translation Layer) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터 데이터와 논리 어드레스(LA: Logical Address)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(PA: Physical Address)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(LBA: Logical Block Address)일 수 있고, 물리 어드레스는 물리 블록 어드레스(PBA: Physical Block Address)일 수 있다.
메모리 컨트롤러(200)는 호스트(2000)의 요청에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 이레이즈 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(1000)와 통신할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 데이터(DQ) 라인, 칩 인에이블(CE) 라인, 라이트 인에이블(WE_N) 라인, 리드 인에이블(RE_N) 라인, 어드레스 래치 인에이블(ALE) 라인, 커맨드 래치 인에이블(CLE) 라인, 라이트 프로텍트(WP_N) 라인 및 레디비지(RB) 라인을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
도 2에서는 하나의 메모리 장치(100)와 메모리 컨트롤러(200) 사이의 연결 관계를 도시하였으나, 실시 예에 따라 메모리 컨트롤러(200)와 복수의 메모리 장치 사이의 연결 관계에도 동일하게 적용될 수 있다. 예를 들어, 데이터(DQ) 라인, 칩 인에이블(CE) 라인, 라이트 인에이블(WE_N) 라인, 리드 인에이블(RE_N) 라인, 어드레스 래치 인에이블(ALE) 라인, 커맨드 래치 인에이블(CLE) 라인, 라이트 프로텍트(WP_N) 라인 및 레디비지(RB) 라인은 하나의 채널에 포함하고, 해당 채널을 통해 메모리 컨트롤러(200)와 복수의 메모리 장치들이 연결될 수 있다. 따라서, 메모리 컨트롤러(200)가 하나의 채널에 포함된 라인들을 통해 신호들을 전송하면, 해당 채널과 연결된 메모리 장치들 모두 또는 해당 채널과 연결된 메모리 장치들 중 메모리 컨트롤러(200)에 의해 선택된 메모리 장치(100)가 신호들을 수신할 수 있다.
데이터(DQ) 라인은 메모리 컨트롤러(200)에서 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 메모리 장치(100)로부터 메모리 컨트롤러(200)로 데이터를 출력할 수 있다. 데이터(DQ) 라인은 8 비트(8bit)의 데이터를 송수신할 수 있도록, 8개의 라인들로 구성될 수 있고, 각 라인은 1 비트의 데이터를 송수신할 수 있다. 다만, 데이터(DQ) 라인들의 수는 8개로 제한되지 않으며, 다양한 실시 예에서 16개 또는 32개로 확장될 수 있다.
칩 인에이블(CE) 라인은 메모리 장치(100)가 동작 가능하다는 신호인 칩 인에이블(CE) 신호를 전달할 수 있다. 칩 인에이블(CE) 신호는 동일한 채널에 연결된 메모리 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE) 신호가 로우(low)로 떨어지면서 해당 메모리 장치(100) 내의 모든 동작이 가능함을 나타낼 수 있다. 칩 인에이블(CE) 신호가 하이(high)이면 해당 메모리 장치(100)는 대기(standby) 상태임을 나타낼 수 있다.
메모리 장치(100)는 리드 인에이블(RE_N) 라인을 통해 리드 인에이블(RE_N) 신호를 수신하고, 라이트 인에이블(WE_N) 라인을 통해 라이트 인에이블(WE_N) 신호를 수신할 수 있다. 리드 인에이블(RE_N) 신호는 데이터를 메모리 컨트롤러(200)로 로딩할 때 토글(toggle)되고, 라이트 인에이블(WE_N) 신호는 커맨드 및 어드레스를 메모리 장치(100)에 로딩할 때 토글될 수 있다. 실시 예에서, 커맨드 및 어드레스는 라이트 인에이블(WE_N) 신호가 로우(low)에서 하이(high)로 변경될 때, 즉, 라이트 인에이블(WE_N) 신호의 상승 엣지(rising edge)에서, 선택된 메모리 장치(100)에 입력될 수 있다. 실시 예에서, 커맨드 및 어드레스는 라이트 인에이블(WE_N) 신호가 하이(high)에서 로우(low)로 변경될 때, 즉, 라이트 인에이블(WE_N) 신호의 하강 엣지(falling edge)에서, 선택된 메모리 장치(100)로 입력될 수 있다. 실시 예에서, 커맨드 및 어드레스는 라이트 인에이블(WE_N) 신호가 로우(low)에서 하이(high)로 변경될 때와 하이(high)에서 로우(low)로 변경될 때, 즉, 라이트 인에이블(WE_N) 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge) 모두에서, 선택된 메모리 장치(100)로 입력될 수 있다.
커맨드 래치 인에이블(CLE) 라인은 커맨드를 입력하기 위한 커맨드 래치 인에이블(CLE) 신호를 전달할 수 있다. 구체적으로, 메모리 장치(100)는 커맨드 래치 인에이블(CLE) 라인을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블(CLE) 신호를 수신할 수 있다. 그리고, 커맨드(CMD)가 메모리 장치(100)에 입력되는 동안, 커맨드 래치 인에이블(CLE) 신호는 하이(high)가 될 수 있다.
어드레스 래치 인에이블(ALE) 라인은 어드레스를 입력하기 위한 어드레스 래치 인에이블(ALE) 신호를 전달할 수 있다. 구체적으로, 메모리 장치(100)는 어드레스 래치 인에이블(ALE) 라인을 통해 메모리 컨트롤러(200)로부터 어드레스 래치 인에이블(ALE) 신호를 수신할 수 있다. 어드레스(ADDR)가 메모리 장치(100)에 입력되는 동안, 어드레스 래치 인에이블(ALE) 신호는 하이(high)가 될 수 있다.
메모리 장치(100)는 라이트 프로텍트(WP_N) 라인을 통해 라이트 프로텍트(WP_N) 신호를 수신할 수 있다. 라이트 프로텍트(WP_N) 신호는 메모리 셀 어레이의 프로그램 및 소거 동작을 비활성화하기 위한 신호일 수 있다.
메모리 장치(100) 내부에서 동작이 수행되는 동안, 레디비지(RB) 라인으로 전달되는 레디비지(RB) 신호는 로우(low) 상태를 가질 수 있다. 레디비지(RB) 신호가 로우(low) 상태인 경우 메모리 장치(100)는 외부와 다른 신호를 주고 받지 않을 수 있다. 레디비지(RB) 신호가 하이(high)인 경우, 메모리 장치(100)는 레디(ready) 상태임을 나타낼 수 있다. 메모리 장치(100)가 레디 상태인 경우 메모리 장치(100)는 외부와 신호를 주고받을 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결될 수 있다. 여기서, 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀일 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
구체적으로, 주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 그리고, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 구체적으로, 로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 그리고, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있고, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 메모리 장치(100)로 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다. 즉, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 그리고, 생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 그리고, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.
프로그램 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽을 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다. 본 발명의 일 실시 예에 따르면, 입출력 회로(125)는 큐 레이어(50)를 포함할 수 있고, 입출력 회로(125)는 큐 레이어(50)를 이용하여 고속으로 입력되는 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)으로 전달할 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다.
또한, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여 검증 동작이 패스(PASS) 또는 페일(FAIL) 되었는지를 판단할 수 있다. 그리고, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호를 포함하는 검증 정보를 페이지 버퍼 그룹(123)에 임시로 저장하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 구체적으로, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여, 메모리 셀의 프로그램 상태를 결정할 수 있다. 예를 들어, 메모리 셀이 트리플 레벨 셀(Triple Level Cell, TLC)로 동작하는 경우, 제어 로직(130)은 메모리 셀의 프로그램 상태가 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나인지 여부를 결정할 수 있다. 본 발명의 일 실시 예에 따르면, 제어 로직(130)은 큐 레이어(50)의 모드를 설정할 수 있다. 구체적으로, 제어 로직(130)은 큐 레이어(50)가 SDR(Single Data Rate) 또는 DDR(Double Data Rate) 중 어느 하나의 모드로 동작하도록 큐 레이어(50)를 제어할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
싱글 레벨 셀(single level cell; SLC)은 1비트의 데이터를 저장할 수 있다. 싱글 레벨 셀의 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
멀티 레벨셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드 레벨 셀(Quad Level Cell; QLC)는 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 SDR를 설명하기 위한 도면이다.
도 5를 참조하면, 데이터(DQ) 라인, 라이트 인에이블(WE#) 신호, 데이터 스트로브(DQS) 신호가 도시되어 있다. 도 5에 도시된 도면은, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)의 입력 방법을 설명하기 위하여 간략히 도시한 것으로, 구현시에는 이에 한정되지 않는다.
데이터(DQ) 라인은 커맨드, 어드레스 및 데이터를 입력하거나, 데이터를 출력하기 위한 라인일 수 있다. 구체적으로, 메모리 장치(100)는 데이터(DQ) 라인을 이용하여 메모리 컨트롤러(200)로부터 커맨드, 어드레스 및 데이터를 입력받거나, 메모리 장치(100)는 데이터(DQ) 라인을 이용하여 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.
라이트 인에이블(WE#) 신호는 커맨드 및 어드레스를 메모리 장치(100)에 로딩할 때 토글될 수 있다. 예를 들어, 메모리 장치(100)는 라이트 인에이블(WE#) 신호에 기초하여 커맨드 및 어드레스를 메모리 컨트롤러(200)로부터 로딩할 수 있다.
데이터 스트로브(DQS) 신호는 데이터를 메모리 장치(100)에 로딩할 때 토글될 수 있다. 예를 들어, 메모리 장치(100)는 데이터 스트로브(DQS) 신호에 기초하여 데이터를 메모리 컨트롤러(200)로부터 로딩할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 SDR(Single Data Rate)로 커맨드 및 어드레스를 로딩할 수 있다. 여기서, SDR은 토글되는 신호의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서 데이터 등을 입력하는 속도(rate)일 수 있다. 도 5를 참조하면, 메모리 장치(100)는 라이트 인에이블(WE#) 신호가 로우(low)에서 하이(high)로 변경될 때, 커맨드 또는 어드레스를 로딩할 수 있다. 한편, 메모리 장치(100)는 DDR(Double Data Rate)로 데이터를 로딩할 수 있다. 여기서, DDR은 토글되는 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge)에서 데이터 등을 입력하는 속도(rate) 일 수 있다. 도 5를 참조하면, 메모리 장치(100)는 데이터 스트로브(DQS) 신호가 로우(low)에서 하이(high)로 변경될 때와 하이(high)에서 로우(low)로 변경될 때 데이터를 로딩할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 DDR를 설명하기 위한 도면이다.
도 6을 참조하면, 데이터(DQ) 라인, 라이트 인에이블(WE#) 신호, 데이터 스트로브(DQS) 신호가 도시되어 있다. 도 6에 도시된 도면은, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)의 입력 방법을 설명하기 위하여 간략히 도시한 것으로, 구현시에는 이에 한정되지 않는다.
데이터(DQ) 라인은 커맨드, 어드레스 및 데이터를 입력하거나, 데이터를 출력하기 위한 라인일 수 있다. 구체적으로, 메모리 장치(100)는 데이터(DQ) 라인을 이용하여 메모리 컨트롤러(200)로부터 커맨드, 어드레스 및 데이터를 입력받거나, 메모리 장치(100)는 데이터(DQ) 라인을 이용하여 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.
라이트 인에이블(WE#) 신호는 커맨드 및 어드레스를 메모리 장치(100)에 로딩할 때 토글될 수 있다. 예를 들어, 메모리 장치(100)는 라이트 인에이블(WE#) 신호에 기초하여 커맨드 및 어드레스를 메모리 컨트롤러(200)로부터 로딩할 수 있다.
데이터 스트로브(DQS) 신호는 데이터를 메모리 장치(100)에 로딩할 때 토글될 수 있다. 예를 들어, 메모리 장치(100)는 데이터 스트로브(DQS) 신호에 기초하여 데이터를 메모리 컨트롤러(200)로부터 로딩할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 DDR(Double Data Rate)로 커맨드 및 어드레스를 로딩할 수 있다. 여기서, DDR은 토글되는 신호의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서 데이터 등을 입력하는 속도(rate)일 수 있다. 도 6을 참조하면, 메모리 장치(100)는 라이트 인에이블(WE#) 신호가 로우(low)에서 하이(high)로 변경될 때와 하이(high)에서 로우(low)로 변경될 때 커맨드 또는 어드레스를 로딩할 수 있다. 즉, 메모리 장치(100)는 라이트 인에이블(WE#) 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge) 모두에서 커맨드 또는 어드레스를 로딩할 수 있다. 한편, 메모리 장치(100)는 DDR(Double Data Rate)로 데이터를 로딩할 수 있다. 여기서, DDR은 토글되는 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge)에서 데이터 등을 입력하는 속도(rate) 일 수 있다. 도 6을 참조하면, 메모리 장치(100)는 데이터 스트로브(DQS) 신호가 로우(low)에서 하이(high)로 변경될 때와 하이(high)에서 로우(low)로 변경될 때 데이터를 로딩할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 큐 레이어를 설명하기 위한 도면이다.
도 7을 참조하면, 큐 레이어(50)는 커맨드 래치부(51), 어드레스 래치부(52), 데이터 래치부(53), 큐 레이어 제어부(54), 클럭 생성부(55) 및 카운터(56)를 포함할 수 있다.
커맨드 래치부(51)는 메모리 컨트롤러(200)로부터 수신되는 커맨드 래치 인에이블(CLE) 신호를 래치할 수 있다. 구체적으로, 큐 레이어(50)는 커맨드 래치 인에이블(CLE) 라인을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블(CLE) 신호를 수신할 수 있고, 큐 레이어(50)는 수신한 커맨드 인에이블(CLE) 신호를 커맨드 래치부(51)에 래치할 수 있다. 여기서, 래치는 어느 시각의 신호 상태를 일시적으로 유지 또는 기억하는 것을 의미할 수 있다. 즉, 커맨드 래치부(51)는 입력되는 커맨드 래치 인에이블(CLE) 신호를 임시 저장할 수 있다. 본 발명의 일 실시 예에 따르면, 커맨드 래치부(51)는 고속으로 입력되는 커맨드 래치 인에이블(CLE) 신호를 래치하고, 입출력 회로(125)는 커맨드 래치부(51)에 래치된 커맨드 래치 인에이블(CLE) 신호 및 라이트 인에이블(WE) 신호에 기초하여 수신한 커맨드를 제어 로직(130)으로 입력할 수 있다.
어드레스 래치부(52)는 메모리 컨트롤러(200)로부터 수신되는 어드레스 래치 인에이블(ALE) 신호를 래치할 수 있다. 구체적으로, 큐 레이어(50)는 어드레스 래치 인에이블(ALE) 라인을 통해 메모리 컨트롤러(200)로부터 어드레스 래치 인에이블(ALE) 신호를 수신할 수 있고, 큐 레이어(50)는 수신한 어드레스 인에이블(ALE) 신호를 어드레스 래치부(52)에 래치할 수 있다. 즉, 어드레스 래치부(52)는 입력되는 어드레스 래치 인에이블(ALE) 신호를 임시 저장할 수 있다. 본 발명의 일 실시 예에 따르면, 어드레스 래치부(52)는 고속으로 입력되는 어드레스 래치 인에이블(ALE) 신호를 래치하고, 입출력 회로(125)는 어드레스 래치부(52)에 래치된 어드레스 래치 인에이블(ALE) 신호 및 라이트 인에이블(WE) 신호에 기초하여 수신한 어드레스를 제어 로직(130)으로 입력할 수 있다.
데이터 래치부(53)는 메모리 컨트롤러(200)로부터 입력되는 커맨드, 어드레스 및 데이터를 임시 저장할 수 있다. 구체적으로, 큐 레이어(50)는 데이터(DQ) 라인을 통해 커맨드, 어드레스 및 데이터를 수신할 수 있고, 큐 레이어(50)는 수신한 커맨드, 어드레스 및 데이터를 데이터 래치부(53)에 래치할 수 있다. 즉, 데이터 래치부(53)는 입력되는 커맨드, 어드레스 및 데이터를 일시 저장할 수 있다. 본 발명의 일 실시 예에 따르면, 데이터 래치부(53)는 고속으로 입력되는 커맨드, 어드레스 및 데이터를 래치하고, 입출력 회로(125)는 라이트 인에이블(WE) 신호와 커맨드 래치 인에이블(CLE) 신호 또는 라이트 인에이블(WE) 신호와 어드레스 래치 인에이블(ALE)에 기초하여 커맨드, 어드레스 및 데이터를 제어 로직(130)으로 입력할 수 있다.
큐 레이어 제어부(54)는 큐 레이어의 전반적인 동작을 제어할 수 있다. 구체적으로, 큐 레이어는 커맨드 래치부(51), 어드레스 래치부(52) 및 데이터 래치부(53)를 리셋하도록 제어할 수 있다. 또한, 큐 레이어 제어부(54)는 클럭 생성부(55) 및 카운터(56)를 리셋하도록 제어할 수 있다.
그리고, 큐 레이어 제어부(54)는 큐 레이어(50)의 동작 모드를 SDR 모드에서 DDR 모드로 변경하거나, DDR 모드에서 SDR 모드로 변경하도록 제어할 수 있다. 구체적으로, 큐 레이어 제어부(54)는 제어 로직(130)의 제어에 따라 큐 레이어(50)의 동작 모드를 SDR 모드에서 DDR 모드로 변경할 수 있다. 또한, 큐 레이어 제어부(54)는 커맨드 래치부(51) 및 어드레스 래치부(52) 에 래치된 커맨드 래치 인에이블(CLE) 신호 및 어드레스 래치 인에이블(ALE) 신호에 따라 데이터 래치부(53)에 임시 저장된 커맨드 또는 어드레스를 제어 로직(130)으로 전송하도록 데이터 래치부(53)를 제어할 수 있다.
클럭 생성부(55)는 커맨드 래치부(51), 어드레스 래치부(52) 및 데이터 래치부(53)에 입력되는 클럭 신호를 생성할 수 있다. 커맨드 래치부(51) 및 어드레스 래치부(52)는 클럭 생성부(55)로부터 생성되는 클럭 신호에 기초하여 커맨드 래치 인에이블(CLE) 신호 및 어드레스 래치 인에이블(ALE) 신호를 분배 및 래치할 수 있다. 즉, 클럭 생성부(55)는 내부 동작에 사용되는 클럭 신호를 생성할 수 있다.
카운터(56)는 입출력 회로(125)로 입력되는 라이트 인에이블(WE) 신호를 카운트할 수 있다. 구체적으로, 카운터(56)는 메모리 컨트롤러(200)로부터 라이트 인에이블(WE) 신호가 입력되면, 입력되는 라이트 인에이블(WE) 신호를 카운트할 수 있다. 그리고, 카운터(56)가 라이트 인에이블(WE) 신호를 카운트한 횟수가 커맨드 및 어드레스의 하나의 세트에 대응되면, 큐 레이어 제어부(54)는 클럭 생성부(55)가 하나의 세트의 전송이 완료되었음을 알리는 신호(예컨대, CLK_1)를 생성하도록 클럭 생성부(55)를 제어할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 커맨드 및 어드레스의 입력 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 커맨드 래치 인에이블(CLE) 신호, 어드레스 래치 인에이블(ALE) 신호, 데이터(DQ) 라인 및 라이트 인에이블(WE) 신호의 타이밍도가 도시되어 있다. 커맨드 래치 인에이블(CLE) 신호가 하이(high)로 입력되면, 커맨드 사이클(cycle)이 활성화될 수 있다. 그리고, 큐 레이어 제어부(54)는 라이트 인에이블(WE) 신호에 기초하여 제0 데이터(DQ 0)를 수신할 수 있다. 구체적으로, 큐 레이어 제어부(54)는 커맨드 래치 인에이블(CLE) 신호가 하이(high)인 상태에서 라이트 인에이블(WE) 신호가 로우(low)에서 하이(high)로 변경되면, 제0 데이터(DQ 0)를 수신할 수 있다. 그리고, 큐 레이어 제어부(54)는 커맨드 래치 인에이블(CLE) 신호가 하이(high)인 상태에서 라이트 인에이블(WE) 신호가 하이(high)에서 로우(low)로 변경되면, 제1 데이터(DQ 1)를 수신할 수 있다. 커맨드 래치 인에이블(CLE) 신호가 로우(low)로 입력되면, 커맨드 사이클(cycle)이 비활성화될 수 있다. 그리고, 어드레스 래치 인에이블(ALE) 신호가 하이(high)로 입력되면, 어드레스 사이클(cycle)이 활성화될 수 있다. 큐 레이어 제어부(54)는 어드레스 래치 인에이블(ALE) 신호가 하이(high)인 상태에서 라이트 인에이블(WE) 신호가 로우(low)에서 하이(high)로 변경되면, 제2 데이터(DQ 2)를 수신할 수 있다. 이후, 큐 레이어 제어부(54)는 라이트 인에이블(WE) 신호의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서 제3 데이터(DQ 3), 제4 데이터(DQ 4), 제5 데이터(DQ 5), 제6 데이터(DQ 6), 제7 데이터(DQ 7), 제8 데이터(DQ 8) 및 제9 데이터(DQ 9)를 수신할 수 있다. 여기서, 제0 데이터(DQ 0) 및 제1 데이터(DQ 1)는 커맨드일 수 있고, 제2 데이터(DQ 2) 및 제3 데이터(DQ 3)는 컬럼 어드레스일 수 있으며, 제4 데이터(DQ 4) 내지 제8 데이터(DQ 8)는 로우 어드레스일 수 있고, 제9 데이터(DQ 9)는 커맨드일 수 있다.
도 9는 본 발명의 일 실시 예에 따른 데이터 라인들을 설명하기 위한 도면이다.
도 9를 참조하면, 제0 데이터 라인(DQ_0) 내지 제9 데이터 라인(DQ_9), 제1 클럭 신호(CLK_1), 클럭 리셋 신호(CLK_rst) 및 카운터의 카운트 횟수가 도시되어 있다.
실시 예에서, 제0 데이터 라인(DQ_0) 내지 제9 데이터 라인(DQ_9) 각각은 8 비트(8 bit)의 데이터를 송수신할 수 있다. 그리고, 제0 데이터 라인(DQ_0) 내지 제9 데이터 라인(DQ_9)은 각각 제어 로직(130)으로 커맨드 또는 어드레스를 전송할 수 있다. 구체적으로, 제0 데이터 라인(DQ_0) 및 및 제1 데이터 라인(DQ_1)은 커맨드를 제어 로직(130)으로 전송할 수 있고, 제2 데이터 라인(DQ_2) 내지 제8 데이터 라인(DQ_8)은 어드레스를 제어 로직(130)으로 전송할 수 있다. 특히, 제2 데이터 라인(DQ_2) 및 제3 데이터 라인(DQ_3)은 칼럼 어드레스를, 제4 데이터 라인(DQ_4) 내지 제8 데이터 라인(DQ_8)은 로우 어드레스를 제어 로직(130)으로 전송할 수 있다. 그리고, 제9 데이터 라인(DQ_9)는 커맨드를 제어 로직(130)으로 전송할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 CA 입력 제어부를 설명하기 위한 도면이다.
도 10을 참조하면, CA 입력 제어부(210)와 메모리 인터페이스(220)를 포함하는 메모리 컨트롤러(200), 모드 설정 제어부(135) 및 큐 레이어(50)가 도시되어 있다.
메모리 컨트롤러(200)는 메모리 인터페이스(220)를 이용하여 메모리 장치(100)로 커맨드 및 어드레스를 입력할 수 있다. 그리고, CA 입력 제어부(210)는 메모리 컨트롤러(200)의 커맨드 및 어드레스의 입력 속도(input speed)를 제어할 수 있다. 구체적으로, CA 입력 제어부(210)는 메모리 인터페이스(220)의 커맨드 및 어드레스의 입력 속도(input speed)를 증가시키도록 제어할 수 있다. 메모리 인터페이스(220)는 CA 입력 제어부(210)의 제어에 따라 커맨드 및 어드레스의 입력 속도를 데이터의 입력 속도와 동일한 속도까지 증가시킬 수도 있다.
그리고, CA 입력 제어부(210)는 큐 레이어(50)의 동작 모드를 변경하도록 제어 로직(130)에 포함된 모드 설정 제어부(135)를 제어할 수 있다. 모드 설정 제어부(135) 또는 큐 레이어(50)는 SDR 또는 DDR에 따른 동작 모드의 셋팅 정보를 저장할 수 있고, CA 입력 제어부(210)는 메모리 장치(100)를 초기화 하는 리셋 동작 또는 초기 파라미터를 설정하는 이니셜라이제이션 동작에서 SDR 또는 DDR에 따른 동작 모드의 셋팅 정보에 따라 동작하도록 모드 설정 제어부(135)를 제어할 수 있다. 모드 설정 제어부(135)는 CA 입력 제어부(210)의 제어에 따라 큐 레이어(50)가 SDR 모드로 동작 중인 큐 레이어(50)를 DDR 모드로 변경시키거나, DDR 모드로 동작 중인 큐 레이어(50)를 SDR 모드로 변경시킬 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 11을 참조하면, 메모리 컨트롤러(1300)는 프로세서(1310), RAM(1320), 에러 정정 회로(1330), ROM(1360), 호스트 인터페이스(1370), 및 메모리 인터페이스(1380)를 포함할 수 있다. 도 11에 도시된 메모리 컨트롤러(1300)는 도 1에 도시된 메모리 컨트롤러(200)의 일 실시 예일 수 있다.
프로세서(1310)는 호스트 인터페이스(1370)를 이용하여 호스트(2000)와 통신하고, 메모리 컨트롤러(1300)의 동작을 제어하기 위해 논리 연산을 수행할 수 있다. 예를 들면, 프로세서(1310)는 호스트(2000) 또는 외부 장치로부터 수신한 요청에 기초하여 프로그램 명령, 데이터 파일, 데이터 구조 등을 로드하고, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 프로세서(1310)는 프로그램 동작, 리드 동작, 소거 동작, 서스펜드 동작 및 파라미터 셋팅 동작에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
그리고, 프로세서(1310)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1310)는 플래시 변환 계층(FTL)을 통해 호스트(2000)가 제공한 논리 블록 어드레스(Logical Block Address, LBA)를 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층(FTL)의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
그리고, 프로세서(1310)는 호스트(2000)의 요청 없이 커맨드를 생성할 수 있다. 예를 들면, 프로세서(1310)는 메모리 장치(100)의 웨어 레벨링(wear leveling)을 위한 동작들, 메모리 장치(100)의 가비지 컬렉션(garbage collection)을 위한 동작들과 같은 배경(background) 동작들을 위해 커맨드를 생성할 수 있다.
RAM(1320)은 프로세서(1310)의 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용될 수 있다. 그리고, RAM(1320)은 프로세서(1310)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. RAM(1320)은 프로세서(1310)에 의해 처리되는 데이터를 저장할 수 있다. 그리고, RAM(1320)은 구현시에 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)을 포함하여 구현될 수 있다.
에러 정정 회로(1330)는 프로그램 동작 또는 리드 동작시 에러를 검출하고 검출된 에러를 정정할 수 있다. 구체적으로, 에러 정정 회로(1330)는 에러 정정 코드(Error Correction Code, ECC)에 따라 에러 정정 동작을 수행할 수 있다. 그리고, 에러 정정 회로(1330)는 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩이 수행된 데이터는 메모리 인터페이스(1380)를 통해 메모리 장치(100)로 전달될 수 있다. 또한, 에러 정정 회로(1330)는 메모리 장치(100)로부터 메모리 인터페이스(1380)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
ROM(1360)은 메모리 컨트롤러(1300)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 구체적으로, ROM(1360)는 맵 테이블(map table)을 포함할 수 있고, 맵 테이블에는 물리-논리 어드레스 정보와 논리-물리 어드레스 정보가 저장될 수 있다. 그리고, ROM(1360)은 프로세서(1310)에 의해 제어될 수 있다.
호스트 인터페이스(1370)는 호스트(2000) 및 메모리 컨트롤러(1300) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 구체적으로, 호스트 인터페이스(1370)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(2000)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1380)는 프로세서(1310)의 제어에 따라 통신 프로토콜을 이용하여 메모리 장치(100)와 통신을 수행할 수 있다. 구체적으로, 메모리 인터페이스(1380)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(100)와 통신할 수 있다. 예를 들어, 메모리 인터페이스(1380)은 낸드 인터페이스(NAND interface)를 포함할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(3000)은 메모리 컨트롤러(3100), 메모리 장치(3200) 및 커넥터(3300)를 포함할 수 있다.
메모리 컨트롤러(3100)는 메모리 장치(3200)와 전기적으로 연결되고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(3100)는 메모리 장치(3200)에 대한 읽기 동작, 쓰기 동작, 이레이즈 동작 및 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(3200) 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 그리고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
예를 들어, 메모리 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예컨대, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(4200)는 SSD 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함할 수 있다.
실시 예에서, SSD 컨트롤러(4210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다. SSD 컨트롤러(4210)는 호스트(4100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 사용자 시스템(5000)은 애플리케이션 프로세서(5100), 메모리 모듈(5200), 네트워크 모듈(5300), 스토리지 모듈(5400), 및 사용자 인터페이스(5500)를 포함할 수 있다.
애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(5100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(5200)은 사용자 시스템(5000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(5200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(5100) 및 메모리 모듈(5200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(5300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(5300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(5300)은 애플리케이션 프로세서(5100)에 포함될 수 있다.
스토리지 모듈(5400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(5400)은 애플리케이션 프로세서(5100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(5400)은 스토리지 모듈(5400)에 저장된 데이터를 애플리케이션 프로세서(5100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(5400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(5400)은 사용자 시스템(5000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(5400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 10을 참조하여 설명한 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(5400)은 도 1을 참조하여 설명된 저장 장치(1000)과 동일하게 동작할 수 있다.
사용자 인터페이스(5500)는 애플리케이션 프로세서(5100)에 데이터 또는 명령어를 입력하거나, 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 큐 레이어
100: 메모리 장치
200: 메모리 컨트롤러
1000: 저장 장치

Claims (18)

  1. 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로; 및
    상기 입출력 회로로부터 수신된 상기 커맨드 및 상기 어드레스를 기초로 상기 데이터를 메모리 셀에 저장하는 동작을 수행하도록 주변 회로를 제어하는 제어 로직;를 포함하되,
    상기 입출력 회로는,
    상기 커맨드 및 상기 어드레스를 임시 저장하고, 상기 메모리 컨트롤러로부터 수신한 라이트 인에이블 신호의 상승 엣지 및 하강 엣지 중 적어도 하나에 기초하여 상기 커맨드 및 상기 어드레스를 상기 제어 로직으로 출력하는 큐 레이어;를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 큐 레이어는,
    상기 커맨드 및 상기 어드레스를 상기 제어 로직으로 출력하도록 제어하는 큐 레이어 제어부;
    상기 라이트 인에이블 신호의 토글 수를 카운트하는 카운터; 및
    상기 커맨드 및 상기 어드레스에 대응되는 내부 클럭 신호를 생성하는 클럭 생성기;를 더포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 큐 레이어 제어부는,
    상기 커맨드 인에이블 신호 또는 상기 어드레스 인에이블 신호에 기초하여 상기 커맨드 또는 상기 어드레스를 상기 제어 로직으로 출력하는 메모리 장치.
  4. 제1항에 있어서,
    상기 큐 레이어는,
    상기 메모리 컨트롤러로부터 입력되는 커맨드 래치 인에이블 신호를 래치하는 커맨드 래치부;
    상기 메모리 컨트롤러로부터 입력되는 어드레스 래치 인에이블 신호를 래치하는 어드레스 래치부; 및
    상기 커맨드, 상기 어드레스 및 상기 데이터를 임시 저장하는 데이터 래치부;를 더 포함하는 메모리 장치.
  5. 제1항에 있어서,
    상기 큐 레이어는,
    상기 메모리 컨트롤러로부터 DDR(Double Data Rate) 모드로 상기 커맨드 및 상기 어드레스를 수신하는 메모리 장치.
  6. 제5항에 있어서,
    상기 큐 레이어는,
    상기 커맨드 및 상기 어드레스를 SDR(Single Data Rate) 모드로 상기 제어 로직으로 출력하는 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직은,
    상기 메모리 컨트롤러의 제어에 따라 상기 커맨드 및 상기 어드레스를 수신하는 모드를 SDR(Single Data Rate) 모드에서 DDR(Double Data Rate) 모드로 변경하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직은,
    상기 SDR 모드 및 상기 DDR 모드에 따른 동작 정보를 설정하는 모드 설정 제어부;를 더 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 큐 레이어는,
    상기 메모리 컨트롤러로부터 상기 입출력 회로로 입력되는 상기 커맨드 및 상기 어드레스의 입력 속도가 상기 제어 로직으로 출력되는 상기 커맨드 및 상기 어드레스의 출력 속도보다 빠른 메모리 장치.
  10. 커맨드 및 어드레스에 기초하여 데이터를 저장하는 메모리 장치;
    상기 메모리 장치로 상기 커맨드, 상기 어드레스 및 상기 데이터를 전송하는 메모리 컨트롤러;를 포함하되,
    상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 수신한 상기 커맨드 및 상기 어드레스를 임시 저장하고, 상기 메모리 컨트롤러로부터 수신한 라이트 인에이블 신호의 상승 엣지 및 하강 엣지 중 적어도 하나에 기초하여 상기 커맨드 및 상기 어드레스를 제어 로직으로 출력하는 큐 레이어;를 포함하는 저장 장치.
  11. 제10항에 있어서,
    상기 큐 레이어는,
    상기 커맨드 및 상기 어드레스를 상기 제어 로직으로 출력하도록 제어하는 큐 레이어 제어부;
    상기 라이트 인에이블 신호의 토글 수를 카운트하는 카운터; 및
    상기 커맨드 및 상기 어드레스에 대응되는 내부 클럭 신호를 생성하는 클럭 생성기;를 더포함하는 저장 장치.
  12. 제11항에 있어서,
    상기 큐 레이어 제어부는,
    상기 커맨드 인에이블 신호 또는 상기 어드레스 인에이블 신호에 기초하여 상기 커맨드 또는 상기 어드레스를 상기 제어 로직으로 출력하는 저장 장치.
  13. 제10항에 있어서,
    상기 큐 레이어는,
    상기 메모리 컨트롤러로부터 입력되는 커맨드 래치 인에이블 신호를 래치하는 커맨드 래치부;
    상기 메모리 컨트롤러로부터 입력되는 어드레스 래치 인에이블 신호를 래치하는 어드레스 래치부; 및
    상기 커맨드, 상기 어드레스 및 상기 데이터를 임시 저장하는 데이터 래치부;를 더 포함하는 저장 장치.
  14. 제10항에 있어서,
    상기 큐 레이어는,
    상기 메모리 컨트롤러로부터 DDR(Double Data Rate) 모드로 상기 커맨드 및 상기 어드레스를 수신하는 저장 장치.
  15. 제14항에 있어서,
    상기 큐 레이어는,
    상기 커맨드 및 상기 어드레스를 SDR(Single Data Rate) 모드로 상기 제어 로직으로 출력하는 저장 장치.
  16. 제10항에 있어서,
    상기 메모리 컨트롤러는,
    SDR(Single Data Rate) 모드에서 DDR(Double Data Rate) 모드로 변경하도록 상기 큐 레이어를 제어하는 저장 장치.
  17. 제16항에 있어서,
    상기 제어 로직은,
    상기 SDR 모드 및 상기 DDR 모드에 따른 동작 정보를 설정하는 모드 설정 제어부;를 더 포함하는 저장 장치.
  18. 제10항에 있어서,
    상기 메모리 컨트롤러로부터 상기 큐 레이어로 입력되는 상기 커맨드 및 상기 어드레스의 입력 속도가 상기 큐 레이어에서 상기 제어 로직으로 출력되는 상기 커맨드 및 상기 어드레스의 출력 속도보다 빠른 저장 장치.
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