CN110838310A - 半导体存储器设备 - Google Patents

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Abstract

半导体存储器设备。一种半导体存储器设备可以包括存储器存储体、全局缓冲器阵列以及输入和输出电路。所述存储器存储体包括本地数据电路，并且所述全局缓冲器阵列包括全局数据电路。所述本地数据电路可操作地联接到所述全局数据电路。所述全局缓冲器阵列可操作地联接到所述输入和输出电路。所述存储器存储体设置在核心区域中，所述全局缓冲器阵列以及所述输入和输出电路可以设置在与核心区域分开的外围区域中。

Description

半导体存储器设备
技术领域
各种实施方式总体涉及集成电路技术，更具体地，涉及一种半导体存储器设备以及一种包括该半导体存储器设备的系统。
背景技术
电子装置可以包括许多电子组件。在电子组件中，计算机系统可包括由半导体组成的大量电子组件。计算机系统可以包括存储器设备。动态随机存取存储器(DRAM)能够以高且恒定的速度存储和输出数据，并执行随机存取。因此，DRAM广泛用作通用存储器设备。然而，由于DRAM包括每个由电容器组成的存储器单元，因此DRAM具有在电源切断时丢失存储于其内的数据的易失性特性。为了消除DRAM的这种缺点，已经开发出闪存设备。由于闪存设备包括每个由浮栅组成的存储器单元，因此闪存设备可以具有即使电源切断也保持存储于其内的数据的非易失性特性。然而，闪存设备以低于DRAM的速度存储和输出数据，并且难以执行随机存取。
近来，已经开发出具有高操作速度和非易失性特性的下一代存储器设备。下一代存储器设备的示例可以包括相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(ReRAM)和铁电RAM(FRAM)。下一代存储器设备在具有非易失性特性的同时能以高速运行。具体地，包括由硫族化物形成的相变存储器单元的PRAM可以通过改变存储器单元的电阻值来存储数据。
发明内容
在一个实施方式中，一种半导体存储器设备可以包括本地数据电路、全局数据电路以及输入和输出电路。本地数据电路可以设置在存储器存储体中，联接在存储器存储体的存储器单元与存储体数据线之间，并且被配置为执行有效写入操作和有效读取操作。全局数据电路可以设置在存储器存储体的外部，并且被配置为执行存储体数据线与全局数据线之间的缓冲写入操作和缓冲读取操作。输入和输出电路联接到全局数据线，并且被配置为从外部装置接收数据或向外部装置输出数据。
在一个实施方式中，一种半导体存储器设备可以包括存储器存储体、全局缓冲器阵列以及输入和输出电路。存储器存储体可以设置在核心区域中，并且包括本地数据电路。全局缓冲器阵列可以设置在与核心区域分开的外围区域中，并且包括可操作地联接到本地数据电路的全局数据电路。输入和输出电路可以设置在外围区域中，并且可操作地联接到全局缓冲器阵列。本地数据电路可以执行存储器存储体与全局缓冲器阵列之间的有效写入操作和有效读取操作。全局缓冲器阵列可以执行本地数据电路与输入和输出电路之间的缓冲写入操作和缓冲读取操作。
附图说明
图1例示了根据一个实施方式的半导体系统和半导体存储器设备的配置。
图2例示了根据一个实施方式的本地数据电路的配置。
图3例示了图2中所例示的写入数据选择器的配置。
图4例示了图2中所例示的写入模式信号发生器的配置。
图5例示了根据一个实施方式的全局数据电路的配置。
图6例示了图5中所例示的读取数据选择器的配置。
图7例示了图5中所例示的读取模式信号发生器的配置。
图8例示了包括根据一个实施方式的半导体存储器设备的存储卡。
图9例示了辅助解释包括根据一个实施方式的半导体存储器设备的电子设备的框图。
图10例示了包括根据一个实施方式的半导体存储器设备的数据储存装置。
图11例示了包括根据一个实施方式的半导体存储器设备的电子系统。
具体实施方式
在下文中，将参照附图通过实施方式的示例在下面描述根据本公开的半导体存储器设备及包括该半导体存储器设备的系统。
图1例示了根据一个实施方式的半导体系统1和半导体存储器设备100的配置。半导体系统1可以包括外部装置10和半导体存储器设备100。外部装置10和半导体存储器设备100可以彼此执行数据通信。外部装置10可以提供半导体存储器设备100的操作所需的各种控制信号。
外部装置10可以是控制半导体存储器设备100执行各种操作的主机装置。例如，外部装置10可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)或存储器控制器等。
半导体存储器设备100可以包括非易失性存储器设备。例如，半导体存储器设备可以包括具有比动态RAM(DRAM)更低的写入/读取速度的任何非易失性存储器设备。例如，半导体存储器设备100可以包括闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。半导体存储器设备100可以是包括由相变材料形成的存储器单元的PRAM。
半导体存储器设备100可以通过系统总线11联接到外部装置10。系统总线11可以是用于传送信号的信号传送路径、链路或通道。系统总线11可以包括命令总线、地址总线、时钟总线、数据总线等。命令总线、地址总线和时钟总线可以是单向总线、而数据总线可以是双向总线。外部装置10可以通过命令总线向半导体存储器设备100提供命令信号CMD，通过地址总线向半导体存储器设备100提供地址信号ADD，并且通过时钟总线向半导体存储器设备100提供时钟信号CLK。外部装置10可以通过数据总线向半导体存储器设备100传送数据DQ，并且通过数据总线接收从半导体存储器设备100传送的数据DQ。
参照图1，半导体存储器设备100可以包括核心区域101和外围区域102。核心区域101可以包括用于存储数据的存储器单元阵列。核心区域101可以包括用于将数据存储在存储器单元阵列中或输出存储器单元阵列中所存储的数据的数据电路。此外，核心区域101可以包括用于在核心区域101和外围区域102之间传送数据的数据线。在图1中，可以在核心区域101中布置多个存储器存储体(memory bank)。例如，半导体存储器设备100可以包括布置在核心区域101中的八个存储器存储体。然而，半导体存储器设备100中所包括的存储器存储体的数量可以不限于此。也就是说，存储器存储体的数量可以等于或小于8或者大于8。
半导体存储器设备100可以包括第一左存储器存储体LBK1、第一右存储器存储体RBK1、第二左存储器存储体LBK2、第二右存储器存储体RBK2、第三左存储器存储体LBK3、第三右存储器存储体RBK3、第四左存储器存储体LBK4和第四右存储器存储体RBK4。多个存储器存储体可以作为一个存储体操作，或者分成单独操作的不同存储体。例如，存储器存储体可以作为八个独立的存储器存储体操作。此外，左存储器存储体和右存储器存储体可以作为一个存储器存储体操作。第一左存储器存储体LBK1至第四左存储器存储体LBK4以及第一右存储器存储体RBK1至第四右存储器存储体RBK4可以分别包括本地数据电路111、112、113、114、115、116、117和118。本地数据电路111至118可以分别通过存储体数据线联接到外围区域102。在实施方式中，本地数据电路111至118以一对一的方式通过存储体数据线联接到外围区域102，从而使单个本地数据电路通过单条存储体数据线联接到外围区域102。存储体数据线可以包括存储体写入线和存储体读取线。
外围区域102可以与核心区域101分开，并且位于核心区域101外侧。外围区域102可以包括全局缓冲器阵列120以及输入和输出电路130。虽然未例示，但是除了全局缓冲器阵列120以及输入和输出电路130之外，外围区域102还可以包括能够控制半导体存储器设备100执行各种操作的各种内部电路。例如，全局缓冲器阵列120可以与核心区域101相邻设置。全局缓冲器阵列120可以比输入和输出电路130更靠近核心区域101设置。在实施方式中，全局缓冲器阵列120可以设置在核心区域101与输入和输出电路130之间。全局缓冲器阵列120可以包括多个全局数据电路121、122、123、124、125、126、127和128。全局数据电路121至128可以被指派给各个存储器存储体，并且与存储器存储体的数量对应。在实施方式中，全局数据电路121至128可以以一对一的方式被指派给存储器存储体，从而将单个全局数据电路指派给单个存储器存储体。多个全局数据电路121至128可以分别通过存储体数据线可操作地联接到多个存储器存储体中所包括的本地数据电路111至118。在实施方式中，多个全局数据电路121至128以一对一的方式通过存储体数据线可操作地联接到多个存储器存储体中所包括的本地数据电路111至118，从而使单个全局数据电路通过单条存储体数据线可操作地联接到多个存储器存储体中所包括的单个本地数据电路。外围区域102还可以包括用于在全局缓冲器阵列120与输入和输出电路130之间传送数据的全局数据线GIO。
下面将描述半导体存储器设备的组件之间的联接关系。第一左存储器存储体LBK1的本地数据电路111可以联接到全局数据电路121。本地数据电路111可以通过存储体写入线WBIO1和存储体读取线RBIO1联接到全局数据电路121。本地数据电路111可以通过存储体写入线WBIO1接收从全局数据电路121输出的数据，并且通过存储体读取线RBIO1向全局数据电路121输出数据。全局数据电路121可以通过存储体写入线WBIO1向本地数据电路111输出数据，并且通过存储体读取线RBIO1接收从本地数据电路111输出的数据。
第二左存储器存储体LBK2的本地数据电路112可以联接到全局数据电路122。本地数据电路112可以通过存储体写入线WBIO2和存储体读取线RBIO2联接到全局数据电路122。本地数据电路112可以通过存储体写入线WBIO2接收从全局数据电路122输出的数据，并且通过存储体读取线RBIO2向全局数据电路122输出数据。全局数据电路122可以通过存储体写入线WBIO2向本地数据电路112输出数据，并且通过存储体读取线RBIO2接收从本地数据电路112输出的数据。
第三左存储器存储体LBK3的本地数据电路113可以联接到全局数据电路123。本地数据电路113可以通过存储体写入线WBIO3和存储体读取线RBIO3联接到全局数据电路123。本地数据电路113可以通过存储体写入线WBIO3接收从全局数据电路123输出的数据，并且通过存储体读取线RBIO3向全局数据电路123输出数据。全局数据电路123可以通过存储体写入线WBIO3向本地数据电路113输出数据，并且通过存储体读取线RBIO3接收从本地数据电路113输出的数据。
第四左存储器存储体LBK4的本地数据电路114可以联接到全局数据电路124。本地数据电路114可以通过存储体写入线WBIO4和存储体读取线RBIO4联接到全局数据电路124。本地数据电路114可以通过存储体写入线WBIO4接收从全局数据电路124输出的数据，并且通过存储体读取线RBIO4向全局数据电路124输出数据。全局数据电路124可以通过存储体写入线WBIO4向本地数据电路114输出数据，并且通过存储体读取线RBIO4接收从本地数据电路114输出的数据。
第一右存储器存储体RBK1的本地数据电路115可以联接到全局数据电路125。本地数据电路115可以通过存储体写入线WBIO5和存储体读取线RBIO5联接到全局数据电路125。本地数据电路115可以通过存储体写入线WBIO5接收从全局数据电路125输出的数据，并且通过存储体读取线RBIO5向全局数据电路125输出数据。全局数据电路125可以通过存储体写入线WBIO5向本地数据电路115输出数据，并且通过存储体读取线RBIO5接收从本地数据电路115输出的数据。
第二右存储器存储体RBK2的本地数据电路116可以联接到全局数据电路126。本地数据电路116可以通过存储体写入线WBIO6和存储体读取线RBIO6联接到全局数据电路126。本地数据电路116可以通过存储体写入线WBIO6接收从全局数据电路126输出的数据，并且通过存储体读取线RBIO6向全局数据电路126输出数据。全局数据电路126可以通过存储体写入线WBIO6向本地数据电路116输出数据，并且通过存储体读取线RBIO6接收从本地数据电路116输出的数据。
第三右存储器存储体RBK3的本地数据电路117可以联接到全局数据电路127。本地数据电路117可以通过存储体写入线WBIO7和存储体读取线RBIO7联接到全局数据电路127。本地数据电路117可以通过存储体写入线WBIO7接收从全局数据电路127输出的数据，并且通过存储体读取线RBIO7向全局数据电路127输出数据。全局数据电路127可以通过存储体写入线WBIO7向本地数据电路117输出数据，并且通过存储体读取线RBIO7接收从本地数据电路117输出的数据。
第四右存储器存储体RBK4的本地数据电路118可以联接到全局数据电路128。本地数据电路118可以通过存储体写入线WBIO8和存储体读取线RBIO8联接到全局数据电路128。本地数据电路118可以通过存储体写入线WBIO8接收从全局数据电路128输出的数据，并且通过存储体读取线RBIO8向全局数据电路128输出数据。全局数据电路128可以通过存储体写入线WBIO8向本地数据电路118输出数据，并且通过存储体读取线RBIO8接收从本地数据电路118输出的数据。
输入和输出电路130可以通过系统总线11与外部装置10通信，并且用作半导体存储器设备100的接口电路。输入和输出电路130可以可操作地联接到全局缓冲器阵列120。输入和输出电路130可以将从外部装置10通过系统总线11传送的数据输出到全局数据线GIO，并通过系统总线11将通过全局数据线GIO传送的数据输出到外部装置10。通过系统总线11传送的数据可以是串行数据，并且通过全局数据线GIO传送的数据可以是并行数据。输入和输出电路130可以包括用于将串行数据转换为并行数据的解串器和用于将并行数据转换为串行数据的串行器。通过全局数据线GIO，输入和输出电路130可以向全局缓冲器阵列120传送数据或者接收从全局缓冲器阵列120输出的数据。
半导体存储器设备100可以执行有效写入操作、有效读取操作、缓冲写入操作和缓冲读取操作。可以基于从外部装置10提供的命令信号CMD来执行有效写入操作、有效读取操作、缓冲写入操作和缓冲读取操作。有效写入操作和有效读取操作可以对应于在核心区域101和外围区域102之间执行的数据通信。缓冲写入操作和缓冲读取操作可以对应于在外围区域102和外部装置10之间执行的数据通信。
有效写入操作可以指示在存储器存储体LBK1至LBK4和RBK1至RBK4与全局缓冲器阵列120之间执行的写入操作。本地数据电路111至118可以分别执行存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元与存储体数据线之间的有效写入操作。在实施方式中，本地数据电路111至118可以以一对一的方式执行存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元与存储体数据线之间的有效写入操作，从而使单个本地数据电路执行单个存储器存储体的存储器单元与单条存储体数据线之间的有效写入操作。半导体存储器设备100可以利用用于执行有效写入操作的命令信号CMD来接收用于选择要执行有效写入操作的存储器存储体和存储器单元的地址信号ADD。基于地址信号ADD，可以选择要执行有效写入操作的特定存储器存储体的特定存储器单元。例如，针对第一左存储器存储体的有效写入操作可以指示本地数据电路111将从全局数据电路121传送到存储体写入线WBIO1的数据写入第一左存储器存储体LBK1的被选存储器单元的操作。
有效读取操作可以指示在存储器存储体LBK1至LBK4和RBK1至RBK4与全局缓冲器阵列120之间执行的读取操作。本地数据电路111至118可以分别执行存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元与存储体数据线之间的有效读取操作。在实施方式中，本地数据电路111至118可以以一对一的方式执行存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元与存储体数据线之间的有效读取操作，从而使单个本地数据电路执行单个存储器存储体的存储器单元与单个存储体数据线之间的有效读取操作。半导体存储器设备100可以利用用于执行有效读取操作的命令信号CMD，接收用于选择要执行有效读取操作的存储器存储体和存储器单元的地址信号ADD。基于地址信号ADD，可以选择要执行有效读取操作的特定存储器存储体的特定存储器单元。例如，第一左存储器存储体LBK1的有效读取操作可以指示本地数据电路111读取第一左存储器存储体LBK1的被选存储器单元中所存储的数据并通过存储体读取线RBIO1将所读取的数据传送到全局数据电路122的操作。
缓冲写入操作可以是在全局缓冲器阵列120与输入和输出电路130之间执行的写入操作。全局缓冲器阵列120的全局数据电路121至128可以执行各个存储体数据线与全局数据线GIO之间的缓冲写入操作。半导体存储器设备100可以利用用于执行缓冲写入操作的命令信号CMD，接收用于选择要执行缓冲写入操作的存储器存储体的地址信号ADD。在全局缓冲器阵列120的多个全局数据电路121至128当中，与基于地址信号ADD所选择的存储器存储体联接的特定全局数据电路可以执行缓冲写入操作。例如，针对第一左存储器存储体LBK1的缓冲写入操作可以指示全局数据电路121将从输入和输出电路130通过全局数据线GIO传送的数据传送到存储体写入线WBIO1的操作。全局数据电路121可以锁存并存储通过全局数据线GIO传送的数据。
缓冲读取操作可以是在全局缓冲器阵列120与输入和输出电路130之间执行的读取操作。全局缓冲器阵列120的全局数据电路121至128可以执行各条存储体数据线与全局数据线GIO之间的缓冲读取操作。半导体存储器设备100可以利用用于执行缓冲读取操作的命令信号CMD，接收用于选择要执行缓冲读取操作的存储器存储体的地址信号ADD。在全局缓冲器阵列120的多个全局数据电路121至128当中，与基于地址信号ADD选择的存储器存储体联接的特定全局数据电路可以执行缓冲读取操作。例如，针对第一左存储器存储体LBK1的缓冲读取操作可以指示全局数据电路121通过全局数据线GIO将从本地数据电路111经由存储体读取线RBIO1传送的数据传送到输入和输出电路130的操作。全局数据电路121可以锁存并存储通过存储体读取线RBIO1传送的数据。
半导体存储器设备100可以将有效写入操作、有效读取操作、缓冲写入操作和缓冲读取操作分开执行。当将有效写入操作和有效读取操作与缓冲写入操作和缓冲读取操作分开执行时，可以提高半导体存储器设备的操作速度和效率。当包括PRAM的非易失性存储器设备向存储器单元写入数据或读取存储器单元中所存储的数据时，与包括DRAM的非易失性存储器设备相比，该包括PRAM的非易失性存储器设备可需要更长的时间。因此，半导体存储器设备100可以执行缓冲写入操作和缓冲读取操作，使得半导体存储器设备100和外部装置10能够高速执行数据通信。此外，半导体存储器设备100可以通过与缓冲写入操作和缓冲读取操作分开地执行有效写入操作和有效读取操作，来执行与多个存储器存储体交错(interleaved)的写入操作和读取操作。此外，通过与缓冲写入操作和缓冲读取操作并行地执行有效写入操作和有效读取操作，半导体存储器设备100能够减少向存储器单元写入数据或读取存储器单元中所存储的数据所需的时间，并提高写入操作和读取操作的效率。
在针对存储器存储体LBK1至LBK4和RBK1至RBK4的各个有效写入操作期间，本地数据电路111至118可以基于存储体写入线WBIO1至WBIO8和存储体读取线RBIO1至RBIO8上的数据向多个存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元写入数据。在针对存储器存储体LBK1至LBK4和RBK1至RBK4的各个有效读取操作期间，本地数据电路111至118可以读取存储器存储体LBK1至LBK4和RBK1至RBK4的存储器单元中所存储的数据，并且将所读取的数据输出到存储体读取线RBIO1至RBIO8。
在针对存储器存储体LBK1至LBK4和RBK1至RBK4的各个缓冲写入操作期间，全局数据电路121至128可以通过存储体写入线WBIO1至WBIO8将通过全局数据线GIO传送的数据输出到本地数据电路111至118。在针对存储器存储体LBK1至LBK4和RBK1至RBK4的各个缓冲读取操作期间，全局数据电路121至128可以基于存储体写入线WBIO1至WBIO8和存储体读取线RBIO1至RBIO8上的数据向全局数据线GIO输出数据。
为了描述半导体存储器设备100的操作，将代表性地描述第一左存储器存储体LBK1的本地数据电路111和与本地数据电路111联接的全局数据电路121的操作。半导体存储器设备100可以以各种顺序执行第一左存储器存储体LBK1的有效写入操作、有效读取操作、缓冲写入操作和缓冲读取操作。当半导体存储器设备100对第一左存储器存储体LBK1执行缓冲写入操作之后执行有效写入操作时，可以在执行全局数据电路121的写入操作之后执行本地数据电路111的写入操作。在缓冲写入操作期间，全局数据电路121可以通过全局数据线GIO接收从外部装置10经由输入和输出电路130传送的数据，并且将通过全局数据线GIO接收的数据输出到存储体写入线WBIO1。在有效写入操作期间，本地数据电路111可以基于从全局数据电路121通过存储体写入线WBIO1传送的数据向第一左存储器存储体LBK1的存储器单元写入数据。当在有效写入操作之前执行缓冲写入操作时，本地数据电路111可以基于存储体写入线WBIO1上的数据向存储器单元写入数据。
当半导体存储器设备100对第一左存储器存储体LBK1执行有效读取操作之后执行有效写入操作时，在有效读取操作期间，本地数据电路111可以读取第一左存储器存储体LBK1的被选存储器单元中所存储的数据并将所读取的数据输出到存储体读取线RBIO1。在有效写入操作期间，本地数据电路111可以向在有效读取操作期间所选择的存储器单元或者另一存储器单元写入存储体读取线RBIO1上的数据，而不是存储体写入线WBIO1上的数据。为了执行有效写入操作，可以重新选择基于从外部装置10接收到的地址信号ADD在有效读取操作期间所选择的存储器单元，或者可以选择另一存储器单元。当在有效写入操作之前执行有效读取操作时，本地数据电路111可以基于存储体读取线RBIO1上的数据向存储器单元写入数据。
当半导体存储器设备100对第一左存储器存储体LBK1执行有效读取操作之后执行缓冲读取操作时，可以在执行本地数据电路111的读取操作之后执行全局数据电路121的读取操作。在有效读取操作期间，本地数据电路111可以读取第一左存储器存储体LBK1的存储器单元中所存储的数据，并将所读取的数据输出到存储体读取线RBIO1。在缓冲读取操作期间，全局数据电路121可以基于通过存储体读取线RBIO1接收的数据向全局数据线GIO输出数据。输入和输出电路130可以通过系统总线11将通过全局数据线GIO传送的数据输出到外部装置10。当在缓冲读取操作之前执行有效读取操作时，全局数据电路121可以基于存储体读取线RBIO1上的数据向全局数据线GIO输出数据。
当半导体存储器设备100对第一左存储器存储体LBK1执行缓冲写入操作之后执行缓冲读取操作时，可以在执行全局数据电路121的写入操作之后执行全局数据电路121的读取操作。在缓冲写入操作期间，全局数据电路121可以将从输入和输出电路130通过全局数据线GIO传送的数据输出到存储体写入线WBIO1。在缓冲读取操作期间，全局数据电路121可以通过全局数据线GIO向输入和输出电路130输出存储体写入线WBIO1上的数据，而不是存储体读取线RBIO1上的数据，并且输入和输出电路130可以通过系统总线11将通过全局数据线GIO传送的数据输出到外部装置10。当在缓冲读取操作之前执行缓冲写入操作时，全局数据电路121可以基于存储体写入线WBIO1上的数据向全局数据线GIO输出数据。
当半导体存储器设备100对第一左存储器存储体LBK1的被选存储器单元执行有效读取操作时，本地数据电路111可以将被选存储器单元中所存储的数据输出到存储体读取线RBIO1。然后，当对第一左存储器存储体LBK1的被选存储器单元执行有效写入操作时，本地数据电路111可以将存储体读取线RBIO1上的数据与存储体写入线WBIO1上的数据进行比较。存储体写入线WBIO1上的数据可以指示通过先前执行的缓冲写入操作从全局数据电路121输出的数据。当存储体读取线RBIO1上的数据和存储体写入线WBIO1上的数据彼此不同时，本地数据电路111可以将存储体写入线WBIO1上的数据写入到被选存储器单元。当存储体读取线RBIO1上的数据和存储体写入线WBIO1上的数据彼此相等时，本地数据电路111可以不对被选存储器单元执行写入操作。
图2例示了根据一个实施方式的本地数据电路200的配置。本地数据电路200可以作为安装在图1所例示的多个存储器存储体LBK1至LBK4和RBK1至RBK4中的本地数据电路111至118中的每一个来应用。参照图2，本地数据电路200可以包括写入驱动器210、读出放大器(sense amplifier)220和写入数据选择器230。写入驱动器210可以在有效写入操作期间对联接到写入驱动器210的存储器单元执行写入操作。存储器单元可以通过诸如位线、全局位线、字线或全局字线之类的存取线联接到写入驱动器210。写入驱动器210可以基于有效写入信号AWT和写入选择数据WSD执行写入操作。有效写入信号AWT可以基于用于执行有效写入操作的命令信号CMD来生成。写入驱动器210可以在有效写入信号AWT被使能时将写入选择数据WSD写入存储器单元。
读出放大器220可以在有效读取操作期间对联接到读出放大器220的存储器单元执行读取操作。存储器单元可以通过诸如位线、全局位线、字线或全局字线之类的存取线联接到读出放大器220。读出放大器220可以基于有效读取信号ARD执行读取操作。有效读取信号ARD可以基于用于执行有效读取操作的命令信号CMD来生成。读出放大器220可以联接到存储体读取线RBIO。读出放大器220可以在有效读取信号ARD被使能时读取存储器单元中所存储的数据，并将所读取的数据输出到存储体读取线RBIO。
写入数据选择器230可以联接到存储体写入线WBIO和存储体读取线RBIO。写入数据选择器230可以接收写入模式信号WTM，并且基于写入模式信号WTM输出存储体写入线WBIO的数据和存储体读取线RBIO的数据中的一者，作为写入选择数据WSD。写入模式信号WTM可以包括基于半导体存储器设备100执行的操作而生成的标记信号。例如，当在有效写入操作之前执行缓冲写入操作时，写入模式信号WTM可以具有第一电平。当在有效写入操作之前执行有效读取操作时，写入模式信号WTM可以具有第二电平。当写入模式信号WTM具有第一电平时，写入数据选择器230可以输出存储体写入线WBIO上的数据作为写入选择数据WSD。当写入模式信号WTM具有第二电平时，写入数据选择器230可以输出存储体读取线RBIO上的数据作为写入选择数据WSD。
参照图2，本地数据电路200还可以包括比较器240。比较器240可以联接到存储体写入线WBIO和存储体读取线RBIO。比较器240可以接收地址标志SADD，并生成写入驱动器关闭信号WOFF。当对特定存储器单元执行有效写入操作之前对该特定存储器单元执行有效读取操作时，地址标志SADD可以具有第一电平。也就是说，当与在有效写入操作之前被执行有效读取操作的存储器单元相同的存储器单元被重新选择时，地址标志SADD可以具有第一电平。当对特定存储器单元执行有效写入操作之前对另一存储器单元执行有效读取操作时，地址标志SADD可以具有第二电平。
当地址标志SADD具有第二电平时，可以禁用比较器240。当地址标志SADD具有第一电平时，比较器240可以将存储体写入线WBIO上的数据与存储体读取线RBIO上的数据进行比较。当存储体写入线WBIO上的数据和存储体读取线RBIO上的数据彼此不同时，比较器240可以禁用写入驱动器关闭信号WOFF。写入驱动器210可以向存储器单元写入基于存储体写入线WBIO上的数据所输出的写入选择数据WSD。当存储体写入线WBIO上的数据和存储体读取线RBIO上的数据彼此相等时，比较器240可以使能写入驱动器关闭信号WOFF。当写入驱动器关闭信号WOFF被使能时，写入驱动器210可以被禁用以便不执行写入操作。
本地数据电路200还可以包括第一锁存器250和第二锁存器260。第一锁存器250可以联接到存储体写入线WBIO。第一锁存器250可以锁存并存储通过存储体写入线WBIO传送的数据。在实施方式中，位于存储体写入线WBIO上的数据是指存储体写入线WBIO的第一锁存器250中所存储的数据。然后，第一锁存器250将通过存储体写入线WBIO传送的数据提供给写入数据选择器230、比较器240和读取数据选择器530(如图5所示)。第二锁存器260可以联接到存储体读取线RBIO。第二锁存器260可以锁存并存储通过存储体读取线WBIO传送的数据。在实施方式中，位于存储体读取线RBIO上的数据是指存储体读取线RBIO的第二锁存器260中所存储的数据。然后，第二锁存器260将通过存储体读取线RBIO传送的数据提供给写入数据选择器230、比较器240和读取数据选择器530。
本地数据电路200还可以包括写入模式信号发生器270。写入模式信号发生器270可以接收缓冲写入信号BWT和有效读取信号ARD，并生成写入模式信号WTM。缓冲写入信号BWT可以基于用于执行缓冲写入操作的命令信号CMD来生成。当缓冲写入信号BWT被使能时，写入模式信号发生器270可以将写入模式信号WTM改变为第一电平，并且保持写入模式信号WTM的电压电平。当有效读取信号ARD被使能时，写入模式信号发生器270可以将写入模式信号WTM改变为第二电平，并且保持写入模式信号WTM的电压电平。
图3例示了图2中所例示的写入数据选择器230的配置。参照图3，写入数据选择器230可以包括第一传输门310和第二传输门320。第一传输门310可以接收写入模式信号WTM，并且基于写入模式信号WTM将存储体写入线WBIO联接到输出节点331。当写入模式信号WTM具有第一电平并且写入模式信号WTM的互补信号WTMB具有第二电平时，第一传输门310可以被接通以将存储体写入线WBIO联接到输出节点331，并输出存储体写入线WBIO的数据作为写入选择数据WSD。第一电平可以被设置为低电平，并且第二电平可以被设置为高电平。第二传输门320可以接收写入模式信号WTM，并且基于写入模式信号WTM将存储体读取线RBIO联接到输出节点331。当写入模式信号WTM具有第二电平并且写入模式信号WTM的互补信号WTMB具有第一电平时，第二传输门320可以被接通以将存储体读取线RBIO联接到输出节点331，并输出存储体读取线RBIO的数据作为写入选择数据WSD。
图4例示了图2中所例示的写入模式信号发生器270的配置。参照图4，写入模式信号发生器270可以包括反相器410、第一晶体管420、第二晶体管430和锁存器450。反相器410可以使缓冲写入信号BWT反相并输出。第一晶体管420可以是例如P沟道MOS晶体管。第一晶体管420可以具有被配置为接收反相器410的输出的栅极、联接到电源电压端子VDD的源极以及联接到节点441的漏极。当缓冲写入信号BWT以高电平被使能时，第一晶体管420可以将节点441驱动为电源电压VDD。第二晶体管430可以是例如N沟道MOS晶体管。第二晶体管430可以具有被配置为接收有效读取信号ARD的栅极、联接到节点441的漏极以及联接到接地电压端子VSS的源极。当有效读取信号ARD以高电平被使能时，第二晶体管430可以将节点441驱动为接地电压VSS。锁存器450可以通过使节点441的电压电平反相来生成写入模式信号WTM，并保持写入模式信号WTM的电平。
图5例示了根据一个实施方式的全局数据电路500的配置。全局数据电路500可以作为图1中所例示的全局数据电路121至128中的每一个来应用。参照图5，全局数据电路500可以包括写入锁存器510、读取锁存器520和读取数据选择器530。写入锁存器510可以基于缓冲写入信号BWT锁存通过全局数据线GIO传送的数据并将所锁存的数据输出到存储体写入线WBIO。写入锁存器510可以接收缓冲写入选通信号BWTS。写入锁存器510可以基于缓冲写入选通信号BWTS选通通过全局数据线GIO传送的数据并锁存所选通的数据。缓冲写入选通信号BWTS可以是基于缓冲写入信号BWT生成的脉冲信号。
读取锁存器520可以基于缓冲读取信号BRD锁存读取选择数据RSD并将所锁存的数据输出到全局数据线GIO。缓冲读取信号BRD可以基于用于执行缓冲读取操作的命令信号CMD来生成。读取锁存器520可以接收缓冲读取选通信号BRDS。读取锁存器520可以基于缓冲读取选通信号BRDS选通读取选择数据RSD并锁存所选通的数据。缓冲读取选通信号BRDS可以是基于缓冲读取信号BRD生成的脉冲信号。
读取数据选择器530可以联接到存储体写入线WBIO和存储体读取线RBIO。读取数据选择器530可以接收读取模式信号RDM，并且基于读取模式信号RDM输出位于存储体写入线WBIO上的数据和位于存储体读取线RBIO上的数据中的一者，作为读取选择数据RSD。读取模式信号RDM可以基于半导体存储器设备100执行的操作来生成。例如，当在缓冲读取操作之前执行缓冲写入操作时，读取模式信号RDM可以具有第一电平。当在缓冲读取操作之前执行有效读取操作时，读取模式信号RDM可以具有第二电平。当读取模式信号RDM具有第一电平时，读取数据选择器530可以输出位于存储体写入线WBIO上的数据作为读取选择数据RSD。当读取模式信号RDM具有第二电平时，读取数据选择器530可以输出位于存储体读取线RBIO上的数据作为读取选择数据RSD。
全局数据电路500还可以包括读取模式信号发生器540。读取模式信号发生器540可以接收缓冲写入信号BWT和有效读取信号ARD，并生成读取模式信号RDM。当缓冲写入信号BWT被使能时，读取模式信号发生器540可以将读取模式信号RDM改变为第一电平，并且保持读取模式信号RDM的电压电平。当有效读取信号ARD被使能时，读取模式信号发生器540可以将读取模式信号RDM改变为第二电平，并保持读取模式信号RDM的电压电平。
图6例示了图5中所例示的读取数据选择器530的配置。参照图6，读取数据选择器530可以包括第一传输门610和第二传输门620。第一传输门610可以接收读取模式信号RDM，并且基于读取模式信号RDM将存储体写入线WBIO联接到输出节点631。当读取模式信号RDM具有第一电平并且读取模式信号RDM的互补信号RDMB具有第二电平时，第一传输门610可以被接通以将存储体写入线WBIO联接到输出节点631，并输出存储体写入线WBIO上的数据作为读取选择数据RSD。第二传输门620可以接收读取模式信号RDM，并且基于读取模式信号RDM将存储体读取线RBIO联接到输出节点631。当读取模式信号RDM具有第二电平并且读取模式信号RDM的互补信号RDMB具有第一电平时，第二传输门620可以被接通以将存储体读取线RBIO联接到输出节点631，并输出存储体读取线RBIO上的数据作为读取选择数据RSD。
图7例示了图5中所例示的读取模式信号发生器540的配置。参照图7，读取模式信号发生器540可以包括反相器710、第一晶体管720、第二晶体管730和锁存器750。反相器710可以使缓冲写入信号BWT反相并输出。第一晶体管720可以是例如P沟道MOS晶体管。第一晶体管720可以具有被配置为接收反相器710的输出的栅极、联接到电源电压端子VDD的源极以及联接到节点741的漏极。当缓冲写入信号BWT以高电平被使能时，第一晶体管720可以将节点741驱动为电源电压VDD。第二晶体管730可以是例如N沟道MOS晶体管。第二晶体管730可以具有被配置为接收有效读取信号ARD的栅极、联接到节点741的漏极以及联接到接地电压端子VSS的源极。当有效读取信号ARD以高电平被使能时，第二晶体管730可以将节点741驱动为接地电压VSS。锁存器750可以通过使节点741的电压电平反相来生成读取模式信号RDM，并保持读取模式信号RDM的电平。
图8例示了包括根据一些实施方式的半导体存储器设备的存储卡。参照图8，存储卡系统4100可以包括控制器4110、存储器4120和接口构件4130。控制器4110和存储器4120可以被配置为交换命令和/或数据。例如，存储器4120可以用于存储控制器4110要执行的命令和/或用户数据。
存储卡系统4100可以将数据存储在存储器4120中或者将数据从存储器4120输出到外部。存储器4120可以包括与图1相关联的半导体存储器设备100。
接口构件4130可以控制从外部输入数据和向外部输出数据。存储卡系统4100可以是多媒体卡(MMC)、安全数字卡(SD)或便携式数据储存装置。
图9例示了辅助解释包括根据一些实施方式的半导体存储器设备的电子设备的框图。参照图9，电子设备4200可以包括处理器4210、存储器4220以及输入和输出装置4230。处理器4210、存储器4220以及输入和输出装置4230可以通过总线4246联接。
存储器4220可以从处理器4210接收控制信号。存储器4220可以存储用于处理器4210的操作的代码和数据。存储器4220可以用于存储要通过总线4246存取的数据。存储器4220可以包括与图1相关联的半导体存储器设备100。为了实现和变型，可以提供附加电路和控制信号。
电子设备4200可以配置使用存储器4220的各种电子控制设备。例如，电子设备4200可以用于计算机系统、无线通信装置中，例如，PDA、膝上型计算机、笔记本计算机、网络平板电脑、无线电话、便携式电话、数字音乐播放器、MP3播放器、导航仪、固态硬盘(SSD)、家用电器或者能够在无线环境下发送和接收信息的所有装置中。
下面参照图10和图11呈现电子设备4200的实现和变型例的描述。
图10示出了包括根据一些实施方式的半导体存储器设备的数据储存装置。参照图10，可以提供诸如固态硬盘(SSD)4311之类的数据储存装置。固态硬盘(SSD)4311可以包括接口4313、控制器4315、非易失性存储器4318和缓冲存储器4319。
固态硬盘4311是通过使用半导体装置存储信息的装置。固态硬盘4311的优点在于速度高，另外，机械延迟、故障率、发热和噪声产生降低，并且当与硬盘驱动器(HDD)相比时，可以实现小型化和轻量化。固态硬盘4311可以广泛用于笔记本电脑、上网本、台式电脑、MP3播放器或便携式储存装置中。
控制器4315可以被形成为与接口4313相邻，并且电联接到接口4313。控制器4315可以是包括存储器控制器和缓冲控制器的微处理器。非易失性存储器4318可以被形成为与控制器4315相邻，并且经由连接端子T电联接到控制器4315。固态硬盘4311的数据储存容量可以对应于非易失性存储器4318。缓冲存储器4319可以被形成为与控制器4315相邻，并且电联接到控制器4315。每个非易失性存储器4318可以包括与图1相关联的半导体存储器设备100。
接口4313可以联接到主机4302，并且起发送和接收诸如数据之类的电信号的作用。例如，接口4313可以是使用与SATA、IDE、SCSI和/或其组合相同的协议的装置。非易失性存储器4318可以经由控制器4315联接到接口4313。
非易失性存储器4318可以起存储通过接口4313所接收的数据的作用。非易失性存储器4318具有即使对固态硬盘4311的供电被切断也保持其内所存储的数据的特性。
缓冲存储器4319可以包括易失性存储器或非易失性存储器。易失性存储器可以是DRAM和/或SRAM。非易失性存储器可以包括与图1相关联的半导体存储器设备100。
与非易失性存储器4318的操作速度相比，接口4313的数据处理速度可以相对更快。缓冲存储器4319可以起临时存储数据的作用。通过接口4313接收的数据可以经由控制器4315临时存储在缓冲存储器4319中，然后，遵照非易失性存储器4318的数据记录速度永久地存储在非易失性存储器4318中。
存储在非易失性存储器4318中的数据当中的频繁使用的数据可以被预先读取并临时存储在缓冲存储器4319中。即，缓冲存储器4319可以起提高有效操作速度并降低固态硬盘4311的错误发生率的作用。
图11例示了包括根据一些实施方式的半导体存储器设备的电子系统。参照图11，电子系统4400可以包括主体4410、微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450。
主体4410可以是由印刷电路板(PCB)形成的母板。微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450可以被安装到主体4410。显示单元4460可以设置在主体4410内部或主体4410外部。例如，显示单元4460可以设置在主体4410的表面上，并显示由显示控制器单元4450处理后的图像。
电源单元4430可以起从外部电池等接收电压的作用，将电压划分成所需电压水平，并将划分后的电压提供给微处理器单元4420、功能单元4440、显示控制器单元4450等。微处理器单元4420可以从电源单元4430接收电压，并控制功能单元4440和显示控制器单元4450。功能单元4440可以执行电子系统4400的各种功能。例如，在电子系统4400是便携式电话的情况下，功能单元4440可以包括能够执行便携式电话的诸如拨号、通过与外部装置4470的通信向显示单元4460输出图像、向扬声器输出语音等的功能的各种组成元件。在与相机一起安装的情况下，功能单元4440还可以起相机图像处理器的作用。
在电子系统4400与存储卡等联接以扩展容量的情况下，功能单元4440可以是存储卡控制器。功能单元4440可以通过有线或无线通信单元4480与外部装置4470交换信号。在电子系统4400需要USB等来扩展功能的情况下，功能单元4440可以起接口控制器的作用。根据上述实施方式的半导体存储器设备可以作为微处理器单元4420和功能单元4440中的至少任一个来应用。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，不应基于所描述的实施方式来限制本文所描述的半导体存储器设备。
相关申请的交叉引用
本申请要求于2018年8月16日在韩国知识产权局提交的韩国申请No.10-2018-0095272的优先权，该韩国申请的全部内容通过引用并入本文中。

Claims (24)

1.一种半导体存储器设备，该半导体存储器设备包括：
本地数据电路，所述本地数据电路被设置在存储器存储体中，联接在所述存储器存储体的存储器单元与存储体数据线之间，并且被配置为执行有效写入操作和有效读取操作；
全局数据电路，所述全局数据电路被设置在所述存储器存储体的外部，并且被配置为执行所述存储体数据线与全局数据线之间的缓冲写入操作和缓冲读取操作；以及
输入和输出电路，所述输入和输出电路联接到所述全局数据线，并且被配置为从外部装置接收数据或者向所述外部装置输出数据。
2.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
当在执行所述缓冲写入操作之后执行所述有效写入操作时，所述本地数据电路将位于所述存储体写入线上的数据写入所述存储器单元。
3.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
当在执行所述有效读取操作之后执行所述有效写入操作时，所述本地数据电路将位于所述存储体读取线上的数据写入所述存储器单元。
4.根据权利要求3所述的半导体存储器设备，其中，当位于所述存储体写入线上的数据和位于所述存储体读取线上的数据彼此相等时，所述本地数据电路不对所述存储器单元执行写入操作。
5.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
当在执行所述有效读取操作之后执行所述缓冲读取操作时，所述全局数据电路将位于所述存储体读取线上的数据输出到所述全局数据线。
6.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
当在执行所述缓冲写入操作之后执行所述缓冲读取操作时，所述全局数据电路将位于所述存储体写入线上的数据输出到所述全局数据线。
7.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
所述本地数据电路包括：
写入驱动器，所述写入驱动器被配置为将写入选择数据写入所述存储器单元；
读出放大器，所述读出放大器被配置为读取所述存储器单元中所存储的数据，并将所读取的数据输出到所述存储体读取线；以及
写入数据选择器，所述写入数据选择器被配置为基于写入模式信号输出位于所述存储体写入线上的数据和位于所述存储体读取线上的数据中的一者，作为所述写入选择数据。
8.根据权利要求7所述的半导体存储器设备，其中，所述本地数据电路还包括：比较器，所述比较器被配置为通过基于地址标记比较位于所述存储体写入线上的数据和位于所述存储体读取线上的数据来生成写入驱动器关闭信号，
其中，当所述写入驱动器关闭信号被使能时，所述写入驱动器被禁用并且不执行写入操作。
9.根据权利要求7所述的半导体存储器设备，其中，所述本地数据电路还包括：写入模式信号发生器，所述写入模式信号发生器被配置为基于缓冲写入信号和有效读取信号生成所述写入模式信号。
10.根据权利要求7所述的半导体存储器设备，其中，所述本地数据电路还包括：
第一锁存器，所述第一锁存器被配置为锁存所述存储体写入线的数据；以及
第二锁存器，所述第二锁存器被配置为锁存所述存储体读取线的数据。
11.根据权利要求1所述的半导体存储器设备，其中，所述存储体数据线包括存储体写入线和存储体读取线，并且
所述全局数据电路包括：
写入锁存器，所述写入锁存器被配置为基于缓冲写入信号将通过所述全局数据线传送的数据输出到所述存储体写入线；
读取锁存器，所述读取锁存器被配置为基于缓冲读取信号将读取选择数据输出到所述全局数据线；以及
读取数据选择器，所述读取数据选择器被配置为基于读取模式信号输出位于所述存储体写入线上的数据和位于所述存储体读取线上的数据中的一者，作为所述读取选择数据。
12.根据权利要求11所述的半导体存储器设备，其中，所述全局数据电路还包括：读取模式信号发生器，所述读取模式信号发生器被配置为基于缓冲写入信号和有效读取信号来生成所述读取模式信号。
13.一种半导体存储器设备，该半导体存储器设备包括：
存储器存储体，所述存储器存储体被设置在核心区域中，并且包括本地数据电路；
全局缓冲器阵列，所述全局缓冲器阵列被设置在与所述核心区域分开的外围区域中，并且包括能操作地联接到所述本地数据电路的全局数据电路；以及
输入和输出电路，所述输入和输出电路被设置在所述外围区域中，并且联接到所述全局缓冲器阵列，
其中，所述本地数据电路执行所述存储器存储体与所述全局缓冲器阵列之间的有效写入操作和有效读取操作，并且所述全局缓冲器阵列执行所述本地数据电路与所述输入和输出电路之间的缓冲写入操作和缓冲读取操作。
14.根据权利要求13所述的半导体存储器设备，其中，所述全局缓冲器阵列比所述输入和输出电路更靠近所述核心区域设置。
15.根据权利要求13所述的半导体存储器设备，其中，所述本地数据电路通过存储体写入线和存储体读取线联接到所述全局数据电路，并且所述全局数据电路通过全局数据线联接到所述输入和输出电路。
16.根据权利要求15所述的半导体存储器设备，其中，当执行所述有效写入操作时，所述本地数据电路基于位于所述存储体写入线上的数据和位于所述存储体读取线上的数据中的一者向所述存储器存储体的被选存储器单元写入数据。
17.根据权利要求16所述的半导体存储器设备，其中，当在所述有效写入操作之前执行所述缓冲写入操作时，所述本地数据电路基于位于所述存储体写入线上的数据向所述被选存储器单元写入数据。
18.根据权利要求16所述的半导体存储器设备，其中，当在所述有效写入操作之前执行所述有效读取操作时，所述本地数据电路基于位于所述存储体读取线上的数据向所述被选存储器单元写入数据。
19.根据权利要求15所述的半导体存储器设备，其中，当执行所述缓冲读取操作时，所述全局数据电路基于位于所述存储体写入线上的数据和位于所述存储体读取线上的数据中的一者向所述全局数据线输出数据。
20.根据权利要求19所述的半导体存储器设备，其中，当在所述缓冲读取操作之前执行所述缓冲写入操作时，所述全局数据电路基于位于所述存储体写入线上的数据向所述全局数据线输出数据。
21.根据权利要求20所述的半导体存储器设备，其中，当在所述缓冲读取操作之前执行所述有效读取操作时，所述全局数据电路基于位于所述存储体读取线上的数据向所述全局数据线输出数据。
22.根据权利要求15所述的半导体存储器设备，其中，当在对所述存储器存储体的被选存储器单元执行所述有效读取操作之后对所述被选存储器单元执行所述有效写入操作时，所述本地数据电路比较位于所述存储体写入线上的数据和位于所述存储体读取线上的数据。
23.根据权利要求22所述的半导体存储器设备，其中，当位于所述存储体写入线上的数据和位于所述存储体读取线上的数据彼此不同时，所述本地数据电路基于位于所述存储体写入线上的数据向所述被选存储器单元写入数据，并且当位于所述存储体写入线上的数据和位于所述存储体读取线上的数据彼此相等时，所述本地数据电路不对所述被选存储器单元执行写入操作。
24.根据权利要求13所述的半导体存储器设备，其中，所述存储器存储体被设置为多个存储器存储体，所述多个存储器存储体被布置在所述核心区域中，并且每个存储器存储体包括以一对一的方式被包括在所述多个存储器存储体中的一个存储器存储体中的本地数据电路，并且
其中，所述全局缓冲器阵列还包括多个全局数据电路，所述多个全局数据电路以一对一的方式能操作地联接到所述本地数据电路，所述本地数据电路中的每一个以一对一的方式被包括在所述多个存储器存储体中的一个存储器存储体中。
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