KR20190029018A - 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템 - Google Patents

임피던스 캘리브레이션 회로를 포함하는 메모리 시스템 Download PDF

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Abstract

본 기술은, 기준 전압 패드를 포함하는 버퍼 메모리 장치; 컨트롤러 지큐 패드를 포함하는 메모리 컨트롤러; 및 컨트롤러 캘리브레이션 저항을 포함하고, 상기 기준 전압 패드, 상기 컨트롤러 지큐 패드 및 상기 컨트롤러 캘리브레이션 저항이 서로 연결된 것을 특징으로 하는 메모리 시스템을 포함한다.

Description

임피던스 캘리브레이션 회로를 포함하는 메모리 시스템{Memory system having impedance calibration circuit}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템의 임피던스 캘리브레이션 회로에 관한 것이다.
일반적으로 메모리 시스템은 비휘발성 메모리 장치, 버퍼 메모리 장치 및 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는 버퍼 메모리 장치와 고속으로 데이터를 교환한다. 메모리 컨트롤러가 버퍼 메모리 장치로부터 데이터를 전달 받을 때, 버퍼 메모리 장치의 출력 버퍼에서 출력된 데이터 신호가 메모리 컨트롤러의 입력 버퍼로 입력되는데, 이 때 필연적으로 발생하는 것이 신호 반사 현상(Signal Reflection)이다. 신호 반사 현상이란 메모리 컨트롤러에 구비되는 입력 버퍼의 입출력단 입력 임피던스와 데이터 전송 라인의 임피던스 간의 임피던스 매칭이 이루어지지 않아, 메모리 컨트롤러의 입력 버퍼에 입력된 데이터 신호 중 일부분이 데이터 전송 라인으로 반사되는 현상을 일컫는다.
버퍼 메모리 장치가 데이터 신호를 연속해서 출력할 때, 출력되는 데이터 신호의 속도가 빠르지 않을 때에는 상기 신호 반사 현상은 크게 문제되지 않으나, 출력되는 데이터 신호의 속도가 일정한 속도 이상이 되면 신호 반사 현상으로 인해 메모리 컨트롤러가 데이터 신호를 안정적으로 입력 받지 못하게 된다. 즉, 버퍼 메모리 장치에서 기 출력된 데이터 신호의 반사 신호와 이후에 출력되는 데이터 신호 사이에 간섭 현상이 발생하여 데이터가 기 설정된 대로 메모리 컨트롤러에 입력되지 않는 경우가 발생하는 것이다. 이와 같은 신호 반사 현상은 데이터 출력시에도 마찬가지의 원리로 발생하며, 이를 방지하기 위해 메모리 컨트롤러의 데이터 입출력단에 온 다이 터미네이션 캘리브레이션(On Die Termination Calibration) 회로와 같은 임피던스 캘리브레이션 회로를 구비하여 메모리 컨트롤러의 데이터 입출력단의 임피던스를 데이터 전송 라인의 임피던스와 매칭시키고 있다.
본 발명의 실시예는 면적을 감소시킬 수 있도록 구성된 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 기준 전압 패드를 포함하는 버퍼 메모리 장치; 컨트롤러 지큐 패드를 포함하는 메모리 컨트롤러; 및 컨트롤러 캘리브레이션 저항을 포함하고, 상기 기준 전압 패드, 상기 컨트롤러 지큐 패드 및 상기 컨트롤러 캘리브레이션 저항이 서로 연결된다.
본 발명의 실시예에 따른 메모리 시스템은, 버퍼 메모리 장치; 제1 패드를 포함하는 메모리 컨트롤러; 및 상기 제1 패드를 통해 상기 메모리 컨트롤러와 연결되는 컨트롤러 캘리브레이션 저항을 포함하고, 상기 메모리 컨트롤러는 상기 컨트롤러 캘리브레이션 저항의 크기에 기초하여 임피던스 캘리브레이션 동작을 수행하고, 상기 버퍼 메모리 장치는 데이터 입력 동작시 상기 메모리 컨트롤러로부터 상기 제1 패드를 통해 출력되는 전압을 기준으로 데이터 신호의 하이(high) 또는 로우(low)를 판단한다.
본 기술은 메모리 시스템의 임피던스 캘리블레이션 회로에 있어 컨트롤러 지큐 패드(Controller ZQ PAD)를 통해 출력되는 전압을 버퍼 메모리 장치에서 기준 전압으로 사용하도록 하여 메모리 컨트롤러의 패드(PAD)의 수를 감소시킬 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템를 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템를 설명하기 위한 도면이다.
도 3은 도 2의 디램을 설명하기 위한 도면이다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 7은 도 6의 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9는 도 8의 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 10은 기준 전압 생성부를 구체적으로 설명하기 위한 회로도이다.
도 11은 풀업 저항부를 구체적으로 설명하기 위한 회로도이다.
도 12는 본 발명에 의한 임피던스 캘리브레이션 동작을 설명하기 위한 도면이다.
도 13은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래시 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템를 설명하기 위한 도면이다.
도 2를 참조하면, 버퍼 메모리 장치(1300)는 하나 이상의 디램(1305)을 포함하는 모듈의 형태일 수 있다. 각각의 디램(1305)은 동일한 데이터 전송 라인을 공유하여 메모리 컨트롤러(1200)와 서로 데이터 신호를 교환할 수 있다. 이때 디램은 DDR4 SDRAM 일 수 있다.
디램(1305)으로부터 출력된 데이터 신호가 메모리 컨트롤러(1200)의 입력 버퍼로 입력될 때, 신호 반사 현상(Signal Reflection)이 발생할 수 있다. 신호 반사 현상이란 메모리 컨트롤러(1200)에 구비되는 입력 버퍼의 입출력단 입력 임피던스와 데이터 전송 라인의 임피던스 간의 임피던스 매칭이 이루어지지 않아, 메모리 컨트롤러(1200)의 입력 버퍼에 입력된 데이터 신호 중 일부분이 데이터 전송 라인으로 반사되는 현상을 말한다. 이러한 신호 반사 현상에 의한 데이터 신호 왜곡을 방지하기 위하여 임피던스 캘리브레이션 동작이 요구될 수 있다.
도 3은 도 2의 디램을 설명하기 위한 도면이다.
도 3을 참조하면, 디램(1305)은 메모리 셀 어레이(510), 로우 디코더(520), 센스 앰프 회로(530), 컬럼 디코더(540), 제어 로직(550), 커맨드 디코더(560), 모드 레지스터 세팅 회로(Mode Register Set)(570), 어드레스 버퍼(580), 데이터 입출력 회로(590) 및 리프레시 회로(500)를 구비할 수 있다.
메모리 셀 어레이(510)는 수많은 메모리 셀들이 로우(row) 방향과 칼럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 메모리 셀 어레이(510)은 다수의 디램 메모리 셀들을 포함하고, 디램 메모리 셀에 저장된 데이터는 전원이 꺼지면 소실될 수 있다. 센스 앰프 회로(520)는 선택된 메모리 셀에 저장된 전하의 분배에 의해 비트라인 쌍의 전압차를 감지하여 증폭하여 메모리 셀 어레이(510)에 저장된 데이터를 리드할 수 있다.
데이터 입출력 회로(590)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(510)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(510)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(590)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(580)로 입력된다. 어드레스 버퍼(580)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
데이터 입출력 회로(590)는 메모리 기준 전압 패드(VREF_M; 1302)를 통해 외부 장치로부터 기준 전압을 입력 받을 수 있다. 기준 전압을 데이터 입력시 데이터 신호의 하이(high) 또는 로우(low)를 판단하는 기준이 되는 전압일 수 있다.
로우 디코더(520)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(580)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(120)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(580)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블 한다.
칼럼 디코더(540)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(580)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
커맨드 디코더(560)는 외부로부터 인가되는 명령 신호(CMD), 예컨대, /CBR, /CKE 등의 신호를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다. 모드 레지스터 세팅 회로(570)는 디램(1305)의 동작 모드를 지정하기 위한 모드 레지스터 셋(MRS) 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 제어 로직(550)은 커맨드 디코더(560)에서 출력되는 명령에 응답하여 디램(1305)의 동작을 제어할 수 있다.
리프레시 회로(500)는 메모리 셀 어레이(510)에 포함된 각각의 디램 메모리 셀의 커패시터에 축적된 전하가 소실될 경우에 대비하여 저장된 데이터를 리드 한 후 다시 라이트(write) 하는 리프레시 동작을 제어할 수 있다.
또한 도 3에 도시되지는 않았지만, 디램(1305)은 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다. 메모리 셀 어레이(100)는 다수의 낸드 플래시 메모리 셀을 포함할 수 있고, 낸드 플래시 메모리 셀에 저장된 데이터는 전원 공급이 중단되어도 소실되지 않을 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 5는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 에러 정정부(ECC; 720), 호스트 인터페이스(Host Interface; 730), 비휘발성 메모리 장치 인터페이스(Nonvolatile Memory Device Interface; 740), 버퍼 메모리 장치 인터페이스(Buffer Memory Device Interface; 750), 그리고 버스(Bus; 760)를 포함할 수 있다.
버스(760)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(730)를 통해 외부의 호스트(2000)와 통신하고, 비휘발성 메모리 장치 인터페이스(740)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 장치 인터페이스(750)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다.
에러 정정부(720)는 에러 정정을 수행할 수 있다. 에러 정정부(720)는 비휘발성 메모리 장치 인터페이스(740)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 비휘발성 메모리 장치 인터페이스(740)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(720)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(740)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(720)는 비휘발성 메모리 장치 인터페이스(740)의 구성 요소로서 비휘발성 메모리 장치 인터페이스(740)에 포함될 수 있다.
호스트 인터페이스(730)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(730)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
비휘발성 메모리 장치 인터페이스(740)는 프로세서부(710)의 제어에 따라 비휘발성 메모리 장치(1100)와 통신하도록 구성될 수 있다. 비휘발성 메모리 장치 인터페이스(740)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 롬(ROM, Read Only Memory)으로부터 코드들을 로드(load)할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(740)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(760)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(730), 에러 정정부(720), 비휘발성 메모리 장치 인터페이스(740) 및 버퍼 메모리 장치 인터페이스(750)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(730), 프로세서부(710), 비휘발성 메모리 장치 인터페이스(740) 및 버퍼 메모리 장치 인터페이스(750)에 연결될 수 있다.
버퍼 메모리 장치 인터페이스(750)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 장치 인터페이스(750)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 컨트롤러(1200)는 임피던스 캘리브레이션 회로(1210)와 기준 전압(Vref)을 생성하는 기준 전압 생성부(1220)를 포함할 수 있다. 임피던스 캘리브레이션 회로(1210)는, 기준 전압 생성부(1220)에 의해 생성된 기준 전압(Vref)에 응답하여 풀업 코드(pu<n:1>)를 생성하는 풀업 카운터(1211), 풀업 코드(pu<n:1>)에 응답하여 풀업 저항을 가변하는 풀업 저항부(1212) 및 비교기(1213)를 포함할 수 있다.
기준 전압 생성부(1220)는 지큐 캘리브레이션(ZQ Calibration) 동작을 위한 기준 전압(Vref)을 생성할 수 있다. 예시적으로 기준 전압(Vref)은 입출력 전원 전압(VDDQ)의 절반, 다시 말해 0.5xVDDQ 일 수 있다. 또한 메모리 컨트롤러(1200)는 입출력 전원 전압(VDDQ)이 인가된 상태에서는 항상 기준 전압(Vref)을 출력할 수 있다. 통상적으로 메모리 컨트롤러(1200)는 큰 드라이빙 능력으로 기준 전압(Vref)을 외부로 출력하여야 하기 때문에 기준 전압(Vref) 생성시 큰 전류를 소모할 수 있다. 외부 장치, 예를 들어 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 출력된 기준 전압(Vref)을 데이터 입력 동작시 사용할 수 있다. 다시 말해 버퍼 메모리 장치(1300)는 데이터 입력 동작시 기준 전압(Vref)을 데이터 신호의 하이(high) 또는 로우(low)를 판단하는 기준이 되는 전압으로 사용할 수 있다. 버퍼 메모리 장치(1300)는 다수의 디램(1305)을 포함하는 모듈의 형태로 구성될 수 있다. 따라서 메모리 컨트롤러(1200)는 큰 드라이빙 능력으로 기준 전압(Vref)을 생성하고 출력할 있도록 요구될 수 있다.
기준 전압(Vref) 노드와 지큐 캘리브레이션 노드(ZQ_Cal)는 비교기(1213)의 두 입력에 연결될 수 있다. 비교기(1213)는 기준 전압(Vref)과 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 비교하여 분배 전압(Vdiv)을 생성할 수 있다.
분배 전압(Vdiv)과 클럭 신호(CLK)가 풀업 카운터(1211)로 입력될 수 있다. 풀업 카운터(1211)는 분배 전압(Vdiv)에 기초하여 풀업 코드(pu<n:1>)의 값을 변경할 수 있다. 또한 풀업 카운터(1211)는 클럭 신호(CLK)에 동기하여 풀업 코드(pu<n:1>)의 값을 변경할 수 있다.
풀업 저항부(1212)는 풀업 카운터(1211)로부터 출력된 풀업 코드(pu<n:1>)의 값에 기초하여 풀업 저항의 크기를 가변할 수 있다. 풀업 저항의 크기가 가변되면 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 가변될 수 있다.
예시적으로 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 기준 전압(Vref) 대비 높을 경우, 풀업 카운터(1211)는 클럭 신호(CLK)에 동기하여 풀업 코드(pu<n:1>)의 값을 풀업 저항부(1212)의 풀업 저항의 크기가 증가하는 방향으로 변경할 수 있다. 풀업 저항부(1212)는 풀업 코드(pu<n:1>)의 값에 응답하여 풀업 저항의 크기를 증가시킬 수 있고, 그 결과 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 하강할 수 있다.
예시적으로 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 기준 전압(Vref) 대비 낮을 경우, 풀업 카운터(1211)는 클럭 신호(CLK)에 동기하여 풀업 코드(pu<n:1>)의 값을 풀업 저항부(1212)의 풀업 저항의 크기가 감소하는 방향으로 변경할 수 있다. 풀업 저항부(1212)는 풀업 코드(pu<n:1>)의 값에 응답하여 풀업 저항의 크기를 감소시킬 수 있고, 그 결과 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 상승할 수 있다.
상술한 바와 같은 임피던스 캘리브레이션 동작에 의해 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 기준 전압(Vref)과 동일하거나 또는 실질적으로 동일하게 설정될 수 있다. 임피던스 캘리브레이션 동작은 파워-업(power-up) 동작시 수행되거나 또는 임피던스 캘리브레이션 동작은 외부의 요청(request)에 응답하여 수행될 수 있다. 또한 임피던스 캘리브레이션 동작은 입출력 전원 전압(VDDQ)이 인가된 상태에서 실시간으로 수행될 수 있다. 임피던스 캘리브레이션 동작이 실시간으로 수행될 경우 입출력 전원 전압(VDDQ) 또는 온도 등의 변화에 실시간으로 대응할 수 있는 장점이 있다.
기준 전압(Vref)은 컨트롤러 기준 전압 패드(VREF_C; 1202)를 통해 외부 장치, 예시적으로 버퍼 메모리 장치(1300)로 출력될 수 있다. 또한 지큐 캘리브레이션 노드(ZQ_Cal)는 컨트롤러 지큐 패드(ZQ_C; 1201)를 통해 외부 장치, 예시적으로 버퍼 메모리 장치(1300)와 연결될 수 있다. 기준 전압(Vref)은 메모리 컨트롤러(1200)과 버퍼 메모리 장치(1300) 간 데이터 입출력시 데이터 신호의 하이(high) 또는 로우(low)를 판단할 수 있는 기준이 되는 전압으로 사용될 수 있다.
도 7은 도 6의 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(1200)는 컨트롤러 기준 전압 패드(VREF_C; 1202)를 통해 기준 전압 생성부(1220)에 의해 생성된 기준 전압(Vref)을 출력할 수 있다. 출력된 기준 전압(Vref)은 버퍼 메모리 장치(1300)의 메모리 기준 전압 패드(VREF_M; 1302)를 통해 버퍼 메모리 장치(1300)로 입력될 수 있다. 기준 전압(Vref)은 메모리 컨트롤러(1200)와 버퍼 메모리 장치(1300) 간 데이터 입출력시 데이터 신호의 하이(high) 또는 로우(low)를 판단할 수 있는 기준이 되는 전압으로 사용될 수 있다.
메모리 컨트롤러(1200)는 컨트롤러 지큐 패드(ZQ_C; 1201)를 통해 메모리 컨트롤러(1200) 내부의 지큐 캘리브레이션 노드(ZQ_Cal)가 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)과 연결될 수 있다. 도 6을 통해 설명한 임피던스 캘리브레이션 동작, 즉 풀업 저항부(1212)의 풀업 저항의 크기를 보정하는 동작은 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)에 기초하여 수행될 수 있다. 예시적으로 기준 전압(Vref)이 0.5xVDDQ 인 경우, 풀업 저항부(1212)의 풀업 저항의 크기는 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)과 동일하게 보정될 수 있다. 다른 예시로서 기준 전압(Vref)이 2/3xVDDQ인 경우, 풀업 저항부(1212)의 풀업 저항의 크기는 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)의 1/2의 크기로 보정될 수 있다. 다른 예시로서 기준 전압(Vref)이 1/3xVDDQ인 경우, 풀업 저항부(1212)의 풀업 저항의 크기는 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)의 1.5배의 크기로 보정될 수 있다.
버퍼 메모리 장치(1300)는 메모리 지큐 패드(ZQ_M; 1301)를 통해 메모리 캘리브레이션 저항(Rcal_M; 1401)과 연결될 수 있다. 버퍼 메모리 장치(1300) 또한 상술한 메모리 컨트롤러(1200)의 임피던스 캘리브레이션 회로와 유사한 형태의 임피던스 캘리브레이션 회로를 포함하고, 메모리 캘리브레이션 저항(Rcal_M; 1401)에 기초하여 자체적으로 임피던스 캘리브레이션 동작을 수행할 수 있다. 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)와 메모리 캘리브레이션 저항(Rcal_M; 1401)은 서로 동일한 크기의 저항일 수 있다. 또한 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)이 접지 전압(VSS)으로 터미네이션(termination) 되는 경우 메모리 캘리브레이션 저항(Rcal_M; 1401) 또한 접지 전압(VSS)으로 터미네이션(termination) 되고, 컨트롤러 캘리브레이션 저항(Rcal_C; 1400)이 입출력 전원 전압(VDDQ)으로 터미네이션(termination) 되는 경우 메모리 캘리브레이션 저항(Rcal_M; 1401) 또한 입출력 전원 전압(VDDQ)으로 터미네이션(termination) 될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(1200)는 도 6을 통해 설명한 바와 달리 기준 전압(Vref)을 출력하기 위한 컨트롤러 기준 전압 패드(VREF_C; 1202)를 포함하지 않을 수 있다. 도 6을 통해 설명한 바와 같이 임피던스 캘리브레이션 동작을 완료하면 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 기준 전압(Vref)과 동일하거나 또는 실질적으로 동일하게 설정될 수 있다. 따라서 별도로 기준 전압(Vref)을 출력하는 대신 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 기준 전압(Vref) 대신 출력할 수 있다.
이와 같이 메모리 컨트롤러(1200)가 별도로 기준 전압(Vref)을 출력하기 위한 컨트롤러 기준 전압 패드(VREF_C; 1202)를 포함하지 않을 경우 패드의 수를 감소시킬 수 있고, 결과적으로 생산성을 향상시킬 수 있다.
상술한 도 6을 통해 입출력 전원 전압(VDDQ)이 인가된 상태에서 메모리 컨트롤러(1200)는 항상 기준 전압(Vref)을 출력하도록 구성될 수 있다. 이러한 경우 도 8과 같이 컨트롤러 기준 전압 패드(VREF_C; 1202)를 제거하고 기준 전압(Vref) 대신 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 출력하는 경우, 임피던스 캘리브레이션 동작은 입출력 전원 전압(VDDQ)이 인가된 상태에서 실시간으로 수행될 수 있다. 다시 말해 임피던스 캘리브레이션 동작이 파워-업 동작시 또는 외부의 요청에 의해 활성화 되어 수행되는 것이 아닌 입출력 전원 전압(VDDQ)이 인가된 상태에서 항상 활성화 되어 실시간으로 임피던스 캘리브레이션 동작이 수행될 수 있다. 이러한 실시간 임피던스 캘리브레이션 동작에 의해 메모리 시스템(1000)의 전원 전압 또는 온도의 변화에 효율적으로 대처할 수 있다.
도 9는 도 8의 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 컨트롤러(1200)는 기준 전압(Vref)을 출력하기 위한 컨트롤러 기준 전압 패드(VREF_C; 1202)를 포함하지 않을 수 있다. 또한 도 8을 통해 설명한 바와 같이 임피던스 캘리브레이션 동작을 완료하면 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 기준 전압(Vref)과 동일하거나 또는 실질적으로 동일하게 설정될 수 있기 때문에 별도로 기준 전압(Vref)을 출력하는 대신 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 기준 전압(Vref) 대신 출력할 수 있다. 결과적으로 도 9와 같이 메모리 컨트롤러(1200)의 컨트롤러 지큐 패드(ZQ_C; 1201)는 컨트롤러 캘리브레이션 저항(Rcal_C; 1400) 및 메모리 기준 전압 패드(VREF_M; 1302)와 연결될 수 있다. 다시 말해 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)로부터 기준 전압(Vref) 대신 기준 전압(Vref)과 실질적으로 동일한 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 출력 받아 기준 전압처럼 사용할 수 있다. 즉 버퍼 메모리 장치(1300)는 데이터 입력 동작시 메모리 컨트롤러(1200)의 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 데이터 신호의 하이 또는 로우를 판단으로 기준으로 사용할 수 있다.
도 7의 메모리 컨트롤러(1200)는 입출력 전원 전압(VDDQ)이 인가된 상태에서는 항상 기준 전압(Vref)을 출력하도록 구성될 수 있다. 상술한 바와 같이 메모리 컨트롤러(1200)가 컨트롤러 지큐 패드(ZQ_C; 1201)를 통해 기준 전압(Vref) 대신 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 출력하고, 버퍼 메모리 장치(1300)는 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 메모리 기준 전압 패드(VREF_M; 1302)를 통해 입력 받아 도 7의 기준 전압(Vref)과 같은 용도로 사용할 수 있다. 도 9와 같이 컨트롤러 지큐 패드(ZQ_C; 1201)를 통해 버퍼 메모리 장치(1300)가 사용할 기준 전압을 출력할 경우, 메모리 컨트롤러(1200)의 임피던스 캘리브레이션 동작이 실시간으로 수행될 수 있다. 다시 말해 메모리 컨트롤러(1200)는 입출력 전원 전압(VDDQ)이 인가된 상태에서는 항상 기준 전압(Vref) 대신 지큐 캘리브레이션 노드(ZQ_Cal)의 전압을 출력할 수 있어야 하므로 임피던스 캘리브레이션 동작 역시 실시간으로 수행될 수 있는 것이다. 이러한 실시간 임피던스 캘리브레이션 동작에 의해 메모리 컨트롤러는 입출력 전원 전압(VDDQ) 또는 온도 등의 변화에 효율적으로 대처할 수 있다.
도 10은 기준 전압 생성부를 구체적으로 설명하기 위한 회로도이다.
도 10을 참조하면, 기준 전압 생성부(1220)는, 일측이 입출력 전원 전압(VDDQ) 노드에 접속되는 제 1 저항(R1), 제 1 저항(R1)과 기준 전압(Vref) 노드 사이에 구비되며, 인에이블 신호 쌍(en, /en)에 의해 제어되는 제 1 패스게이트(PG1), 일측이 접지 전압(VSS) 노드에 접속되는 제 2 저항(R2), 제 2 저항(R2)과 기준 전압(Vref) 노드의 사이에 구비되며, 상기 인에이블 신호 쌍(en, /en)에 의해 제어되는 제 2 패스게이트(PG2), 입출력 전원 전압(VDDQ) 노드와 기준 전압(Vref) 노드 사이에 구비되는 제 3 저항(R3), 접지 전압 노드와 기준 전압(Vref) 노드 사이에 구비되는 제 4 저항(R4), 입출력 전원 전압(VDDQ) 노드와 기준 전압(Vref) 노드 사이에 구비되는 제 1 캐패시터(CAP1) 및 접지 전압 노드와 기준 전압(Vref) 노드 사이에 구비되는 제 2 캐패시터(CAP2)를 포함한다.
예시적으로 기준 전압(Vref)이 0.5xVDDQ 인 경우, 상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 저항비와 상기 제 3 저항(R3)과 상기 제 4 저항(R4)의 저항비는 서로 같으며, 각각 1:1이 될 수 있다. 단, 상기 제 1 저항(R1)과 상기 제 2 저항(R2)은 상기 제 3 저항(R3)과 상기 제 4 저항(R4)에 비해 낮은 저항값을 가질 수 있다. 이와 같은 구성에 의해, 임피던스 캘리브레이션 동작이 활성화될 때 노이즈(Noise)를 감소시키는 이점을 얻을 수 있고, 임피던스 캘리브레이션 동작이 비활성화되면 소모 전류를 감소시키는 이점을 얻을 수 있다.
도 11은 풀업 저항부를 구체적으로 설명하기 위한 회로도이다.
도 11을 참조하면, 풀업 저항부(1212)는, 각 게이트 단에 풀업 카운터(1211)로부터 출력된 풀업 코드(pu<n:1>)가 각각 한 비트씩 입력되고 소스 노드에 입출력 전원 전압(VDDQ)이 인가되는 제1 내지 제n 트랜지스터들(TR1 ~ TRn)을 포함할 수 있다. 제1 내지 제n 트랜지스터들(TR1 ~ TRn)의 드레인 노드는 공통적으로 분배 전압(Vdiv)에 연결될 수 있다.
각각의 트랜지스터들은 서로 다른 저항값을 가지며, 바람직하게는 풀업 코드(pu<n:1>)의 최상위 비트(pu<n>)가 입력되는 트랜지스터의 저항값에 대해, 하위 비트가 입력되는 트랜지스터 일수록 2배, 4배, 8배, 즉 2의 n승의 저항값을 갖는다. 다시 말해 풀업 코드(pu<n:1>)의 최하위 비트(pu<1>)가 입력되는 제1 트랜지스터(TR1)에 대해, 상위 비트가 입력되는 트랜지스터 일수록 2배, 4배, 8배, 즉 2의 n승배의 크기를 가질 수 있다. 예시적으로 풀업 코드(pu<n:1>)의 최하위 비트(pu<1>)가 입력되는 제1 트랜지스터는 하나의 트랜지스터로 구성되고, 풀업 코드(pu<n:1>)의 두번째 하위 비트(pu<2>)가 입력되는 제2 트랜지스터는 최하위 비트(pu<1>)가 입력되는 제1 트랜지스터와 동일한 크기의 트랜지스터 2개가 서로 병렬적으로 연결되어 구성될 수 있다. 이때 병렬적으로 연결된다는 것은 2개의 트랜지스터가 각각의 소스 노드, 드레인 노드 및 게이트 노드를 서로 공유하는 것이다. 또한 풀업 코드(pu<n:1>)의 세번째 하위 비트(pu<3>)가 입력되는 제3 트랜지스터는 최하위 비트(pu<1>)가 입력되는 제1 트랜지스터와 동일한 크기의 트랜지스터 4개가 서로 병렬적으로 연결되어 구성될 수 있다. 이러한 방식으로 풀업 트랜지스터들의 크기를 구성되는 것을 바이너리 관계로 구성되었다고 부른다.
이와 같은 구성에 의해, 상기 풀업 코드(pu<n:1>)의 논리값이 ‘1’씩 가변하게 되면, 상기 제 1 풀업 저항부(210)는 그에 비례하여 저항값을 감소 또는 증가시킬 수 있다.
도 12는 본 발명에 의한 임피던스 캘리브레이션 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 임피던스 캘리브레이션 동작시 도 11을 통해 설명한 풀업 저항부(1212)의 풀업 저항의 크기 변화를 도시한 것이다. 도 11을 통해 설명한 바와 같이 풀업 저항의 크기는 서로 다른 크기(width)를 가진 트랜지스터들의 온/오프로 제어될 수 있다.
임피던스 캘리브레이션 동작이 시작될 때 풀업 저항부(1212)에 포함된 제1 내지 제n 트랜지스터들은 모두 오프(off) 상태일 수 있다. 그리고 도 8의 기준 전압 생성부(1220)는 기준 전압(Vref)을 생성할 수 있다. 예시적으로 기준 전압(Vref)은 입출력 전원 전압(VDDQ)의 절반, 즉 0.5xVDDQ 일 수 있다. 풀업 저항부(1212)에 포함된 제1 내지 제n 트랜지스터들은 모두 오프(off) 상태이므로 도 8의 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 접지 전압에 가까운 전압일 수 있다. 따라서 비교기(1213)는 기준 전압(Vref) 대비 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 낮다는 결과를 출력하고, 이에 기초하여 풀업 카운터(1211)는 클럭 신호(CLK)에 동기하여 풀업 코드(pu<n:1>)의 값을 한 비트씩 순차적으로 가변할 수 있다. 풀업 저항부(1212)는 풀업 코드(pu<n:1>)의 값의 변화에 응답하여 도 11의 제1 내지 제n 트랜지스터의 온 내지 오프를 제어하여 풀업 저항의 크기를 감소시킬 수 있다. 다시 말해 풀업 저항부(1212)는 클럭 신호에 동기하여 풀업 코드(pu<n:1>)의 값이 한 비트씩 변화하는 것에 응답하여 도 11의 제1 내지 제n 트랜지스터를 순차적으로 온 내지 오프 시켜 활성화된 풀업 트랜지스터의 크기를 단계적으로 증가시킬 수 있다. 풀업 저항의 크기가 감소됨에 따라 결과적으로 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 서서히 상승할 것이다.
또한 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 목표 전압(target), 즉 기준 전압(Vref) 보다 커지면 비교기(1213)는 기준 전압(Vref) 대비 지큐 캘리브레이션 노드(ZQ_Cal)의 전압이 높다는 결과를 출력하고, 이에 기초하여 풀업 카운터(1211)는 클럭 신호(CLK)에 동기하여 풀업 코드(pu<n:1>)의 값을 한 비트씩 순차적으로 가변할 수 있다. 풀업 저항부(1212)는 풀업 코드(pu<n:1>)의 값의 변화에 응답하여 도 11의 제1 내지 제n 트랜지스터의 온 내지 오프를 제어하여 풀업 저항의 크기를 증가시킬 수 있다. 다시 말해 풀업 저항부(1212)는 클럭 신호에 동기하여 풀업 코드(pu<n:1>)의 값이 한 비트씩 변화하는 것에 응답하여 도 11의 제1 내지 제n 트랜지스터를 순차적으로 온 내지 오프 시켜 활성화된 풀업 트랜지스터의 크기를 단계적으로 감소시킬 수 있다. 풀업 저항의 크기가 증가됨에 따라 결과적으로 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 서서히 하강할 것이다.
이러한 피드백 동작에 따라 지큐 캘리브레이션 노드(ZQ_Cal)의 전압은 목표 전압(target), 즉 기준 전압(Vref)과 동일하거나 실질적으로 동일한 전압으로 설정될 수 있다.
도 13은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다. 또한 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 버퍼 메모리 장치(1300)의 데이터 액세스 동작, 예컨대 쓰기(write) 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 비휘발성 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 버퍼 메모리 장치(1300)의 데이터 액세스 동작, 예컨대 쓰기(write) 또는 리드(read) 동작을 제어할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 비휘발성 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다. 또한 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 버퍼 메모리 장치(1300)의 데이터 액세스 동작, 예컨대 쓰기(write) 또는 리드(read) 동작을 제어할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 비휘발성 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 버퍼 메모리 장치(1300)의 데이터 액세스 동작, 예컨대 쓰기(write) 또는 리드(read) 동작을 제어할 수 있다.
카드 인터페이스(7100)는 호스트(2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 기준 전압 패드를 포함하는 버퍼 메모리 장치;
    컨트롤러 지큐 패드를 포함하는 메모리 컨트롤러; 및
    컨트롤러 캘리브레이션 저항을 포함하고,
    상기 기준 전압 패드, 상기 컨트롤러 지큐 패드 및 상기 컨트롤러 캘리브레이션 저항이 서로 연결된 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는 기준 전압을 생성하는 기준 전압 생성부를 포함하고,
    임피던스 캘리브레이션 동작이 활성화 된 때, 상기 컨트롤러 지큐 패드로 출력되는 전압은 상기 기준 전압과 동일한 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는 상기 컨트롤러 지큐 패드에 연결된 풀업 저항부를 포함하고,
    상기 임피던스 캘리브레이션 동작이 활성화 된 때, 상기 풀업 저항부는 상기 컨트롤러 캘리브레이션 저항의 크기와 상기 기준 전압에 기초하여 풀업 저항의 크기를 가변하도록 구성된 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러의 입출력 전원 전압은 상기 기준 전압의 2배인 것을 특징으로 하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 풀업 저항부는 서로 병렬로 연결된 다수의 트랜지스터들을 포함하고,
    상기 다수의 트랜지스터들의 크기는 바이너리 관계로 구성되는 것을 특징으로 하는 메모리 시스템.
  6. 제3항에 있어서,
    상기 메모리 컨트롤러는 풀업 코드를 생성하는 풀업 카운터를 포함하고,
    상기 풀업 카운터는 클럭 신호에 동기하여 상기 풀업 저항부의 상기 풀업 저항의 크기를 가변하는 상기 풀업 코드를 생성하는 것을 특징으로 하는 메모리 시스템.
  7. 제3항에 있어서,
    상기 메모리 컨트롤러는 제1 입력 및 제2 입력을 가지는 비교기를 포함하고,
    상기 제1 입력은 상기 컨트롤러 지큐 패드와 연결되고, 상기 제2 입력으로 상기 기준 전압이 입력되는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는 풀업 코드를 생성하는 풀업 카운터를 포함하고,
    상기 풀업 카운터는 클럭 신호에 동기하여 상기 비교기의 출력 전압에 기초하여 상기 풀업 코드를 가변하는 것을 특징으로 하는 메모리 시스템.
  9. 제3항에 있어서,
    입출력 전원 전압이 인가된 때, 상기 메모리 컨트롤러는 실시간으로 상기 임피던스 캘리브레이션 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  10. 제2항에 있어서,
    상기 버퍼 메모리 장치는 데이터 입력 동작시 상기 기준 전압 패드를 통해 입력된 전압에 근거하여 데이터 신호의 하이(high) 또는 로우(low)를 판단하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 버퍼 메모리 장치에 연결된 메모리 캘리브레이션 저항을 더 포함하고,
    상기 메모리 캘리브레이션 저항은 상기 컨트롤러 캘리브레이션 저항과 동일한 크기를 가지는 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 버퍼 메모리 장치는 다수의 디램들을 포함하고,
    상기 다수의 디램들은 상기 메모리 컨트롤러와 데이터를 교환하기 위한 데이터 전송 라인을 공유하는 것을 특징으로 하는 메모리 시스템.
  13. 버퍼 메모리 장치;
    제1 패드를 포함하는 메모리 컨트롤러; 및
    상기 제1 패드를 통해 상기 메모리 컨트롤러와 연결되는 컨트롤러 캘리브레이션 저항을 포함하고,
    상기 메모리 컨트롤러는 상기 컨트롤러 캘리브레이션 저항의 크기에 기초하여 임피던스 캘리브레이션 동작을 수행하고,
    상기 버퍼 메모리 장치는 데이터 입력 동작시 상기 메모리 컨트롤러로부터 상기 제1 패드를 통해 출력되는 전압을 기준으로 데이터 신호의 하이(high) 또는 로우(low)를 판단하는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    제2 패드를 통해 상기 버퍼 메모리 장치에 연결된 메모리 캘리브레이션 저항을 더 포함하고,
    상기 버퍼 메모리 장치는 상기 메모리 캘리브레이션 저항의 크기에 기초하여 자체적인 임피던스 캘리브레이션 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 버퍼 메모리 장치는 제3 패드를 포함하고,
    상기 버퍼 메모리 장치는 상기 제1 패드를 통해 출력되는 상기 전압을 상기 제3 패드를 통해 입력 받는 것을 특징으로 하는 메모리 시스템.
  16. 제13항에 있어서,
    상기 메모리 컨트롤러는 기준 전압을 생성하는 기준 전압 생성부를 포함하고,
    상기 임피던스 캘리브레이션 동작이 활성화 된 때, 상기 제1 패드로 출력되는 상기 전압은 상기 기준 전압과 동일한 것을 특징으로 하는 메모리 시스템.
  17. 제13항에 있어서,
    입출력 전원 전압이 인가된 때, 상기 메모리 컨트롤러는 실시간으로 상기 임피던스 캘리브레이션 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  18. 제14항에 있어서,
    상기 버퍼 메모리 장치는 DDR4 SDRAM을 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 제14항에 있어서,
    상기 버퍼 메모리 장치는 다수의 디램들을 포함하고,
    상기 다수의 디램들은 상기 메모리 컨트롤러와 데이터를 교환하기 위한 데이터 전송 라인을 공유하는 것을 특징으로 하는 메모리 시스템.
  20. 제16항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 패드에 연결된 임피던스 캘리브레이션 회로를 포함하고,
    상기 임피던스 캘리브레이션 회로는 상기 캘리브레이션 저항의 크기와 상기 기준 전압에 기초하여 상기 제1 패드를 통해 출력되는 상기 전압을 가변하도록 구성된 것을 특징으로 하는 메모리 시스템.
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