CN109493901B - 具有阻抗校准电路的存储器系统 - Google Patents

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Abstract

本发明涉及一种存储器系统，其包括：缓冲存储器装置，其包括参考电压焊盘；存储器控制器，其包括控制器ZQ焊盘；以及控制器校准电阻器，其中参考电压焊盘、控制器ZQ焊盘和控制器校准电阻器彼此联接。

Description

具有阻抗校准电路的存储器系统
相关申请的交叉引用
本申请要求于2017年9月11日提交的申请号为10-2017-0116037的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本公开的各个示例性实施例总体涉及一种存储器系统。特别地，实施例涉及一种存储器系统的阻抗校准电路。
背景技术
通常，存储器系统包括非易失性存储器装置、缓冲存储器装置和存储器控制器。存储器控制器高速地与缓冲存储器装置交换数据。当存储器控制器从缓冲存储器装置接收数据时，从缓冲存储器装置的输出缓冲器输出的数据信号被输入到存储器控制器的输入缓冲器。此时，不可避免地会发生信号反射。信号反射是指以下现象：由于存储器控制器的输入缓冲器中的输入/输出端的输入阻抗与数据传输线的阻抗不匹配，导致输入到存储器控制器的输入缓冲器的数据信号的部分被反射到数据传输线的现象。
当输出数据信号的速度不高时，信号反射不成问题。然而，如果输出数据信号的速度超过特定速度，则可能出现存储器控制器可能由于信号反射而不能稳定地接收数据信号的问题。即，从缓冲存储器装置输出的数据信号可能受到先前从缓冲存储器装置输出的数据信号的反射信号的干扰。即使当数据被输出时，也类似地发生信号反射。为了防止信号反射，诸如终端电阻(on die termination)校准电路的阻抗校准电路被设置在存储器控制器的数据输入/输出端处，使得存储器控制器的数据输入/输出端的阻抗与数据传输线的阻抗相匹配。
发明内容
实施例提供一种包括阻抗校准电路的存储器系统，该阻抗校准电路的占用面积(area)被减小。
根据本公开的一方面，提供一种存储器系统，其包括：缓冲存储器装置，其包括参考电压焊盘；存储器控制器，其包括控制器ZQ焊盘；以及控制器校准电阻器，其中参考电压焊盘、控制器ZQ焊盘和控制器校准电阻器彼此联接。
根据本公开的一方面，提供一种存储器系统，其包括：缓冲存储器装置；存储器控制器，其包括第一焊盘；以及控制器校准电阻器，其通过第一焊盘联接到存储器控制器，其中存储器控制器基于控制器校准电阻器的电阻执行阻抗校准操作，其中在数据输入操作中，缓冲存储器装置基于通过第一焊盘从存储器控制器输出的电压来确定数据信号是逻辑‘高’还是逻辑‘低’。
根据本公开的一方面，提供一种传输系统，其包括：第一装置和第二装置；传输线，其适于在第一装置和第二装置之间传输信号，其中第一装置根据第一校准电阻来匹配第一装置和传输线之间的阻抗，以及其中当第一装置完成阻抗匹配时，第二装置根据第二校准电阻和第一校准电阻的电压来匹配第二装置和传输线之间的阻抗。
附图说明
现在将参照附图在下文中更详细地描述示例性实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本示例性实施例的范围。
在附图中，为了清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出根据本公开的另一实施例的存储器系统的示图。
图3是示出图2的动态随机存取存储器(DRAM)的示图。
图4是示出图1的非易失性存储器装置的示图。
图5是示出图1的存储器控制器的示图。
图6是示出根据本公开的实施例的存储器控制器的示图。
图7是示出包括图6的存储器控制器的存储器系统的示图。
图8是示出根据本公开的另一实施例的存储器控制器的示图。
图9是示出包括图8的存储器控制器的存储器系统的示图。
图10是详细示出参考电压生成单元的电路图。
图11是详细示出上拉电阻器单元的电路图。
图12是示出根据本公开的阻抗校准操作的示图。
图13是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图14是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图15是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图16是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意的是，本发明可以以不同的形式和变型实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完整的，并且将向本发明所属领域的技术人员完全传达本发明。在整个公开中，遍及本发明的各个附图和实施例，相同的附图标记表示相同的部件。因此，附图和描述在本质上被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可以直接地连接或联接到另一元件，或者可以在其间插入一个或多个中间元件的情况下间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，除非存在不同的公开，否则这表示元件可以进一步包括另一部件，而不排除另一部件。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。
如本文使用的，单数形式也可以包括复数形式，除非上下文另有清楚地说明。
在以下描述中，为了提供本发明的全面理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实现。在其它情况下，为了不使本发明被不必要地模糊，未详细地描述公知的进程结构和/或进程。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是示出根据本公开的实施例的存储器系统1000的示图。
参照图1，存储器系统1000可以包括即使在电源被切断时也保留存储的数据的非易失性存储器装置1100、用于临时存储数据的缓冲存储器装置1300以及在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300的存储器控制器1200。
主机2000可以使用诸如以下的各种通信方式中的至少一种与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪速存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)等。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求，通过控制非易失性存储器装置1100来编程或读取数据。而且，存储器控制器1200可以存储包括在非易失性存储器装置1100中的主存储块和子存储块的信息并且根据针对编程操作加载的数据量来选择非易失性存储器装置1100对主存储块或子存储块执行编程操作。在一些实施例中，非易失性存储器装置1100可以包括闪速存储器。
存储器控制器1200可以控制主机2000与缓冲存储器装置1300之间的数据交换，或者将用于控制非易失性存储器装置1100的系统数据临时存储在缓冲存储器装置1300中。缓冲存储器装置1300可以用作存储器控制器1200的工作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可以存储由存储器控制器1200执行的代码和命令。而且，缓冲存储器装置1300可以存储由存储器控制器1200处理的数据。
存储器控制器1200可以将从主机2000输入的数据临时存储在缓冲存储器装置1300中，并且然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100以被存储在非易失性存储器装置1100中。而且，存储器控制器1200可以接收从主机2000输入的数据和逻辑地址，并且将逻辑地址转换为物理地址，其中物理地址指示非易失性存储器装置1100中的、数据将被实际存储在其中的区域。而且，存储器控制器1200可以将逻辑到物理地址映射表存储在缓冲存储器装置1300中，其中逻辑到物理地址映射表建立逻辑地址与物理地址之间的映射关系。
在一些实施例中，缓冲存储器装置1300可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)等。
图2是示出根据本公开的另一实施例的存储器系统1000的示图。
参照图2，缓冲存储器装置1300可以被设置为包括一个或多个动态随机存取存储器(DRAM)1305的模块形式。通过共享相同的数据传输线，DRAM 1305可以与存储器控制器1200交换数据信号。此处，DRAM可以是第四代双倍数据速率同步动态随机存取存储器(DDR4SDRAM)。
当从DRAM 1305输出的数据信号被输入到存储器控制器1200的输入缓冲器时，可能发生信号反射。信号反射是指以下现象：由于存储器控制器的输入缓冲器中的输入/输出端的输入阻抗与数据传输线路的阻抗不匹配，输入到存储器控制器的输入缓冲器的数据信号的一部分被反射到数据传输线。可能需要阻抗校准操作来防止由于信号反射而引起的数据信号失真。
图3是示出图2的一个或多个DRAM 1305的示图。
参照图3，DRAM 1305可以包括存储器单元阵列510、行解码器520、读出放大器电路530、列解码器540、控制逻辑550、命令解码器560、模式寄存器设置(MRS)电路570、地址缓冲器580、数据输入/输出电路590和刷新电路500。
存储器单元阵列510是在行方向和列方向上布置多个存储器单元的数据存储装置。存储器单元阵列510包括多个DRAM存储器单元，并且当电源被切断时存储在DRAM存储器单元中的数据可能消失。读出放大器电路530可以基于存储在被选择的存储器单元中的电荷的分布，通过感测和放大位线对之间的电压差来读取存储在存储器单元阵列510中的数据。
基于地址信号ADD，通过数据输入/输出电路590输入的数据DQ被写入存储器单元阵列510中。基于地址信号ADD从存储器单元阵列510读取的数据DQ通过数据输入/输出电路590输出到外部。地址信号ADD被输入到地址缓冲器580，以指定待被写入数据或待从其读取数据的存储器。地址缓冲器580临时存储从外部输入的地址信号ADD。
数据输入/输出电路590可以通过存储器参考电压焊盘VREF_M来接收从外部装置输入的参考电压。参考电压可以是当数据被输入时，成为用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
行解码器520解码从地址缓冲器580输出的地址信号ADD中的行地址，以指定联接到待被输入数据或待从其输出数据的存储器单元的字线。也就是说，在数据写入或读取模式下，行解码器120通过解码从地址缓冲器580输出的行地址来启用相应字线。
列解码器540解码从地址缓冲器580输出的地址信号ADD中的列地址，以指定联接到待被输入数据或待从其输出数据的存储器单元的位线。
命令解码器560接收外部施加的命令信号CMD，诸如例如包括/CBR、/CKE等的信号，并且解码信号，从而内部生成解码后的命令信号。MRS电路570响应于地址信号ADD和用于指定DRAM 1305的操作模式的MRS命令来设置内部模式寄存器。控制逻辑550可以响应于从命令解码器560输出的命令来控制DRAM 1305的操作。
刷新电路500可以控制读取存储的数据并且然后重新写入读取的数据的刷新操作，以防备存储在包括在存储器单元阵列510中的每一个DRAM存储器单元中的电容器中的电荷消失的情况。
另外，虽然在图3中未示出，但是DRAM 1305可以进一步包括用于生成时钟信号的时钟电路、用于通过接收外部施加的电源电压来生成或划分内部电压的电源电路等。
图4是示出图1的非易失性存储器装置1100的示图。
参照图4，非易失性存储器装置1100可以包括存储数据的存储器单元阵列100。非易失性存储器装置1100可以包括外围电路200，其被配置为执行将数据存储在存储器单元阵列100中的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。非易失性存储器装置1100可以包括控制逻辑300，其在存储器控制器1200(在图1中示出)的控制下控制外围电路200。存储器单元阵列100可以包括多个NAND闪速存储器单元，并且当电源被切断时存储在NAND闪速存储器单元中的数据可以不消失。
存储器单元阵列100可以包括多个存储块MB1至MBk(其中k是正整数)110(在下文中，被称为“存储块110”)。局部线(local line)LL和位线BL1至BLn(其中n是正整数)可以联接到存储块110。例如，局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。而且，局部线LL可以进一步包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟(dummy)线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线以及源极线。例如，局部线LL可以进一步包括虚拟线。例如，局部线LL可以进一步包括管线。局部线LL可以分别联接到存储块110，并且位线BL1到BLn可以共同联接到存储块110。存储块110可以被实施为二维结构或三维结构。例如，在具有二维结构的存储块110中，存储器单元可以在平行于衬底的方向上布置。例如，在具有三维结构的存储块110中，存储器单元可以在垂直于衬底的方向上布置。
外围电路200可以在控制逻辑300的控制下，对选择的存储块110执行编程操作、读取操作或擦除操作。例如，在控制逻辑300的控制下，外围电路200可以将验证电压和通过电压供给到第一选择线、第二选择线和字线，选择性地放电第一选择线、第二选择线和字线，并且可以验证联接到字线之中的被选择字线的存储器单元。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。而且，电压生成电路210可以响应于操作信号OP_CMD而选择性地放电局部线LL。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可以响应于行地址RADD而将操作电压Vop传输到联接到被选择存储块110的局部线LL。
页面缓冲器组230可以包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn231。页面缓冲器PB1至PBn 231可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作中，页面缓冲器PB1至PBn 231可以临时存储通过位线BL1至BLn接收的数据，或者可以感测位线BL1至BLn的电压或电流。
列解码器240可以响应于列地址CADD，在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器1200(在图1中示出)接收的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作和验证操作中，感测电路260可以响应于权限位VRY_BIT<#>而生成参考电流，并且通过将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和权限位VRY_BIT<#>来控制外围电路200。而且，控制逻辑300可以响应于从感测电路260接收的通过信号PASS或失败信号FAIL来确定验证操作是已经通过还是已经失败。
图5是示出图1的存储器控制器1200的示图。
参照图5，存储器控制器1200可以包括处理器710、错误校正码(ECC)电路720、主机接口730、非易失性存储器装置接口740、缓冲存储器装置接口750和总线760。
总线760可以提供存储器控制器1200的部件之间的通道。
处理器710可以控制存储器控制器1200的全部操作并且可以执行逻辑操作。处理器710可以通过主机接口730与外部主机2000通信并且可以通过非易失性存储器装置接口740与非易失性存储器装置1100通信。而且，处理器710可以通过缓冲存储器装置接口750与缓冲存储器装置1300通信。
ECC电路720可以执行ECC操作。ECC电路720可以对待通过非易失性存储器装置接口740而被写入到非易失性存储器装置1100的数据执行ECC编码。经ECC编码的数据可以通过非易失性存储器装置接口740被传输到非易失性存储器装置1100。ECC电路720可以对通过非易失性存储器装置接口740从非易失性存储器装置1100接收的数据执行ECC解码。在实施例中，ECC电路720可以作为非易失性存储器装置接口740的部件而被包括在非易失性存储器装置接口740中。
主机接口730可以在处理器710的控制下与外部主机2000(在图1中示出)通信。主机接口730可以使用诸如以下的各种通信方式中的至少一种与主机2000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
非易失性存储器装置接口740可以在处理器710的控制下与非易失性存储器装置1100通信。非易失性存储器装置接口740可以通过通道与非易失性存储器装置1100通信命令、地址和数据。
在实施例中，处理器710可以使用代码来控制存储器控制器1200的操作。处理器710可以从设置在存储器控制器1200中的只读存储器(ROM)加载代码。在另一实施例中，处理器710可以通过非易失性存储器装置接口740从非易失性存储器装置1100加载代码。
在实施例中，存储器控制器1200的总线760可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1200中传输数据，并且控制总线可以在存储器控制器1200中传输诸如命令或地址的控制信息。当总线760被划分成控制总线和数据总线时，数据总线和控制总线彼此分开，并且可以不相互干扰或影响。数据总线可以联接到主机接口730、ECC电路720、非易失性存储器装置接口740和缓冲存储器装置接口750。控制总线可以联接到主机接口730、处理器710、非易失性存储器装置接口740和缓冲存储器装置接口750。
缓冲存储器装置接口750可以在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器装置接口750可以通过通道与缓冲存储器装置1300通信命令、地址和数据。
图6是示出根据本公开的实施例的存储器控制器1200的示图。
参照图6，存储器控制器1200可以包括阻抗校准电路1210和生成参考电压Vref的参考电压生成单元1220。阻抗校准电路1210可以包括上拉计数器1211、上拉电阻器单元1212和比较器1213，其中上拉计数器1211响应于由参考电压生成单元1220生成的参考电压Vref而生成上拉码pu<n:1>、上拉电阻器单元1212响应于上拉码pu<n:1>而改变上拉电阻器的电阻。
参考电压生成单元1220可以针对ZQ校准操作而生成参考电压Vref。在实施例中，参考电压Vref可以是输入/输出电源电压VDDQ的一半，即0.5×VDDQ。另外，存储器控制器1200可以在施加输入/输出电源电压VDDQ的状态下始终输出参考电压Vref。通常，由于存储器控制器1200利用大电流驱动能力来将参考电压Vref输出到外部，因此存储器控制器1200可能消耗大电流以生成参考电压Vref。外部装置，例如，缓冲存储器装置1300可以在数据输入操作中使用由存储器控制器1200输出的参考电压Vref。换言之，在数据输入操作中，缓冲存储器装置1300可以使用参考电压Vref作为用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考电压。缓冲存储器装置1300可以包括多个DRAM 1305(图2中所示)的模块形式来配置。因此，存储器控制器1200可能需要利用大电流驱动能力来生成并输出参考电压Vref。
参考电压Vref的节点和ZQ校准节点ZQ_cal可以联接到比较器1213的两个输入端。比较器1213可以通过比较参考电压Vref与ZQ校准节点ZQ_cal的电压来生成分压Vdiv。
分压Vdiv和时钟信号CLK可以被输入到上拉计数器1211。上拉计数器1211可以基于分压Vdiv来改变上拉码pu<n:1>的值。而且，上拉计数器1211可以与时钟信号CLK同步地改变上拉码pu<n:1>的值。
上拉电阻器单元1212可以基于从上拉计数器1211输出的上拉码pu<n:1>的值来改变上拉电阻器的电阻。如果上拉电阻器的电阻改变，则可以改变ZQ校准节点ZQ_cal的电压。
在实施例中，当ZQ校准节点ZQ_cal的电压高于参考电压Vref时，上拉计数器1211可以与时钟信号CLK同步地改变上拉码pu<n:1>的值，使得上拉电阻器单元1212的上拉电阻器的电阻增大。上拉电阻器单元1212可以响应于上拉码pu<n:1>的值而增加上拉电阻器的电阻。因此，ZQ校准节点ZQ_cal的电压可能减小。
在实施例中，当ZQ校准节点ZQ_cal的电压低于参考电压Vref时，上拉计数器1211可以与时钟信号CLK同步地改变上拉码pu<n:1>的值，使得上拉电阻器单元1212的上拉电阻器的电阻减小。上拉电阻器单元1212可以响应于上拉码pu<n:1>的值而减小上拉电阻器的电阻。因此，ZQ校准节点ZQ_cal的电压可能增大。
根据上述的阻抗校准操作，ZQ校准节点ZQ_cal的电压可以被设置为等于或基本等于参考电压Vref。可以在上电(power-up)操作中执行阻抗校准操作或者响应于外部请求而执行阻抗校准操作。而且，可以在施加输入/输出电源电压VDDQ的状态下实时执行阻抗校准操作。当实时执行阻抗校准操作时，存在以下优点：存储器控制器可以实时响应输入/输出电源电压VDDQ、温度等的变化。
参考电压Vref可以通过控制器参考电压焊盘VREF_C 1202而被输出到外部装置，例如缓冲存储器装置1300。另外，ZQ校准节点ZQ_cal可以通过ZQ焊盘ZQ_C 1201联接到外部装置，例如缓冲存储器装置1300。当在存储器控制器1200和缓冲存储器装置1300之间输入/输出数据时，参考电压Vref可以是用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
图7是示出包括图6的存储器控制器1200的存储器系统的示图。
参照图7，存储器控制器1200可以通过控制器参考电压焊盘VREF_C 1202输出由参考电压生成单元1220(图6中所示)生成的参考电压Vref。输出的参考电压Vref可以通过缓冲存储器装置1300的存储器参考电压焊盘VREF_M 1302而被输入到缓冲存储器装置1300。当在存储器控制器1200和缓冲存储器装置1300之间输入/输出数据时，参考电压Vref可以是用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
在存储器控制器1200中，ZQ校准节点ZQ_cal(图6中所示)可以通过控制器ZQ焊盘ZQ_C 1201联接到控制器校准电阻器Rcal_C 1400。参照图6描述的阻抗校准操作，即，校正上拉电阻器单元1212的上拉电阻器的电阻的操作可以基于控制器校准电阻器Rcal_C 1400来执行。在实施例中，当参考电压Vref例如是0.5×VDDQ时，上拉电阻器单元1212的上拉电阻器的电阻可以被校正为基本上等于控制器校准电阻器Rcal_C 1400的电阻。在另一示例中，当参考电压Vref例如是2/3×VDDQ时，上拉电阻器单元1212的上拉电阻器的电阻可以被校正为控制器校准电阻器Rcal_C 1400的电阻的大约1/2。在另一示例中，当参考电压Vref例如是1/3×VDDQ时，上拉电阻器单元1212的上拉电阻器的电阻可以被校正为控制器校准电阻器Rcal_C 1400的电阻的大约1.5倍。
缓冲存储器装置1300可以通过存储器ZQ焊盘ZQ_M 1301联接到存储器校准电阻器Rcal_M 1401。缓冲存储器装置1300还可以包括具有与存储器控制器1200的阻抗校准电路的形式类似的形式的阻抗校准电路，并且可以基于存储器校准电阻器Rcal_M 1401自主地执行阻抗校准操作。控制器校准电阻器Rcal_C 1400和存储器校准电阻器Rcal_M 1401可以是具有相同大小的电阻器。另外，当控制器校准电阻器Rcal_C 1400被端接至接地电压VSS时，存储器校准电阻器Rcal_M 1401也可以被端接至接地电压VSS。当控制器校准电阻器Rcal_C 1400被端接至输入/输出电源电压VDDQ时，存储器校准电阻器Rcal_M 1401也可以被端接至输入/输出电源电压VDDQ。
图8是示出根据本公开的另一实施例的存储器控制器1200的示图。
参照图8，与参照图6描述的存储器控制器1200不同，图8中描述的存储器控制器1200可以不包括用于输出参考电压Vref的控制器参考电压焊盘VREF_C 1202。如果参照图6所述完成了阻抗校准操作，则ZQ校准节点ZQ_cal的电压可以被设置为等于或基本等于参考电压Vref。因此，可以输出ZQ校准节点ZQ_cal的电压，而不是参考电压Vref。
如上所述，当存储器控制器1200不包括用于输出参考电压Vref的控制器参考电压焊盘VREF_C 1202时，焊盘的数量可以减少，从而提高整体生产率。
如图6所述，存储器控制器1200可以在施加输入/输出电源电压VDDQ的状态下始终输出参考电压Vref。在该情况下，当如图8所示去除控制器参考电压焊盘VREF_C 1202并且输出ZQ校准节点ZQ_cal的电压而不是参考电压Vref时，可以在施加输入/输出电源电压VDDQ的状态下实时执行阻抗校准操作。换言之，不在上电操作或由外部请求的情况下执行阻抗校准操作，而是在施加输入/输出电源电压VDDQ的状态下始终执行阻抗校准操作。因此，可以实时执行阻抗校准操作。根据实时执行的阻抗校准操作，可以有效地抵消存储器系统100的电源电压或温度的变化。
图9是示出包括图8的存储器控制器1200的存储器系统的示图。
参照图9，存储器控制器1200可以不包括用于输出由参考电压生成单元1220生成的参考电压Vref的控制器参考电压焊盘VREF_C 1202。另外，如果参照图8所述完成了阻抗校准操作，则ZQ校准节点ZQ_cal的电压可以被设置为等于或基本等于参考电压Vref。因此，可以输出ZQ校准节点ZQ_cal的电压，而不是参考电压Vref。因此，如图9所示，存储器控制器1200的控制器ZQ焊盘ZQ_C 1203可以联接到控制器校准电阻器Rcal_C 1400和存储器参考电压焊盘VREF_M 1302。换言之，缓冲存储器装置1300可以从存储器控制器1200接收基本上等于参考电压Vref的ZQ校准节点ZQ_cal的电压，而不是参考电压Vref，以使用ZQ校准节点ZQ_cal的电压作为参考电压Vref。即，在数据输入操作中，缓冲存储器装置1300可以使用存储器控制器1200的ZQ校准节点ZQ_cal的电压作为用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考。
图7的存储器控制器1200可以在施加输入/输出电源电压VDDQ的状态下始终输出参考电压Vref。如参照图9所述，存储器控制器1200可以通过控制器ZQ焊盘ZQ_C 1203输出ZQ校准节点ZQ_cal的电压而不是参考电压Vref，并且缓冲存储器装置1300可以通过存储器参考电压垫VREF_M 1302接收ZQ校准节点ZQ_cal的电压，以使用ZQ校准节点ZQ_cal的电压而不是参考电压Vref。当如图9所示通过控制器ZQ焊盘ZQ_C 1203输出待由缓冲存储器装置1300使用的参考电压时，可以实时执行存储器控制器1200的阻抗校准操作。换言之，存储器控制器1200可以始终输出ZQ校准节点ZQ_cal的电压而不是参考电压Vref，因此也可以实时执行阻抗校准操作。根据实时执行的阻抗校准操作，存在以下优点：存储器控制器可以实时有效地响应于输入/输出电源电压VDDQ、温度等的变化。
图10是详细示出参考电压生成单元1220的电路图。
参照图10，参考电压生成单元1220包括：第一电阻器R1，其一端联接到输入/输出电源电压VDDQ的节点；第一通过门(pass gate)PG1，其被设置在第一电阻器R1和参考电压Vref的节点之间并且由一对使能信号en和/en控制；第二电阻器R2，其一端联接到接地电压VSS的节点；第二通过门PG2，其被设置在第二电阻器R2和参考电压Vref的节点之间并且由一对使能信号en和/en控制；第三电阻器R3，其被设置在输入/输出电源电压VDDQ的节点和参考电压Vref的节点之间；第四电阻器R4，其被设置在接地电压VSS的节点和参考电压Vref的节点之间；第一电容器CAP1，其被设置在输入/输出电源电压VDDQ的节点和参考电压Vref的节点之间；以及第二电容器CAP2，其被设置在接地电压VSS的节点和参考电压Vref的节点之间。
在实施例中，当参考电压Vref例如是0.5×VDDQ时，第一电阻器R1与第二电阻器R2的电阻比可以基本上等于第三电阻器R3与第四电阻器R4的电阻比，并且每个电阻比可以是1:1。然而，第一电阻器R1和第二电阻器R2可以具有低于第三电阻器R3和第四电阻器R4的电阻值的电阻值。根据上述配置，当执行阻抗校准操作时可以降低噪声，并且当不执行阻抗校准操作时可以降低电流消耗。
图11是详细示出上拉电阻器单元1212的电路图。
参照图11，上拉电阻器单元1212可以包括第一晶体管TR1至第n晶体管TRn。从上拉计数器1211输出的上拉码pu<n:1>的位可以分别输入到第一晶体管TR1至第n晶体管TRn的栅极节点，并且输入/输出电源电压VDDQ被施加到第一晶体管TR1至第n晶体管TRn的源极节点。分压Vdiv可以共同联接到第一晶体管TR1至第n晶体管TRn的漏极节点。
晶体管具有不同的电阻值。在晶体管中，晶体管可以具有被输入上拉码pu<n:1>中的最高有效位pu<n>的晶体管的电阻值的2倍、4倍、8倍、...、即，2n倍的电阻值。换言之，晶体管可以具有被输入上拉码pu<n:1>中的最低有效位pu<1>的晶体管的尺寸的2倍、4倍、8倍、...、即，2n倍的尺寸m。在实施例中，被输入上拉码pu<n:1>中的最低有效位pu<1>的第一晶体管TR1可以配置有一个晶体管，并且被输入上拉码pu<n:1>中的第二最低有效位pu<2>的第二晶体管TR2可以配置有彼此并联联接的两个晶体管，其中该晶体管具有与第一晶体管TR1相同的尺寸。当两个晶体管彼此并联联接时，两个晶体管彼此共用源极节点、漏极节点和栅极节点。另外，被输入上拉码pu<n:1>中的第三最低有效位pu<3>的第三晶体管TR3可以配置有彼此并联联接的四个晶体管，其中该晶体管具有与第一晶体管TR1相同的尺寸。当以这种方式配置上拉晶体管的尺寸时，这被称为二进制关系。
根据上述配置，如果上拉码pu<n:1>的逻辑值改变‘1’，则上拉电阻器单元1212可以与该变化成比例地减小或增大电阻值。
图12是示出根据本公开的阻抗校准操作的示图。
参照图12，图12示出在阻抗校准操作中，参照图11描述的上拉电阻器单元1212的上拉电阻器的电阻变化。如参照图11所述，可以通过导通/关断具有不同宽度的晶体管来控制上拉电阻器的电阻。
当阻抗校准操作开始时，包括在上拉电阻器单元1212中的第一晶体管至第n晶体管可以全部处于关断状态。另外，图8的参考电压生成单元1220可以生成参考电压Vref。在实施例中，参考电压Vref可以是输入/输出电源电压VDDQ的一半，即0.5×VDDQ。由于包括在上拉电阻器单元1212中的第一晶体管至第n晶体管全部处于关断状态，因此图8的ZQ校准节点ZQ_cal的电压可以是接近接地电压VSS的电压。因此，比较器1213可以输出ZQ校准节点ZQ_cal的电压低于参考电压Vref的结果，并且基于该结果，上拉计数器1211可以使上拉码pu<n:1>的值与时钟信号同步地、顺序地改变一位。响应于上拉码pu<n:1>的值的变化，通过控制图11的第一晶体管至第n晶体管的导通/关断，上拉电阻器单元1212可以减小上拉电阻器的电阻。换言之，响应于上拉码pu<n:1>的值与时钟信号同步地改变一位，通过顺序地导通/关断图11的第一晶体管至第n晶体管，上拉电阻器单元1212可以使得激活的上拉晶体管的宽度逐渐增加。随着上拉电阻器的电阻减小，ZQ校准节点ZQ_cal的电压逐渐增大。
另外，如果ZQ校准节点ZQ_cal的电压高于目标电压Target，即参考电压Vref，则比较器1213可以输出ZQ校准节点ZQ_cal的电压高于参考电压Vref的结果，并且基于该结果，上拉计数器1211可以使得上拉码pu<n:1>的值与时钟信号同步地、顺序地改变一位。响应于上拉码pu<n:1>的值的变化，通过控制图11的第一晶体管至第n晶体管的导通/关断，上拉电阻器单元1212可以增大上拉电阻器的电阻。换言之，响应于上拉码pu<n:1>的值与时钟信号同步地改变一位，通过顺序地导通/关断图11的第一晶体管至第n晶体管，上拉电阻器单元1212可以使得激活的上拉晶体管的宽度逐渐减小。随着上拉电阻器的电阻增大，ZQ校准节点ZQ_cal的电压逐渐减小。
根据这种反馈操作，ZQ校准节点ZQ_cal的电压可以被设置为等于或基本上等于目标电压Target，即参考电压Vref的电压。
图13是示出包括存储器控制器1200的存储器系统1000的应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。存储器控制器1200可以对应于图5至图8中描述的存储器控制器。
参照图13，存储器系统30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
被编程在非易失性存储器装置1100中的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发射/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程在非易失性存储器装置1100中。
而且，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置，并且可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可通过显示器3200输出。
在一些实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或被实施为独立于处理器3100的芯片。
图14是示出包括存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。存储器控制器1200可以对应于图5至图8中描述的存储器控制器。
参照图14，存储器系统40000可以被实施为个人计算机(PC)、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的数据处理操作的存储器控制器1200。存储器控制器1200可以在处理器4100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储在非易失性存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器1200的操作。在一些实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或被实施为独立于处理器4100的芯片。
图15是示出包括存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。存储器控制器1200可以对应于图5至图8中描述的存储器控制器。
参照图15，存储器系统50000可以被实施为图像处理装置，例如数码相机、具有附接到其的数码相机的移动终端、具有附接到其的数码相机的智能手机、或具有附接到其的数码相机的平板PC。
存储器系统50000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。存储器控制器1200可以在处理器5100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且转换后的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出，或通过存储器控制器1200存储在非易失性存储器装置1100中。另外，存储在非易失性存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制非易失性存储器装置1100的操作的非易失性存储器控制器1200可以被实施为处理器5100的一部分或被实施为独立于处理器5100的芯片。
图16是示出包括存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。存储器控制器1200可以对应于图5至图8中描述的存储器控制器。
参照图16，存储器系统70000可以被实施为存储卡或智能卡。存储器系统70000可以包括非易失性存储器装置1100、存储器控制器1200和卡接口7100。此外，主机60000可以与存储器系统70000通信。主机60000可以包括微处理器6100和主机接口6200。主机接口6200可以接口连接微处理器6100和存储器系统70000之间的数据交换。
存储器控制器1200可以控制非易失性存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。存储器控制器1200可以控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
根据本公开，在存储器系统的阻抗校准电路中，通过控制器ZQ焊盘输出的电压被用作缓冲存储器装置中的参考电压，使得可以减少存储器控制器的焊盘数量。
本文已经公开示例性实施例，并且虽然采用特定术语，但是它们仅被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (19)

1.一种存储器系统，其包括：
缓冲存储器装置，其包括参考电压焊盘；
存储器控制器，其包括控制器ZQ焊盘；以及
控制器校准电阻器，
其中所述参考电压焊盘、所述控制器ZQ焊盘和所述控制器校准电阻器彼此联接，
其中所述存储器控制器包括被配置为生成参考电压的参考电压生成单元，
其中所述存储器控制器包括具有第一输入端和第二输入端的比较器，
其中所述第一输入端联接到所述控制器ZQ焊盘，并且所述参考电压被输入到所述第二输入端。
2.根据权利要求1所述的存储器系统，其中，当激活阻抗校准操作时，输出到所述控制器ZQ焊盘的电压等于所述参考电压。
3.根据权利要求2所述的存储器系统，其中所述存储器控制器包括联接到所述控制器ZQ焊盘的上拉电阻器单元，
其中，当激活所述阻抗校准操作时，所述上拉电阻器单元被配置为基于所述控制器校准电阻器的电阻和所述参考电压来改变上拉电阻器的电阻。
4.根据权利要求2所述的存储器系统，其中所述存储器控制器的输入/输出电源电压是所述参考电压的两倍。
5.根据权利要求3所述的存储器系统，其中所述上拉电阻器单元包括彼此并联联接的多个晶体管，
其中以二进制关系来配置所述多个晶体管的宽度。
6.根据权利要求3所述的存储器系统，其中所述存储器控制器包括被配置为生成上拉码的上拉计数器，
其中所述上拉计数器与时钟信号同步地生成所述上拉码，所述上拉码调整所述上拉电阻器单元的所述上拉电阻器的电阻。
7.根据权利要求1所述的存储器系统，其中所述存储器控制器包括被配置为生成上拉码的上拉计数器，
其中基于所述比较器的输出电压，所述上拉计数器与时钟信号同步地调整所述上拉码。
8.根据权利要求3所述的存储器系统，其中，当施加输入/输出电源电压时，所述存储器控制器实时执行所述阻抗校准操作。
9.根据权利要求2所述的存储器系统，其中在数据输入操作中，所述缓冲存储器装置确定数据信号是逻辑‘高’还是逻辑‘低’。
10.根据权利要求9所述的存储器系统，其进一步包括联接到所述缓冲存储器装置的存储器校准电阻器，
其中所述存储器校准电阻器具有与所述控制器校准电阻器的电阻相等的电阻。
11.根据权利要求9所述的存储器系统，其中所述缓冲存储器装置包括多个动态随机存取存储器，即多个DRAM，
其中所述多个DRAM共享用于与所述存储器控制器交换数据的数据传输线。
12.一种存储器系统，其包括：
缓冲存储器装置；
存储器控制器，其包括第一焊盘；以及
控制器校准电阻器，其通过所述第一焊盘联接到所述存储器控制器；以及
存储器校准电阻器，其通过第二焊盘联接到所述缓冲存储器装置，
其中所述存储器控制器基于所述控制器校准电阻器的电阻执行阻抗校准操作，
其中在数据输入操作中，所述缓冲存储器装置基于通过所述第一焊盘从所述存储器控制器输出的电压来确定数据信号是逻辑‘高’还是逻辑‘低’，并且
其中所述缓冲存储器装置基于所述存储器校准电阻器的电阻自主地执行阻抗校准操作。
13.根据权利要求12所述的存储器系统，其中所述缓冲存储器装置包括第三焊盘，
其中所述缓冲存储器装置通过所述第三焊盘接收通过所述第一焊盘输出的电压。
14.根据权利要求12所述的存储器系统，其中所述存储器控制器包括被配置为生成参考电压的参考电压生成单元，
其中当激活所述阻抗校准操作时，通过所述第一焊盘输出的电压等于所述参考电压。
15.根据权利要求12所述的存储器系统，其中当施加输入/输出电源电压时，所述存储器控制器实时执行所述阻抗校准操作。
16.根据权利要求12所述的存储器系统，其中所述缓冲存储器装置包括第四代双数据速率同步动态随机存取存储器，即DDR4SDRAM。
17.根据权利要求12所述的存储器系统，其中所述缓冲存储器装置包括多个DRAM，
其中所述多个DRAM共享用于与所述存储器控制器交换数据的数据传输线。
18.根据权利要求14所述的存储器系统，其中所述存储器控制器包括联接到所述第一焊盘的阻抗校准电路，
其中所述阻抗校准电路被配置为基于所述控制器校准电阻器的电阻和所述参考电压来改变通过所述第一焊盘输出的电压。
19.一种存储器系统，其包括：
第一装置和第二装置；以及
传输线，其适于在所述第一装置和所述第二装置之间传输信号，
其中所述第一装置根据第一校准电阻来匹配所述第一装置和所述传输线之间的阻抗，以及
其中当所述第一装置完成阻抗匹配时，所述第二装置根据第二校准电阻和所述第一校准电阻的电压来匹配所述第二装置和所述传输线之间的阻抗。
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