JP2022144908A - 半導体記憶装置、メモリコントローラ、およびメモリシステム - Google Patents

Abstract

【課題】信頼性の向上を図ることができる半導体記憶装置、メモリコントローラ、およびメモリシステムを提供することである。
【解決手段】実施形態の半導体記憶装置は、メモリセルアレイと、第１回路と、第２回路とを持つ。前記第１回路は、外部のインタフェース方式が第１インタフェース方式である場合に前記外部から受信するが、前記外部のインタフェース方式が前記第１インタフェース方式とは異なる第２インタフェース方式である場合に前記外部から受信しない第１信号の有無を検出する。前記第２回路は、前記第１回路により前記第１信号が検出された場合に、前記外部に対する信号を第１状態とし、前記第２回路により前記第１信号が検出されない場合に、前記第２信号を前記第１状態とは異なる第２状態とする。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置、メモリコントローラ、およびメモリシステムに関する。

所定のインタフェース方式を利用して接続されるメモリコントローラおよび半導体記憶装置が知られている。

米国特許出願公開第２０２０／００９０７７９号明細書

本発明が解決しようとする課題は、信頼性の向上を図ることができる半導体記憶装置、メモリコントローラ、およびメモリシステムを提供することである。

実施形態の半導体記憶装置は、メモリセルアレイと、第１回路と、第２回路とを持つ。前記メモリセルアレイは、データを不揮発に記憶可能である。前記第１回路は、前記メモリセルアレイに関する制御を行うための外部からの信号を検出する回路であって、前記外部のインタフェース方式が第１インタフェース方式である場合に前記外部から受信するが、前記外部のインタフェース方式が前記第１インタフェース方式とは異なる第２インタフェース方式である場合に前記外部から受信しない第１信号の有無を検出する。前記第２回路は、前記第１回路により前記第１信号が検出された場合に、前記外部に対する第２信号を第１状態とし、前記第１回路により前記第１信号が検出されない場合に、前記第２信号を前記第１状態とは異なる第２状態とする。

実施形態のメモリシステムの構成を示すブロック図。 実施形態のＮＡＮＤ装置の構成を示すブロック図。 実施形態のいくつかのインタフェース方式における信号の有無を示す図。 実施形態のステータス情報の一例を示す図。 実施形態のステータス情報の出力タイミングを示すタイミングチャート。 実施形態のＮＡＮＤ装置の動作例を示すタイミングチャート。 実施形態のＮＡＮＤ装置の動作例を示すタイミングチャート。 実施形態のメモリコントローラの構成を示すブロック図。 実施形態のＮＡＮＤ装置の制御の流れを示すフローチャート。 実施形態のメモリコントローラの制御の流れを示すフローチャート。

以下、実施形態の半導体記憶装置、メモリコントローラ、およびメモリシステムを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含み得る。「ＸＸ」は、任意の要素（例えば任意の情報）である。単に「接続」と記載された場合でも、機械的な接続に限定されず、電気的な接続である場合も含み得る。すなわち「接続」とは、対象物と直接に接続された場合に限定されず、別の要素を間に介在させて接続される場合も含み得る。

メモリシステムは、半導体記憶装置と、半導体記憶装置を制御するメモリコントローラとを備える。半導体記憶装置とメモリコントローラとは互いに合致するインタフェース方式を用いて接続される。ただし、半導体記憶装置およびメモリコントローラのインタフェース方式は多岐にわたる。このため、半導体記憶装置のインタフェース方式とメモリコントローラのインタフェース方式とが合致しない場合があり得る。半導体記憶装置のインタフェース方式とメモリコントローラのインタフェース方式とが合致しない状態でメモリシステムの動作が行われると、予期しない結果を生じる場合があり得る。

そこで、実施形態の半導体記憶装置は、メモリコントローラのインタフェース方式が所定方式である場合にメモリコントローラから受信する第１信号の有無を検出する。半導体記憶装置は、上記第１信号が検出された場合に、メモリコントローラに対する第２信号を第１状態とする。一方で、半導体記憶装置は、上記第１信号が検出されない場合に、メモリコントローラに対する第２信号を第２状態とする。これにより、信頼性の向上を図ることができる。以下、このような半導体記憶装置、メモリコントローラ、およびメモリシステムについて説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。

（実施形態）
＜１．メモリシステムの全体構成＞
図１は、実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、例えば１つのストレージデバイスであり、ホスト装置２と接続可能である。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などにおける、メモリシステム１を制御する装置である。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求およびライト要求など）を発行することができる。

メモリシステム１は、例えば、メモリコントローラ１００と、複数のＮＡＮＤ型フラッシュメモリ装置２００（図１では１つのみ図示、以下では「ＮＡＮＤ装置２００」と称する）とを備える。メモリコントローラ１００は、ＮＡＮＤ装置２００から見て、ＮＡＮＤ装置２００に対する「外部」の一例である。各ＮＡＮＤ装置２００は、「半導体記憶装置」の一例である。各ＮＡＮＤ装置２００は、メモリコントローラ１００から見て、メモリコントローラ１００に対する「外部」の一例である。

＜２．メモリコントローラの構成＞
メモリコントローラ１００は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）１０１、ＲＡＭ（Random Access Memory）１０２、ＲＯＭ（Read Only Memory）１０３、ＣＰＵ（Central Processing Unit）１０４、ＥＣＣ（Error Correcting Code）回路１０５、およびＮＡＮＤインタフェース回路（ＮＡＮＤＩ／Ｆ）１０６を含む。これら構成は、バス１０７で互いに接続されている。例えば、メモリコントローラ１００は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、これら構成の一部は、メモリコントローラ１００の外部に設けられてもよい。

ホストＩ／Ｆ１０１は、ＣＰＵ１０４による制御の下で、ホスト装置２とメモリシステム１との間の通信インタフェースの制御、およびホスト装置２とＲＡＭ１０２との間のデータ転送の制御などを実行する。

ＲＡＭ１０２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１０２は、ホスト装置２とＮＡＮＤ装置２００との間のデータ転送のためのバッファとして機能する。ＲＡＭ１０２は、ＣＰＵ１０４にワークエリアを提供する。ＲＡＭ１０２には、メモリシステム１の動作時に、ＲＯＭ１０３に記憶されているファームウェア（プログラム）がロードされる。

ＣＰＵ１０４は、ハードウェアプロセッサの一例である。ＣＰＵ１０４は、例えばＲＡＭ１０２にロードされたファームウェアを実行することで、メモリコントローラ１００の動作を制御する。例えば、ＣＰＵ１０４は、ＮＡＮＤ装置２００に対するデータの書き込み、読み出し、および消去に関する動作を制御する。

ＥＣＣ回路１０５は、ＮＡＮＤ装置２００への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１０５は、ＮＡＮＤ装置２００から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。

ＮＡＮＤＩ／Ｆ１０６は、ＣＰＵ１０４による制御の下で、メモリコントローラ１００とＮＡＮＤ装置２００との間の通信インタフェースの制御、およびＲＡＭ１０２とＮＡＮＤ装置２００との間のデータ転送の制御などを実行する。メモリコントローラ１００とＮＡＮＤ装置２００との間では、種々の信号が送受信される。これら信号については詳しく後述する。

＜３．ＮＡＮＤ装置の構成＞
＜３．１ 信号の種類＞
図２は、ＮＡＮＤ装置２００の構成を示すブロック図である。
図２に示すように、メモリコントローラ１００とＮＡＮＤ装置２００との間で送受信される信号は、データ信号ＤＱ（ＤＱ０～ＤＱ７）、ＮＡＮＤ装置２００から送信されるデータストローブ信号ＤＱＳ／ＤＱＳｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、ライトプロテクト信号ＷＰｎ、メモリコントローラ１００から送信されるデータストローブ信号ＤＱＳ／ＤＱＳｎ、およびレディ／ビジー信号Ｒ／Ｂｎを含む。これら信号は、個別の伝送線路を介して送受信される。また、ＮＡＮＤ装置２００には、メモリコントローラ１００から基準電圧Ｖｒｅｆが供給される。電圧Ｖｒｅｆは、データ信号ＤＱ（ＤＱ０～ＤＱ７）、データストローブ信号ＤＱＳ／ＤＱＳｎ、およびリードイネーブル信号ＲＥ／ＲＥｎのタイミング規定電圧に用いられる一定値を有する基準電圧（参照信号）である。

データ信号ＤＱは、ＮＡＮＤ装置２００への書き込み対象のデータ（以下「ライトデータＷＤ」と称する）の内容を示す信号、ＮＡＮＤ装置２００からの読み出し対象のデータ（以下「リードデータＲＤ」と称する）の内容を示す信号、各種コマンドＣＭＤを示す信号、データの書き込み先または読み出し先のアドレスＡＤＤを示す信号などを含む。データ信号ＤＱは、例えば８ビットを単位として、互いに独立した８本の伝送線路を介して送受信される。

データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱのラッチまたはデータ信号ＤＱの出力のために用いられるストローブ信号であり、例えばトグルパターンの信号（以下「トグル信号」と称する）である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳと、データストローブ信号ＤＱＳｎとを含む。データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎは、相補的な関係を持つ一対の信号である。例えば、データストローブ信号ＤＱＳは、正論理のデータストローブ信号である。一方で、データストローブ信号ＤＱＳｎは、データストローブ信号ＤＱＳに対して論理反転の関係を持つ、負論理のデータストローブ信号である。

ここで、データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎの各々としては、ライトデータ受信用ストローブ信号と、リードデータ送信用ストローブ信号と、リードデータ受信用ストローブ信号とがある。ライトデータ受信用ストローブ信号は、ライトデータＷＤの書き込み動作において、ライトデータＷＤとともにメモリコントローラ１００からＮＡＮＤ装置２００に出力され、ＮＡＮＤ装置２００内でライトデータＷＤをラッチするタイミングに用いられるストローブ信号である。リードデータ送信用ストローブ信号は、リードデータＲＤの読み出し動作において、後述するリードイネーブル信号ＲＥ／ＲＥｎ（またはリードイネーブル信号ＲＥ）と同期してメモリコントローラ１００からＮＡＮＤ装置２００に出力され、そのエッジを受けてリードデータＲＤをＮＡＮＤ装置２００からメモリコントローラ１００に出力するためにＮＡＮＤ装置３００内で用いられる。リードデータ受信用ストローブ信号は、リードデータＲＤの読み出し動作において、ＮＡＮＤ装置２００内で生成され、リードデータＲＤとともにＮＡＮＤ装置２００からメモリコントローラ１００に出力され、メモリコントローラ１００内でリードデータＲＤをラッチするタイミングに用いられるストローブ信号である。以下の説明で「データストローブ信号ＤＱＳ／ＤＱＳｎ」と表記される場合は、データストローブ信号ＤＱＳおよびデータストローブ信号ＤＱＳｎの両方を意味する。

チップイネーブル信号ＣＥｎは、複数のＮＡＮＤ装置２００の中からアクセス対象のＮＡＮＤ装置２００の選択を可能にし、ＮＡＮＤ装置２００を選択する際にアサートされる信号である。チップイネーブル信号ＣＥｎは、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。

コマンドラッチイネーブル信号ＣＬＥは、メモリコントローラ１００からＮＡＮＤ装置２００に出力されるコマンドＣＭＤを、ＮＡＮＤ装置２００内のコマンドレジスタ２０５にラッチすることを可能にする信号である。アドレスラッチイネーブル信号ＡＬＥは、メモリコントローラ１００からＮＡＮＤ装置２００に出力されるアドレスＡＤＤを、ＮＡＮＤ装置２００内のアドレスレジスタ２０４にラッチすることを可能にする信号である。コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥは、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。

ライトイネーブル信号ＷＥｎは、ＮＡＮＤ装置２００にデータ（例えばコマンドＣＭＤまたはアドレスＡＤＤ）を受け渡すことを可能にする信号である。ライトイネーブル信号ＷＥｎは、例えば“Ｌ”レベルでアサートされる。

リードイネーブル信号ＲＥ／ＲＥｎは、ＮＡＮＤ装置２００からデータを読み出すことを可能にする信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥと、リードイネーブル信号ＲＥｎとを含む。リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎは、相補的な関係を持つ一対の信号である。例えば、リードイネーブル信号ＲＥは、正論理のリードイネーブル信号である。リードイネーブル信号ＲＥは、例えば“Ｈ”レベルでアサートされる。一方で、リードイネーブル信号ＲＥｎは、リードイネーブル信号ＲＥに対して論理反転の関係を持つ、負論理のデータストローブ信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。本実施形態では、リードイネーブル信号ＲＥｎは、「第１入力信号」および「第１信号」のそれぞれ一例である。リードイネーブル信号ＲＥは、「第２入力信号」の一例である。以下の説明で「リードイネーブル信号ＲＥ／ＲＥｎ」と表記される場合は、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎの両方を意味する。

ライトプロテクト信号ＷＰｎは、書き込みおよび消去を禁止する際にアサートされる信号である。ライトプロテクト信号ＷＰｎは、例えば“Ｌ”レベルでアサートされる。

レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ装置２００がレディ状態であるかビジー状態であるかを区別可能に示す信号である。「レディ状態」とは、ＮＡＮＤ装置２００がメモリコントローラ１００からコマンドＣＭＤを受け付け可能な状態である。「ビジー状態」とは、ＮＡＮＤ装置２００がメモリコントローラ１００からコマンドＣＭＤを受け付け不可能な状態である。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ装置２００がレディ状態の際に第１状態に保持される。一方で、レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ装置２００がビジー状態の際に第２状態に保持される。上記第１状態と上記第２状態とでは、電圧レベルまたはインピーダンスの状態が異なる。例えば、上記第１状態は、ハイインピーダンスの状態である。上記第２状態は、ローインピーダンスの状態である。

本実施形態では、後述するようにＮＡＮＤ装置２００がオープンドレインの回路を含み、メモリコントローラ１００によって電位がプルアップされることで、上記第１状態と上記第２状態とに遷移可能なレディ／ビジー信号Ｒ／Ｂｎが生成される。本明細書では、ＮＡＮＤ装置２００がオープンドレインの回路を含み、メモリコントローラ１００によって電位がプルアップされることで検出される信号も、ＮＡＮＤ装置２００から出力される出力信号と称する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ装置２００内の状態に応じて状態が遷移する信号であり、「出力信号」および「第２信号」の一例である。

図２に示すように、ＮＡＮＤ装置２００は、メモリコントローラ１００に接続される複数の端子２００ｔを含む。これら複数の端子２００ｔは、データ信号ＤＱ、データストローブ信号ＤＱＳ／ＤＱＳｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、ライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎが入力または出力される端子である。これら端子２００ｔに含まれる端子２００ｔａは、レディ／ビジー信号Ｒ／Ｂｎが出力される出力端子である。

＜３．２ ＮＡＮＤ装置の内部構成＞
次に、ＮＡＮＤ装置２００の内部構成について説明する。
図２に示すように、ＮＡＮＤ装置２００は、例えば、入出力回路２０１、ロジック制御回路２０２、ステータスレジスタ２０３、アドレスレジスタ２０４、コマンドレジスタ２０５、制御回路（シーケンサ）２０６、レディ／ビジー回路２０７、電圧発生回路２０８、メモリセルアレイ２０９、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、およびカラムデコーダ２１３を含む。

入出力回路２０１は、メモリコントローラ１００とＮＡＮＤ装置２００との間でデータ信号ＤＱの入出力を制御する。例えば、入出力回路２０１は、入力回路と、出力回路とを含む。入力回路は、メモリコントローラ１００から、データＤＡＴ（例えばライトデータＷＤ）、アドレスＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信したデータＤＡＴ（例えばライトデータＷＤ）をデータレジスタ２１２に出力し、受信したアドレスＡＤＤをアドレスレジスタ２０４に出力し、受信したコマンドＣＭＤをコマンドレジスタ２０５に出力する。出力回路は、ステータスレジスタ２０３から受信したステータス情報ＳＴＳ、およびデータレジスタ２１２から受信したデータＤＡＴ（例えばリードデータＲＤ）を、メモリコントローラ１００に出力する。出力回路は、ＮＡＮＤ装置２００からメモリコントローラ１００に、上述したリードデータ受信用ストローブ信号であるデータストローブ信号ＤＱＳ／ＤＱＳｎを出力する。また、入出力回路２０１は、メモリコントローラ１００から電圧Ｖｒｅｆが供給される。

ロジック制御回路２０２は、メモリコントローラ１００から、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、ライトプロテクト信号ＷＰｎ、およびデータストローブ信号ＤＱＳ／ＤＱＳｎを受信する。これら信号は、いずれも、メモリセルアレイ２０９に関する制御を行うためにメモリコントローラ１００から受信する信号の一例である。ロジック制御回路２０２が受信するデータストローブ信号ＤＱＳ／ＤＱＳｎは、上述したライトデータ受信用ストローブ信号およびリードデータ送信用ストローブ信号を含む。ロジック制御回路２０２は、例えばＮＡＮＤ素子２２１を介して、レディ／ビジー回路２０７に接続されている。ロジック制御回路２０２は、例えばＡＮＤ素子２２２を介して、ステータスレジスタ２０３に接続されている。ロジック制御回路２０２は、受信した信号に応じて、入出力回路２０１および制御回路２０６を制御する。ロジック制御回路２０２は、リードイネーブル信号ＲＥ／ＲＥｎを検出する検出回路ＤＣを有する。検出回路ＤＣについては、詳しく後述する。検出回路ＤＣは、「第１回路」の一例である。

ステータスレジスタ２０３は、ＮＡＮＤ装置２００の状態を示すステータス情報ＳＴＳを生成し、生成したステータス情報ＳＴＳを一時的に保持する。ステータスレジスタ２０３に保持されたステータス情報ＳＴＳは、入出力回路２０１により、データ信号ＤＱの一部としてメモリコントローラ１００に通知される。これにより、メモリコントローラ１００は、ＮＡＮＤ装置２００においてデータＤＡＴの書き込み動作、読み出し動作、および消去動作などが正常に終了したか否かを認識することができる。

アドレスレジスタ２０４は、入出力回路２０１を介してメモリコントローラ１００から受信したアドレスＡＤＤを一時的に保持する。アドレスレジスタ２０４は、保持されたアドレスＡＤＤに含まれるロウアドレスＲＡをロウデコーダ２１０へ転送し、保持されたアドレスＡＤＤに含まれるカラムアドレスＣＡをカラムデコーダ２１３に転送する。

コマンドレジスタ２０５は、入出力回路２０１を介してメモリコントローラ１００から受信したコマンドＣＭＤを一時的に保持する。コマンドレジスタ２０５は、保持したコマンドＣＭＤを制御回路２０６に転送する。

制御回路２０６は、ＮＡＮＤ装置２００の全体の動作を制御する。例えば、制御回路２０６は、コマンドレジスタ２０５に保持されたコマンドＣＭＤに応じて、ステータスレジスタ２０３、レディ／ビジー回路２０７、電圧発生回路２０８、ロウデコーダ２１０、センスアンプ２１１、データレジスタ２１２、およびカラムデコーダ２１３などを制御する。これにより、制御回路２０６は、ＮＡＮＤ装置２００における書き込み動作、読み出し動作、および消去動作などを実行する。制御回路２０６は、例えばＮＡＮＤ素子２２１を介して、レディ／ビジー回路２０７に接続されている。制御回路２０６は、例えばＡＮＤ素子２２２を介して、ステータスレジスタ２０３に接続されている。

レディ／ビジー回路２０７は、制御回路２０６の動作状況およびロジック制御回路２０２による信号の検出結果に応じてレディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー回路２０７は、例えばＮＭＯＳ（N-Channel Metal-Oxide Semiconductor）トランジスタ２２３のゲート端子に接続されている。ＮＭＯＳトランジスタ２２３のソースは、グラウンドに接続されている。すなわち、ＮＡＮＤ装置２００は、オープンドレインの回路を含む。ＮＭＯＳトランジスタ２２３のドレインは、ＮＡＮＤ装置２００の端子２００ｔａに接続されている。ＮＡＮＤ装置２００の端子２００ｔａは、メモリコントローラ１００によって電位がプルアップされている。これにより、レディ／ビジー回路２０７は、生成したレディ／ビジー信号Ｒ／Ｂｎを、ＮＭＯＳトランジスタ２２３を介して端子２００ｔａからメモリコントローラ１００に出力する。すなわち、レディ／ビジー回路２０７は、ＮＡＮＤ装置２００がレディ状態である場合、ＮＭＯＳトランジスタ２２３をＯＦＦ状態にすることで、ハイインピーダンスの状態であるレディ／ビジー信号Ｒ／Ｂｎを出力する。一方で、レディ／ビジー回路２０７は、ＮＡＮＤ装置２００がビジー状態である場合、ＮＭＯＳトランジスタ２２３をＯＮ状態にすることで、ローインピーダンスの状態であるレディ／ビジー信号Ｒ／Ｂｎを出力する。本実施形態では、例えば、ＮＡＮＤ素子２２１、レディ／ビジー回路２０７、およびＮＭＯＳトランジスタ２２３により、出力回路ＴＣの一例が構成されている。出力回路ＴＣは、「第２回路」の一例である。

電圧発生回路２０８は、制御回路２０６の制御に応じて、書き込み動作、読み出し動作、および消去動作に必要な電圧を発生させる。電圧発生回路２０８は、発生させた電圧を、メモリセルアレイ２０９、ロウデコーダ２１０、およびセンスアンプ２１１などに供給する。ロウデコーダ２１０およびセンスアンプ２１１は、電圧発生回路２０８から供給された電圧をメモリセルアレイ２０９内のメモリセルトランジスタに印加する。

メモリセルアレイ２０９は、ロウおよびカラムに対応付けられた複数の不揮発性のメモリセルトランジスタＭＣを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫ（Ｌ－１））（Ｌは、１以上の整数）を有する。各ブロックＢＬＫは、ロウデコーダ２１０により印加される電圧によりデータＤＡＴを不揮発に記憶する。メモリセルトランジスタＭＣは、「メモリ素子」の一例である。

ロウデコーダ２１０は、ロウアドレスＲＡをデコードする。ロウデコーダ２１０は、ロウアドレスＲＡのデコード結果に基づき、メモリセルアレイ２０９に含まれるメモリセルトランジスタを選択する。そして、ロウデコーダ２１０は、選択したメモリセルトランジスタに対して必要な電圧を印加する。

センスアンプ２１１は、読み出し動作において、メモリセルアレイ２０９に含まれるメモリセルトランジスタの状態をセンスし、センスされた状態に基づいてリードデータＲＤを生成する。センスアンプ２１１は、生成したリードデータＲＤをデータレジスタ２１２に格納する。また、センスアンプ２１１は、書き込み動作において、ライトデータＷＤをメモリセルアレイ２０９に記憶する。

データレジスタ２１２は、複数のラッチ回路を含む。ラッチ回路は、ライトデータＷＤおよびリードデータＲＤを一時的に保持する。例えば、データレジスタ２１２は、書き込み動作において、入出力回路２０１から受信したライトデータＷＤを一時的に保持し、センスアンプ２１１に出力する。データレジスタ２１２は、読み出し動作において、センスアンプ２１１から受信したリードデータＲＤを一時的に保持し、入出力回路２０１に出力する。

カラムデコーダ２１３は、書き込み動作、読み出し動作、および消去動作において、カラムアドレスＣＡをデコードする。カラムデコーダ２１３は、カラムアドレスＣＡのデコード結果に応じてデータレジスタ２１２内のラッチ回路を選択する。

＜４．インタフェース方式＞
次に、いくつかのインタフェース方式について説明する。

図３は、いくつかのインタフェース方式における信号の有無を示す図である。図３中では、説明の便宜上、リードイネーブル信号ＲＥを「リードイネーブル補完信号（Read Enable Complement）と称し、データストローブ信号ＤＱＳｎを「データストローブ補完信号（Data Strobe Complement）と称する。ただし上記表記に関わらず、本実施形態において「リードイネーブル信号」とは、リードイネーブル信号ＲＥｎに限定されず、リードイネーブル信号ＲＥも該当し得る。また本実施形態において「データストローブ信号」とは、データストローブ信号ＤＱＳに限定されず、データストローブ信号ＤＱＳｎも該当し得る。

本実施形態では、メモリコントローラ１００のインタフェース方式およびＮＡＮＤ装置２００のインタフェース方式は、例えば、次の３つのインタフェース方式のなかからいずれか１つが適用される。例えば、ＮＡＮＤ装置２００のインタフェース方式は、少なくともＮＡＮＤ装置２００の電源投入時には、ＮＡＮＤ装置２００ごとに次の３つのインタフェース方式のうちいずれか１つが固定的に設定されている。一方で、メモリコントローラ１００のインタフェース方式は、メモリコントローラ１００の制御により次の３つのインタフェース方式のなかからいずれか１つが選択的に設定され、メモリコントローラ１００の制御により変更可能である。

＜４．１ 第１インタフェース方式＞
第１インタフェース方式では、例えば、ＤＤＲ（Double Data Rate）を用いた第１方式のインタフェース方式であり、トグル信号に含まれる各サイクルの立ち上がりエッジと立ち下がりエッジのそれぞれで、データ信号ＤＱの出力値が更新される。第１インタフェース方式では、メモリコントローラ１００とＮＡＮＤ装置２００との間で、データ信号ＤＱ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、およびデータストローブ信号ＤＱＳ／ＤＱＳｎが送受信される。

＜４．２ 第２インタフェース方式＞
第２インタフェース方式では、例えば、ＤＤＲ（Double Data Rate）を用いた別の方式（第２方式）のインタフェース方式であり、トグル信号に含まれる各サイクルの立ち上がりエッジと立ち下がりエッジのそれぞれで、データ信号ＤＱの出力値が更新される。第２インタフェース方式では、メモリコントローラ１００とＮＡＮＤ装置２００との間で、データ信号ＤＱ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｎ、リードイネーブル信号ＲＥｎ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、およびデータストローブ信号ＤＱＳが送受信される。ただし、第２インタフェース方式では、リードイネーブル信号ＲＥおよびデータストローブ信号ＤＱＳｎは、送受信されない。

＜４．３ 第３インタフェース方式＞
第３インタフェース方式では、例えば、ＳＤＲ（Single Data Rate）を用いたインタフェース方式であり、リードイネーブル信号ＲＥｎの各サイクルの立ち上がりエッジ（または立ち下がりエッジ）で、データ信号ＤＱの出力値が更新される。第３インタフェース方式では、メモリコントローラ１００とＮＡＮＤ装置２００との間で、データ信号ＤＱ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｎ、リードイネーブル信号ＲＥｎ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎが送受信される。ただし、第３インタフェース方式では、リードイネーブル信号ＲＥおよびデータストローブ信号ＤＱＳ／ＤＱＳｎは、送受信されない。

＜５．インタフェース方式の違いに応じたＮＡＮＤ装置の動作＞
次に、図２に戻り、インタフェース方式の違いに応じたＮＡＮＤ装置の動作について説明する。本実施形態のＮＡＮＤ装置２００は、メモリコントローラ１００のインタフェース方式に合わせてＮＡＮＤ装置２００の出力信号の状態を変更する。例えば、ＮＡＮＤ装置２００は、検出回路ＤＣにより所定の入力信号（例えばリードイネーブル信号ＲＥ）が検出された場合に、メモリコントローラ１００に対する出力信号（例えばレディ／ビジー信号Ｒ／Ｂｎ）を第１状態（例えばレディ状態）とし、検出回路ＤＣにより上記所定の入力信号が検出されない場合に、メモリコントローラ１００に対する上記出力信号を第１状態とは異なる第２状態（例えばビジー状態）とする。以下、このような内容について説明する。

＜５．１ レディ／ビジー信号Ｒ／Ｂｎに関する動作＞
図２に示すように、ロジック制御回路２０２は、検出回路ＤＣを有する。検出回路ＤＣは、メモリコントローラ１００から受信するリードイネーブル信号ＲＥの有無を検出する。リードイネーブル信号ＲＥは、メモリコントローラ１００のインタフェース方式が所定方式（第１インタフェース方式）である場合に、少なくとも所定のタイミングにおいてメモリコントローラ１００から受信する信号である。一方で、リードイネーブル信号ＲＥは、メモリコントローラ１００のインタフェース方式が所定方式以外の方式（第２インタフェース方式または第３インタフェース方式）である場合には、上記少なくとも所定のタイミングにおいてメモリコントローラ１００から受信しない信号または受信しても無視される信号である。「無視される」とは、例えば、検出回路ＤＣで検出されないことを意味する。ただし、「無視される」とは、上記例に代えて、検出回路ＤＣで検出されてもその検出結果が検出回路ＤＣから出力されないこと、または、検出回路ＤＣの検出結果がロジック制御回路２０２によって認識されないことなどを意味してもよい。

検出回路ＤＣは、上記少なくとも所定タイミングにおけるリードイネーブル信号ＲＥの有無の検出結果を示す信号を、ＮＡＮＤ素子２２１を介してレディ／ビジー回路２０７に入力する。例えば、検出回路ＤＣは、リードイネーブル信号ＲＥが検出された場合、“１”に対応する信号をＮＡＮＤ素子２２１の第１入力端子に入力する。一方で、検出回路ＤＣは、リードイネーブル信号ＲＥが検出されない場合、“０”に対応する信号をＮＡＮＤ素子２２１の第１入力端子に入力する。

本実施形態では、検出回路ＤＣは、メモリコントローラ１００から受信するリードイネーブル信号ＲＥの有無を検出する。例えば、検出回路ＤＣは、リードイネーブル信号ＲＥが検出された場合、“１”に対応する信号をＮＡＮＤ素子２２１の第１入力端子に入力する。一方で、検出回路ＤＣは、リードイネーブル信号ＲＥが検出されない場合、“０”に対応する信号をＮＡＮＤ素子２２１の第１入力端子に入力する。ＮＡＮＤ装置２００は、ＮＡＮＤ装置２００の動作範囲電源電圧内であればこの状態を保持し、検出回路ＤＣを無効状態（Disable状態）にすることもできる。

ここで、制御回路２０６は、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合、“１”に対応する信号をＮＡＮＤ素子２２１の第２入力端子に入力する。一方で、制御回路２０６は、ＮＡＮＤ装置２００が処理中であるなどの理由でメモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け不可能である場合、“０”に対応する信号をＮＡＮＤ素子２２１の第２入力端子に入力する。このため、ＮＡＮＤ素子２２１は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出され、且つ、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合のみ、レディ／ビジー回路２０７に“０”に対応する信号を出力し、その他の場合はレディ／ビジー回路２０７に“１”に対応する信号を出力する。

レディ／ビジー回路２０７は、検出回路ＤＣによるリードイネーブル信号ＲＥの有無の検出結果を、ＮＡＮＤ素子２２１を介して受信する。例えば、レディ／ビジー回路２０７は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出され、且つ、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合（例えば、ＮＡＮＤ素子２２１から“０”に対応する信号を受信する場合）に、ＮＭＯＳトランジスタ２２３のゲート端子に対して“Ｈ”レベルの信号を出力し、ＮＭＯＳトランジスタ２２３をＯＦＦ状態にする。これにより、出力回路ＴＣは、少なくとも一定時間の間、ＮＡＮＤ装置２００の端子２００ｔａをハイインピーダンスの状態に保持する。これにより、出力回路ＴＣは、ＮＡＮＤ装置２００のレディ状態を示すレディ／ビジー信号Ｒ／Ｂｎを出力する。

一方で、レディ／ビジー回路２０７は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出されない場合（例えば、ＮＡＮＤ素子２２１から“１”に対応する信号を受信する場合）に、ＮＭＯＳトランジスタ２２３のゲート端子に対して“Ｌ”レベルの信号を出力し、ＮＭＯＳトランジスタ２２３をＯＮ状態にする。これにより、出力回路ＴＣは、少なくとも一定時間の間、ＮＡＮＤ装置２００の端子２００ｔａをローインピーダンスの状態に保持する。これにより、出力回路ＴＣは、ＮＡＮＤ装置２００のビジー状態を示すレディ／ビジー信号Ｒ／Ｂｎを出力する。「一定時間」とは、例えば、ＮＡＮＤ装置２００に対する接続に関するメモリコントローラ１００の処理がタイムアウトにより終了する時間よりも長い時間である。

本実施形態では、レディ／ビジー回路２０７は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出された場合でも、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け不可能である場合（例えば、ＮＡＮＤ素子２２１から“１”に対応する信号を受信する場合）に、ＮＭＯＳトランジスタ２２３のゲート端子に対して“Ｌ”レベルの信号を出力し、ＮＭＯＳトランジスタ２２３をＯＮ状態にする。これにより、出力回路ＴＣは、少なくとも一定時間の間、ＮＡＮＤ装置２００の端子２００ｔａをローインピーダンスの状態に保持する。すなわち、出力回路ＴＣは、ＮＡＮＤ装置２００のビジー状態を示すレディ／ビジー信号Ｒ／Ｂｎを出力する。

＜５．２ ステータス情報ＳＴＳに関する動作＞
本実施形態では、検出回路ＤＣは、上記少なくとも所定タイミングにおけるリードイネーブル信号ＲＥの有無の検出結果を示す信号を、ＡＮＤ素子２２２を介してステータスレジスタ２０３に入力する。例えば、検出回路ＤＣは、リードイネーブル信号ＲＥが検出された場合、“１”に対応する信号をＡＮＤ素子２２２の第１入力端子に入力する。一方で、検出回路ＤＣは、リードイネーブル信号ＲＥが検出されない場合、“０”に対応する信号をＡＮＤ素子２２２の第１入力端子に入力する。

上述したように本実施形態では、検出回路ＤＣは、メモリコントローラ１００から受信するリードイネーブル信号ＲＥを検出する。例えば、検出回路ＤＣは、リードイネーブル信号ＲＥが検出された場合、“１”に対応する信号をＡＮＤ素子２２２の第１入力端子に入力する。

ここで、制御回路２０６は、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合、“１”に対応する信号をＡＮＤ素子２２２の第２入力端子に入力する。一方で、制御回路２０６は、ＮＡＮＤ装置２００が処理中であるなどの理由でメモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け不可能である場合、“０”に対応する信号をＡＮＤ素子２２２の第２入力端子に入力する。このため、ＡＮＤ素子２２２は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出され、且つ、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合のみ、ステータスレジスタ２０３に“１”に対応する信号を出力し、その他の場合はステータスレジスタ２０３に“０”に対応する信号を出力する。

ステータスレジスタ２０３は、検出回路ＤＣによるリードイネーブル信号ＲＥの有無の検出結果を、ＡＮＤ素子２２２を介して受信する。例えば、ステータスレジスタ２０３は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出され、且つ、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け可能である場合（例えば、ＡＮＤ素子２２２から“１”に対応する信号を受信する場合）に、ＮＡＮＤ装置２００がレディ状態であることを示すステータス情報ＳＴＳを生成し、生成したステータス情報ＳＴＳを入出力回路２０１に出力する。この場合、入出力回路２０１は、ＮＡＮＤ装置２００がレディ状態であることを示すステータス情報ＳＴＳをメモリコントローラ１００に出力する。すなわち、入出力回路２０１は、正常な接続状態にあることを示すステータスパスをメモリコントローラ１００に出力する。

一方で、ステータスレジスタ２０３は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出されない場合（例えば、ＡＮＤ素子２２２から“０”に対応する信号を受信する場合）は、正常な接続状態ではないことを示すステータス情報ＳＴＳを生成する。この場合、入出力回路２０１は、正常な接続状態ではないことを示すステータスフェイルをメモリコントローラ１００に出力する。

本実施形態では、ステータスレジスタ２０３は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出された場合でも、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け不可能である場合（例えば、ＡＮＤ素子２２２から“０”に対応する信号を受信する場合）は、ステータスフェイルに対応するステータス情報ＳＴＳを生成する。そして、入出力回路２０１は、正常な接続状態ではないことを示すステータスフェイルをメモリコントローラ１００に出力する。

なおこれに代えて、ステータスレジスタ２０３は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出されない場合（例えば、ＡＮＤ素子２２２から“０”に対応する信号を受信する場合）は、ＮＡＮＤ装置２００がビジー状態であることを示すステータス情報ＳＴＳを生成してもよい。この場合、入出力回路２０１は、ＮＡＮＤ装置２００がビジー状態であることを示すステータス情報ＳＴＳをメモリコントローラ１００に出力してもよい。また、ステータスレジスタ２０３は、検出回路ＤＣによりリードイネーブル信号ＲＥが検出された場合でも、メモリコントローラ１００からのコマンドＣＭＤを制御回路２０６が受け付け不可能である場合も対応する信号を受信する場合）は、ＮＡＮＤ装置２００がビジー状態であることを示すステータス情報ＳＴＳを生成してもよい。この場合、入出力回路２０１は、ＮＡＮＤ装置２００がビジー状態であることを示すステータス情報ＳＴＳをメモリコントローラ１００に出力してもよい。

図４は、ＮＡＮＤ装置２００により出力されるステータス情報ＳＴＳの一例を示す図である。本実施形態では、入出力回路２０１は、動作別のステータス情報ＳＴＳとして、データ信号ＤＱ０～ＤＱ７によりＮＡＮＤ装置２００の状態を示す情報を出力する。図４は、データ信号Ｄ０～ＤＱ７に含まれるデータ信号ＤＱ６を用いてＮＡＮＤ装置２００がレディ状態であるか否かが示される例である（図４中の枠線Ｆを参照）。

図５は、ステータス情報ＳＴＳの出力タイミングを示すタイミングチャートである。例えば、ＮＡＮＤ装置２００は、メモリコントローラ１００から所定コマンド（図５中に示す例ではコマンド「７０ｈ」）を受信し、メモリコントローラ１００からリードイネーブル信号ＲＥ／ＲＥｎを受信した場合にステータス情報ＳＴＳを出力する。ＮＡＮＤ装置２００は、ステータス情報ＳＴＳを出力することに応じて、リードデータ受信用ストローブ信号であるデータストローブ信号ＤＱＳ／ＤＱＳｎを同時に出力する。

＜５．３ ＮＡＮＤ装置の動作例＞
図６および図７は、ＮＡＮＤ装置２００の動作例を示すタイミングチャートである。
図６は、メモリコントローラ１００のインタフェース方式が第１インタフェース方式に設定されており、ＮＡＮＤ装置２００の電源投入動作の完了後にメモリコントローラ１００から所定コマンドを受信することに関連してＮＡＮＤ装置２００がリードイネーブル信号ＲＥ／ＲＥｎを受信する場合を示す。

図６に示すように、メモリコントローラ１００は、まず、ＮＡＮＤ装置２００の電源投入動作の完了後に、データ信号ＤＱにより第１所定コマンド（図６中に示す例ではコマンド「ＦＦｈ」）をＮＡＮＤ装置２００に出力する。第１所定コマンドは、ＮＡＮＤ装置２００を動作状態に移行させるためのコマンドである。ＮＡＮＤ装置２００は、当該ＮＡＮＤ装置２００を動作状態に移行させる際に、レディ／ビジー信号Ｒ／Ｂｎをビジー状態にする。

続いて、メモリコントローラ１００は、データ信号ＤＱにより第２所定コマンド（図６中に示す例ではコマンド「７０ｈ」）をＮＡＮＤ装置２００に出力する。第２所定コマンドは、ＮＡＮＤ装置２００のステータス情報ＳＴＳをメモリコントローラ１００に出力することをＮＡＮＤ装置２００に要求するコマンドである。メモリコントローラ１００は、第２所定コマンドを出力することに関連して、リードイネーブル信号ＲＥ／ＲＥｎをＮＡＮＤ装置２００に出力する。

その結果、ＮＡＮＤ装置２００は、当該ＮＡＮＤ装置２００の電源投入動作の完了後にメモリコントローラ１００から第２所定コマンドを受信することに関連してリードイネーブル信号ＲＥ／ＲＥｎを受信する。この場合、ＮＡＮＤ装置２００は、レディ／ビジー信号Ｒ／Ｂｎを、ビジー状態からレディ状態に切り替える。この場合、ＮＡＮＤ装置２００は、メモリコントローラ１００からのコマンドＣＭＤを受け付け不可である場合を除いて、レディ／ビジー信号Ｒ／Ｂｎをレディ状態に維持する。

図６は、メモリコントローラ１００から受信する第２所定コマンドに対して、ＮＡＮＤ装置２００が電源投入動作の完了直後でＮＡＮＤ装置２００の内部が正常に活性化されておらず、ステータス情報ＳＴＳがまだ出力できない状態である場合を示す。この場合、メモリコントローラ１００は、再度、第２所定コマンドをＮＡＮＤ装置２００に出力するとともに、リードイネーブル信号ＲＥ／ＲＥｎをＮＡＮＤ装置２００に出力する。ＮＡＮＤ装置２００は、メモリコントローラ１００から第２所定コマンドを受信することに応じて、ステータス情報ＳＴＳを生成し、データ信号ＤＱによりステータス情報ＳＴＳをメモリコントローラ１００に出力する。ＮＡＮＤ装置２００の内部が正常に活性化された後である場合、ステータス情報ＳＴＳは、正常になり、ＮＡＮＤ装置２００がレディ状態であることを示す情報を含む。

図７は、メモリコントローラ１００のインタフェース方式が第１インタフェース方式に対応しておらず、ＮＡＮＤ装置２００の電源投入動作の完了後にメモリコントローラ１００から所定コマンドを受信することに関連してＮＡＮＤ装置２００がリードイネーブル信号ＲＥを受信しない場合を示す。

図７に示すように、メモリコントローラ１００は、まず、ＮＡＮＤ装置２００の電源投入動作の完了後に、データ信号ＤＱにより第１所定コマンド（図７中に示す例ではコマンド「ＦＦｈ」）をＮＡＮＤ装置２００に出力する。続いて、メモリコントローラ１００は、データ信号ＤＱにより第２所定コマンド（図７中に示す例ではコマンド「７０ｈ」）をＮＡＮＤ装置２００に出力する。メモリコントローラ１００は、第２所定コマンドを出力することに関連して、リードイネーブル信号ＲＥｎを出力するが、リードイネーブル信号ＲＥは出力しない。

その結果、ＮＡＮＤ装置２００は、当該ＮＡＮＤ装置２００の電源投入動作の完了後にメモリコントローラ１００から第２所定コマンドを受信することに関連して、リードイネーブル信号ＲＥｎを受信するが、リードイネーブル信号ＲＥは受信しない。この場合、ＮＡＮＤ装置２００は、レディ／ビジー信号Ｒ／Ｂｎを、ビジー状態のまま維持する。

図７は、メモリコントローラ１００から受信する第２所定コマンドに対して、ＮＡＮＤ装置２００が電源投入動作の完了直後でＮＡＮＤ装置２００の内部が正常に活性化されておらず、ステータス情報ＳＴＳがまだ出力できない状態である場合を示す。この場合、メモリコントローラ１００は、再度、第２所定コマンドをＮＡＮＤ装置２００に出力するとともに、リードイネーブル信号ＲＥｎを出力するが、リードイネーブル信号ＲＥを出力しない。ＮＡＮＤ装置２００は、メモリコントローラ１００から第２所定コマンドを受信することに応じて、正常な接続状態ではないことを示すステータスフェイルをメモリコントローラ１００に出力する。

＜６．メモリコントローラの動作＞
次に、メモリコントローラ１００の動作について説明する。
図８は、メモリコントローラ１００の構成を示すブロック図である。メモリコントローラ１００は、例えば、信号出力部１１１、信号受信部１１２、方式判定部１１３、設定変更部１１４、および記憶部１１５を有する。信号出力部１１１、信号受信部１１２、方式判定部１１３、および設定変更部１１４は、ハードウェアプロセッサ（例えばＣＰＵ１０４）によりプログラム（例えばファームウェア）が実行されることで実現される。ただし、これら機能部の全部または一部は、メモリコントローラ１００内に設けられた回路（circuitry）により実現されてもよい。記憶部１１５は、例えば上述したＲＡＭ１０２およびＲＯＭ１０３により実現される。

信号出力部１１１は、ＮＡＮＤＩ／Ｆ１０６を制御することで、データ信号ＤＱ、データストローブ信号ＤＱＳ／ＤＱＳｎ（上述したライトデータ受信用ストローブ信号およびリードデータ送信用ストローブ信号）、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、およびライトプロテクト信号ＷＰｎをＮＡＮＤ装置２００に出力する。例えば、信号出力部１１１は、ＮＡＮＤ装置２００の電源動作完了後に、第１所定コマンド（例えばコマンド「ＦＦｈ」）を出力し、続いて第２所定コマンド（例えばコマンド「７０ｈ」）およびリードイネーブル信号ＲＥ／ＲＥｎを出力する。

信号受信部１１２は、ＮＡＮＤＩ／Ｆ１０６を制御することで、ＮＡＮＤ装置２００から出力された、データ信号ＤＱ、データストローブ信号ＤＱＳ／ＤＱＳｎ、およびレディ／ビジー信号Ｒ／Ｂｎを受信する。

方式判定部１１３は、信号受信部１１２がＮＡＮＤ装置２００から検出する信号に基づき、ＮＡＮＤ装置２００のインタフェース方式を判定する。方式判定部１１３は、「判定部」の一例である。例えば、方式判定部１１３は、ＮＡＮＤ装置２００に対して信号出力部１１１が第１インタフェース方式を用いてリードイネーブル信号ＲＥ／ＲＥｎを出力することに応じてＮＡＮＤ装置２００からレディ状態を示すレディ／ビジー信号Ｒ／Ｂｎを検出する場合、信号受信部１１２により検出されるデータストローブ信号ＤＱＳｎの有無を検出する。そして、方式判定部１１３は、データストローブ信号ＤＱＳｎが検出される場合、ＮＡＮＤ装置２００のインタフェース方式が第１インタフェース方式であると判定する。リードデータストローブ信号であるデータストローブ信号ＤＱＳｎは、「第３信号」および「第１データストローブ信号」のそれぞれ一例である。

一方で、方式判定部１１３は、ＮＡＮＤ装置２００に対して信号出力部１１１が第１インタフェース方式を用いてリードイネーブル信号ＲＥ／ＲＥｎを出力することに応じてＮＡＮＤ装置２００からビジー状態を示すレディ／ビジー信号Ｒ／Ｂｎを検出する場合、ＮＡＮＤ装置２００のインタフェース方式が第１インタフェース方式ではないと判定する。この場合、方式判定部１１３は、信号受信部１１２により受信されるデータストローブ信号ＤＱＳの有無を検出する。方式判定部１１３は、データストローブ信号ＤＱＳが検出される場合、ＮＡＮＤ装置２００のインタフェース方式が第２インタフェース方式であると判定する。一方で、方式判定部１１３は、データストローブ信号ＤＱＳが検出されない場合、ＮＡＮＤ装置２００のインタフェース方式が第３インタフェース方式であると判定する。リードデータストローブ信号であるデータストローブ信号ＤＱＳは、「第４信号」および「第２データストローブ信号」のそれぞれ一例である。

設定変更部１１４は、方式判定部１１３により判定されたＮＡＮＤ装置２００のインタフェース方式に対してメモリコントローラ１００のインタフェース方式が合致するように、メモリコントローラ１００のインタフェース方式の設定を変更する。

例えば、設定変更部１１４は、メモリコントローラ１００のインタフェース方式が第１インタフェース方式である場合において、方式判定部１１３によりＮＡＮＤ装置２００のインタフェース方式が第１インタフェース方式であると判定された場合、メモリコントローラ１００のインタフェース方式を変更せずに維持する。

設定変更部１１４は、メモリコントローラ１００のインタフェース方式が第１インタフェース方式である場合において、方式判定部１１３によりＮＡＮＤ装置２００のインタフェース方式が第２インタフェース方式であると判定された場合、メモリコントローラ１００のインタフェース方式を、第１インタフェース方式から第２インタフェース方式に変更する。同様に、設定変更部１１４は、メモリコントローラ１００のインタフェース方式が第１インタフェース方式である場合において、方式判定部１１３によりＮＡＮＤ装置２００のインタフェース方式が第３インタフェース方式であると判定された場合、メモリコントローラ１００のインタフェース方式を、第１インタフェース方式から第３インタフェース方式に変更する。

各インタフェース方式の設定内容は、インタフェース方式情報１１５ａとして記憶部１１５に記憶されている。設定変更部１１４は、インタフェース方式情報１１５ａを参照することで、ＮＡＮＤ装置２００のインタフェース方式と同じインタフェース方式にメモリコントローラ１００のインタフェース方式を変更する。

＜７．メモリシステムの制御の流れ＞
＜７．１ ＮＡＮＤ装置の制御の流れ＞
図９は、ＮＡＮＤ装置２００の制御の流れを示すフローチャートである。ＮＡＮＤ装置２００の入出力回路２０１は、当該ＮＡＮＤ装置２００の電源投入動作の完了後、まず、メモリコントローラ１００から第１所定コマンド（図９中では「ＦＦコマンド」と表記）を受信する（Ｓ１０１）。第１所定コマンドが受信された場合、ＮＡＮＤ装置２００の制御回路２０６は、ＮＡＮＤ装置２００を動作状態に移行させ、レディ／ビジー信号Ｒ／Ｂｎをビジー状態に設定する（Ｓ１０２）。

次に、ＮＡＮＤ装置２００の入出力回路２０１は、メモリコントローラ１００から第２所定コマンド（図９中では「ステータスチェックコマンド」と表記）を受信する（Ｓ１０３）。この場合、ＮＡＮＤ装置２００の検出回路ＤＣは、メモリコントローラ１００から受信するリードイネーブル信号ＲＥを検出したか否かを判定する（Ｓ１０４）。

出力回路ＴＣは、検出回路ＤＣによりリードイネーブル信号ＲＥが検出された場合（Ｓ１０４：ＹＥＳ）、レディ／ビジー信号Ｒ／Ｂｎをレディ状態に設定する（Ｓ１０５）。この場合、ステータスレジスタ２０３は、ＮＡＮＤ装置２００がレディ状態であることを示すステータス情報ＳＴＳを生成する。そして、入出力回路２０１は、正常な接続状態にあることを示すステータスパスを出力する。すなわち、入出力回路２０１は、ステータスレジスタ２０３により生成されたステータス情報ＳＴＳをメモリコントローラ１００に出力する（Ｓ１０６）。

一方で、出力回路ＴＣは、検出回路ＤＣによりリードイネーブル信号ＲＥが検出されない場合（Ｓ１０４：ＮＯ）、レディ／ビジー信号Ｒ／Ｂｎをビジー状態に設定する（Ｓ１０７）。この場合、入出力回路２０１は、正常な接続状態ではないことを示すステータスフェイルを出力する（Ｓ１０８）。

＜７．２ メモリコントローラの制御の流れ＞
図１０は、メモリコントローラ１００の制御の流れを示すフローチャートである。なお図１０に関する説明では、ＮＡＮＤ装置２００は、第１インタフェース方式に対応したＮＡＮＤ装置２００に限定されず、第２インタフェース方式または第３インタフェース方式に対応するＮＡＮＤ装置２００でもよい。この場合、ＮＡＮＤ装置２００は、検出回路ＤＣ、ＮＡＮＤ素子２２１、およびＡＮＤ素子２２２を有しなくてもよい。

メモリコントローラ１００の信号出力部１１１は、ＮＡＮＤ装置２００の電源投入動作の完了後、まず、ＮＡＮＤ装置２００に第１所定コマンド（図１０中では「ＦＦコマンド」と表記）を出力する（Ｓ２０１）。次に、メモリコントローラ１００の信号出力部１１１は、ＮＡＮＤ装置２００に第２所定コマンド（図１０中では「ステータスチェックコマンド」と表記）を出力し、ＮＡＮＤ装置２００にリードイネーブル信号ＲＥ／ＲＥｎを出力する（Ｓ２０２）。

次に、方式判定部１１３は、第１インタフェース方式を用いてリードイネーブル信号ＲＥ／ＲＥｎを出力することに応じてＮＡＮＤ装置２００から検出するレディ／ビジー信号Ｒ／Ｂｎがレディ状態であるかビジー状態であるかを判定する（Ｓ２０３）。

方式判定部１１３は、レディ／ビジー信号Ｒ／Ｂｎがレディ状態である場合（Ｓ２０３：レディ状態）、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳｎを受信するか否かを判定する（Ｓ２０４）。方式判定部１１３は、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳｎを受信する場合（Ｓ２０４：ＹＥＳ）、ＮＡＮＤ装置２００が第１インタフェース方式であると判定する（Ｓ２０５）。この場合、設定変更部１１４は、メモリコントローラ１００を第１インタフェース方式に設定する（Ｓ２０６）。なお、本実施形態で「第１インタフェース方式に設定する」とは、既に第１インタフェース方式である設定を維持する場合も含み得る。

一方で、方式判定部１１３は、レディ／ビジー信号Ｒ／Ｂｎがビジー状態である場合（Ｓ２０３：ビジー状態）、または、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳｎを受信しない場合（Ｓ２０４：ＮＯ）、Ｓ２０７に進む。

この場合、信号出力部１１１は、ＮＡＮＤ装置２００に第２所定コマンド（図１０中では「ステータスチェックコマンド」と表記）を再度出力し、ＮＡＮＤ装置２００にリードイネーブル信号ＲＥｎを出力する（Ｓ２０７）。そして、方式判定部１１３は、第１インタフェース方式を用いてリードイネーブル信号ＲＥを出力することに応じてＮＡＮＤ装置２００から検出するレディ／ビジー信号Ｒ／Ｂｎがレディ状態であるかビジー状態であるかを判定する（Ｓ２０８）。

方式判定部１１３は、レディ／ビジー信号Ｒ／Ｂｎがビジー状態である場合（Ｓ２０８：ビジー状態）、ＮＡＮＤ装置２００のインタフェース方式が判別できないと判定し（Ｓ２０９）、本フローの処理を終了する。一方で、方式判定部１１３は、レディ／ビジー信号Ｒ／Ｂｎがビジー状態である場合（Ｓ２０８：レディ状態）、Ｓ２１０に進む。この場合、方式判定部１１３は、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳを受信するか否かを判定する（Ｓ２１０）。

方式判定部１１３は、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳを受信する場合（Ｓ２１０：ＹＥＳ）、ＮＡＮＤ装置２００が第２インタフェース方式であると判定する（Ｓ２１１）。この場合、設定変更部１１４は、メモリコントローラ１００を第２インタフェース方式に設定する（Ｓ２１２）。そして、信号出力部１１１は、再度、第２所定コマンドを出力し、ＮＡＮＤ装置２００に対する接続動作を実行する。

一方で、方式判定部１１３は、ＮＡＮＤ装置２００からデータストローブ信号ＤＱＳを受信しない場合（Ｓ２１０：ＮＯ）、ＮＡＮＤ装置２００が第３インタフェース方式であると判定する（Ｓ２１３）。この場合、設定変更部１１４は、メモリコントローラ１００を第３インタフェース方式に設定する（Ｓ２１４）。そして、信号出力部１１１は、再度、第２所定コマンドを出力し、ＮＡＮＤ装置２００に対する接続動作を実行する。

＜８．利点＞
近年、ＮＡＮＤ装置の世代が進むに従い、ＮＡＮＤ装置のインタフェースの世代も進み、それに対応してメモリコントローラのインタフェース方式も多岐にわたる。そのため、ＮＡＮＤ装置のインタフェース方式とメモリコントローラのインタフェース方式の組み合わせも多岐にわたることになる。この場合、ＮＡＮＤ装置のインタフェース方式とメモリコントローラのインタフェース方式とが合致しない場合があり得る。ＮＡＮＤ装置のインタフェース方式とメモリコントローラのインタフェース方式とが合致しない状態でメモリシステムの動作が行われると、予期しない結果を生じる場合があり得る。

例えば、メモリコントローラが第２インタフェース方式であり、ＮＡＮＤ装置が第１インタフェース方式である場合、最初にＮＡＮＤ装置に対してリードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎの両方の入力が必要であるにも関わらず、メモリコントローラは、リードイネーブル信号ＲＥｎのみを出力し、リードイネーブル信号ＲＥを出力しない。この場合、ＮＡＮＤ装置が予期しない動作を行う可能性が生じる。

そこで、本実施形態では、ＮＡＮＤ装置２００は、検出回路ＤＣと、出力回路ＴＣとを有する。検出回路ＤＣは、外部のインタフェース方式が第１インタフェース方式である場合に外部から受信するが、外部のインタフェース方式が第２インタフェース方式である場合に外部から受信しない第１入力信号（例えばリードイネーブル信号ＲＥ）の有無を検出する。出力回路ＴＣは、検出回路ＤＣにより第１入力信号が検出された場合に、外部に対する出力信号（例えばレディ／ビジー信号Ｒ／Ｂｎ）の出力状態を第１状態とし、検出回路ＤＣにより第１入力信号が検出されない場合に、出力信号の出力状態を第１状態とは異なる第２状態とする。このような構成によれば、メモリコントローラ１００は、接続先のＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを判定することができる。これにより、ＮＡＮＤ装置２００のインタフェース方式とメモリコントローラ１００のインタフェース方式とが合致しない状態でメモリシステム１の動作が行われることを抑制することができる。これにより、信頼性の向上を図ることができる。

本実施形態では、ＮＡＮＤ装置２００は、外部と接続可能であり、出力信号が出力される端子２００ｔａを備える。本実施形態では、上記第１状態と上記第２状態とでは、端子２００ｔａに関する電圧レベルまたはインピーダンスの状態が異なる。このような構成によれば、メモリコントローラ１００は、ＮＡＮＤ装置２００の所定の端子２００ｔａの電圧レベルまたはインピーダンスを検出することで、ＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを判定することができる。これにより、ＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを、より簡単に判定することができる。

本実施形態では、上記出力信号は、ＮＡＮＤ装置２００のレディ状態とビジー状態とを区別可能に示す信号である。上記第１状態は、レディ状態を示す状態である。上記第２状態は、ビジー状態を示す状態である。このような構成によれば、ＮＡＮＤ装置２００のインタフェース方式とメモリコントローラ１００のインタフェース方式とが合致しない場合にＮＡＮＤ装置２００からビジー状態を示す信号を出力させることができる。すなわち、ＮＡＮＤ装置２００とメモリコントローラ１００が相互動作を行うことを強制的に抑制することができる。これにより、ＮＡＮＤ装置２００のインタフェース方式とメモリコントローラ１００のインタフェース方式とが合致しない状態でメモリシステム１の動作が行われることをさらに確実に抑制することができる。

本実施形態では、検出回路ＤＣは、外部のインタフェース方式が所定方式である場合に外部から受信する第１入力信号（例えばリードイネーブル信号ＲＥ）および第２入力信号（リードイネーブル信号ＲＥｎ）を受信する。第１入力信号と第２入力信号は、互いに論理反転の関係を持つ信号である。このような構成によれば、１対の相補信号を用いてＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを判定することができる。これにより、ＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを、より確実に判定することができる。

本実施形態では、第１入力信号は、ＮＡＮＤ装置２００からデータを読み出すことを可能にするリードイネーブル信号ＲＥである。このような構成によれば、特別な信号を新しく設けることなく、リードイネーブル信号ＲＥを用いてＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを判定することができる。

本実施形態では、検出回路ＤＣは、ＮＡＮＤ装置２００の電源投入動作の完了後に外部から所定コマンドを受信することに関連して受信する第１入力信号の有無を検出する。このような構成によれば、ＮＡＮＤ装置２００のデータ処理に関する動作が開始される前に受信する入力信号を用いて、メモリシステム１の動作を抑制することができる。これにより、信頼性をさらに高めることができる。

本実施形態では、メモリコントローラ１００は、設定変更部１１４を有する。設定変更部１１４は、外部に対して第１インタフェース方式を用いて第１信号（例えばリードイネーブル信号ＲＥ）を出力することに応じて外部からレディ状態を示す第２信号（例えばレディ／ビジー信号Ｒ／Ｂｎ）を検出する場合に、使用するインタフェース方式を維持する。設定変更部１１４は、外部に対して第１インタフェース方式を用いて第１信号を出力することに応じて外部からビジー状態を示す第２信号を検出する場合に、使用するインタフェース方式を第１インタフェース方式から別のインタフェース方式に変更する。このような構成によれば、ＮＡＮＤ装置２００が第１インタフェース方式に対応できないＮＡＮＤ装置２００である場合に、別のインタフェース方式を用いて接続を試みることができる。

本実施形態では、メモリコントローラ１００は、方式判定部１１３を有する。方式判定部１１３は、外部に対して第１インタフェース方式を用いて第１信号を出力することに応じて外部からレディ状態を示す第２信号を検出する場合、第２信号とは異なる第３信号（例えばデータストローブ信号ＤＱＳｎ）の有無に基づき、外部のインタフェース方式が第１インタフェース方式であるか否かを判定する。このような構成によれば、第２信号に加えて、第２信号とは別の第３信号に基づき、外部のインタフェース方式が第１インタフェース方式であるか否かが判定される。これにより、より確実に、外部のインタフェース方式が第１インタフェース方式であるか否かを判定することができる。これにより、信頼性をさらに高めることができる。

本実施形態では、第３信号は、外部から受信するデータの読み取りに用いるデータストローブ信号ＤＱＳｎである。このような構成によれば、別な信号を新しく設けることなく、データストローブ信号ＤＱＳｎを用いてＮＡＮＤ装置２００が所定方式のインタフェース方式であるか否かを判定することができる。

以上、実施形態について説明したが、実施形態の内容は上述した例に限定されない。例えば、検出回路による入力信号の検出結果に応じて出力回路により状態が変更される出力信号は、レディ／ビジー信号Ｒ／Ｂｎに限定されず、ステータス情報ＳＴＳに含まれる信号（例えばデータ信号ＤＱ６）などでもよい。また、上記出力信号は、レディ／ビジー信号Ｒ／Ｂｎに限定されず、ライトプロテクト信号ＷＰｎなどを用いてもよい。また、検出回路により検出される入力信号は、第２所定コマンド（ステータスチェックコマンド）に関連して受信する信号に限定されず、別のタイミングまたは別のコマンドに関連して受信する信号でもよい。「半導体記憶装置」は、ＮＡＮＤ型フラッシュメモリ装置に限定されず、ＭＲＡＭ（Magnetoresistive Random Access Memory）や抵抗変化型、またはその他のタイプの記憶装置でもよい。すなわち、「メモリセルアレイ」は、それぞれ蓄積される電荷によってデータを記憶する複数のメモリセルトランジスタ（メモリ素子）を含むものに限定されず、それぞれ磁気状態または抵抗状態などによりデータを記憶する複数のメモリ素子を含むものでもよい。

以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１回路と、第２回路とを持つ。第１回路は、外部のインタフェース方式が所定方式である場合に外部から受信する第１信号の有無を検出する。第２回路は、第１回路により第１信号が検出された場合に、外部に対する第２信号を第１状態とする。第２回路は、第１回路により第１信号が検出されない場合に、第２信号を第１状態とは異なる第２状態とする。このような構成によれば、信頼性の向上を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、２…ホスト装置、１００…メモリコントローラ、１１１…信号出力部、１１２…信号受信部、１１３…方式判定部（判定部）、１１４…設定変更部、２００…ＮＡＮＤ装置（半導体記憶装置）、ＤＣ…検出回路（第１回路）、ＴＣ…出力回路（第２回路）。

Claims (13)

1. データを不揮発に記憶可能なメモリセルアレイと、
   前記メモリセルアレイに関する制御を行うための外部からの信号を検出する回路であって、前記外部のインタフェース方式が第１インタフェース方式である場合に前記外部から受信するが、前記外部のインタフェース方式が前記第１インタフェース方式とは異なる第２インタフェース方式である場合に前記外部から受信しない第１信号の有無を検出する第１回路と、
   前記第１回路により前記第１信号が検出された場合に、前記外部に対する第２信号を第１状態とし、前記第１回路により前記第１信号が検出されない場合に、前記第２信号を前記第１状態とは異なる第２状態とする第２回路と、
   を備えた半導体記憶装置。
2. 前記外部と接続可能な端子をさらに備え、
   前記第１状態と前記第２状態とでは、前記端子に関する電圧レベルまたはインピーダンスの状態が異なる、
   請求項１に記載の半導体記憶装置。
3. 前記端子は、前記半導体記憶装置のレディ状態とビジー状態とを区別可能に示す信号に対応する端子であり、
   前記第１状態は、前記レディ状態を示す状態であり、
   前記第２状態は、前記ビジー状態を示す状態である、
   請求項２に記載の半導体記憶装置。
4. 前記第１回路は、前記外部のインタフェース方式が前記第１インタフェース方式である場合に、前記外部から前記第１信号である第１入力信号と、第２入力信号とを受信し、前記第１入力信号および第２入力信号は、互いに論理反転の関係を持つ信号である、
   請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
5. 前記第１信号は、前記半導体記憶装置からデータを読み出すことを可能にするリードイネーブル信号である、
   請求項１から請求項４のうちいずれか１項に記載の半導体記憶装置。
6. 前記第１回路は、前記半導体記憶装置の電源投入動作の完了後に前記外部から所定コマンドを受信することに関連して受信する前記第１信号の有無を検出する、
   請求項１から請求項５のうちいずれか１項に記載の半導体記憶装置。
7. 前記所定コマンドは、前記半導体記憶装置に対してステータス情報の出力を要求するコマンドである、
   請求項６に記載の半導体記憶装置。
8. 半導体記憶装置に対して第１インタフェース方式を用いて第１信号を出力することに応じて前記半導体記憶装置が第１状態であることを示す第２信号が検出される場合に、使用するインタフェース方式を維持し、前記半導体記憶装置に対して前記第１インタフェース方式を用いて前記第１信号を出力することに応じて前記半導体記憶装置が第２状態であることを示す前記第２信号が検出される場合に、使用する前記インタフェース方式を前記第１インタフェース方式から別のインタフェース方式に変更する設定変更部、
   を備えたメモリコントローラ。
9. 前記半導体記憶装置に対して前記第１インタフェース方式を用いて前記第１信号を出力することに応じて前記半導体記憶装置が前記第２状態であることを示す前記第２信号が検出される場合、前記第２信号とは異なる前記半導体記憶装置から受信する第３信号の有無に基づき、前記半導体記憶装置のインタフェース方式が前記第１インタフェース方式であるか否かを判定する判定部をさらに備えた、
   請求項８に記載のメモリコントローラ。
10. 前記第３信号は、前記半導体記憶装置から受信するデータの読み取りに用いるデータストローブ信号である、
    請求項９に記載のメモリコントローラ。
11. 前記判定部は、前記半導体記憶装置に対して前記第１インタフェース方式を用いて前記第１信号を出力することに応じて前記半導体記憶装置が前記第２状態であることを示す前記第２信号が検出される場合、前記第２信号および第３信号とは異なる前記半導体記憶装置から受信する第４信号の有無に基づき、前記半導体記憶装置のインタフェース方式が第２インタフェース方式であるか第３インタフェース方式であるかを判定し、前記第２インタフェース方式は、前記第１インタフェース方式とは異なる方式であり、前記第３インタフェース方式は、前記第１インタフェース方式および前記第２インタフェース方式とは異なる方式である、
    請求項９または請求項１０に記載のメモリコントローラ。
12. 前記第３信号は、前記半導体記憶装置から受信するデータの読み取りに用いる第１データストローブ信号であり、前記第４信号は、前記第１データストローブ信号に対して論理反転の関係を持つ第２データストローブ信号である、
    請求項１１に記載のメモリコントローラ。
13. メモリコントローラと、
    半導体記憶装置と、
    を備え、
    前記半導体記憶装置は、
    前記メモリコントローラのインタフェース方式が第１インタフェース方式である場合に前記メモリコントローラから受信するが、前記メモリコントローラのインタフェース方式が前記第１インタフェース方式とは異なる第２インタフェース方式である場合に前記メモリコントローラから受信しない第１信号の有無を検出する第１回路と、
    前記第１回路により前記第１信号が検出された場合に、前記メモリコントローラに対する第２信号を第１状態とし、前記第１回路により前記第１信号が検出されない場合に、前記第２信号を前記第１状態とは異なる第２状態とする第２回路と、
    を含む、メモリシステム。

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