CN118057531A - 供电电路、存储器、测试装置、存储系统和电子设备 - Google Patents

供电电路、存储器、测试装置、存储系统和电子设备 Download PDF

Info

Publication number
CN118057531A
CN118057531A CN202211449376.1A CN202211449376A CN118057531A CN 118057531 A CN118057531 A CN 118057531A CN 202211449376 A CN202211449376 A CN 202211449376A CN 118057531 A CN118057531 A CN 118057531A
Authority
CN
China
Prior art keywords
circuit
voltage
memory
power supply
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211449376.1A
Other languages
English (en)
Inventor
王瑜
宋璧若
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202211449376.1A priority Critical patent/CN118057531A/zh
Priority to US18/090,065 priority patent/US20240170041A1/en
Publication of CN118057531A publication Critical patent/CN118057531A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供了一种供电电路、存储器、测试装置、存储系统和电子设备，涉及存储技术领域，能够降低对存储器的测试时间，减少存储器的面积占用。其中，供电电路包括电压调节电路和振荡电路，电压调节电路的第一电压输出端与存储器内的延迟链电路的供电输入端耦接，电压调节电路的第一电压输出端还与振荡电路的供电输入端耦接；其中，电压调节电路，被配置为通过第一电压输出端向延迟链电路和振荡电路输出第一电压；振荡电路，被配置为产生与第一电压对应的时钟信号；电压调节电路，还被配置为接收调节信号，调节信号用于调节第一电压。上述供电电路可应用于存储器中。

Description

供电电路、存储器、测试装置、存储系统和电子设备
技术领域
本公开涉及存储技术领域，尤其涉及一种供电电路、存储器、测试装置、存储系统和电子设备。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)等存储器的延时参数主要由延迟链电路决定。其中，延迟链电路包括多个延时单元和旁路门电路。通常，可通过旁路门电路中的微调控制端进行微调控制，以控制任一控制信号经过延迟链电路中的延时单元的数量，实现延迟链电路延时。
其中，延迟单元的性能很容易受到工艺角变化的影响。因此，随着工艺角范围的变化，DRAM生产中控制延迟链电路进行延时变化尤为重要。上述通过旁路门中的微调控制端进行微调控制的方式需要在将DRAM的芯片制造出来之后对DRAM进行测试，以确定DRAM的工艺角范围下的延迟链电路，测试时间对于DRAM生产过程来说较长。而且，旁路门电路中的微调控制端需要的寄存器数量较多，会占据DRAM的芯片面积。
发明内容
本公开的实施例提供一种供电电路、存储器、测试装置、存储系统和电子设备，旨在降低对存储器等芯片的测试时间，减少存储器的面积占用。
为达到上述目的，本公开的实施例采用如下技术方案：
第一方面，提供一种供电电路，包括：电压调节电路和振荡电路，电压调节电路的第一电压输出端与存储器内的延迟链电路的供电输入端耦接，电压调节电路的第一电压输出端还与振荡电路的供电输入端耦接；其中，电压调节电路，被配置为通过第一电压输出端向延迟链电路和振荡电路输出第一电压；振荡电路，被配置为产生与第一电压对应的时钟信号；电压调节电路，还被配置为接收调节信号，调节信号用于调节第一电压。
由此，本公开中，由于振荡电路产生的时钟信号随着电压调节电路产生的第一电压的变化而变化，因此在供电电路通过调节信号调节振荡电路产生的时钟信号的情况下，可相应地调节电压调节电路产生的第一电压。这样，可通过调节向延迟链电路供电的供电电压，得到所需的延迟链电路的延时。相比现有技术，本公开不需要通过延迟链电路中旁路门电路的微调控制端进行微调控制，可减少旁路门中的微调控制端所需的寄存器对存储器的面积占用。而且，本公开通过改变延迟链电路的供电电压从而实现控制延迟链电路的延时，实现方式较为简单，可提升对存储器进行测试的测试效率。
在一些实施例中，调节信号是根据时钟信号的频率确定的。这种实施方式可以理解为，一种工艺角范围对应一种第一电压，而在第一电压也向振荡电路供电时，振荡电路的时钟信号的频率可以反映第一电压。因此，可以根据时钟信号的频率确定调节信号，以调节第一电压。
在一些实施例中，电压调节电路包括第一可调电路和第二可调电路。其中，第一可调电路包括第一电压输入端和第二电压输出端，第二可调电路包括第二电压输入端、第三电压输入端和第一电压输出端，第二电压输出端与第三电压输入端耦接，第一电压输入端和第二电压输入端被配置为输入存储器的供电电压信号。调节信号包括第一调节信号和第二调节信号。第一可调电路，被配置为根据第一调节信号输出参考电压信号，参考电压信号通过第二电压输出端输出至第二可调电路的第三电压输入端。第二可调电路，被配置为根据参考电压信号和第二调节信号输出第一电压。
其中，上述第一可调电路可以理解为用于实现细粒度的电压调节，得到参考电压信号输出至第二可调电路。第二可调电路可以理解为用于进行信号放大，以实现粗粒度的电压调节，得到第一电压。这样，经过这种两级可调电路，可提升电压调节精度。
在一些实施例中，第一可调电路包括第一可调电阻。第一可调电阻被配置为调节参考电压信号。第二可调电路包括第二可调电阻，第二可调电阻被配置为调节第一电压。
也即，在上述两级可调电路中，均可通过可调电路中的可调电阻实现电压调节。当然，这种设计只是一种示例，本申请还可以通过其他方式实现两级可调电路。
在一些实施例中，第一可调电阻包括多个串联电阻和与每个电阻并联的开关。第一可调电路，被配置为接收第一调节信号。第一调节信号用于控制第一可调电阻中的多个串联电阻中的部分电阻的开关闭合或关断。
这样，对于第一可调电阻，要实现阻值变大，可通过断开更多的电阻对应的开关实现，要实现阻值变小，可通过闭合更多的电阻对应的开关实现。这样，要调节参考电压信号，只需通过第一可调电阻中的开关的断开或闭合实现，电压调节实现较为简单。
在一些实施例中，第二可调电阻包括多个串联电阻和与每个电阻并联的开关。第二可调电路，被配置为接收第二调节信号，第二调节信号用于控制第二可调电阻中的多个串联电阻中的部分电阻的开关闭合或关断。
与第一可调电阻类似的，对于第二可调电阻，要实现阻值变大，可通过断开更多的电阻对应的开关实现，要实现阻值变小，可通过闭合更多的电阻对应的开关实现。这样，要调节第一电压，只需通过第二可调电阻中的开关的断开或闭合实现，电压调节实现较为简单。
第二方面，提供一种供电方法，可应用于如上的一些方面中所述的供电电路，该方法包括：产生与第一电压对应的时钟信号，第一电压用于输出至延迟链电路。接收调节信号，根据调节信号调节第一电压。
在第二方面的供电方法应用于上述供电电路的基础上，第二方面的有益效果可参见第一方面的说明。
在一些实施例中，调节信号包括第一调节信号和第二调节信号。根据调节信号调节第一电压包括：根据第一调节信号输出参考电压，根据参考电压和第二调节信号输出第一电压。
第三方面，提供一种存储器，包括供电电路，供电电路为如上的一些实施所述的供电电路。存储器包括延迟链电路，延迟链电路的供电输入端与供电电路的第一电压输出端耦接，延迟链电路的供电输入端被配置为接收供电电路的第一电压输出端输出的第一电压。存储阵列，存储阵列的输入端与延迟链电路的输出端耦接，存储阵列的输入端被配置为接收延迟链电路的输出端输出的控制信号。
这样，在存储器包括上述供电电路的基础上，本公开提供的存储器的有益效果可以达到与供电电路相同的有益效果。
在一些实施例中，延迟链电路包括至少一组延迟单元，和与至少一组延迟单元耦接的旁路电路。
该延迟链电路中的旁路电路可用于控制信号经过的延迟单元的数量。该延迟链电路中的微调控制端可以是用于实现向存储阵列发送的信号的延时。但是，基于本公开提供的通过电压调节实现延时的方式，延迟链电路可以保留较少的微调控制端即可。
在一些实施例中，延迟链电路包括多个延迟单元。这种实现方式可以理解为移除了延迟链电路中的旁路电路，保留较少的延迟单元，根据向延迟链电路供电的供电电压，实现延迟链电路的延时即可。
第四方面，提供一种测试装置，测试装置与如上公开的存储器耦接，测试装置被配置为根据存储器输出的与第一电压对应的时钟信号的频率向存储器输入调节信号。
在测试装置耦接存储器，存储器包括上述供电电路的基础上，测试装置的有益效果可以参见上述对供电电路的有益效果说明。
在一些实施例中，测试装置包括接口电路和处理器，接口电路和处理器耦接，接口电路的第一端与振荡电路的时钟输出端耦接，接口电路的第二端与电压调节电路的第一端耦接。接口电路，被配置为通过接口电路的第一端接收振荡电路的时钟输出端输出的时钟信号，并将时钟信号输出至处理器。处理器，被配置为确定时钟信号的频率小于目标时钟频率时，通过接口电路的第二端向电压调节电路的第一端输出第三调节信号，第三调节信号用于升高第一电压输出端输出的第一电压。
其中，目标时钟频率可以理解为是与某个工艺角范围下的延迟链电路的延时参数对应的时钟频率。在采用第一电压向振荡电路供电的情况下，振荡电路输出的时钟信号频率可以用于反映第一电压。因此，当振荡电路输出的时钟信号频率达到目标时钟频率时，可以认为向延迟链电路供电的供电电压为第一电压，即采用第一电压向延时链电路供电，以实现延时参数对应的延迟链电路的延时。
在一些实施例中，接口电路的第三端与电压调节电路的第一电压输出端耦接。处理器，被配置为当确定时钟信号的频率等于目标时钟频率时，通过接口电路的第三端检测第一电压输出端输出的第一电压是否大于或等于电压安全阈值。当确定第一电压输出端输出的第一电压大于或等于电压安全阈值时，通过接口电路的第二端向电压调节电路的第一端输出第四调节信号，第四调节信号用于降低第一电压输出端输出的第一电压。
这种实施方式主要是考虑到输出的第一电压是否在存储器片内的安全电压范围下，以得到在安全电压范围下的第一电压，保证存储器片内的电压安全。
第五方面，提供一种存储器，存储器包括供电电路，供电电路为如上所述的供电电路；测试电路，与供电电路耦合，测试电路被配置为根据供电电路输出的与第一电压对应的时钟信号的频率向供电电路输入调节信号。
第五方面的有益效果可以参见第三方面的说明。
在一些实施例中，测试电路的第一端与供电电路的振荡电路的时钟输出端耦接，测试电路的第二端与供电电路的电压调节电路的第一端耦接；测试电路的第三端与电压调节电路的第一电压输出端耦接；测试电路，被配置为通过测试电路的第一端接收振荡电路的时钟输出端输出的时钟信号；确定时钟信号的频率小于目标时钟频率时，通过测试电路的第二端向电压调节电路的第一端输出第三调节信号，第三调节信号用于升高第一电压输出端输出的第一电压。
在一些实施例中，测试电路，还被配置为当确定时钟信号的频率等于目标时钟频率时，通过测试电路的第三端检测第一电压输出端输出的第一电压是否大于或等于电压安全阈值；当确定第一电压输出端输出的第一电压大于或等于电压安全阈值时，通过测试电路的第二端向电压调节电路的第一端输出第四调节信号，第四调节信号用于降低第一电压输出端输出的第一电压。
第六方面，提供一种存储系统，包括存储器，存储器为如上的一些实施所述的存储器。控制器，耦接至存储器，以控制存储器存储数据。
第七方面，提供一种电子设备，包括如上所述的存储器。
第八方面，提供一种存储系统，包括存储器，存储器为如上的一些实施所述的的存储器。控制器，耦接至存储器，以控制存储器存储数据。
第九方面，提供一种电子设备，包括如上所述的存储系统。
可以理解地，本公开的上述实施例提供的供电电路的方法、存储器和检测系统，其所能达到的有益效果可参考上文中供电电路的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为本申请提供的一种延迟单元的示意图；
图2为本申请提供的一种延迟链电路的电路示意图；
图3为本申请提供的一种延迟链电路的电路示意图；
图4为本申请提供的一种通过延迟链链路实现延时的时序图；
图5为本申请提供的一种供电电路的示意图；
图6为本申请提供的一种电压调节电路的电路示意图；
图7为本申请提供的一种电压调节电路的电路示意图；
图8为本申请提供的一种电压调节电路的电路示意图；
图9为本申请提供的一种振荡电路的电路示意图；
图10为本申请实施例提供的一种供电方法的流程示意图；
图11为本申请实施例提供的一种存储器的结构示意图；
图12为本申请实施例提供的一种测试装置的结构示意图；
图13为本申请实施例提供的一种测试装置的结构示意图；
图14为本申请实施例提供的一种存储器测试方法的流程示意图；
图15为本申请实施例提供的一种存储器的结构示意图；
图16为本申请实施例提供的一种存储器的结构示意图；
图17为本申请实施例提供的一种存储系统的结构示意图；
图18为本申请实施例提供的一种存储系统的结构示意图；
图19为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
在下文中，将通过参照附图解释实施例的示例来描述本公开。
图1示出本公开实施例的存储器10的结构。
存储器10可以是易失性存储器，诸如动态随机存取存储器(dynamic randomaccess memory，DRAM)或静态随机存取存储器(Static Random-Access Memory，SRAM)设备，非易失性存储器设备，诸如电阻式随机存取存储器(Re-random access memory，ReRAM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemor，EEPROM)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(ferromagnetic random access memory，FRAM)和磁阻随机存取存储器(Magnetic RandomAccess Memory，MRAM)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。
该存储器10可以包括存储阵列101、控制电路102和电源电路103。
电源电路103可以通过存储器10外的供电装置向电源电路103输出供电电压，电源电路103再向控制电路102供电，以便控制电路102可向存储阵列101发送控制信号。
响应于从控制电路102接收的信号，存储阵列101可以执行诸如写入、读取和擦除数据的操作。在一些实施例中，存储阵列101可以包括多个存储串，每个存储串包括多个存储单元，每个串的存储单元串联连接到一起。
以存储器为DRAM为例，DRAM是根据延时参数(时序参数)进行行和列寻址，以进行数据访问的。示例性的，延时参数可以包括行预充电(Row Precharge，tRP)时间和行列转化延迟(RAS to CAS Delay，tRCD)时间。其中，tRP时间可以理解为行地址控制器预充电时间(Row Precharge Timing)，或者可理解为是在下一个存储周期到来前，预充电需要的时钟周期。tRCD时间为行寻址到列寻址的延迟时间。
当寻址请求触发后，DRAM中的控制电路102首先根据tRP进行预充电，之后，DRAM初始化行地址选通(Row Address Strobe，RAS)以进行数据寻址。其中，在进行数据寻址时，DRAM首先寻址行地址，而后经过tRCD时间之后，接着通过列地址选通(Column AddressStrobe，CAS)访问数据的精确地址。
在一些实施例中，DRAM的延时参数还可以包括tPre时间和tRAS时间等。这些延时参数可用于控制DRAM接收到一条数据访问指令后要等待多少个时钟周期才能实际执行该指令。延时参数越小，则内存的速度越快。当然部分存储器不能运行在较低的延迟，较低的延迟可能会导致数据丢失。
其中，tPre时间可以理解为预充电时间。
tRAS时间可以理解为是行有效至预充电的最短延时(Active to PrechageDelay)，或者可理解为对某行的数据进行存储时，从操作开始到寻址结束需要的总时间延时。如果tRAS时间等待延时太长，DRAM会因为无意义的等待而降低性能。若tRAS时间等待延时太短，则会导致已被激活的行地址会更早的进入非激活状态，这样可能会因为缺少足够的时间而无法完成数据的突发传输。
在一些实施例中，上述DRAM的延时参数的延时可由控制电路102中的延迟链电路实现，即DRAM的延时参数主要可由延迟链电路进行延时决定。因此，在DRAM芯片生产过程中，控制延迟链电路的延时较为重要。其中，DRAM的不同延时参数可由不同的延迟链电路进行延时实现。
这里先对延迟链电路进行介绍。对于延迟链电路，可通过较小尺寸的延迟单元和旁路电路进行连接实现。每个延迟单元可以用于生成与初始控制信号具有相位差的延时控制信号。示例性的，图2示出了一种由2个串联的延迟单元201耦接的延迟链电路20示意图。参考图2，单个延迟单元201可包括耦接的两个晶体管2011。其中，Vcc表示电源电路103向延迟单元201供电的供电电压，Vss表示接地。Vin表示旁路电路或前一个延迟单元的输出电压，Vout表示后一个延迟单元的输出电压。
基于图2对延迟单元201的介绍，图3示出了一种延迟链电路30的电路示意图。延迟链电路30包括4个延迟单元201和4个延迟单元201以外的旁路电路302(如虚线框内示意)。旁路电路302可以控制延迟链电路30接收到的控制信号经过的延迟单元201的数量。图3中示出的En_in可理解为一个延时参数对应的控制信号输入至延迟链电路30的输入信号，En_dly_out可理解为该控制信号从延迟链电路30输出时的输出信号。
对于En_in和En_dly_out这一控制信号可以参考图4进一步进行理解。示例性的，图4示出了一种通过延迟链电路实现不同的延时的时序图。可以理解，存储阵列101中的每个存储单元可通过位线(bitline，BL)和字线(wordline，WL)的交叉进行寻址。字线用于寻址行地址，位线用于寻址列地址。以tRP为例，图4中的控制信号WL_prechare.en<m>的上升沿到BL_sensing_en<m>的上升沿之间的时间可以理解为是对第m行的WL预充电控制信号的开始时间到第m行的BL传感控制信号的开始时间之间的定时tRP。
继续以图3为例，对于旁路电路302控制任一控制信号经过的延迟单元201的数量，可通过图3中示出的微调控制端Ctl<>进行调整。示例性的，假设以2个微调控制端为例，需使用2bits指示微调控制端的电平。当微调控制端Ctl<0>和微调控制端Ctl<1>的比特位都为0时，即Ctl<1:0>＝00时，旁路电路302可使控制信号En_dly_out不经过这4个延迟单元201，此时该控制信号从该延迟链电路30输出的延迟时间最短。当微调控制端Ctl<0>和微调控制端Ctl<1>的比特位都为1时，即ctl<1:0>＝11时，旁路电路302可使控制信号En_dly_out经过这4个延迟单元201，此时该控制信号从该延迟链电路30输出的延迟时间最长。可以理解，任一控制信号经过某个延迟链电路30中的延时单元的数量的多少，可以控制延迟链电路30的延时，且控制信号经过的延迟单元201的组数越少时，延迟链电路30的延时越短。
然而，在一些实施例中，对于不同晶圆上的延迟链电路30，延迟链电路30对应的工艺角范围可能有所差异。
其中，工艺角范围所有差异可以理解为，半导体器件在制造过程中，由于在同一块晶圆上的位置差别，或者不同批次的晶圆之间，由于工艺差别会导致晶圆上的晶体管的参数会有所差异，因此工艺角范围有所差异。一般，工艺可分为典型工艺(typical，tt)、极快工艺(fast NMOS fast PMOS，ff)、快慢工艺(fast NMOS slow PMOS，fs)、慢快工艺(slowNMOSfast PMOS，sf)和极慢工艺(slow NMOS slow PMOS，ss)。
基于此，在不同的工艺角范围下，延迟链电路30中的延迟单元201的性能很容易受到工艺角的过程转角变化的影响。由此，考虑到用于刻蚀晶体管的晶圆的工艺在制作过程中会有所偏差，例如存在晶体管阈值电压的差异、晶体管沟道长度的差异和互连线不同引起的电阻电容的差异，所以在设计存储器等芯片中的延迟链电路时需要考虑工艺偏差，在芯片设计阶段使延迟链电路在各种工艺角下都能达到所需的延时参数，这样才能使最后的芯片可靠。因此，DRAM芯片在制造过程中需要对每个芯片进行测试，例如上文中阐述的，可以通过上述微调控制端Ctl<>的方式调整延迟链电路30的延时，实现不同的延时参数。
但是，目前的DRAM芯片测试方式中，通过旁路电路302调节延迟链电路30的延时，通常需要在DRAM芯片制造出来之后，通过微调控制端控制延迟链电路30的延时调节，芯片测试时间较长，会影响芯片测试和生产效率。而且，在确定了任一延迟链电路30的微调控制端的比特位时，需要将微调控制端对应的比特位存储在芯片的寄存器中。在延迟链电路30中的延迟单元201数量较多的情况下，会导致芯片需要的寄存器的数量较大，寄存器占用芯片的面积较大。
基于此，本公开的一些实施例可为存储器等芯片中的延迟链电路设计一种供电电路，可在芯片制造出来之后调整延迟链电路的供电电压，实现不同延时参数对应的延迟链电路的延时。由于对于任一固定长短的延迟链电路，当为该延迟链电路中的晶体管等器件供电的电压变化时，延迟链电路的延时也会变化。因此，要实现不同工艺角范围下的延时链电路的延时时，可通过调整延迟链电路的供电电压实现不同的延时。相对于现有技术中通过微调控制端实现延迟链延时的方式，本申请采用供电电压调整的方式，可以为不同工艺角范围下的延迟链电路提供不同的供电电压，以实现不同工艺角范围对应的延时参数，芯片测试过程较为简单，芯片的测试效率得到提升，且不需要较多的寄存器占用芯片面积。
下面对本公开的一种延迟链电路的供电电路进行介绍。图5示出了一种供电电路50的电路示意图。
供电电路50包括电压调节电路501和振荡电路502。
电压调节电路501的第一电压输出端A与存储器内的延迟链电路503的供电输入端B耦接，电压调节电路501的第一电压输出端A还与振荡电路502的供电输入端E耦接。
示例性的，供电电路50可以包括在存储器等芯片内的电源电路中，延迟链电路503可以包括在存储器等芯片内的控制电路中。
其中，电压调节电路501，被配置为通过第一电压输出端A向延迟链电路503和振荡电路502输出第一电压VDD__dly。
振荡电路502，被配置为产生与第一电压VDD_dly对应的时钟信号Tclk。或者说，振荡电路502可产生用于指示第一电压VDD_dly的时钟信号Tclk。
电压调节电路501，还被配置为接收调节信号，调节信号用于调节第一电压VDD_dly。
其中，VDD可理解为是供电电路50所属的芯片外的供电装置向芯片供电的供电电压。在同一工艺角范围下，片外的供电装置向片内的供电电路50所提供的供电电压VDD是固定的。图5中供电电路50的供电电压VDD相当于图2中所示的供电电压Vcc，即供电电压VDD是固定的。
示例性的，在进行芯片测试时，片外的测试装置可以根据用于指示第一电压VDD_dly的时钟信号Tclk的频率是否达到目标时钟频率，确定向电压调节电路501输出的调节信号，以便电压调节电路501根据接收到的调节信号调节第一电压VDD_dly。
这里使用时钟信号Tclk的频率是否达到目标时钟频率来调节第一电压VDD_dly是考虑到，在不同的工艺角范围下，延时链电路503对应的延时参数不同，而延时链电路503的延时可通过向延迟链电路503供电的第一电压VDD_dly实现，例如第一电压VDD_dly的值越高，延时越短。而且，在第一电压VDD_dly同时用于向振荡电路502供电的情况下，振荡电路502输出的时钟信号Tclk的频率可以反映第一电压VDD_dly。因此，本申请可通过测试装置根据振荡电路502输出的时钟信号Tclk的频率实现对延迟链电路503供电的第一电压VDD_dly的调节，以满足不同工艺角范围下的延时链电路的延时。
相对现有技术来说，本公开的实施例不再通过片外的供电电压VDD对延迟链电路503供电，而是通过调节后的第一电压VDD_dly向延迟链电路503供电。本公开的实施例不需要通过多个微调控制端控制控制信号经过延迟链电路503中的延迟单元201的数量，在一个延时参数对应的延迟链电路下，通过片内的供电电路50即可实现延迟链电路503的延时，芯片测试时间较短，且减少了用于存储微调控制端的比特值所需的寄存器占用的芯片面积。
在本公开的一些实施例中，测试装置对存储器等芯片内的供电电路50进行电压调节可以在芯片制造出来之后进行的。
如图6所示，图6示出的是本公开实施例提供的一种电压调节电路501的电路示意图。该电压调节电路501包括第一可调电路601和第二可调电路602。
其中，第一可调电路601包括第一电压输入端F和第二电压输出端G，第二可调电路602包括第二电压输入端J、第三电压输入端H和第一电压输出端A，第二电压输出端G与第三电压输入端H耦接，第一电压输入端F和第二电压输入端J被配置为输入存储器70的供电电压VDD。
在本公开的一些实施例中，调节信号包括第一调节信号和第二调节信号。
第一可调电路601，被配置为根据第一调节信号输出参考电压信号VDD_dly_REF，参考电压信号VDD_dly_REF通过第二电压输出端G输出至第二可调电路602的第三电压输入端H。
第二可调电路602，被配置为根据参考电压信号VDD_dly_REF和第二调节信号输出第一电压VDD_dly。
示例性的，第一可调电路601可以为根据第一调节信号进行细粒度调节的电压调节电路，例如可以2mv为单位进行电压调节，输出参考电压信号VDD_dly_REF。第二可调电路602可以为一个电压放大电路，可根据第二调节信号进行粗粒度的电压调节，例如可以50mv为单位进行电压调节，并通过第二可调电路602的第一电压输出端A输出第一电压VDD_dly。
基于上述说明，在本公开的一些实施例中，图7示出了一种基于上述第一可调电路601和第二可调电路602的电压调节电路501的电路示意图。即在本公开的一些实施例中，第一可调电路601可以包括第一可调电阻，第一可调电阻被配置为调节第一可调电路601输出的参考电压信号VDD_dly_REF，第二可调电路602包括第二可调电阻，第二可调电阻被配置为调节第二可调电路602输出的第一电压VDD_dly。
如图8所示，图8为本申请提供的一种基于图7示出的第一可调电路601和第二可调电路602的电压调节电路501的电路示意图。
参考图8，第一可调电路601包括第一比较器6011、第一开关器件M1、第一电阻R1和第一可调电阻R2；第一开关器件M1的第一端a被配置为输入存储器的供电电压信号VDD，第一开关器件的第二端b与第一比较器6011的输出端c耦接，第一开关器件M1的第三端d与第一电阻R1的第一端e耦接，第一电阻R1的第二端f与第一可调电阻R2的第一端g耦接，第一可调电阻R2的第二端h接地，第一比较器6011的正相输入端i耦接在第一电阻R1的第二端f和第一可调电阻R2的第一端g间，第一比较器6011的反相输入端k被配置为输入基准电压VBG。
在一些实施例中，基准电压VBG可由片内的电源电路中的基准电压源提供。
第二可调电路602包括第二比较器6021、第二开关器件M2和第二可调电阻R3；第二比较器6021的反相输入端l耦接在第一开关器件M1的第三端d和第一电阻R1的第一端e间，第二比较器6021的正相输入端m耦接在第二开关器件M2的第一端n和第二可调电阻R3的第一端o间，第二比较器6021的输出端p与第二开关器件M2的第二端q耦接，第二开关器件M2的第三端r被配置为输入存储器的供电电压信号VDD，第二可调电阻R3的第二端s接地，第一电压输出端A耦接在第二开关器件M2的第一端n和第二可调电阻R3的第一端o间。
在本公开的一些实施例中，第一可调电阻R2包括多个电阻串联和与每个电阻会并联的开关。
基于此，第一可调电路601，可以被配置为接收第一调节信号，所述第一调节信号用于控制第一可调电阻R2中的多个串联电阻中的部分电阻的开关闭合或关断。
与第一可调电路601类似的，第二可调电阻R3包括多个串联电阻和与每个电阻并联的开关。
第二可调电路602，可以被配置为接收第二调节信号，第二调节信号用于控制第二可调电阻R3中的多个串联电阻中的部分电阻的开关闭合或关断。
由此，以第一可调电路601为例，当第一调节信号用于减小第一可调电阻R2的阻值时，第一可调电阻R2闭合的开关数量增大，第一可调电路601输出的参考电压信号VDD_dly_REF的电压值也会相应的变低。相反，当第一调节信号用于增大第一可调电阻R2的阻值时，第一可调电阻R2断开的开关数量增大，第一可调电路601输出的参考电压信号VDD_dly_REF的电压值也会相应的变高。
与第一可调电路601的实现方式类似的，对于第二可调电路602，当第二调节信号用于减小第二可调电阻R3的阻值时，第二可调电阻R3中闭合的开关数量增大，第二可调电路602输出的第一电压VDD_dly也会相应的变低。当第二调节信号用于增大第二可调电阻R3的阻值时，第二可调电阻R3中断开的开关数量增大，第二可调电路602输出的第一电压VDD_dly也会相应的变高。
在上述第一可调电阻R2中的多个串联电阻的阻值相等或者成比例关系，以及第二可调电阻R3中的多个串联电阻的阻值相等或者成比例关系的情况下，上述对第一可调电阻R2和第二可调电阻R3的调节可以理解为是线性调节，即参考电压信号VDD_dly_REF的电压值与第一可调电阻R2的阻值成比例，第一电压VDD_dly与第二可调电阻R3的阻值成比例。当然，在另外一些实施例中，第一可调电阻R2的调节也可以与参考电压信号VDD_dly_REF呈非线性关系，第二可调电阻R3的调节也可以与第一电压VDD_dly呈非线性关系。
示例性的，当第一调节信号用于调节第一可调电阻R2的阻值时，参考电压信号VDD_dly_REF的电压值以Rmv为单位进行变化。第二调节信号用于调节第二可调电阻R3的阻值时，第一电压VDD_dly以Smv为单位进行变化，R和S为大于0的整数，S可以大于R。即第一电压VDD_dly的电压调节幅度较大，得到第一电压VDD_dly向延迟链电路503和振荡电路502供电。
对于本公开实施例中的振荡电路502，其实现方式可以有多种。如图9所示，为本公开实施例提供的一种振荡电路502的电路示意图。可以看出，振荡电路502可以包括串联的至少一个与非门5021和偶数个反相器5022。其中，与非门5021的输入端输入的信号Osc_en可以理解为是向振荡电路502输入的驱动信号。例如Osc_en的电平为高电平时，可驱动振荡电路502在第一电压VDD_dly的供电下进行振荡，并输出时钟信号Tclk至片外的测试装置。
当测试装置检测到该时钟信号Tclk的频率达到目标时钟频率时，此时，可使用目标时钟频率对应的第一电压VDD_dly向延迟链电路503进行供电。
可以理解，晶圆上不同工艺角范围下的芯片可对应不同的目标时钟频率，用于反映不同工艺角范围下的芯片中的延迟链电路503所需的第一电压VDD_dly。
一旦确定了与目标时钟频率对应的第一电压VDD_dly，该第一电压VDD_dly可用于向芯片的多种延时参数分别对应的延迟链电路503供电。而要实现多种延时参数对应的延迟链延时，可通过不同的延迟链电路503实现，例如延迟链电路503中的延迟单元201的数量不同。
这样，相对于现有技术中要实现不同的延时参数对应延迟链延时，通过不同延迟链电路503中的微调控制端实现的方式，本公开的实施例不需要通过对微调控制端进行调节来控制延迟链电路503的延时，通过为延迟链电路503的供电电压的调节即可实现延迟链电路的延时，芯片测试实现较为便捷，可降低对芯片的测试时间。不仅如此，电压调节电路501和振荡电路502所占芯片的面积也远远小于寄存器所占的面积。
基于上述对本申请提供的供电电路50的介绍，本公开实施例还提供一种与供电电路50对应的供电方法。图10为本申请实施例提供的一种供电方法的流程示意图，该方法包括以下流程。
1001、供电电路50产生与第一电压对应的时钟信号Tclk，第一电压用于输出至延迟链电路503。
在一些实施例中，供电电路50可以产生与振荡电路502输出的时钟信号Tclk的频率相对应的第一电压VDD_dly，同时，第一电压用于向延迟链电路503和产生时钟信号的振荡电路502进行供电。步骤1001的实现方式可以参见上述实施例对供电电路50的介绍。
1002、供电电路50接收调节信号。
在一些实施例中，该调节信号可以是由片外的测试装置根据接收到的时钟信号Tclk的频率是否达到目标时钟频率确定的。步骤1002的实现方式可以参见上述实施例对供电电路50的介绍。
1003、供电电路50根据调节信号调节第一电压。
即供电电路50根据接收到的片外的测试装置输出的调节信号对第一电压VDD_dly进行调节。
如上实施例介绍的供电电路50，步骤1003可以包括第一可调电路601根据第一调节信号输出参考电压信号VDD_dly_REF的过程，以及第二可调电路601根据第二调节信号和参考电压信号VDD_dly_REF输出第一电压VDD_dly的过程，具体可参见上述对供电电路50的介绍。
基于上述实施例中的供电电路50，图11为本公开的实施例提供的一种存储器110的结构示意图。存储器110包括供电电路50、延迟链电路503和存储阵列1101。其中，供电电路50和延迟链电路503都可以理解为是存储阵列1101的外围电路的一部分。
供电电路50上文已经进行介绍，这里不再进行赘述。
延迟链电路503的供电输入端B与供电电路50的第一电压输出端A耦接，延迟链电路503的供电输入端B被配置为接收供电电路50的第一电压输出端A输出的第一电压。
存储阵列1101的输入端D与延迟链电路503的输出端C耦接，存储阵列1101的输入端D被配置为接收延迟链电路503的输出端C输出的控制信号En_dly_out。
在一些实施例中，延迟链电路503包括至少一组延迟单元，和与至少一组延迟单元耦接的旁路电路。其中，对于至少一组延迟单元中的单组延迟单元，旁路电路被配置为控制延迟链电路503接收到的控制信号En_in是否经过单组延迟单元输出En_dly_out至存储阵列1011。
可以理解，在一个延迟链电路503中，旁路电路可以被配置为控制控制信号En_dly_out是否经过延迟链电路503中的延迟单元。上文已经介绍，旁路电路通常可以通过微调控制端来控制控制信号En_dly_out是否经过延迟链电路中的延迟单元。本公开的一些实施例中，延迟链电路503中的延迟单元的数量可以相对于现有技术中的延迟链电路的延迟单元的数量有所减少，即可以移除现有的延迟链电路中的部分延迟单元和延迟单元对应的微调控制端，保留现有的延迟链电路中的部分延迟单元和延迟单元对应的微调控制端作为延迟链电路503，此时，延迟链电路503还可以被配置为向不同工艺角范围下的存储阵列1011输出不同延时的控制信号。
在本公开的一些实施例中，延迟链电路503不包括旁路电路，仅根据供电电路50向延迟链电路503供电的第一电压VDD_dly调节延迟链电路503的延时。
这种实施方式下，延迟链电路503包括多个延迟单元。
在存储器110包括上述供电电路50的基础上，存储器110可以达到与供电电路50相同的有益效果，此处不再赘述。
如图12所示，为本公开的一些实施例提供的一种测试装置1201。
测试装置1201与存储器110耦接，测试装置1201被配置为根据存储器110输出的与第一电压对应的时钟信号的频率向存储器110输入调节信号。
存储器110上文已经进行介绍，这里不再进行赘述。
基于图12提供的测试装置1201，图13为公开的一些实施例提供的测试装置1201和存储器110的电路耦接示意图。
如图13所示，测试装置1201包括接口电路1301和处理器1302，接口电路1301和处理器1302耦接，接口电路1301的第一端K与存储器110中振荡电路502的时钟输出端L耦接，接口电路1301的第二端M与存储器110中电压调节电路501的输入端N耦接，接口电路1301的第三端O与存储器110中电压调节电路501的第一电压输出端P耦接。
根据上文中对供电电路50的介绍，在本公开的一些实施例中，测试装置1201可以通过接口电路1301的第二端M调节电压调节电路501中的第一调节电阻R2和第二调节电阻R3，同时通过接口电路1301中的第一端K扫描得到振荡电路502的时钟信号，以获得目标时钟频率，即接口电路1301可被配置为通过接口电路1301的第一端K接收振荡电路502的时钟输出端L输出的时钟信号，并将时钟信号输出至处理器1302。处理器1302可根据时钟信号的频率确定调节信号，并通过接口电路1301的第二端M输出调节信号至电压调节电路501中的第一调节电阻R2和第二调节电阻R3。例如电压调节电路501的第一端N可均与第一调节电阻R2和第二调节电阻R3中与多个电阻并联的开关耦接，接口电路1301可根据处理器1302指示的开关的地址信息向与第一端N耦接的部分开关输出断开或闭合的指示。
此外，测试装置1201还可以通过接口电路1301的第三端O获得的第一电压输出端P输出的第一电压VDD_dly_，以确定第一电压VDD_dly_是否在安全电压阈值范围内。
基于上述对本申请提供的测试装置1201的介绍，本公开实施例还提供一种存储器的测试方法。如图14所示，图14为本申请实施例提供的一种存储器测试方法的流程示意图，该方法包括以下流程。
1401、测试装置1201控制存储器110上电，以开始对存储器110进行测试。
示例性的，测试装置1201可以向存储器110的电压调节电路501输入片外的供电电压VDD，或者可以由测试装置1201以外的供电装置向电压调节电路501输入片外的供电电压VDD。
1402、测试装置1201获取存储器110中的电压调节电路501输出的第一电压VDD_dly。
即测试装置1201可通过接口电路1301的第三端O获得电压调节电路501的第一电压输出端P输出的第一电压VDD_dly。此时，第一电压VDD_dly以较小，后续可通过适当升高第一电压VDD_dly继续进行测试。
1403、测试装置1201获取存储器110中的振荡电路502输出的时钟信号Tclk。
示例性的，接口电路1301被配置为通过接口电路1301的第一端K接收振荡电路502的时钟输出端L输出的时钟信号Tclk，并将时钟信号Tclk输出至处理器1302。
1404、测试装置1201确定时钟信号Tclk的频率是否等于目标时钟频率。
示例性的，处理器1302可以根据一段时间内接收到的时钟信号Tclk获取时钟信号Tclk的频率，以确定时钟信号Tclk的频率是否达到存储器110的延时链电路503对应的工艺角范围下的目标时钟频率。
1405、测试装置1201确定时钟信号Tclk的频率小于目标时钟频率时，测试装置1201向存储器110中的电压调节电路501发送第三调节信号，第三调节信号用于升高第一电压输出端P输出的第一电压VDD_dly。
示例性的，当处理器1302被配置为确定时钟信号Tclk的频率小于目标时钟频率时，通过接口电路1301的第二端M向电压调节电路501的第一端N输出第三调节信号。
这是由于，当第一电压VDD_dly用于向振荡电路502供电时，电压越大，时钟信号Tclk的频率越大。若处理器1302确定时钟信号Tclk的频率小于目标时钟频率，则处理器1302可通过接口电路1301的第二端M向电压调节电路501的第一端N输出第三调节信号，以升高电压调节电路501输出的第一电压VDD_dly。
这里的第三调节信号可以理解为包括对上述第一可调电阻R2输出的第一调节信号和向第二可调电阻R3输出的第二调节信号。
而后，可进入步骤1402进行循环，直到测试装置1201确定时钟信号Tclk的频率等于目标时钟频率时，继续执行步骤1406。
1406、测试装置1201确定时钟信号Tclk的频率等于目标时钟频率时，测试装置1201确定第一电压VDD_dly是否大于或等于电压安全阈值。
即当处理器1302被配置为确定时钟信号Tclk的频率等于目标时钟频率时，通过接口电路1301的第三端O检测第一电压输出端P输出的第一电压是否大于或等于电压安全阈值。
这里的电压安全阈值可以理解为存储器110正常工作时预置的安全电压范围。
1407、测试装置1201确定第一电压VDD_dly大于或等于电压安全阈值时，测试装置1201向存储器110中的电压调节电路输出第四调节信号，第四调节信号用于降低第一电压输出端P输出的第一电压号VDD_dly。
即当处理器1302确定第一电压输出端P输出的第一电压VDD_dly大于或等于电压安全阈值时，通过接口电路1301的第二端M向电压调节电路501的第一端N输出第四调节信号。
与第三调节信号类似的，这里的第四调节信号可以理解为包括对上述第一可调电阻R2输出的第一调节信号和向第二可调电阻R3输出的第二调节信号。
而后，可进入步骤1402进行循环，直到测试装置1201确定振荡电路502输出的时钟信号Tclk的频率达到目标时钟频率，且测试装置1201确定第一电压VDD_dly小于电压安全阈值时，结束测试流程，测试装置1201停止向存储器110输出调节信号，最后一次调节的得到的第一电压VDD_dly即为最终确定的为延迟链电路503供电的电压信号。
其中，上述目标时钟频率可以理解为一个频率范围。上述电压安全阈值可以理解为一个电压范围。通过上述测试方法的流程，只要时钟信号Tclk的频率在频率范围内，第一电压VDD_dly的电压值在电压范围内即可。
在本申请提供的测试方法应用于上述测试装置1201时，可以达到与测试装置1201类似的有益效果，此处不再赘述。
上述测试装置1201可以理解为是存储器110片外的测试装置，即由片外的测试装置1201对存储器110进行测试。
在一些实施例中，图15示出了一种存储器150的结构示意图。存储器150包括供电电路50和测试电路1501。测试电路1501与供电电路50耦合，测试电路1501被配置为根据供电电路50输出的与第一电压对应的时钟信号的频率向供电电路50输入调节信号。
其中，测试电路1501可以理解为是存储阵列1101的外围电路的一部分，相当于由存储器150片内的测试电路1501进行芯片测试。
在一些实施例中，图16示出了一种存储器150的结构示意图。测试电路1501的第一端u与振荡电路502的时钟输出端v耦接，测试电路1501的第二端w与电压调节电路501的第一端x耦接；测试电路1501的第三端y与电压调节电路501的第一电压输出端z耦接；
测试电路1501，被配置为通过测试电路1501的第一端u接收振荡电路502的时钟输出端v输出的时钟信号；
确定时钟信号的频率小于目标时钟频率时，通过测试电路1501的第二端w向电压调节电路501的第一端x输出第三调节信号，第三调节信号用于升高第一电压输出端z输出的第一电压VDD_dly。
测试电路1501，还被配置为当确定时钟信号的频率等于目标时钟频率时，通过测试电路1501的第三端y检测第一电压输出端z输出的第一电压是否大于或等于电压安全阈值；
当确定第一电压输出端输出的第一电压大于或等于电压安全阈值时，通过测试电路1501的第二端w向电压调节电路501的第一端x输出第四调节信号，第四调节信号用于降低第一电压输出端z输出的第一电压。
可以理解，测试电路1501用于测试存储器150的测试方法与上述测试装置1201的测试方法类似，这里不再赘述。
图17为根据一些实施例的存储系统的框图。图18为根据另一些实施例的存储系统的框图。
请参见图17，本公开的一些实施例还提供了一种存储系统17。该存储系统17包括控制器170，和如上的一些实施例的存储器110/存储器150，控制器170耦接至存储器110/存储器150，以控制存储器110/存储器150存储数据。
其中，存储系统17可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(EmbeddedMulti Media Card，简称eMMC)封装)中。也就是说，存储系统15可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，参见图17，存储系统17包括控制器170和一个存储器110/存储器150，存储系统17可以被集成到存储器卡中。
其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，参见图18，存储系统18包括控制器180和多个存储器110/存储器150，存储系统18集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统18中，在一些实施例中，控制器180被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器180被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器180可以被配置为管理存储在存储器110/存储器150中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器180还可以被配置为控制存储器110/存储器150的操作，例如读取、擦除和编程操作。在一些实施例中，控制器180还可以被配置为管理关于存储在或要存储在存储器110/存储器150中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器180还被配置为处理关于从存储器110/存储器150读取的或者被写入到存储器110/存储器150的数据的纠错码。
当然，控制器180还可以执行任何其他合适的功能，例如格式化存储器110/存储器150；例如控制器180可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
图19示出了一种电子设备19的结构示意图。电子设备19可以包括上文的存储系统17或存储系统18，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。
以上仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (21)

1.一种供电电路，其特征在于，所述供电电路包括电压调节电路和振荡电路，所述电压调节电路的第一电压输出端与存储器内的延迟链电路的供电输入端耦接，所述电压调节电路的第一电压输出端还与所述振荡电路的供电输入端耦接；其中，
所述电压调节电路，被配置为通过所述第一电压输出端向所述延迟链电路和所述振荡电路输出第一电压；
所述振荡电路，被配置为产生与所述第一电压对应的时钟信号；
所述电压调节电路，还被配置为接收调节信号，所述调节信号用于调节所述第一电压。
2.根据权利要求1所述的供电电路，其特征在于，所述调节信号是根据所述时钟信号的频率确定的。
3.根据权利要求1或2所述的供电电路，其特征在于，所述电压调节电路包括第一可调电路和第二可调电路；
其中，所述第一可调电路包括第一电压输入端和第二电压输出端，所述第二可调电路包括第二电压输入端、第三电压输入端和所述第一电压输出端，所述第二电压输出端与所述第三电压输入端耦接，所述第一电压输入端和所述第二电压输入端被配置为输入所述存储器的供电电压信号；
所述调节信号包括第一调节信号和第二调节信号；
所述第一可调电路，被配置为根据所述第一调节信号输出参考电压信号，所述参考电压信号通过所述第二电压输出端输出至所述第二可调电路的第三电压输入端；
所述第二可调电路，被配置为根据所述参考电压信号和所述第二调节信号输出所述第一电压。
4.根据权利要求3所述的供电电路，其特征在于，
所述第一可调电路包括第一可调电阻，所述第一可调电阻被配置为调节所述参考电压信号；
所述第二可调电路包括第二可调电阻，所述第二可调电阻被配置为调节所述第一电压。
5.根据权利要求4所述的供电电路，其特征在于，
所述第一可调电阻包括多个串联电阻和与每个电阻并联的开关；
所述第一可调电路，被配置为接收所述第一调节信号，所述第一调节信号用于控制所述第一可调电阻中的多个串联电阻中的部分电阻的开关闭合或关断。
6.根据权利要求4所述的供电电路，其特征在于，
所述第二可调电阻包括多个串联电阻和与每个电阻并联的开关；
所述第二可调电路，被配置为接收所述第二调节信号，所述第二调节信号用于控制所述第二可调电阻中的多个串联电阻中的部分电阻的开关闭合或关断。
7.一种供电方法，其特征在于，所述方法应用于如权利要求1-6任一项所述的供电电路，所述供电电路被配置为向所述存储器内的延迟链电路供电，所述方法包括：
产生与第一电压对应的时钟信号，所述第一电压用于输出至所述延迟链电路；
接收调节信号；
根据所述调节信号调节所述第一电压。
8.根据权利要求7所述的方法，其特征在于，所述调节信号包括第一调节信号和第二调节信号；所述根据所述调节信号调节所述第一电压包括：
根据所述第一调节信号输出参考电压；
根据所述参考电压和所述第二调节信号输出所述第一电压。
9.一种存储器，其特征在于，所述存储器包括：
供电电路，所述供电电路为如权利要求1-6任一项所述的供电电路；
延迟链电路，所述延迟链电路的供电输入端与所述供电电路的第一电压输出端耦接，所述延迟链电路的供电输入端被配置为接收所述供电电路的第一电压输出端输出的第一电压；
存储阵列，所述存储阵列的输入端与所述延迟链电路的输出端耦接，所述存储阵列的输入端被配置为接收所述延迟链电路的输出端输出的控制信号。
10.根据权利要求9所述的存储器，其特征在于，所述延迟链电路包括至少一组延迟单元，和与所述至少一组延迟单元耦接的旁路电路。
11.根据权利要求9所述的存储器，其特征在于，
所述延迟链电路包括多个延迟单元。
12.一种测试装置，其特征在于，所述测试装置与如权利要求9-11任一项所述的存储器耦接，所述测试装置被配置为根据所述存储器输出的与第一电压对应的时钟信号的频率向所述存储器输入调节信号。
13.根据权利要求12所述的测试装置，其特征在于，
所述测试装置包括接口电路和处理器，所述接口电路和所述处理器耦接，所述接口电路的第一端与振荡电路的时钟输出端耦接，所述接口电路的第二端与电压调节电路的第一端耦接；所述接口电路的第三端与所述电压调节电路的第一电压输出端耦接；
所述接口电路，被配置为通过所述接口电路的第一端接收所述振荡电路的时钟输出端输出的时钟信号，并将所述时钟信号输出至所述处理器；
所述处理器，被配置为确定所述时钟信号的频率小于目标时钟频率时，通过所述接口电路的第二端向所述电压调节电路的第一端输出第三调节信号，所述第三调节信号用于升高所述第一电压输出端输出的所述第一电压。
14.根据权利要求13所述的测试装置，其特征在于，
所述处理器，被配置为当确定所述时钟信号的频率等于所述目标时钟频率时，通过所述接口电路的第三端检测所述第一电压输出端输出的所述第一电压是否大于或等于电压安全阈值；
当确定所述第一电压输出端输出的所述第一电压大于或等于所述电压安全阈值时，通过所述接口电路的第二端向所述电压调节电路的第一端输出第四调节信号，所述第四调节信号用于降低所述第一电压输出端输出的所述第一电压。
15.一种存储器，其特征在于，所述存储器包括：
供电电路，所述供电电路为如权利要求1-6任一项所述的供电电路；
测试电路，与所述供电电路耦合，所述测试电路被配置为根据所述供电电路输出的与第一电压对应的时钟信号的频率向所述供电电路输入调节信号。
16.根据权利要求15所述的存储器，其特征在于，所述测试电路的第一端与所述供电电路的振荡电路的时钟输出端耦接，所述测试电路的第二端与所述供电电路的电压调节电路的第一端耦接；所述测试电路的第三端与所述电压调节电路的第一电压输出端耦接；
所述测试电路，被配置为通过所述测试电路的第一端接收所述振荡电路的时钟输出端输出的时钟信号；
确定所述时钟信号的频率小于目标时钟频率时，通过所述测试电路的第二端向所述电压调节电路的第一端输出第三调节信号，所述第三调节信号用于升高第一电压输出端输出的第一电压。
17.根据权利要求16所述的存储器，其特征在于，
所述测试电路，还被配置为当确定所述时钟信号的频率等于所述目标时钟频率时，通过所述测试电路的第三端检测所述第一电压输出端输出的所述第一电压是否大于或等于电压安全阈值；
当确定所述第一电压输出端输出的所述第一电压大于或等于所述电压安全阈值时，通过所述测试电路的第二端向所述电压调节电路的第一端输出第四调节信号，所述第四调节信号用于降低所述第一电压输出端输出的所述第一电压。
18.一种存储系统，其特征在于，包括：
存储器，所述存储器为如权利要求9-11任一项所述的存储器；
控制器，耦接至所述存储器，以控制所述存储器存储数据。
19.一种电子设备，其特征在于，所述电子设备包括如权利要求15所述的存储器。
20.一种存储系统，其特征在于，包括：
存储器，所述存储器为如权利要求15～17任一项所述的存储器；
控制器，耦接至所述存储器，以控制所述存储器存储数据。
21.一种电子设备，其特征在于，所述电子设备包括如权利要求20所述的存储系统。
CN202211449376.1A 2022-11-18 2022-11-18 供电电路、存储器、测试装置、存储系统和电子设备 Pending CN118057531A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211449376.1A CN118057531A (zh) 2022-11-18 2022-11-18 供电电路、存储器、测试装置、存储系统和电子设备
US18/090,065 US20240170041A1 (en) 2022-11-18 2022-12-28 Power supply circuit, memory, testing device, memory system, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211449376.1A CN118057531A (zh) 2022-11-18 2022-11-18 供电电路、存储器、测试装置、存储系统和电子设备

Publications (1)

Publication Number Publication Date
CN118057531A true CN118057531A (zh) 2024-05-21

Family

ID=91068651

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211449376.1A Pending CN118057531A (zh) 2022-11-18 2022-11-18 供电电路、存储器、测试装置、存储系统和电子设备

Country Status (2)

Country Link
US (1) US20240170041A1 (zh)
CN (1) CN118057531A (zh)

Also Published As

Publication number Publication date
US20240170041A1 (en) 2024-05-23

Similar Documents

Publication Publication Date Title
US10410686B2 (en) Memory modules storing a trimming control code associated with a minimum level of a power supply voltage, methods of operating the memory modules, and test systems of the memory modules
CN110619909B (zh) 非易失性存储器设备及该非易失性存储器设备的读写方法
US10817222B2 (en) Nonvolatile memory apparatus, semiconductor system including the nonvolatile memory apparatus, and operating method of the nonvolatile memory apparatus
US11403238B2 (en) Configurable data path for memory modules
KR20220020710A (ko) 테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법
US10665318B2 (en) Semiconductor systems
KR20160019595A (ko) 기준 전압 발생기를 포함하는 메모리 장치
US9583174B1 (en) Semiconductor devices and semiconductor systems
KR102555452B1 (ko) 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템
US11443801B2 (en) Semiconductor memory apparatus for preventing disturbance
US9711204B1 (en) Semiconductor device(s) and method of refreshing the semiconductor device
US10777241B2 (en) Semiconductor devices and semiconductor systems
US11994943B2 (en) Configurable data path for memory modules
TWI736650B (zh) 半導體記憶裝置及其操作方法
US20130235685A1 (en) Semiconductor memory device and method of screening the same
CN118057531A (zh) 供电电路、存储器、测试装置、存储系统和电子设备
US9842648B1 (en) Memory apparatus and reference voltage setting method thereof
US9940046B2 (en) Semiconductor memory device with operation environment information storing circuit and command storing function
CN118262755A (zh) 控制电路、外围电路以及控制电路的操作方法
US20230410871A1 (en) VOLTAGE MANAGEMENT FOR IMPROVED tRP TIMING FOR FeRAM DEVICES
KR20170063319A (ko) 동작환경 정보 저장회로 및 커맨드 저장 기능을 구비한 반도체 메모리 장치
JP2022144908A (ja) 半導体記憶装置、メモリコントローラ、およびメモリシステム
CN114187938A (zh) 存储器装置及操作存储器装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination