CN113345493A - 数据传输电路以及操作数据传输电路的方法 - Google Patents

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Abstract

本技术涉及一种数据传输电路及其操作方法。数据传输电路从外部接收数据并且传输接收到的数据，其中数据传输电路包括由存储数据的多个级配置的存储部、以及被配置为基于该数据生成信号的复位控制电路。

Description

数据传输电路以及操作数据传输电路的方法
相关申请的交叉引用
本申请根据35U.S.C.§119(a)要求于2020年3月2日提交的韩国专利申请号10-2020-0026213的优先权，该申请通过整体引用并入本文。
技术领域
本公开涉及一种电子设备，更具体地涉及一种数据传输电路及其操作方法。
背景技术
存储设备是在诸如计算机、智能电话或智能平板等主机设备的控制下存储数据的设备。存储设备包括将数据存储在磁盘中的设备(诸如，硬盘驱动器(HDD))、将数据存储在半导体存储器中的设备(诸如，固态驱动器(SSD))或存储器卡，特别是非易失性存储器。
存储设备可以包括将数据存储在其中的存储器设备和将数据存储在该存储器设备中的存储器控制器。该存储器设备可以分类为易失性存储器和非易失性存储器。此处，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EPM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
本公开的实施例提供了一种数据传输电路以及操作数据传输电路的方法，该数据传输电路能够通过根据输入数据生成信号来防止节点浮动。
根据本公开的实施例的数据传输电路从外部接收数据并传输接收到的数据。数据传输电路可以包括由存储数据的多个级配置的存储部以及被配置为基于该数据生成信号的复位控制电路。
根据本公开的实施例的操作数据传输电路的方法是包括复位控制电路和由多个级配置的存储部的方法。该方法可以包括从外部接收数据，基于该数据生成控制信号以及基于控制信号来复位存储部。
根据本公开的实施例的数据存储电路可以包括：使能控制器，其被配置为根据选通信号来控制启用数据存储电路；电流镜组件，其被配置为根据选通信号向不同节点提供相同的电流；数据输入电路，其被配置为接收从外部提供的数据；数据输出电路，其被配置为基于由电流镜组件改变的电流，响应于接收到的数据来输出数据；电源复位信号发生器，其被配置为生成电源复位信号；以及复位控制器，其被配置为响应于接收到的数据和电源复位信号来复位数据输出电路。
当低状态的初始化信号被输入到复位控制器时，复位控制器可以根据电源复位信号复位数据输出电路，而不管接收到的数据如何。
当高状态的初始化信号被输入到复位控制器时，复位控制器可以根据接收到的数据和电源复位信号复位数据输出电路。
当接收到的数据为逻辑低时，无论电源复位信号如何，复位控制器都可以复位数据输出电路。
当接收到的数据为逻辑高时，复位控制器可以根据电源复位信号复位数据输出电路。
根据本公开的实施例的数据存储电路可以包括：数据存储部，其被配置为响应于选通信号来存储和输出从外部接收到的数据；数据复位组件，其被配置为将从数据存储部输出的数据复位到预定电平；电源复位信号发生器，其被配置为生成电源复位信号；以及复位控制器，其被配置为响应于由数据存储部接收到的数据和电源复位信号来复位从数据存储部输出的数据的输出。
当低状态的初始化信号被输入到复位控制器时，复位控制器可以控制数据复位组件根据电源复位信号复位从数据存储部输出的数据，而不管数据存储部接收到的数据如何。
当高状态的初始化信号被输入到复位控制器时，复位控制器可以控制数据复位组件根据由数据存储部接收到的数据和电源复位信号来复位从数据存储部输出的数据。
当数据为逻辑低时，复位控制器可以控制数据复位组件复位从数据存储部输出的数据，而不管电源复位信号如何。
当数据为逻辑高时，复位控制器可以控制数据复位组件根据电源复位信号来复位从数据存储部输出的数据。
根据本公开的实施例的半导体装置可以包括：第一电路，其适合于在半导体装置的空闲状态下生成第一和第二复位信号，第一和第二复位信号分别具有与第一和第二输入信号相同的电平；第二电路，其适合于存储第一和第二输入信号并分别通过输出节点输出所存储的信号；第三电路，其适合于响应于第一和第二复位信号分别对输出节点的电压电平进行复位；第四电路，其适合于锁存输出信号；以及第五电路，其适合于输出经锁存的信号。
根据本技术，根据输入数据生成信号，并且将所生成的信号施加到数据传输电路中所包括的晶体管的栅极，以便不会使可能出现泄漏电流的节点浮动。因此，这可以提高数据传输电路的可靠性。
附图说明
图1是用于描述存储设备的框图。
图2是用于描述图1的存储器设备的结构的图。
图3是用于描述存储器块的图。
图4是用于描述图1的存储器设备的引脚配置的图。
图5是用于描述连接至图4的输入/输出线和输入/输出选通线的数据传输电路的图。
图6是用于描述图5的数据传输电路的结构的图。
图7是用于描述图6的第一级1st STAGE的配置的图。
图8A和8B是用于描述图7中所包括的晶体管的导通或截止的图。
图9是用于描述图6的第二级2nd STAGE的配置和电流泄漏的图。
图10是用于描述图9中所包括的晶体管的导通或截止的图。
图11是用于描述图6的第三级3rd STAGE的配置的图。
图12是用于描述根据从图6的第一级1st STAGE输入的数据而施加所生成的信号的图。
图13A和13B是用于描述在图6的复位控制电路中所生成的信号的实施例的图。
图14A和14B是用于描述在图6的复位控制电路中所生成的信号的另一实施例的图。
图15是用于描述根据本公开实施例的存储器设备的操作的图。
图16是用于描述图1的存储器控制器的另一实施例的图。
图17是图示应用了根据本公开实施例的存储设备的存储器卡系统的框图。
图18是示例性图示应用了根据本公开实施例的存储设备的固态驱动器(SSD)系统的框图。
图19是图示应用了根据本公开实施例的存储设备的用户系统的框图。
具体实施方式
仅图示了在本说明书或申请中公开的实施例的具体结构或功能描述，来描述本公开的实施例，并且该具体结构或功能描述不是限制性的。本公开的实施例可以以各种形式来进行，并且描述不限于在本说明书或申请中所描述的实施例。
图1是用于描述存储设备的框图。
参照图1，存储设备50可以包括存储器设备100和存储器控制器200。
存储设备50可以是在主机300的控制下存储数据的设备，主机300诸如是：蜂窝电话、智能手机、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载式信息娱乐系统。
根据作为与主机300的通信方法的主机接口，存储设备50可以被制造为各种类型的存储设备中的一个。例如，存储设备50可以被配置为各种类型的存储设备中的任何一种，诸如，SSD、MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡、SD、迷你SD和微型SD形式的安全数字卡、通用串行总线(USB)存储设备、通用闪存(UFS)设备、个人计算机存储器卡国际协会(PCMCIA)卡类型存储设备、外围组件互连(PCI)卡类型存储设备、快速PCI(PCI-E)卡类型存储设备、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
存储设备50可以被制造为各种类型的封装中的任何一种。例如，存储设备50可以被制造为各种类型的封装类型中的任何一种，诸如，层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100响应于存储器控制器200的控制而进行操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元，并且多个存储器单元可以配置多个页面。在实施例中，页面可以是用于将数据存储在存储器设备100中或读取存储器设备100中所存储的数据的单元。
在实施例中，存储器设备100可以是双数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存设备、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移转矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，存储器设备100是NAND闪存。
存储器设备100可以被实现为二维阵列结构或三维阵列结构。在下文中，三维阵列结构被描述为实施例，但是本公开不限于三维阵列结构。本公开不仅可以应用于电荷存储层由导电浮栅(FG)配置的闪存设备，而且可以应用于电荷存储层由绝缘膜配置的电荷陷阱闪存(CTF)。
在实施例中，存储器设备100可以以SLC方法操作，其中，一个数据比特被存储在一个存储器单元中。在一些实施例中，存储器设备100可以以将至少两个数据比特存储在一个存储器单元中的方法操作。例如，存储器设备100可以按照以下方法进行操作：多级单元(MLC)方法，将两个数据比特存储在一个存储器单元中；三级单元(TLC)方法，将三个数据比特存储在一个存储器单元中；或按照四级单元(QLC)方法将四个数据比特存储在一个存储器单元中。
存储器设备100被配置为从存储器控制器200接收命令和地址，并且在存储器单元阵列中访问由该地址选择的区域。即，存储器设备100可以对由该地址选择的区域执行与命令相对应的操作。例如，存储器设备100可以根据接收到的命令执行写入操作(编程操作)、读取操作或擦除操作。例如，当接收到编程命令时，存储器设备100可以将数据编程到由该地址选择的区域。当接收到读取命令时，存储器设备100可以从由该地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除由该地址选择的区域中所存储的数据。
存储器设备100可以包括数据传输电路170。数据传输电路170可以包括暂时存储数据的锁存电路以及复位控制电路，复位控制电路根据从外部输入的数据生成被施加到锁存电路的信号。此处，由于锁存电路暂时地存储数据，所以锁存电路可以是诸如缓冲器电路的存储部。
在实施例中，描述了存储器设备100中所包括的数据传输电路170，然而，数据传输电路170可以被用于能够传输数据或信号的除了存储器设备100之外的各种设备中。
另外，数据传输电路170可以由连接至输入/输出引脚的多个晶体管和多个栅极配置。数据传输电路170可以通过输入/输出引脚接收信号和数据，并且将接收到的数据输出到输入/输出电路。
在实施例中，数据传输电路170可以响应于时钟来传输数据。数据传输电路170可以暂时地存储接收到的数据，然后输出所存储的数据。
数据传输电路170可以包括用于防止节点浮动的复位控制电路(未示出)。复位控制电路可以根据输入数据生成不同状态的信号。由复位控制电路生成的信号可以被施加到数据传输电路170中所包括的至少两个晶体管的栅极。
存储器控制器200可以控制存储设备50的整体操作。
当电源电压被施加到存储设备50时，存储器控制器200可以执行固件。当存储器设备100是闪存设备100时，存储器控制器200可以操作诸如闪存转换层(FTL)等固件，以控制主机300与存储器设备100之间的通信。
在实施例中，存储器控制器200可以包括固件(未示出)，该固件可以从主机300接收数据和逻辑块地址(LBA)，并将该LBA转换为物理块地址(PBA)，该物理块地址指示待将存储器设备100中所包括的数据存储在存储器单元的地址。另外，存储器控制器200可以将用于配置LBA和PBA之间的映射关系的逻辑物理地址映射表存储在缓冲器存储器中。
存储器控制器200可以根据主机300的请求控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转变为编程命令，并且可以将编程命令、PBA和数据提供给存储器设备100。当从主机300接收到读取请求以及LBA时，存储器控制器200可以将读取请求改变为读取命令，选择与LBA相对应的PBA，并且然后将读取命令和PBA提供给存储器设备100。当从主机300接收到擦除请求以及LBA时，存储器控制器200可以将擦除请求改变为擦除命令，选择与LBA相对应的PBA，并且然后将擦除命令和PBA提供给存储器设备100。
在实施例中，存储器控制器200可以在没有来自主机300的请求的情况下生成编程命令、地址和数据并将它们传输到存储器设备100。例如，存储器控制器200可以将命令、地址和数据提供给存储器设备100以执行后台操作，诸如，用于磨损均衡的编程操作和用于垃圾回收的编程操作。
在实施例中，存储设备50可以进一步包括缓冲器存储器(未示出)。存储器控制器200可以控制主机300和缓冲器存储器(未示出)之间的数据交换。备选地，存储器控制器200可以将用于控制存储器设备100的系统数据暂时地存储在缓冲器存储器中。例如，存储器控制器200可以将从主机300输入的数据暂时地存储在缓冲器存储器中，然后将暂时地存储在缓冲器存储器中的数据传输到存储器设备100。
在各种实施例中，缓冲器存储器可以被用作存储器控制器200的操作存储器和缓存存储器。缓冲器存储器可以存储由存储器控制器200执行的代码或命令。备选地，缓冲器存储器可以存储由存储器控制器200处理的数据。
在实施例中，缓冲器存储器可以被实现为动态随机存取存储器(DRAM)，诸如，双数据速率同步动态随机存取存储器(DDRSDRAM)、DDR4 SDRAM、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
在各种实施例中，可以从存储设备50的外部连接缓冲器存储器。在这种情况下，连接至存储设备50的外部的易失性存储器设备可以充当缓冲器存储器。
在实施例中，存储器控制器200可以控制至少两个或多个存储器设备。在这种情况下，存储器控制器200可以根据交织方法来控制存储器设备，以改进操作性能。
主机300可以使用各种通信方法中的至少一种与存储设备50通信，该通信方法诸如是：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和降负载DIMM(LRDIMM)。
图2是用于描述图1的存储器设备的结构的图。
参照图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL连接至行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLn连接至页面缓冲器组123。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。作为实施例，多个存储器单元是非易失性存储器单元。连接至同一字线的存储器单元可以被定义为一个页面。因此，一个存储器块可以包括多个页面。
行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
存储器单元阵列110中所包括的每个存储器单元可以被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的TLC或存储四个数据比特的四级单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn，或者释放所施加的电压。
外围电路120可以包括行解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接至存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括普通字线和虚设字线。在实施例中，行线RL可以进一步包括管道选择线。
行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据经解码的地址从存储器块BLK1至BLKz中选择至少一个存储器块。另外，行解码器121可以在所选择的存储器块中选择至少一个字线，以根据经解码的地址将由电压生成器122生成的电压施加到至少一个字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到所选的字线，并且将低于该编程电压电平的编程通过电压施加到未被选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到所选的字线，并且将高于验证电压的验证通过电压施加到未被选择的字线。在读取操作期间，行解码器121可以将读取电压施加到所选的字线，并且将高于读取电压的读取通过电压施加到未被选择的字线。
在实施例中，以存储器块为单位执行存储器设备100的擦除操作。在擦除操作期间，行解码器121可以根据经解码的地址选择一个存储器块。在擦除操作期间，行解码器121可以将接地电压施加到连接至所选的存储器块的字线。
电压生成器122响应于控制逻辑130的控制而进行操作。电压生成器122被配置为使用被供应给存储器设备100的外部电源电压来生成多个电压。具体地，电压生成器122可以响应于操作信号OPSIG生成用于编程、读取和擦除操作的各种操作电压Vop。例如，电压生成器122可以响应于控制逻辑130的控制来生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
作为实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器设备100的操作电压。
在实施例中，电压生成器122可以使用外部电源电压或内部电源电压来生成多个电压。
例如，电压生成器122可以包括接收内部电源电压的多个泵浦电容器，并且可以响应于控制逻辑130的控制来选择性地激活多个泵浦电容器以生成多个电压。
所生成的多个电压可以由行解码器121供应给存储器单元阵列110。
页面缓冲器组123包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn连接至存储器单元阵列110。第一至第n页面缓冲器PB1至PBn响应于控制逻辑130的控制而进行操作。具体地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS而进行操作。例如，第一至第n页面缓冲器PB1至PBn可以暂时地存储通过第一至第n位线BL1至BLn接收的数据，或者可以在读取或验证操作期间感测位线BL1至BLn的电压或电流。
具体地，在编程操作期间，当将编程电压施加到所选字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将通过输入/输出电路125接收的数据DATA转移到所选存储器单元。根据所转移的数据DATA对所选页面的存储器单元进行编程。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可以通过感测经由第一至第n位线BL1至BLn从所选的存储器单元接收的电压或电流来读取页面数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn通过第一至第n位线BL1至BLn从所选页面的存储器单元读取数据DATA，并在列解码器124的控制下将所读取的数据DATA输出到输出/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮动或施加擦除电压。
列解码器124可以响应于列地址CADD在输入/输出电路125和页面缓冲器组123之间转移数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1描述的图1的存储器控制器200接收的命令CMD和地址ADDR转移到控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可以在读取操作或验证操作期间响应于允许位信号VRYBIT生成参考电流，并且将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRYBIT，以控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制所选存储器块的读取操作。另外，控制逻辑130可以响应于子块擦除命令和地址，来控制所选存储器块中所包括的所选子块的擦除操作。另外，响应于通过信号PASS或失败信号FAIL，控制逻辑130可以确定验证操作是通过还是失败。
存储器单元阵列110中所包括的存储器单元可以根据每个存储器单元中所存储的数据，被编程为多种编程状态中的任何一种。存储器单元的目标编程状态可以根据待被存储的数据被确定为多种编程状态中的任何一种。
图3是用于描述存储器块的图。
参照图2和3，图3是示出在图2的存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
彼此平行布置的第一选择线、字线和第二选择线可以连接至存储器块BLKa。例如，字线可以在第一选择线和第二选择线之间彼此平行地布置。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
更具体地，存储器块BLKa可以包括连接在位线BL1至BLn与源极线SL之间的多个字符串。位线BL1至BLn可以分别连接至字符串，并且源极线SL可以共同连接至字符串。由于字符串可以被配置为彼此相同，作为示例，将具体描述连接至第一位线BL1的字符串ST。
字符串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16，以及串联连接在源极线SL和第一位线BL1之间的漏极选择晶体管DST。一个字符串ST可以包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或多个，并且可以包括存储器单元F1至F16或大于附图中所示的存储器单元的数目。
源极选择晶体管SST的源极可以连接至源极线SL，并且漏极选择晶体管DST的漏极可以连接至第一位线BL1。存储器单元F1至F16可以在源极选择晶体管SST和漏极选择晶体管DST之间串联连接。不同字符串中所包括的源极选择晶体管SST的栅极可以连接至源极选择线SSL，漏极选择晶体管DST的栅极可以连接至漏极选择线DSL，并且存储器单元F1至F16的栅极可以连接至多个字线WL1至WL16。不同字符串中所包括的存储器单元中的连接至同一字线的一组存储器单元可以被称为物理页面PPG。因此，存储器块BLKa可以包括多个字线WL1至WL16的物理页面PPG。
一个存储器单元可以存储一个数据比特。这通常被称为单级单元(SLC)。在这种情况下，一个物理页面PPG可以存储一个逻辑页面(LPG)数据。一个逻辑页面(LPG)数据可以包括一个物理页面PPG中所包括的多个存储器单元的数据比特。另外，一个存储器单元可以存储两个或多个数据比特。这通常被称为多级单元(MLC)。在这种情况下，一个物理页面PPG可以存储两个或多个逻辑页面(LPG)数据。
将两个或多个数据比特存储在一个存储器单元中的存储器单元称为多级单元(MLC)，但是最近，随着被存储在一个存储器单元中的数据比特的数目的增加，多级单元(MLC)是指存储两个数据比特的存储器单元，存储三个或多个数据比特的存储器单元被称为三级单元(TLC)，并且存储四个或多个数据比特的存储器单元称为四级单元(QLC)。另外，已经开发了存储多个数据比特的存储器单元方法，并且实施例可以应用于存储两个或多个数据比特的存储器设备。
在另一实施例中，存储器块可以具有三维结构。每个存储器块包括在衬底上堆叠的多个存储器单元。这种多个存储器单元沿着+X方向、+Y方向和+Z方向布置。
图4是用于描述图1的存储器设备的引脚配置的图。
参照图4，存储器设备100可以通过多个输入/输出线与外部控制器通信。例如，存储器设备100通过数据输入/输出线DQ和控制信号线与外部控制器通信，该控制信号线包括芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入保护线WP#，以及就绪忙碌线RB。
在实施例中，存储器设备100可以通过输入/输出选通线DQS从外部接收选通信号。选通信号可以是指示从外部控制器接收到数据的信号。例如，从外部输入的时钟可以是选通信号。具体地，选通信号可以指示：通过从低状态改变为高状态的时钟信号，数据经由输入/输出线DQ被接收到存储器设备100中。
存储器设备100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器设备100可以通过写入使能线WE#从外部控制器接收写入使能信号。存储器设备100可以通过读取使能线RE#从外部控制器接收读取使能信号。存储器设备100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器设备100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器设备100可以通过写入保护线WP#从外部控制器接收写入保护信号。
在实施例中，存储器设备100可以通过就绪忙碌线RB提供读取忙碌信号，将存储器设备100是处于就绪状态还是处于忙碌状态输出到存储器控制器。
芯片使能信号可以是用于选择存储器设备100的控制信号。当芯片使能信号处于‘高’状态并且存储器设备100对应于‘就绪’状态时，存储器设备100可以进入低功率待机状态。
写入使能信号可以是用于控制将被输入到存储器设备100的命令、地址和输入数据存储在锁存器中的控制信号。
读取使能信号可以是用于启用串行数据的输出的控制信号。
地址锁存使能信号可以是主机用来指示被输入到输入/输出线DQ的信号的类型是命令、地址还是数据的控制信号中的一个。
命令锁存使能信号可以是主机用来指示被输入到输入/输出线DQ的信号的类型是命令、地址还是数据的控制信号中的一个。
例如，当命令锁存使能信号被激活(例如，逻辑高)，地址锁存使能信号被停用(例如，逻辑低)，并且写入使能信号被激活(例如，逻辑低)然后被停用(例如，逻辑高)时，存储器设备100可以标识出通过输入/输出线DQ输入的信号可能是命令。
例如，当命令锁存使能信号被禁用(例如，逻辑低)，地址锁存使能信号被激活(例如，逻辑高)，并且写入使能信号被激活(例如，逻辑低)然后禁用(例如，逻辑高)时，存储器设备100可以标识出通过输入/输出线DQ输入的信号可以是地址。
写入保护信号可以是用于使存储器设备100停止执行编程操作和擦除操作的控制信号。
就绪忙碌信号可以是用于标识存储器设备100的状态的信号。即，低状态的就绪忙碌信号指示存储器设备100正在执行至少一个操作。高状态的就绪忙碌信号指示存储器设备100未正在执行该操作。
当存储器设备100执行编程操作、读取操作和擦除操作中的任何一个时，就绪忙碌信号可以处于低状态。在本公开的实施例中，参照图1描述的存储器控制器200可以基于就绪忙碌信号确定结束时间点，即，编程操作或擦除操作结束的时间点。
在实施例中，本公开图1的数据传输电路170可以连接至输入/输出线DQ和输入/输出选通线DQS。因此，本公开图1的数据传输电路170可以存储通过输入/输出线DQ接收的数据，并输出所存储的数据以对存储器单元中所存储的数据进行编程。
图5是用于描述连接至图4的输入/输出线和输入/输出选通线的数据传输电路的图。
参照图5，图5示出了连接至图4的存储器设备100的输入/输出线(DQ)和输入/输出选通线(DQS)，以及图4的存储器设备100中所包括的数据传输电路170。
在实施例中，可以通过输入/输出线(DQ)从外部接收数据DATA。通过输入/输出线(DQ)接收到的数据DATA可以是在图4的存储器设备100所包括的存储器单元中待被编程的数据。通过输入/输出线(DQ)接收的数据DATA可以被转移到数据传输电路170。
在实施例中，可以通过输入/输出选通线(DQS)接收时钟CLK。当图4的存储器设备100未操作时，从外部接收的时钟CLK可能处于低状态，并且当图4的存储器设备100进行操作时，从外部接收的时钟CLK可以从低状态改变为高状态。
当通过输入/输出选通线(DQS)接收到的时钟CLK维持高状态时，图4的存储器设备100可能处于空闲状态。即，当时钟CLK从高状态被改变为低状态或从低状态被改变为高状态时，图4的存储器设备100可以进行操作。
当时钟CLK从低状态被改变为高状态时，数据传输电路170可以通过输入/输出线(DQ)接收数据DATA。可以将接收到的数据DATA暂时地存储在数据传输电路170中。被存储在数据传输电路170中的数据DATA可以被输出到图2的输入/输出电路125，并且可以在图2的存储器单元阵列110所包括的存储器单元中进行编程。
图6是用于描述图5的数据传输电路的结构的图。
参照图6，图6示出了数据传输电路170中所包括的锁存电路170A和复位控制电路170B。图6的数据传输电路170中所包括的锁存电路170A可以包括第一至第三级1st至3rdSTAGE，并且第一至第三级1st至3rd STAGE可以由多个晶体管和多个反相器配置。另外，图6的数据传输电路170中所包括的复位控制电路170B可以包括第一和第二控制电路174和175，并且第一和第二控制电路174和175可以由多个反相器和多个或NOR门配置。
在实施例中，锁存电路170A可以将待被编程的数据暂时地存储在图2的存储器单元阵列110所包括的存储器单元中。此处，由于锁存电路170A用于暂时地存储数据，所以锁存电路170A可以是诸如缓冲器电路的存储部。为了将数据存储在锁存电路170A中，可以将高状态的信号或低状态的信号施加到锁存电路170A中所包括的多个晶体管和多个反相器。
然而，在将数据存储在锁存电路170A中的过程中，节点可以在第一级1stSTAGE至第三级3rd STAGE中的至少一级中浮动。例如，连接至第一1st STAGE至第三级3rd STAGE中的任何一级中所包括的节点的晶体管可以同时截止，因此对应的节点可以浮动。
为了防止节点浮动，本公开的数据传输电路170可以包括复位控制电路170B。复位控制电路170B中所包括的第一控制电路174和第二控制电路175可以分别生成第一信号PORB DIN和第二信号PORBDINB，以被施加到第一级1st STAGE中所包括的晶体管。第一级1stSTAGE可以是存储和输出数据的缓冲器。复位控制电路170B可以根据被输入到第一级1stSTAGE的输入数据来生成具有彼此不同的状态(例如，高状态或低状态)的第一信号PORBDIN和第二信号PORBDINB。
在实施例中，复位控制电路170B可以生成不同状态的第一信号PORB DIN和第二信号PORB DINB，并将第一信号PORB DIN和第二信号PORB DINB提供给第一级1st STAGE。第一级1st STAGE可以从复位控制电路170B接收第一信号PORB DIN和第二信号PORBDINB，并且将第一信号PORB DIN和第二信号PORB DINB施加到多个晶体管的栅极。当将不同状态的第一信号PORB DIN和第二信号PORB DINB提供给第一级1st STAGE时，可以防止节点在锁存电路170A中浮动。
图7是用于描述图6的第一级1st STAGE的配置的图。
参照图6和7，图7示出了图6的锁存电路170A中所包括的第一至第三级1st至3rdSTAGE的第一级1st STAGE。第一级1st STAGE可以是存储和输出数据的缓冲器。第一级1stSTAGE可以由第一输入电路171_1和第二输入电路171_2以及第一驱动电路171_3配置。第一输入电路171_1和第二输入电路171_2可以在电源VCC的节点与第一驱动电路171_3之间彼此并联连接。
在实施例中，第一输入电路171_1可以由第二、第四和第五晶体管TR2、TR4和TR5配置，第二输入电路171_2可以由第三、第六和第七晶体管TR3、TR6和TR7配置，并且第一驱动电路171_3可以由第一晶体管TR1配置。第一至第三晶体管TR1至TR3可以被实现为NMOS晶体管，并且第四至第七晶体管TR4至TR7可以被实现为PMOS晶体管。
在实施例中，反相上电复位信号PORB、输入信号IN和时钟CLK被输入到第一输入电路171_1，并且反相上电复位信号PORB、反相的输入信号INB和时钟CLK可以被输入到第二输入电路171_2。时钟CLK可以被输入到第一驱动电路171_3。在图7中，假设图4的存储器设备100的状态处于空闲状态，因此时钟CLK处于高状态。
具体地，时钟CLK可以被施加到第一驱动电路171_3的第一晶体管TR1的栅极。由于时钟CLK处于高状态，因此第一晶体管TR1可以被导通。
在实施例中，输入信号IN可以被输入到第一输入电路171_1的第二晶体管TR2的栅极，并且反相的输入信号INB可以被输入到第二输入电路171_2的第三晶体管TR3的栅极。输入信号IN可以是输入数据，并且反相的输入信号INB可以是被反相的输入数据。输入信号IN和反相的输入信号INB可以是具有相反相位的信号，并且可以分别处于高状态(1)或低状态(0)。
当输入信号IN处于高状态时，反相的输入信号INB可以处于低状态，并且当输入信号IN处于低状态时，反相的输入信号INB可以处于高状态。当高状态的输入信号IN为数据‘1’并且低状态的输入信号IN为数据‘0’时，在输入信号IN为‘1’的情况下，反相的输入信号INB可以为‘0’，并且在输入信号IN为‘0’的情况下，反相的输入信号INB可以为‘1’。
在实施例中，当输入信号IN为‘1’并且反相的输入信号INB为‘0’时，第二晶体管TR2可以被导通，并且第三晶体管TR3可以被截止。相反，当输入信号IN为‘0’并且反相的输入信号INB为‘1’时，第二晶体管TR2可以被截止，并且第三晶体管TR3可以被导通。
在图7中，被施加到第二晶体管TR2的栅极的输入信号IN为‘0’。
由于被施加到第二晶体管TR2的栅极的输入信号IN为‘0’，因此第二晶体管TR2可以被截止。由于输入信号IN为‘0’，因此被施加到第三晶体管TR3的栅极的反相的输入信号INB可以为‘1’，并且第三晶体管TR3可以被导通。
在实施例中，高状态的时钟CLK可以被施加到第一输入电路171_1的第五晶体管TR5、和第二输入电路171_2的第六晶体管TR6的栅极。因此，第五和第六晶体管TR5和TR6可以被截止。
在实施例中，被施加到第一输入电路171_1的第四晶体管TR4、和第二输入电路171_2的第七晶体管TR7的栅极的反相上电复位信号PORB可以处于高状态。当图4的存储器设备100处于空闲状态时，反相上电复位信号PORB可以处于低状态，然后从低状态被改变为高状态。在图7中，由于图4的存储器设备100的状态处于空闲状态，因此反相上电复位信号PORB可以处于高状态。因此，第四和第七晶体管TR4和TR7可以被截止。
由于第七晶体管TR7被截止，因此节点NOUT可以保持为低状态。然而，由于第四晶体管TR4被截止，所以每当时钟CLK为高电平，节点POUT就可能会浮动。当节点POUT浮动时，电流不应该流经节点POUT。然而，当在第二、第四和第五晶体管TR2、4和5中的一些晶体管中发生泄漏电流时，可能会降低第一级1st STAGE的可靠性。
因此，为了防止节点浮动，在本公开中，提出了一种根据输入信号IN的模式来设置反相上电复位信号PORB的方法。
图8A和8B是用于描述图7中所包括的晶体管的导通或截止的图。
参照图7、图8A和8B，图8A示出了当输入信号处于低状态(IN＝LOW)并且反相的输入信号处于高状态(INB＝HIGH)时，第一至第七晶体管TR1至TR7的导通ON或截止OFF，并且图8B示出了当输入信号处于高状态(IN＝HIGH)并且反相的输入信号处于低状态(INB＝LOW)时，第一至第七晶体管TR1至TR7的导通ON或截止OFF。
在图8A和8B中，示例情况示出了从外部输入的时钟处于高状态(CLK＝HIGH)，时钟反相信号处于低状态(CLKB＝LOW)，并且反相上电复位信号PORB处于高状态(PORB＝HIGH)。即，图8A和8B示出了当图1的存储器设备100处于空闲状态时，第一晶体管TR1至第七晶体管TR7的导通ON或截止OFF。
参照图7、图8A和8B，在图8A和8B中，由于时钟CLK处于高状态(CLK＝HIGH)，因此第一晶体管TR1可以被导通。另外，第五和第六晶体管TR5和TR6可以被截止。
在图8A中，由于输入信号IN处于低状态，因此第二晶体管TR2可以被截止，并且由于反相的输入信号INB处于高状态，因此第三晶体管TR3可以被导通。由于反相上电复位信号PORB处于高状态，因此第四和第七晶体管TR4和TR7可以被截止。
因此，当第七晶体管TR7被截止并且第一和第三晶体管TR1和TR3被导通时，节点NOUT可以处于低状态。然而，当第二和第四晶体管TR2和TR4被截止时，节点POUT可能浮动。
在图8B中，由于输入信号IN处于高状态，因此第二晶体管TR2可以被导通，并且由于反相的输入信号INB处于低状态，因此第三晶体管TR3可以被截止。由于反相上电复位信号PORB处于高状态，因此第四和第七晶体管TR4和TR7可以被截止。因此，当第四晶体管TR4被截止并且第一和第二晶体管TR1和TR2被导通时，节点NOUT可以处于低状态。然而，当第三和第七晶体管TR3和TR7被截止时，节点POUT可能浮动。
因此，当从外部输入的信号处于低状态时，节点POUT可能浮动，并且当从外部输入的信号处于高状态时，节点NOUT可能浮动。即，无论从外部输入的信号是处于低状态还是高状态，节点都可能浮动。因此，为了防止节点浮动，需要将被施加到第四晶体管TR4和第七晶体管TR7的信号控制为不同的状态。
这将参照图12和后续附图更详细地描述。
图9是用于描述图6的第二级2nd STAGE的配置的图。
参照图6和9，图9示出了图6的锁存电路170A中所包括的第一至第三级1st至3rdSTAGE的第二级2nd STAGE。第二级2nd STAGE可以是暂时地存储数据的锁存器组件。第二级2nd STAGE可以由第一锁存器172_1和第二锁存器172_2以及第二驱动电路172_3配置。第一锁存器172_1和第二锁存器172_2可以连接在第二驱动电路172_3与地之间。
在实施例中，第一锁存器172_1可以由第十二、第十三和第十四晶体管TR12、TR13和TR14配置，第二锁存器172_2可以由第十五、第十六和第十七晶体管TR15、TR16和TR17配置，并且第二驱动电路172_3可以由第十一晶体管TR11配置。第十三、第十四、第十六和第十七晶体管TR13、TR14、TR16和TR17可以被实现为NMOS晶体管，并且第十一、第十二和第十五晶体管TR11、TR12和TR15可以被实现为PMOS晶体管。
在实施例中，由于第一锁存器172_1包括作为NMOS晶体管的第十三晶体管TR13和作为PMOS晶体管的第十二晶体管TR12，因此第一锁存器172_1可以存储数据。另外，由于第二锁存器172_2包括作为NMOS晶体管的第十六晶体管TR16和作为PMOS晶体管的第十五晶体管TR15，因此类似于第一锁存器172_1，第二锁存器172_2可以存储数据。
在图9中，类似于图7所示的实施例，假设图4的存储器设备100处于空闲状态。即，由于通过输入/输出选通线(DQS)输入的时钟CLK处于高状态，因此反相时钟CLKB处于低状态。因此，由于低状态的反相时钟CLKB被施加到第二驱动电路172_3的第十一晶体管TR11的栅极，因此第十一晶体管TR11可以被导通。
图9作为示例示出了当图7的输入信号IN输入处于低状态并且图7的反相的输入信号INB处于高状态时，节点POUT浮动并且发生电流泄漏的情况。
在实施例中，由于节点POUT是浮动节点，所以节点LAT的电位可以是不同于接地电压(0V)的恒定电位。即，当节点POUT处于高状态时，节点LAT的电位变为接地电压(0V)，因此泄漏电流不流向第十四晶体管TR14。然而，当节点POUT是浮动节点时，节点LAT的电压不为0V，泄漏电流可以流向第十四晶体管TR14。
当节点LAT的电位具有特定值时，可以将不同于接地电压(0V)的电压施加到第二锁存器172_2的第十五和第十六晶体管TR15和TR16的栅极。因此，第十五晶体管TR15可以被导通并且第十六晶体管TR16可以被截止。
在实施例中，由于输入信号IN处于低状态并且反相的输入信号INB处于高状态，因此节点NOUT可能处于低状态。因此，来自低状态的节点NOUT的信号可能被施加到第二锁存器172_2的第十七晶体管TR17的栅极。当低状态的信号被施加到第十七晶体管TR17的栅极时，第十七晶体管TR17可以被截止，并且当节点LATB的电位具有特定值时，浮动状态的信号可以被施加到第十二晶体管TR12和第十三晶体管TR13的栅极。因此，第十二晶体管TR12可以被导通，并且第十三晶体管TR13可以被截止。
因此，当不稳定的信号被施加到第十四晶体管TR14的栅极时，电流可以流过第十一、第十二和第十四晶体管TR11、TR12和TR14。即，当节点浮动时，形成电流路径，并且电流可以流经所形成的电流路径。
在另一实施例中，当输入信号IN处于高状态并且反相的输入信号INB处于低状态时，节点NOUT可以浮动并且可能发生电流泄漏(未示出)。
图10是用于描述图9中所包括的晶体管的导通或截止的图。
参照图9和10，图10示出了当时钟CLK处于高状态并且反相时钟CLKB处于低状态时，第十一晶体管TR11至第十七晶体管TR17的导通ON或截止OFF。即，图10示出了当图1的存储器设备100处于空闲状态时，第十一晶体管TR11至第十七晶体管TR17的导通ON或截止OFF。
另外，图10示出了当节点POUT正在浮动(POUT＝浮动)并且节点NOUT的电位为接地电压(OV)时，第十一晶体管TR11至第十七晶体管TR17的导通ON或截止OFF。即，图10示出了当输入信号IN处于低状态，反相的输入信号INB处于高状态并且反相上电复位信号PORB处于高状态时，图9的第二级2nd STAGE的晶体管的导通ON或截止OFF。第二级2nd STAGE可以是暂时地存储数据的锁存器组件。
在实施例中，由于节点POUT是浮动节点(POUT＝浮动)，所以节点LAT可以在第十四晶体管TR14处于截止状态的状态下浮动。即，浮动电压可以被施加到第十四晶体管TR14的栅极，因此第十四晶体管TR14可以维持截止状态。
由于节点LAT浮动，因此可以将不同于接地电压(0V)的特定电压施加到第十五和第十六晶体管TR15和TR16的栅极。然而，被施加到第十五晶体管TR15的栅极的电压可以小于截止第十五晶体管TR15的电压，并且被施加到第十六晶体管TR16的栅极的电压可以小于导通第十六晶体管TR15的电压。因此，第十五晶体管TR15可以被导通，并且第十六晶体管TR16可以被截止。
在实施例中，由于节点NOUT的电位为接地电压0V，因此在第十七晶体管TR17被截止的状态下，不仅节点LAT而且节点LATB都可能浮动。由于节点LATB浮动，因此可以将不同于接地电压(0V)的特定电压施加到第十二晶体管TR12和第十三晶体管TR13的栅极。然而，被施加到第十二晶体管TR12的栅极的电压可以小于截止第十二晶体管TR12的电压，并且施加到第十二晶体管TR13的栅极的电压可以小于导通第十三晶体管TR13的电压。因此，第十二晶体管TR12可以被导通，并且第十三晶体管TR13可以被截止。
因此，由于第十一晶体管TR11和第十二晶体管TR12被导通，并且第十四晶体管TR14被截止，因此泄漏电流可以流过第十一、第十二和第十四晶体管TR11、TR12和TR14。这是因为当节点POUT变为浮动节点并因此节点LAT和节点LATB变为浮动节点时，发生晶体管的意外被导通或被截止。
图11是用于描述图6的第三级3rd STAGE的配置的图。
参照图6和11，图11示出了图6的锁存电路170A中所包括的第一至第三级1st至3rdSTAGE中的第三级3rd STAGE。第三级3rdSTAGE可以是输出数据的驱动器。
第三级3rd STAGE可以由第一和第二延迟电路173_1和173_2以及第一和第二输出电路173_3和173_4配置。第一和第二延迟电路173_1和173_2中的每一个可以连接至第一输出电路173_3，并且第二输出电路173_4可以连接至第一输出电路173_3。
在实施例中，第一延迟电路173_1可以由第一和第二反相器INV1和INV2配置，并且第二延迟电路173_2可以由第三反相器INV3配置。另外，第一输出电路173_3可以由第二十一至第二十三晶体管TR21至TR23配置。第二十一晶体管TR21和第二十三晶体管TR23可以被实现为PMOS晶体管，并且第二十二晶体管TR22可以被实现为NMOS晶体管。第二输出电路173_4可以被配置为第四反相器INV4。
在图11中，类似于图7所示的实施例，假设图1的存储器设备100处于空闲状态。然而，在图11中，没有浮动节点。即，由于图7的节点POUT和节点NOUT不是浮动节点，因此节点LAT和节点LATB可以不是浮动节点。
在实施例中，来自节点LAT的信号LAT可以被输入到第一反相器INV1。信号LAT处于高状态(1)。即，不存在浮动节点，并且图9的节点LAT的电位处于高状态。
由于第一反相器INV1使输入信号反相并输出反相信号，因此当高状态(1)的信号LAT被输入到第一反相器INV1时，可以输出低状态(0)的信号INLATB。低状态(0)的信号INLATB可以被输入到第二反相器INV2。由于第二反相器INV2也使输入信号反相并输出反相信号，因此当低状态(0)的信号INLATB被输入到第二反相器INV2时，可以输出高状态(1)的信号。高状态(1)的信号可以被施加到第二十一晶体管TR21的栅极。当高状态(1)的信号被施加到第二十一晶体管TR21的栅极时，第二十一晶体管TR21可以被截止。
在实施例中，由于在图1的存储器设备100处于空闲状态下，反相上电复位信号PORB处于高状态(1)，因此高状态(1)的反相上电复位信号PORB可以被施加到第二十三晶体管TR23的栅极。因此，第二十三晶体管TR23可以被截止。
在实施例中，来自节点LATB的信号LATB可以被输入到第三反相器INV3。由于信号LAT处于高状态(1)，因此信号LATB可以处于低状态(0)。
由于第三反相器INV3使输入信号反相并输出反相信号，因此当低状态(0)的信号LATB被输入到第三反相器INV3时，可以输出高状态(1)的信号INLAT。高状态(1)的信号INLAT可以被施加到第二十二晶体管TR22的栅极。当高状态(1)的信号INLAT被施加到第二十二晶体管TR22的栅极时，第二十二晶体管TR22可以被导通。
因此，第二十一晶体管TR21被截止，第二十二晶体管TR22被导通，并且接地电压(0V)可以被输入到第四反相器INV4。因此，由于第四反相器INV4使输入信号反相并输出反相信号，因此当接地电压(0V)被输入到第四反相器INV4时，可以输出高状态(1)的信号(OUT)。
然而，当节点浮动时，即，当图7的节点POUT或节点NOUT浮动时，节点LAT或节点LATB变为浮动节点，并且因此浮动信号LAT可以被施加到第一反相器INV1。因此，当信号LAT被施加到第一反相器INV1时，可能不输出高状态(1)或低状态(0)的信号。
因此，当节点浮动时，高状态或低状态的信号未被正确地输出，因此有必要防止节点浮动。
在下文中，将详细描述为防止节点浮动而生成的信号。
图12是用于描述根据从图6的第一级1st STAGE输入的数据施加所生成的信号的图。
参照图7和12，与图7不同，图12示出了第一信号PORB DIN被施加到第四晶体管TR4的栅极，并且第二信号PORB DINB被施加到第七晶体管TR7的栅极。即，图12示出了不同的信号被施加到第四晶体管TR4和第七晶体管TR7的栅极。
在图12中，假设图4的存储器设备100处于空闲状态。即，通过输入/输出选通线(DQS)输入的时钟CLK处于高状态。因此，由于高状态的信号被施加到第五晶体管TR5和第六晶体管TR6的栅极，所以第五晶体管TR5和第六晶体管TR6可以被截止。
在参照图12的描述中，将省略与参照图7的描述重复的内容。
在实施例中，第一级1st STAGE可以由使能控制器171_3、电流镜组件、数据输入电路和数据输出电路配置。第一级1st STAGE可以是存储和输出数据的缓冲器。
具体地，使能控制器171_3可以由第一晶体管TR1配置，电流镜组件可以由第五晶体管TR5和第六晶体管TR6配置，数据输入电路可以由第二晶体管TR2和第三晶体管TR3配置，并且数据输出电路可以由节点POUT和节点NOUT配置。复位控制信号可以被输入到第一级1st STAGE的第四晶体管TR4和第七晶体管TR7的栅极。
在实施例中，使能控制器171_3可以根据输入选通信号(即，时钟CLK)控制第一级1st STAGE处于使能状态，在该状态下，第一级1st STAGE可以存储数据或输出数据。另外，电流镜组件可以控制将相同的电流提供给以下节点：将第二晶体管TR2和第五晶体管TR5彼此连接的节点，以及将第三晶体管TR3和第六晶体管TR6彼此连接的节点。从外部接收的数据可以被输入到数据输入电路。数据输出电路(即，节点POUT和节点NOUT)可以基于改变后的电流来输出新数据，该改变后的电流是通过被输入到第四晶体管TR4和第七晶体管TR7的栅极的信号改变由电流镜组件提供的电流而生成的。
在实施例中，第一级1st STAGE可以由数据存储部和数据复位组件配置。具体地，数据存储部可以由第一、第二、第三、第五和第六晶体管TR1、TR2、TR3、TR5和TR6配置，并且数据复位组件可以由第四和第七晶体管TR4和TR7配置。复位控制信号可以被输入到第四晶体管TR4和第七晶体管TR7的栅极。
在实施例中，响应于输入选通信号(即，时钟CLK)，数据存储部可以存储或输出由第一级1st STAGE从外部接收的数据。另外，数据复位组件可以将从数据存储部输出的数据复位为预定电平。
在实施例中，不同状态的信号可以被施加到第四晶体管TR4和第七晶体管TR7的栅极。即，当高状态的信号被施加到第四晶体管TR4的栅极时，低状态的信号可以被施加到第七晶体管TR7的栅极，并且当低状态的信号被施加到第四晶体管TR4的栅极时，高状态的信号可以被施加到第七晶体管TR7的栅极。
如图7所示，相同状态的反相上电复位信号PORB被施加到第四和第七晶体管TR4和TR7的栅极。即，在图4的存储器设备100的空闲状态下，反相上电复位信号PORB处于高状态，并且高状态的反相上电复位信号PORB被相等地施加到第四晶体管TR4和第七晶体管TR7。然而，由于在相同的信号被施加到第四和第七晶体管TR4和TR7的栅极时节点浮动，所以需要将不同状态的信号施加到第四和第七晶体管TR4和TR7的栅极。
在本公开中，当第一信号PORB DIN被施加到第四晶体管TR4的栅极并且第二信号PORB DINB被施加到第七晶体管TR7的栅极时，不同状态的信号可以被施加到第四和第七晶体管TR4和TR7。
在实施例中，具有彼此不同状态的第一信号PORB DIN和第二信号PORB DINB可以根据输入数据，处于高状态(1)或低状态(0)。即，可以基于输入数据来生成防止节点浮动的信号。
例如，如参照图7所描述的，当输入信号IN处于低状态(0)时，第二和第四晶体管TR2和TR4可以被截止，并且节点POUT变为浮动节点，因此可以生成用于导通第四晶体管TR4的信号。
将参照图13A、13B和14更详细地描述基于输入数据生成的信号。
图13A和13B是用于描述在图6的复位控制电路中生成的信号的实施例的图。
参照图13A和13B，图13A示出了根据输入数据生成的信号的实施例，并且图13B示出了针对图13A中所生成的信号的定时图。具体地，图13A示出了复位控制电路，该复位控制电路生成被施加到图12的第四晶体管TR4和第七晶体管TR7的栅极的信号，并且图13B示出了生成被施加到第四晶体管TR4和第七晶体管TR7的栅极的信号的过程。
在图13A和13B中，图4的存储器设备100处于空闲状态。在图13A和13B中，输入信号IN处于低状态，并且反相的输入信号INB处于高状态。
如参照图7所描述的，当输入信号IN处于低状态并且反相的输入信号INB处于高状态时，节点POUT变为浮动节点并且发生泄漏电流。然而，在本公开中，可以生成不同状态的第一信号PORB DIN和第二信号PORB DINB，使得节点POUT不会变为浮动节点。
参照图13A，复位控制电路可以由第一控制电路174和第二控制电路175配置，并且第一控制电路174可以包括第十一反相器INV11以及第十二NOR门NORG12和第十三NOR门NORG13。另外，第二控制电路175可以包括第十四反相器INV14以及第十五NOR门NORG15和第十六NOR门NORG16。
反相的芯片使能信号CE_N可以被输入到第十一和第十四反相器INV11和INV14。由于芯片使能信号CE是用于选择芯片的信号，因此当图4的存储器设备100正在操作时，芯片使能信号CE可以处于低状态(0)，并且反相的芯片使能信号CE_N可以处于高状态(1)。因此，高状态(1)的反相的芯片使能信号CE_N可以被输入到第十一反相器INV11和第十四反相器INV14。
在实施例中，当低状态(0)的初始化信号，即，低状态(0)的反相的芯片使能信号CE_N被输入时，数据输出电路(节点POUT和节点NOUT)可以根据上电复位信号POR而被复位，而不管被输入到图12的数据输入电路TR2和TR3的数据IN和INB如何。备选地，当低状态(0)的反相的芯片使能信号CE_N被输入时，从数据存储部TR1、TR2、TR3、TR5和TR6输出的数据的输出可以根据上电复位信号POR而被复位，而不管图12的数据存储部TR1、TR2、TR3、TR5和TR6接收的数据如何。
即，当将低状态(0)的反相的芯片使能信号CE_N被输入到第十一反相器INV11和第十四反相器INV14时，可以从第十一和第十四反相器INV11和INV14输出高状态(1)的信号。当高状态(1)的信号被输入到第十二NOR门NORG12和第十五NOR门NORG15时，都可以从第十二和第十五NOR门NORG12和NORG15输出低状态(0)的信号，而不管输入信号IN和反相的输入信号INB如何。
因此，由于从第十二NOR门NORG12和第十五NOR门NORG15输出的低状态(0)的信号被输入到第十三NOR门NORG13和第十六NOR门NORG16，因此第一信号PORB DIN和第二信号PORBDINB可以根据上电复位信号POR来确定。
在实施例中，当高状态(1)的初始化信号，即，高状态(1)的反相的芯片使能信号CE_N被输入时，数据输出电路可以根据被输入到数据输入电路TR2和TR3的数据IN和INB以及上电复位信号POR而被复位。备选地，当高状态(1)的反相的芯片使能信号CE_N被输入时，从数据存储部输出的数据的输出可以根据由图12的数据存储部TR1、TR2、TR3、TR5和TR5接收的数据和上电复位信号POR而被复位。
即，当高状态(1)的反相的芯片使能信号CE_N被输入到第十一反相器INV11和第十四反相器INV14时，可以从第十一反相器INV11和第十四反相器INV14输出低状态(0)的信号。当低状态(0)的信号被输入到第十二NOR门NORG12和第十五NOR门NORG15时，可以根据输入信号IN和反相的输入信号INB是处于高状态还是低状态，从第十二和第十五NOR门NORG12和NORG15输出低状态(0)或高状态(1)的信号。
具体地，当低状态(0)的数据信号被输入到第十二NOR门NORG12或第十五NOR门NORG15时，由于从第十二NOR门NORG12或第十五NOR门NORG15输出高状态(1)的信号，因此从数据输出电路或数据存储部输出的数据的输出可以被复位，而不管上电复位信号POR如何。
相反，当高状态(1)的数据信号被输入到第十二NOR门NORG12或第十五NOR门NORG15时，由于从第十二NOR门NORG12或第十五NOR门NORG15输出低状态(0)的信号，因此从数据输出电路或数据存储部输出的数据的输出可以根据上电复位信号POR而被复位。
例如，当高状态(1)的反相的芯片使能信号CE_N倍输入到第十一反相器INV11和第十四反相器INV14时，可以从第十一反相器INV11和第十四反相器INV14输出低状态(0)的信号。从第十一反相器INV11和第十四反相器INV14输出的低状态(0)的信号，可以分别被输入到第十二NOR门NORG12和第十五NOR门NORG15。
在实施例中，由于输入信号IN处于低状态(0)并且反相的输入信号INB处于高状态(1)，因此低状态(0)的输入信号I N可以被输入到第十二NOR门NORG12，并且高状态(1)的反相的输入信号INB可以被输入到第十五NOR门NORG15。
由于低状态的两个信号被输入到第十二NOR门NORG12，所以可以从第十二NOR门NORG12输出高状态(1)的信号。另外，由于高状态(1)的信号和低状态(0)的信号被输入到第十五NOR门NORG15，所以可以从第十五NOR门NORG15输出低状态(0)的信号。
在实施例中，当图4的存储器设备100处于空闲状态时，反相上电复位信号PORB处于高状态(1)，因此上电复位信号POR可以处于低状态(0)。因此，低状态(0)的上电复位信号POR和从第十二NOR门NORG12输出的高状态(1)的信号可以被输入到第十三NOR门NORG13。另外，低状态(0)的上电复位信号POR和从第十五NOR门NORG15输出的低状态(0)的信号可以被输入到第十六NOR门NORG16。
低状态(0)和高状态(1)的信号可以被输入到第十三NOR门NORG13，因此可以输出低状态(0)的第一信号PORB DIN。低状态(0)的两个信号可以被输入到第十六NOR门NORG16，因此可以输出高状态(1)的第二信号PORB DINB。因此，可以生成不同状态的第一信号PORBDIN和第二信号PORB DINB。不同状态的第一信号PORB DIN和第二信号PORB DINB可以被分别施加到图12的第四晶体管TR4和第七晶体管TR7的栅极。
参照图12，由于低状态(0)的第一信号PORB DIN被施加到图12的第四晶体管TR4的栅极，因此第四晶体管TR4可以被导通。因此，图12的第二晶体管TR2被截止，然而，当第四晶体管TR4被导通时，节点POUT可以处于高状态(1)。即，节点POUT可以不浮动并且可以维持高状态(1)。
另外，由于高状态(1)的第二信号PORB DINB被施加到图12的第七晶体管TR7的栅极，因此第七晶体管TR7可以被截止。因此，图12的第三晶体管TR3被导通，然而，当第七晶体管TR7被截止时，节点NOUT可以处于低状态(0)。即，节点NOUT可以维持低状态(0)。
因此，当输入信号IN处于低状态(0)并且反相的输入信号INB处于高状态(1)时，可以生成低状态(0)的第一信号PORB DIN和高状态(1)的第二信号PORB DINB，因此节点POUT可以不浮动并且可以维持高状态(1)。
参照图13B，输入信号IN可以处于低状态(0)，反相的输入信号INB可以处于高状态(1)，并且上电复位信号POR可以处于低状态(0)。
在实施例中，在选择图4的存储器设备100之前，即，当芯片使能信号CE处于高状态(1)时，反相的芯片使能信号CE_N可以处于低状态(0)，并且通过第十一反相器INV11和第十四反相器INV14输出的所有信号都可以处于高状态(1)。因此，通过第十二NOR门NORG12和第十五NOR门NORG15输出的所有信号都可以处于低状态(0)，并且第一信号PORB DIN和第二信号PORB DINB两者可以被输出为高状态(1)。
此后，当选择用于输入数据的图4的存储器设备100时，芯片使能信号CE可以从高状态(1)被改变为低状态(0)，并且反相的芯片使能信号CE_N可以从低状态(0)被改变为高状态(1)。因此，由于高状态(1)的反相的芯片使能信号CE_N被输入到第十一反相器INV11和第十四反相器INV14，所以通过第十一反相器INV11和第十四反相器INV14输出的所有信号都可以处于低状态(0)。
由于通过第十一反相器INV11和第十四反相器INV14输出低状态(0)的信号，因此，可以根据输入数据通过第十二NOR门NORG12和第十五NOR门NORG15输出不同的信号。因此，可以生成低状态(0)的第一信号PORB DIN和高状态(1)的第二信号PORB DINB，因此节点POUT可以不浮动并且可以维持高状态(1)。
将参照图14A和14B描述当输入信号IN处于高状态(1)并且反相的输入信号INB处于低状态(0)时生成的第一信号PORB DIN和第二信号PORB DINB。
图14A和14B是用于描述在图6的复位控制电路中生成的信号的另一实施例的图。
参照图14A和14B，图14A和14B是用于描述根据输入数据生成的信号的另一实施例的图。图14A示出了根据输入数据生成的信号的实施例，并且图14B示出了针对图14A中所生成的信号的定时图。具体地，图14A示出了复位控制电路，该复位控制电路生成被施加到图12的第四晶体管TR4和第七晶体管TR7的栅极的信号，并且图14B示出了生成被施加到第四晶体管TR4和第七晶体管TR7的栅极的信号的过程。
在图14A和14B中，图4的存储器设备100处于空闲状态。
与图13A和13B不同，在图14A和14B中，输入信号IN处于高状态(1)，并且反相的输入信号INB处于低状态(0)。即，图14A和14B示出了当输入信号IN处于高状态(1)并且反相的输入信号INB处于低状态(0)时，为防止图7的节点NOUT浮动而生成第一信号PORB DIN和第二信号PORB DINB的过程。
参照图14A，当将高状态(1)的反相的芯片使能信号CE_N被输入到第十一反相器INV11和第十四反相器INV14时，可以从第十一反相器INV11和第十四反相器INV14输出低状态(0)的信号。从第十一反相器INV11和第十四反相器INV14输出的低状态(0)的信号可以被分别输入到第十二NOR门NORG12和第十五NOR门NORG15。
在实施例中，由于输入信号IN处于高状态(1)并且反相的输入信号INB处于低状态(0)，因此高状态(1)的输入信号IN可以被输入到第十二NOR门NORG12，并且低状态(1)的反相的输入信号INB可以被输入到第十五NOR门NORG15。
由于高状态(1)的信号和低状态(0)的信号被输入到第十二NOR门NORG12，所以可以从第十二NOR门NORG12输出低状态(1)的信号。另外，由于低状态(0)的两个信号被输入到第十五NOR门NORG15，所以可以从第十五NOR门NORG15输出高状态(1)的信号。
在实施例中，当图4的存储器设备100处于空闲状态时，反相上电复位信号PORB处于高状态(1)，并且因此上电复位信号POR可以处于低状态(0)。因此，低状态(0)的上电复位信号POR和从第十二NOR门NORG12输出的低状态(0)的信号可以被输入到第十三NOR门NORG13。另外，低状态(0)的上电复位信号POR和从第十五NOR门NORG15输出的高状态(1)的信号可以被输入到第十六NOR门NORG16。
低状态(0)的两个信号可以被输入到第十三NOR门NORG13，因此可以输出高状态(1)的第一信号PORB DIN。低状态(0)的信号和高状态(1)的信号可以被输入到第十六NOR门NORG16，因此可以输出低状态(0)的第二信号PORB DINB。因此，可以生成不同状态的第一信号PORB DIN和第二信号PORB DINB。不同状态的第一信号PORB DIN和第二信号PORB DINB可以被分别施加到图12的第四晶体管TR4和第七晶体管TR7的栅极。
参照图12，由于低状态(0)的第二信号PORB DINB被施加到图12的第七晶体管TR7的栅极，因此第七晶体管TR7可以被导通。因此，图12的第三晶体管TR3被截止，然而，当第七晶体管TR7被导通时，节点NOUT可以处于高状态(1)。即，节点NOUT可以不浮动并且可以维持高状态(1)。
另外，由于高状态(1)的第一信号PORB DIN被施加到图12的第四晶体管TR4的栅极，因此第四晶体管TR4可以被截止。因此，图12的第二晶体管TR2被导通，然而，当第四晶体管TR4被截止时，节点POUT可以处于低状态(0)。即，节点POUT可以维持低状态(0)。
因此，当输入信号IN处于高状态(1)并且反相的输入信号INB处于低状态(0)时，可以生成高状态(1)的第一信号PORB DIN和低状态(0)的第二信号PORB DINB，因此节点NOUT可以不浮动并且可以维持高状态(1)。
参照图14B，输入信号IN可以处于低状态(0)，反相的输入信号INB可以处于高状态(1)，并且上电复位信号POR可以处于低状态(0)。
在实施例中，在选择图4的存储器设备100之前，即，当芯片使能信号CE处于高状态(1)时，反相的芯片使能信号CE_N可以处于低状态(0)，并且通过第十一反相器INV11和第十四反相器INV14输出的所有信号都可以处于高状态(1)。因此，通过第十二NOR门NORG12和第十五NOR门NORG15输出的所有信号都可以处于低状态(0)，并且第一信号PORB DIN和第二信号PORB DINB都可以被输出为高状态(1)。
此后，当选择用于输入数据的图4的存储器设备100时，芯片使能信号CE可以从高状态(1)被改变为低状态(0)，并且反相的芯片使能信号CE_N可以从低状态(0)被改变为高状态(1)。因此，由于高状态(1)的反相的芯片使能信号CE_N被输入到第十一反相器INV11和第十四反相器INV14，所以通过第十一反相器INV11和第十四反相器INV14输出的所有信号都可以处于低状态(0)。
由于通过第十一反相器INV11和第十四反相器INV14输出低状态(0)的信号，因此，可以根据输入数据通过第十二NOR门NORG12和第十五NOR门NORG15输出不同的信号。因此，可以生成低状态(0)的第一信号PORB DIN和高状态(1)的第二信号PORB DINB，因此节点POUT可以不浮动并且可以维持高状态(1)。
图15是用于描述根据本公开的实施例的存储器设备的操作图。
参照图15，在步骤S1501中，存储器设备可以确定从外部输入的数据的模式。从外部输入的数据的模式可以是被施加到图7的第二晶体管TR2的栅极的输入信号IN，以及被输入到第三晶体管TR3的栅极的反相的输入信号INB的模式。即，输入数据的模式可以是指示输入信号IN或反相的输入信号INB处于低状态还是高状态的模式。
在步骤S1503中，存储器设备可以基于输入数据的模式来确定被施加到第一级1stSTAGE的信号。具体地，存储器设备可以确定被施加到在第一级1st STAGE所包括的多个晶体管中的第四晶体管TR4和第七晶体管TR7的信号。
在实施例中，可以通过数据传输电路中所包括的复位控制电路来生成不同状态的信号。即，可以基于输入数据的模式来生成高状态的信号和低状态的信号。
例如，当输入信号处于低状态时，可以确定的是：将高状态的信号施加到第四晶体管TR4的栅极，并且将低状态的信号施加到第七晶体管TR7的栅极。相反，当输入信号处于高状态时，可以确定的是：将低状态的信号施加到第四晶体管TR4的栅极，并且将高状态的信号施加到第七晶体管TR7的栅极。
图16是用于描述图1的存储器控制器的另一实施例的图。
存储器控制器1000连接至主机和存储器设备。存储器控制器1000被配置为响应于来自主机的请求访问存储器设备。例如，存储器控制器1000被配置为控制存储器设备的写入、读取、擦除和后台操作。存储器控制器1000被配置为在存储器设备与主机之间提供接口。存储器控制器1000被配置为驱动用于控制存储器设备的固件。
参照图16，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错组件(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。
总线1070可以被配置为在存储器控制器1000的组件之间提供信道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机进行通信，并且通过存储器接口1060与存储器设备进行通信。另外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020进行通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、缓存存储器或缓冲器存储器，来控制存储设备的操作。
处理器1010可以执行FTL的功能。处理器1010可以通过FTL将由主机提供的LBA转换为PBA。FTL可以通过使用映射表来接收LBA并且将LBA转换为PBA。闪存转换层的地址映射方法包括根据映射单元的多种映射方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010被配置为使从主机接收到的数据随机化。例如，处理器1010可以使用随机化种子来使从主机接收到的数据随机化。随机化的数据被提供给存储器设备作为待被存储的数据，并且被编程到存储器单元阵列。
处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以被用作处理器1010的操作存储器、缓存存储器或缓冲器存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错组件1030可以执行纠错。纠错组件1030可以基于通过存储器接口1060待被写入到存储器设备的数据，来执行纠错编码(ECC编码)。经纠错编码的数据可以通过存储器接口1060被转移到存储器设备。纠错组件1030可以对通过存储器接口1060从存储器设备接收到的数据执行纠错解码(ECC解码)。例如，纠错组件1030可以被包括在存储器接口1060中作为存储器接口1060的组件。
主机接口1040被配置为在处理器1010的控制下与外部主机进行通信。主机接口1040可以被配置为使用各种通信方法中的至少一种来执行通信，各种通信方法诸如是：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(快速PCI)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减少DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器设备进行通信。存储器接口1060可以通过信道与存储器设备传递命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以加载来自非易失性存储器设备(例如，只读存储器)的代码，该非易失性存储器设备设置在存储器控制器1000内部。作为另一示例，处理器1010可以通过存储器接口1060加载来自存储器设备的代码。
例如，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，并且控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且可以彼此不干扰或者彼此不影响。数据总线可以连接至主机接口1040、缓冲器控制器1050、纠错组件1030和存储器接口1060。控制总线可以连接至主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。
图17是图示应用了根据本公开的实施例的存储设备的存储器卡系统的框图。
参照图17，存储器卡系统2000包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100连接至存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100被配置为控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为在存储器设备2200与主机之间提供接口。存储器控制器2100被配置为驱动用于控制存储器设备2200的固件。存储器设备2200可以利用图2的存储器设备100来实现。
作为示例，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错组件等组件。
存储器控制器2100可以通过连接器2300与外部设备进行通信。存储器控制器2100可以根据特定通信标准与外部设备(例如，主机)进行通信。作为示例，存储器控制器2100被配置为通过各种通信标准中的至少一种与外部设备通信，各种通信标准诸如是：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。作为示例，连接器2300可以由上述各种通信标准中的至少一种来定义。
作为示例，存储器设备2200可以被实现为各种非易失性存储器元件，诸如，电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转矩磁性RAM(STT-MRAM)。
在实施例中，存储器设备2200可以基于从存储器控制器2100输入的数据确定待被施加到图5的数据传输电路170中所包括的晶体管的信号。
具体地，存储器设备2200可以根据输入数据是‘1’还是‘0’来生成不同状态的信号。当将不同状态的信号被施加到图5的数据传输电路170中所包括的晶体管时，可以防止节点在图5的数据传输电路170中浮动。
存储器控制器2100和存储器设备2200可以被集成到一个半导体设备中以配置存储器卡。例如，存储器控制器2100和存储器设备2200可以集成到一个半导体设备中以配置存储器卡，该存储器卡诸如是：PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
图18是示例性地图示应用了根据本公开的实施例的存储设备的固态驱动器(SSD)系统的框图。
参照图18，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电源PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源设备3230和缓冲器存储器3240。
在实施例中，SSD控制器3210可以执行参照图1所描述的、图1的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收到的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100与SSD 3200之间的接口的信号。例如，信号SIG可以是由至少一个接口定义的信号，接口诸如是：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
在实施例中，多个闪存3221至322n可以基于从SSD控制器3210输入的数据，确定待被施加到数据传输电路(包括在多个闪存3221至322n中)中所包括的晶体管的信号。
具体地，多个闪存3221至322n中的每个闪存可以根据输入数据是‘1’还是‘0’来生成不同状态的信号。当不同状态的信号被施加到数据传输电路中所包括的晶体管时，可以防止节点在数据传输电路中浮动。
辅助电源设备3230通过电源连接器3002连接至主机3100。辅助电源设备3230可以从主机3100接收电源PWR，并且可以对电源进行充电。当来自主机3100的电源供应不平稳时，辅助电源设备3230可以提供SSD 3200的电源。作为示例，辅助电源设备3230可以被定位于SSD 3200内或者可以被定位于SSD 3200的外部。例如，辅助电源设备3230可以被定位于主板上，并且可以向SSD 3200提供辅助电源。
缓冲器存储器3240操作为SSD 3200的缓冲器存储器。例如，缓冲器存储器3240可以暂时地存储从主机3100接收到的数据、或者从多个闪存3221至322n接收到的数据，或者可以暂时地存储闪存3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括易失性存储器，诸如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)NOR易失性存储器(诸如，FRAM、ReRAM、STT-MRAM和PRAM。
图19是图示应用了根据本公开的实施例的存储设备的用户系统的框图。
参照图19，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中所包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括：控制用户系统4000中所包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
在实施例中，存储模块4400可以基于从应用处理器4100输入的数据，确定待被施加到存储模块4400中所包括的晶体管的信号。
具体地，存储模块4400可以根据输入数据是‘1’还是‘0’来生成不同状态的信号。当不同状态的信号被施加到存储模块4400中所包括的晶体管时，可以防止节点在存储模块4400中浮动。
存储器模块4200可以操作为用户系统4000的主存储器、操作存储器、缓冲器存储器或缓存存储器。存储器模块4200可以包括易失性随机存取存储器或非易失性随机存取存储器，易失性随机存取存储器诸如是：DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM；非易失性随机存取存储器诸如是：PRAM、ReRAM、MRAM和FRAM。例如，应用处理器4100和存储器模块4200可以基于层叠封装(POP)而被封装并且被设置为一个半导体封装。
网络模块4300可以与外部设备进行通信。例如，网络模块4300可以支持无线通信，诸如，码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI。例如，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收到的数据。备选地，存储模块4400可以将存储模块4400中所存储的数据传输到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器元件，诸如，相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被设置为诸如存储器卡的可移动存储设备(可移动驱动器)和用户系统4000的外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以以与参照图2和3所描述的存储器设备等同的方式进行操作。存储模块可以以与参照图1所描述的存储模块50等同的方式进行操作。
用户接口4500可以包括用于将数据或指令输入到应用处理器4100、或用于将数据输出到外部设备的接口。例如，用户接口4500可以包括用户输入接口，诸如，键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如，液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监测器。

Claims (20)

1.一种数据传输电路，从外部接收数据并且传输所接收到的数据，所述数据传输电路包括：
存储部，由存储所述数据的多个级配置；以及
复位控制电路，被配置为基于所述数据生成用于复位所述存储部的信号。
2.根据权利要求1所述的数据传输电路，其中所述复位控制电路将基于所述数据而生成的所述信号施加到所述多个级中的一个级中所包括的晶体管的栅极。
3.根据权利要求1所述的数据传输电路，其中所述复位控制电路包括：
第一控制电路，被配置为基于所述数据生成第一信号；以及
第二控制电路，被配置为基于所述数据生成第二信号。
4.根据权利要求3所述的数据传输电路，其中所述第一信号和所述第二信号具有彼此不同的状态。
5.根据权利要求3所述的数据传输电路，
其中所述第一控制电路包括：
第一反相器，反相的芯片使能信号被输入到所述第一反相器；
第一NOR门，从所述第一反相器输出的信号、以及输入信号被输入到所述第一NOR门；以及
第二NOR门，从所述第一NOR门输出的信号、以及上电复位信号被输入到所述第二NOR门，并且
其中所述第一信号是从所述第二NOR门输出的。
6.根据权利要求5所述的数据传输电路，其中从所述第二NOR门输出的信号被施加到在所述多个级中所包括的晶体管之中的、将电源节点与施加了所述输入信号的晶体管连接的晶体管的栅极。
7.根据权利要求5所述的数据传输电路，
其中所述第二控制电路包括：
第二反相器，反相的芯片使能信号被输入到所述第二反相器；
第三NOR门，从所述第二反相器输出的信号、以及反相的输入信号被输入到所述第三NOR门；以及
第四NOR门，从所述第三NOR门输出的信号、以及上电复位信号被输入到所述第四NOR门，并且
其中所述第二信号是从所述第四NOR门输出的。
8.根据权利要求7所述的数据传输电路，其中从所述第四NOR门输出的信号被施加到在所述多个级中所包括的晶体管之中的、将电源节点与施加了所述反相的输入信号的晶体管连接的晶体管的栅极。
9.根据权利要求7所述的数据传输电路，其中当所述输入信号处于低状态时，所述第一控制电路生成低状态的所述第一信号，并且所述第二控制电路生成高状态的所述第二信号。
10.根据权利要求7所述的数据传输电路，其中当所述输入信号处于高状态时，所述第一控制电路生成高状态的所述第一信号，并且所述第二控制电路生成低状态的所述第二信号。
11.根据权利要求1所述的数据传输电路，其中所述多个级包括：
缓冲器，被配置为根据所述数据和电源复位信号生成节点电压；
锁存器组件，被配置为根据由所述缓冲器生成的所述节点电压来锁存所述数据；以及
驱动器，被配置为基于被锁存的数据输出所述数据。
12.一种操作数据传输电路的方法，所述数据传输电路包括复位控制电路和由多个级配置的存储部，所述方法包括：
从外部接收数据；
基于所述数据生成控制信号；以及
基于所述控制信号复位所述存储部。
13.根据权利要求12所述的方法，其中所述复位包括：将所述控制信号施加到所述多个级中的一个级中所包括的晶体管的栅极。
14.根据权利要求13所述的方法，
其中所述生成包括：基于所述数据生成用于复位所述存储部的第一信号和第二信号，
其中当所述第一信号处于高状态时，所述第二信号处于低状态，并且
其中当所述第一信号处于低状态时，所述第二信号处于高状态。
15.根据权利要求14所述的方法，进一步包括：
将反相的芯片使能信号输入到所述复位控制电路中所包括的第一反相器；
将从所述第一反相器输出的信号、以及输入信号输入到所述复位控制电路中所包括的第一NOR门；以及
将从所述第一NOR门输出的信号、以及上电复位信号输入到所述复位控制电路中所包括的第二NOR门，
其中所述第一信号是从所述第二NOR门输出的信号。
16.根据权利要求15所述的方法，其中从所述第二NOR门输出的所述信号被施加到在所述多个级中所包括的晶体管之中的、将电源节点与施加了所述输入信号的晶体管连接的晶体管的栅极。
17.根据权利要求15所述的方法，进一步包括：
将反相的芯片使能信号输入到所述复位控制电路中所包括的第二反相器；
将从所述第二反相器输出的信号、以及反相的输入信号输入到所述复位控制电路中所包括的第三NOR门；以及
将从所述第三NOR门输出的信号、以及上电复位信号输入到所述复位控制电路中所包括的第四NOR门，并且
其中所述第二信号是从所述第四NOR门输出的信号。
18.根据权利要求17所述的方法，其中从所述第四NOR门输出的所述信号被施加到在所述多个级中所包括的晶体管之中的、将电源节点与施加了所述反相的输入信号的晶体管连接的晶体管的栅极。
19.根据权利要求17所述的方法，
其中所述生成包括：当所述输入信号处于低状态时，生成低状态的所述第一信号和高状态的所述第二信号，以及
其中所述生成包括：当所述输入信号处于高状态时，生成高状态的所述第一信号和低状态的所述第二信号。
20.一种数据存储电路，包括：
使能控制器，被配置为根据选通信号控制启用所述数据存储电路；
电流镜组件，被配置为根据所述选通信号向不同节点提供相同的电流；
数据输入电路，被配置为接收从外部提供的数据；
数据输出电路，被配置为响应于接收到的所述数据，基于由所述电流镜组件改变的电流来输出数据；
电源复位信号发生器，被配置为生成电源复位信号；以及
复位控制器，被配置为响应于接收到的所述数据和所述电源复位信号来复位所述数据输出电路。
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