TWI766016B - 具有阻抗校準電路的記憶體系統 - Google Patents

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TWI766016B
TWI766016B TW107115251A TW107115251A TWI766016B TW I766016 B TWI766016 B TW I766016B TW 107115251 A TW107115251 A TW 107115251A TW 107115251 A TW107115251 A TW 107115251A TW I766016 B TWI766016 B TW I766016B
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黃敏淳
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韓商愛思開海力士有限公司
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Abstract

本發明關於一種記憶體系統，其包括：緩衝記憶體裝置，其包括參考電壓焊墊；記憶體控制器，其包括控制器ZQ焊墊；以及控制器校準電阻器，其中參考電壓焊墊、控制器ZQ焊墊和控制器校準電阻器彼此耦接。

Description

具有阻抗校準電路的記憶體系統
本發明的各個示例性實施例總體上關於一種記憶體系統，更特別的是實施例關於一種記憶體系統的阻抗校準電路。
通常，記憶體系統包括非揮發性記憶體裝置、緩衝記憶體裝置和記憶體控制器。記憶體控制器高速地與緩衝記憶體裝置交換資料。當記憶體控制器從緩衝記憶體裝置接收資料時，從緩衝記憶體裝置的輸出緩衝器輸出的資料信號被輸入到記憶體控制器的輸入緩衝器。此時，不可避免地會發生信號反射。信號反射是指以下現象：由於記憶體控制器的輸入緩衝器中的輸入/輸出端的輸入阻抗與資料傳輸線的阻抗不匹配，導致輸入到記憶體控制器的輸入緩衝器的資料信號的部分被反射到資料傳輸線的現象。
當輸出資料信號的速度不高時，信號反射不成問題。然而，如果輸出資料信號的速度超過特定速度，則可能出現記憶體控制器可能由於信號反射而不能穩定地接收資料信號的問題。即，從緩衝記憶體裝置輸出的資料信號可能受到先前從緩衝記憶體裝置輸出的資料信號的反射信號的干擾。即使當資料被輸出時，也類似地發生信號反射。為了防止信號反射，諸如終端電阻(on die termination)校準電路的阻抗校準電路被設置在記憶體控制器的資料輸入/輸出端處，使得記憶體控制器的資料輸入/輸出端的阻抗與資料傳輸線的阻抗相匹配。
實施例提供一種包括阻抗校準電路的記憶體系統，該阻抗校準電路的佔用面積(area)被減小。
根據本揭露的一方面，提供一種記憶體系統，其包括：緩衝記憶體裝置，其包括參考電壓焊墊；記憶體控制器，其包括控制器ZQ焊墊；以及控制器校準電阻器，其中參考電壓焊墊、控制器ZQ焊墊和控制器校準電阻器彼此耦接。
根據本揭露的一方面，提供一種記憶體系統，其包括：緩衝記憶體裝置；記憶體控制器，其包括第一焊墊；以及控制器校準電阻器，其透過第一焊墊耦接到記憶體控制器，其中記憶體控制器基於控制器校準電阻器的電阻執行阻抗校準運作，其中在資料輸入運作中，緩衝記憶體裝置基於透過第一焊墊從記憶體控制器輸出的電壓來確定資料信號是邏輯「高」還是邏輯「低」。
根據本揭露的一方面，提供一種傳輸系統，其包括：第一裝置和第二裝置；傳輸線，其適於在第一裝置和第二裝置之間傳輸信號，其中第一裝置根據第一校準電阻來匹配第一裝置和傳輸線之間的阻抗，以及其中當第一裝置完成阻抗匹配時，第二裝置根據第二校準電阻和第一校準電阻的電壓來匹配第二裝置和傳輸線之間的阻抗。
100:記憶體單元陣列
110:記憶區塊
120:列解碼器
200:外圍電路
210:電壓產生電路
220:列解碼器
230:頁面緩衝器組
231:頁面緩衝器
240:行解碼器
250:輸入/輸出電路
260:感測電路
300:控制邏輯
500:刷新電路
510:記憶體單元陣列
520:列解碼器
530:讀出放大器電路
540:行解碼器
550:控制邏輯
560:命令解碼器
570:模式暫存器設置(MRS)電路
580:地址緩衝器
590:資料輸入/輸出電路
710:處理器
720:錯誤校正碼(ECC)電路
730:主機介面
740:非揮發性記憶體裝置介面
750:緩衝記憶體裝置介面
760:匯流排
1000:記憶體系統
1100:非揮發性記憶體裝置
1200:記憶體控制器
1201(ZQ_C):控制器ZQ焊墊
1202(VREF_C):控制器參考電壓焊墊
1203(ZQ_C):控制器ZQ焊墊
1210:阻抗校準電路
1211:上拉計數器
1212:上拉電阻器單元
1213:比較器
1220:參考電壓產生單元
1300:緩衝記憶體裝置
1301(ZQ_M):記憶體ZQ焊墊
1302(VREF_M):記憶體參考電壓墊
1305:動態隨機存取記憶體
1400(Rcal_C):控制器校準電阻器
1401(Rcal_M):記憶體校準電阻器
2000:主機
30000:記憶體系統
3100:處理器
3200:顯示器
3300:無線電收發器
3400:輸入裝置
40000:記憶體系統
4100:處理器
4200:輸入裝置
4300:顯示器
50000:記憶體系統
5100:處理器
5200:影像感測器
5300:顯示器
60000:主機
6100:微處理器
6200:主機介面
70000:記憶體系統
7100:卡介面
CMD:命令信號
ADD:地址信號
DQ:資料
Vop:運作電壓
OP_CMD:運作信號
RADD:列地址
LL:局部線
MB1至MBk:記憶區塊
BL1至BLn:位元線
PB1至PBn:頁面緩衝器
PBSIGNALS:頁面緩衝器控制信號
VRY_BIT<#>:權限位元
VPB:感測電壓
PASS:通過信號
FAIL:失敗信號
CADD:行地址
DL:資料線
CL:行線
DATA:資料
VDDQ:輸入/輸出電源電壓
Vref:參考電壓
pu<n：1>:上拉碼
pu<1>:最低有效位元
pu<2>至pu<n>:第二最低有效位元至第n最低有效位元
ZQ_cal:ZQ校準節點
Vdiv:分壓
CLK:時脈信號
VSS:接地電壓
R1:第一電阻器
R2:第二電阻器
R3:第三電阻器
R4:第四電阻器
CAP1:第一電容器
CAP2:第二電容器
PG1:第一通過閘
PG2:第二通過閘
en、/en:致能信號
TR1至TRn:第一電晶體至第n電晶體
Target:目標電壓
ANT:天線
〔圖1〕是繪示根據本揭露的實施例的記憶體系統的示意圖。
〔圖2〕是繪示根據本揭露的另一實施例的記憶體系統的示意圖。
〔圖3〕是繪示圖2的動態隨機存取記憶體(DRAM)的示意圖。
〔圖4〕是繪示圖1的非揮發性記憶體裝置的示意圖。
〔圖5〕是繪示圖1的記憶體控制器的示意圖。
〔圖6〕是繪示根據本揭露的實施例的記憶體控制器的示意圖。
〔圖7〕是繪示包括圖6的記憶體控制器的記憶體系統的示意圖。
〔圖8〕是繪示根據本揭露的另一實施例的記憶體控制器的示意圖。
〔圖9〕是繪示包括圖8的記憶體控制器的記憶體系統的示意圖。
〔圖10〕是詳細繪示參考電壓產生單元的電路圖。
〔圖11〕是詳細繪示上拉電阻器單元的電路圖。
〔圖12〕是繪示根據本揭露的阻抗校準運作的示意圖。
〔圖13〕是繪示包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
〔圖14〕是繪示包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
〔圖15〕是繪示包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
〔圖16〕是繪示包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
相關申請的交叉引用：本申請要求於2017年9月11日提交的申請號為10-2017-0116037的韓國專利申請的優先權，其公開透過引用整體併入本文。
現在將參照附圖在下文中更詳細地描述示例性實施例；然而，它們可以以不同的形式體現並且不應當被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本揭露將是徹底且完全的，並且將向本領域技術人員完全傳達本示例性實施例的範圍。
在附圖中，為了清楚起見，大小可能被誇大。將理解的是，當元件被稱為在兩個元件「之間」時，兩個元件之間可以僅有一個元件，或也可存在一個或多個中間元件。相同的附圖標記始終表示相同的元件。
以下參照附圖更詳細地描述本發明的各個實施例。然而，應注意的是，本發明可以以不同的形式和變型實施，並且不應被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本揭露將是徹底且完整的，並且將向本發明所屬領域的技術人員完全傳達本發明。在整個公開中，遍及本發明的各個附圖和實施例，相同的附圖標記表示相同的部件。因此，附圖和描述在本質上被認為是說明性的而不是限制性的。
在整個說明書中，當元件被稱為「連接」或「耦接」到另一元件時，其可以直接地連接或耦接到另一元件，或者可以在其間插入一個或多個中間元件的情況下間接地連接或耦接到另一元件。另外，當元件被稱為「包括」部件時，除非存在不同的公開，否則這表示元件可以進一步包括另一部件，而不排除另一部件。
本文使用的術語的目的僅是描述特定實施例而不旨在限制本發明。
如本文使用的，單數形式也可以包括複數形式，除非上下文另有清楚地說明。
在以下描述中，為了提供本發明的全面理解，闡述了許多具體細節。本發明可在沒有一些或全部這些具體細節的情況下被實現。在其它情況下，為了不使本發明被不必要地模糊，未詳細地描述公知的進程結構和/或進程。
在下文中，將參照附圖詳細地描述本發明的各個實施例。
圖1是繪示根據本揭露的實施例的記憶體系統1000的示意圖。
請參考圖1，記憶體系統1000可以包括即使在電源被切斷時也保留儲存的資料的非揮發性記憶體裝置1100、用於暫時儲存資料的緩衝記憶體裝置1300以及在主機2000的控制下控制非揮發性記憶體裝置1100和緩衝記憶體裝置1300的記憶體控制器1200。
主機2000可以使用諸如以下的各種通信方式中的至少一種與記憶體系統1000通信：通用串列匯流排(universal serial bus，USB)、串列高技術配置(serial advanced technology attachment，SATA)、高速晶片互連(high speed inter-chip，HSIC)、小型電腦系統介面(small computer system interface，SCSI)、火線(Firewire)、週邊組件互連(peripheral component interconnect，PCI)、高速PCI(PCI express，PCIe)、高速非揮發性記憶體(nonvolatile memory express，NVMe)、通用快閃記憶體(universal flash storage，UFS)、安全數位(secure digital，SD)、多媒體卡(multimedia card，MMC)、嵌入式MMC(embedded MMC，eMMC)、雙列直插式記憶體模組(dual in-line memory module，DIMM)、暫存式DIMM(registered DIMM，RDIMM)和低負載DIMM(load reduced DIMM，LRDIMM)等。
記憶體控制器1200可以控制記憶體系統1000的整體運作，並且控制主機2000和非揮發性記憶體裝置1100之間的資料交換。例如，記憶體控制器 1200可以回應於主機2000的請求，透過控制非揮發性記憶體裝置1100來程式化或讀取資料。而且，記憶體控制器1200可以儲存包括在非揮發性記憶體裝置1100中的主記憶區塊和子記憶區塊的資訊並且根據為了程式化運作而載入的資料量來選擇非揮發性記憶體裝置1100對主記憶區塊或子記憶區塊執行程式化運作。在一些實施例中，非揮發性記憶體裝置1100可以包括快閃記憶體。
記憶體控制器1200可以控制主機2000與緩衝記憶體裝置1300之間的資料交換，或者將用於控制非揮發性記憶體裝置1100的系統資料暫時儲存在緩衝記憶體裝置1300中。緩衝記憶體裝置1300可以用作記憶體控制器1200的工作記憶體、高速緩衝記憶體或緩衝記憶體。緩衝記憶體裝置1300可以儲存由記憶體控制器1200執行的代碼和命令。而且，緩衝記憶體裝置1300可以儲存由記憶體控制器1200處理的資料。
記憶體控制器1200可以將從主機2000輸入的資料暫時儲存在緩衝記憶體裝置1300中，並且然後將暫時儲存在緩衝記憶體裝置1300中的資料傳輸到非揮發性記憶體裝置1100以被儲存在非揮發性記憶體裝置1100中。而且，記憶體控制器1200可以接收從主機2000輸入的資料和邏輯地址，並且將邏輯地址轉換為物理地址，其中物理地址指示非揮發性記憶體裝置1100中的、資料將被實際儲存在其中的區域。而且，記憶體控制器1200可以將邏輯到物理地址映射表儲存在緩衝記憶體裝置1300中，其中邏輯到物理地址映射表建立邏輯地址與物理地址之間的映射關係。
在一些實施例中，緩衝記憶體裝置1300可以包括雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)、第四代低功率雙倍資料速率(LPDDR4)SDRAM、圖形雙倍資料速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus動態隨機存取記憶體(RDRAM)等。
圖2是繪示根據本揭露的另一實施例的記憶體系統1000的示意圖。
請參考圖2，緩衝記憶體裝置1300可以被設置為包括一個或多個動態隨機存取記憶體(DRAM)1305的模組形式。透過共享相同的資料傳輸線，DRAM 1305可以與記憶體控制器1200交換資料信號。此處，DRAM可以是第四代雙倍資料速率同步動態隨機存取記憶體(DDR4 SDRAM)。
當從DRAM 1305輸出的資料信號被輸入到記憶體控制器1200的輸入緩衝器時，可能發生信號反射。信號反射是指以下現象：由於記憶體控制器的輸入緩衝器中的輸入/輸出端的輸入阻抗與資料傳輸線路的阻抗不匹配，輸入到記憶體控制器的輸入緩衝器的資料信號的一部分被反射到資料傳輸線。可能需要阻抗校準運作來防止由於信號反射而引起的資料信號失真。
圖3是繪示圖2的一個或多個DRAM 1305的示意圖。
請參考圖3，DRAM 1305可以包括記憶體單元陣列510、列解碼器520、讀出放大器電路530、行解碼器540、控制邏輯550、命令解碼器560、模式暫存器設置(mode register set，MRS)電路570、地址緩衝器580、資料輸入/輸出電路590和刷新電路500。
記憶體單元陣列510是在列方向和行方向上佈置多個記憶體單元的資料儲存裝置。記憶體單元陣列510包括多個DRAM記憶體單元，並且當電源被切斷時儲存在DRAM記憶體單元中的資料可能消失。讀出放大器電路530可以基於儲存在被選擇的記憶體單元中的電荷的分佈，透過感測和放大位元線對(bit line pair)之間的電壓差來讀取儲存在記憶體單元陣列510中的資料。
基於地址信號ADD，透過資料輸入/輸出電路590輸入的資料DQ被寫入記憶體單元陣列510中。基於地址信號ADD從記憶體單元陣列510讀取的資料DQ透過資料輸入/輸出電路590輸出到外部。地址信號ADD被輸入到地址緩衝器580，以指定待被寫入資料或待從其讀取資料的記憶體。地址緩衝器580暫時儲存從外部輸入的地址信號ADD。
資料輸入/輸出電路590可以透過記憶體參考電壓焊墊VREF_M來接收從外部裝置輸入的參考電壓。參考電壓可以是當資料被輸入時，成為用於確定資料信號是邏輯「高」還是邏輯「低」的參考的電壓。
列解碼器520解碼從地址緩衝器580輸出的地址信號ADD中的列地址，以指定耦接到待被輸入資料或待從其輸出資料的記憶體單元的字元線。也就是說，在資料寫入或讀取模式下，列解碼器120透過解碼從地址緩衝器580輸出的列地址來致能相應字元線。
行解碼器540解碼從地址緩衝器580輸出的地址信號ADD中的行地址，以指定耦接到待被輸入資料或待從其輸出資料的記憶體單元的位元線。
命令解碼器560接收外部施加的命令信號CMD，諸如例如包括/CBR、/CKE等的信號，並且解碼該信號，從而內部產生解碼後的命令信號。MRS電路570回應於地址信號ADD和用於指定DRAM 1305的運作模式的MRS命令來設置內部模式暫存器。控制邏輯550可以回應於從命令解碼器560輸出的命令來控制DRAM 1305的運作。
刷新電路500可以控制讀取儲存的資料並且然後重新寫入讀取的資料的刷新運作，以防備儲存在包括在記憶體單元陣列510中的每一個DRAM記憶體單元中的電容器中的電荷消失的情況。
另外，雖然在圖3中未繪示，但是DRAM 1305可以進一步包括用於產生時脈信號的時脈電路、用於透過接收外部施加的電源電壓來產生內部電壓或對內部電壓進行分壓的電源電路等。
圖4是繪示圖1的非揮發性記憶體裝置1100的示意圖。
請參考圖4，非揮發性記憶體裝置1100可以包括儲存資料的記憶體單元陣列100。非揮發性記憶體裝置1100可以包括外圍電路200，其被配置為執行將資料儲存在記憶體單元陣列100中的程式化運作、用於輸出儲存的資料的讀 取運作以及用於抹除儲存的資料的抹除運作。非揮發性記憶體裝置1100可以包括控制邏輯300，其在記憶體控制器1200(在圖1中繪示)的控制下控制外圍電路200。記憶體單元陣列100可以包括多個NAND快閃記憶體單元，並且當電源被切斷時儲存在NAND快閃記憶體單元中的資料可以不消失。
記憶體單元陣列100可以包括多個MB1至MBk(其中k是正整數)110(在下文中，被稱為「記憶區塊110」)。局部線(local line)LL和位元線BL1至BLn(其中n是正整數)可以耦接到記憶區塊110。例如，局部線LL可以包括第一選擇線、第二選擇線以及佈置在第一選擇線和第二選擇線之間的多個字元線。而且，局部線LL可以進一步包括佈置在第一選擇線和字元線之間以及第二選擇線和字元線之間的虛擬(dummy)線。此處，第一選擇線可以是源極選擇線，並且第二選擇線可以是汲極選擇線。例如，局部線LL可以包括字元線、汲極選擇線和源極選擇線以及源極線。例如，局部線LL可以進一步包括虛擬線。例如，局部線LL可以進一步包括管線。局部線LL可以分別耦接到記憶區塊110，並且位元線BL1到BLn可以共同耦接到記憶區塊110。記憶區塊110可以被實施為二維結構或三維結構。例如，在具有二維結構的記憶區塊110中，記憶體單元可以在平行於基底的方向上佈置。例如，在具有三維結構的記憶區塊110中，記憶體單元可以在垂直於基底的方向上佈置。
外圍電路200可以在控制邏輯300的控制下，對選擇的記憶區塊110執行程式化運作、讀取運作或抹除運作。例如，在控制邏輯300的控制下，外圍電路200可以將驗證電壓和通過電壓供給到第一選擇線、第二選擇線和字元線，選擇性地對第一選擇線、第二選擇線和字元線放電，並且可以驗證耦接到字元線之中的被選擇字元線的記憶體單元。例如，外圍電路200可以包括電壓產生電路210、列解碼器220、頁面緩衝器組230、行解碼器240、輸入/輸出電路250和感測電路260。
電壓產生電路210可以回應於運作信號OP_CMD而產生用於程式化運作、讀取運作及抹除運作的各種運作電壓Vop。而且，電壓產生電路210可以回應於運作信號OP_CMD而選擇性地對局部線LL放電。例如，電壓產生電路210可以在控制邏輯300的控制下產生程式化電壓、驗證電壓、通過電壓、導通電壓、讀取電壓、抹除電壓、源極線電壓等。
列解碼器220可以回應於列地址RADD而將運作電壓Vop傳輸到耦接到被選擇記憶區塊110的局部線LL。
頁面緩衝器組230可以包括耦接到位元線BL1至BLn的多個頁面緩衝器231(PB1至PBn)。頁面緩衝器231(PB1至PBn)可以回應於頁面緩衝器控制信號PBSIGNALS而運作。例如，在讀取運作或驗證運作中，頁面緩衝器231(PB1至PBn)可以暫時儲存透過位元線BL1至BLn接收的資料，或者可以感測位元線BL1至BLn的電壓或電流。
行解碼器240可以回應於行地址CADD，在輸入/輸出電路250和頁面緩衝器組230之間傳輸資料。例如，行解碼器240可以透過資料線DL與頁面緩衝器231交換資料，或者可以透過行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可以將從記憶體控制器1200(在圖1中繪示)接收的命令信號CMD和地址信號ADD傳輸到控制邏輯300，或者與行解碼器240交換資料DATA。
在讀取運作和驗證運作中，感測電路260可以回應於權限位元VRY_BIT<#>而產生參考電流，並且透過將從頁面緩衝器組230接收的感測電壓VPB與由參考電流產生的參考電壓進行比較來輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可以回應於命令信號CMD和地址信號ADD，透過輸出運作信號OP_CMD、列地址RADD、頁面緩衝器控制信號PBSIGNALS和權限 位元VRY_BIT<#>來控制外圍電路200。而且，控制邏輯300可以回應於從感測電路260接收的通過信號PASS或失敗信號FAIL來確定驗證運作是已經通過還是已經失敗。
圖5是繪示圖1的記憶體控制器1200的示意圖。
請參考圖5，記憶體控制器1200可以包括處理器710、錯誤校正碼(ECC)電路720、主機介面730、非揮發性記憶體裝置介面740、緩衝記憶體裝置介面750和匯流排760。
匯流排760可以提供記憶體控制器1200的部件之間的通道。
處理器710可以控制記憶體控制器1200的全部運作並且可以執行邏輯運作。處理器710可以透過主機介面730與外部主機2000通信並且可以透過非揮發性記憶體裝置介面740與非揮發性記憶體裝置1100通信。而且，處理器710可以透過緩衝記憶體裝置介面750與緩衝記憶體裝置1300通信。
ECC電路720可以執行ECC運作。ECC電路720可以對待透過非揮發性記憶體裝置介面740而被寫入到非揮發性記憶體裝置1100的資料執行ECC編碼。經ECC編碼的資料可以透過非揮發性記憶體裝置介面740被傳輸到非揮發性記憶體裝置1100。ECC電路720可以對透過非揮發性記憶體裝置介面740從非揮發性記憶體裝置1100接收的資料執行ECC解碼。在實施例中，ECC電路720可以作為非揮發性記憶體裝置介面740的部件而被包括在非揮發性記憶體裝置介面740中。
主機介面730可以在處理器710的控制下與外部主機2000(在圖1中繪示)通信。主機介面730可以使用諸如以下的各種通信方式中的至少一種與主機2000通信：通用串列匯流排(USB)、串列高技術配置(SATA)、高速晶片互連(HSIC)、小型電腦系統介面(SCSI)、火線、週邊組件互連(PCI)、高速PCI(PCIe)、高速非揮發性記憶體(NVMe)、通用快閃記憶體(UFS)、 安全數位(SD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、雙列直插式記憶體模組(DIMM)、暫存式DIMM(RDIMM)和低負載DIMM(LRDIMM)。
非揮發性記憶體裝置介面740可以在處理器710的控制下與非揮發性記憶體裝置1100通信。非揮發性記憶體裝置介面740可以透過通道與非揮發性記憶體裝置1100通信命令、地址和資料。
在實施例中，處理器710可以使用代碼來控制記憶體控制器1200的運作。處理器710可以從設置在記憶體控制器1200中的只讀記憶體(ROM)載入代碼。在另一實施例中，處理器710可以透過非揮發性記憶體裝置介面740從非揮發性記憶體裝置1100載入代碼。
在實施例中，記憶體控制器1200的匯流排760可以被劃分成控制匯流排和資料匯流排。資料匯流排可以在記憶體控制器1200中傳輸資料，並且控制匯流排可以在記憶體控制器1200中傳輸諸如命令或地址的控制資訊。當匯流排760被劃分成控制匯流排和資料匯流排時，資料匯流排和控制匯流排彼此分開，並且可以不相互干擾或影響。資料匯流排可以耦接到主機介面730、ECC電路720、非揮發性記憶體裝置介面740和緩衝記憶體裝置介面750。控制匯流排可以耦接到主機介面730、處理器710、非揮發性記憶體裝置介面740和緩衝記憶體裝置介面750。
緩衝記憶體裝置介面750可以在處理器710的控制下與緩衝記憶體裝置1300通信。緩衝記憶體裝置介面750可以透過通道與緩衝記憶體裝置1300通信命令、地址和資料。
圖6是繪示根據本揭露的實施例的記憶體控制器1200的示意圖。
請參考圖6，記憶體控制器1200可以包括阻抗校準電路1210和產生參考電壓Vref的參考電壓產生單元1220。阻抗校準電路1210可以包括上拉計數器1211、上拉電阻器單元1212和比較器1213，其中上拉計數器1211回應於由參考 電壓產生單元1220產生的參考電壓Vref而產生上拉碼pu<n：1>、上拉電阻器單元1212回應於上拉碼pu<n：1>而改變上拉電阻器的電阻。
參考電壓產生單元1220可以針對ZQ校準運作而產生參考電壓Vref。在實施例中，參考電壓Vref可以是輸入/輸出電源電壓VDDQ的一半，即0.5×VDDQ。另外，記憶體控制器1200可以在施加輸入/輸出電源電壓VDDQ的狀態下始終輸出參考電壓Vref。通常，由於記憶體控制器1200將參考電壓Vref輸出到外部且具有大電流驅動能力，因此記憶體控制器1200可能消耗大電流以產生參考電壓Vref。外部裝置，例如，緩衝記憶體裝置1300可以在資料輸入運作中使用由記憶體控制器1200輸出的參考電壓Vref。換言之，在資料輸入運作中，緩衝記憶體裝置1300可以使用參考電壓Vref作為用於確定資料信號是邏輯「高」還是邏輯「低」的參考電壓。緩衝記憶體裝置1300可以包括多個DRAM 1305(圖2中所示)的模組形式來配置。因此，可以令記憶體控制器1200產生並輸出參考電壓Vref且具有大電流驅動能力。
參考電壓Vref的節點和ZQ校準節點ZQ_cal可以耦接到比較器1213的兩個輸入端。比較器1213可以透過比較參考電壓Vref與ZQ校準節點ZQ_cal的電壓來產生分壓Vdiv。
分壓Vdiv和時脈信號CLK可以被輸入到上拉計數器1211。上拉計數器1211可以基於分壓Vdiv來改變上拉碼pu<n：1>的值。而且，上拉計數器1211可以係依時脈信號CLK同步地改變上拉碼pu<n：1>的值。
上拉電阻器單元1212可以基於從上拉計數器1211輸出的上拉碼pu<n：1>的值來改變上拉電阻器的電阻。如果上拉電阻器的電阻改變，則可以改變ZQ校準節點ZQ_cal的電壓。
在實施例中，當ZQ校準節點ZQ_cal的電壓高於參考電壓Vref時，上拉計數器1211可以依時脈信號CLK同步地改變上拉碼pu<n：1>的值，使得上拉 電阻器單元1212的上拉電阻器的電阻增大。上拉電阻器單元1212可以回應於上拉碼pu<n：1>的值而增加上拉電阻器的電阻。因此，ZQ校準節點ZQ_cal的電壓可能減小。
在實施例中，當ZQ校準節點ZQ_cal的電壓低於參考電壓Vref時，上拉計數器1211可以依時脈信號CLK同步地改變上拉碼pu<n：1>的值，使得上拉電阻器單元1212的上拉電阻器的電阻減小。上拉電阻器單元1212可以回應於上拉碼pu<n：1>的值而減小上拉電阻器的電阻。因此，ZQ校準節點ZQ_cal的電壓可能增大。
根據上述的阻抗校準運作，ZQ校準節點ZQ_cal的電壓可以被設置為等於或實質上等於參考電壓Vref。可以在電力開啟(power-up)運作中執行阻抗校準運作或者回應於外部請求而執行阻抗校準運作。而且，可以在施加輸入/輸出電源電壓VDDQ的狀態下即時執行阻抗校準運作。當即時執行阻抗校準運作時，存在以下優點：記憶體控制器可以即時回應輸入/輸出電源電壓VDDQ、溫度等的變化。
參考電壓Vref可以透過控制器參考電壓焊墊1202(VREF_C)而被輸出到外部裝置，例如緩衝記憶體裝置1300。另外，ZQ校準節點ZQ_cal可以透過控制器ZQ焊墊1201(ZQ_C)耦接到外部裝置，例如緩衝記憶體裝置1300。當在記憶體控制器1200和緩衝記憶體裝置1300之間輸入/輸出資料時，參考電壓Vref可以是用於確定資料信號是邏輯「高」還是邏輯「低」的參考的電壓。
圖7是繪示包括圖6的記憶體控制器1200的記憶體系統的示意圖。
請參考圖7，記憶體控制器1200可以透過控制器參考電壓焊墊1202(VREF_C)輸出由參考電壓產生單元1220(圖6中所示)產生的參考電壓Vref。輸出的參考電壓Vref可以透過緩衝記憶體裝置1300的記憶體參考電壓焊墊1302(VREF_M)而被輸入到緩衝記憶體裝置1300。當在記憶體控制器1200和緩衝 記憶體裝置1300之間輸入/輸出資料時，參考電壓Vref可以是用於確定資料信號是邏輯「高」還是邏輯「低」的參考的電壓。
在記憶體控制器1200中，ZQ校準節點ZQ_cal(圖6中所示)可以透過控制器ZQ焊墊1201(ZQ_C)耦接到控制器校準電阻器1400(Rcal_C)。請參考圖6描述的阻抗校準運作，即，校正上拉電阻器單元1212的上拉電阻器的電阻的運作可以基於控制器校準電阻器1400(Rcal_C)來執行。在實施例中，當參考電壓Vref例如是0.5×VDDQ時，上拉電阻器單元1212的上拉電阻器的電阻可以被校正為實質上等於控制器校準電阻器1400(Rcal_C)的電阻。在另一示例中，當參考電壓Vref例如是2/3×VDDQ時，上拉電阻器單元1212的上拉電阻器的電阻可以被校正為控制器校準電阻器1400(Rcal_C)的電阻的大約1/2。在另一示例中，當參考電壓Vref例如是1/3×VDDQ時，上拉電阻器單元1212的上拉電阻器的電阻可以被校正為控制器校準電阻器1400(Rcal_C)的電阻的大約1.5倍。
緩衝記憶體裝置1300可以透過記憶體ZQ焊墊1301(ZQ_M)耦接到記憶體校準電阻器1401(Rcal_M)。緩衝記憶體裝置1300還可以包括具有與記憶體控制器1200的阻抗校準電路的形式類似的形式的阻抗校準電路，並且可以基於記憶體校準電阻器1401(Rcal_M)自主地執行阻抗校準運作。控制器校準電阻器1400(Rcal_C)和記憶體校準電阻器1401(Rcal_M)可以是具有相同大小的電阻器。另外，當控制器校準電阻器1400(Rcal_C)被端接至接地電壓VSS時，記憶體校準電阻器1401(Rcal_M)也可以被端接至接地電壓VSS。當控制器校準電阻器1400(Rcal_C)被端接至輸入/輸出電源電壓VDDQ時，記憶體校準電阻器1401(Rcal_M)也可以被端接至輸入/輸出電源電壓VDDQ。
圖8是繪示根據本揭露的另一實施例的記憶體控制器1200的示意圖。
請參考圖8，其與參照圖6描述的記憶體控制器1200不同，圖8中描述的記憶體控制器1200可以不包括用於輸出參考電壓Vref的控制器參考電壓焊墊1202(VREF_C)。如果參照圖6所述完成了阻抗校準運作，則ZQ校準節點ZQ_cal的電壓可以被設置為等於或實質上等於參考電壓Vref。因此，可以輸出ZQ校準節點ZQ_cal的電壓，而不是參考電壓Vref。
如上所述，當記憶體控制器1200不包括用於輸出參考電壓Vref的控制器參考電壓焊墊1202(VREF_C)時，焊墊的數量可以減少，從而提高整體生產率。
如圖6所述，記憶體控制器1200可以在施加輸入/輸出電源電壓VDDQ的狀態下始終輸出參考電壓Vref。在該情況下，當如圖8所示去除控制器參考電壓焊墊1202(VREF_C)並且輸出ZQ校準節點ZQ_cal的電壓而不是參考電壓Vref時，可以在施加輸入/輸出電源電壓VDDQ的狀態下即時執行阻抗校準運作。換言之，不在電力開啟運作或由外部請求的情況下執行阻抗校準運作，而是在施加輸入/輸出電源電壓VDDQ的狀態下始終執行阻抗校準運作。因此，可以即時執行阻抗校準運作。根據即時執行的阻抗校準運作，可以有效地抵消記憶體系統1000的電源電壓或溫度的變化。
圖9是繪示包括圖8的記憶體控制器1200的記憶體系統的示意圖。
請參考圖9，記憶體控制器1200可以不包括用於輸出由參考電壓產生單元1220產生的參考電壓Vref的控制器參考電壓焊墊1202(VREF_C)。另外，如果參照圖8所述完成了阻抗校準運作，則ZQ校準節點ZQ_cal的電壓可以被設置為等於或實質上等於參考電壓Vref。因此，可以輸出ZQ校準節點ZQ_cal的電壓，而不是參考電壓Vref。因此，如圖9所示，記憶體控制器1200的控制器ZQ焊墊1203(ZQ_C)可以耦接到控制器校準電阻器1400(Rcal_C)和記憶體參考電壓焊墊1302(VREF_M)。換言之，緩衝記憶體裝置1300可以從記憶體控制器1200接收實 質上等於參考電壓Vref的ZQ校準節點ZQ_cal的電壓，而不是參考電壓Vref，以使用ZQ校準節點ZQ_cal的電壓作為參考電壓Vref。即，在資料輸入運作中，緩衝記憶體裝置1300可以使用記憶體控制器1200的ZQ校準節點ZQ_cal的電壓作為用於確定資料信號是邏輯「高」還是邏輯「低」的參考。
圖7的記憶體控制器1200可以在施加輸入/輸出電源電壓VDDQ的狀態下始終輸出參考電壓Vref。如參照圖9所述，記憶體控制器1200可以透過控制器ZQ焊墊1203(ZQ_C)輸出ZQ校準節點ZQ_cal的電壓而不是參考電壓Vref，並且緩衝記憶體裝置1300可以透過記憶體參考電壓墊1302(VREF_M)接收ZQ校準節點ZQ_cal的電壓，以使用ZQ校準節點ZQ_cal的電壓而不是參考電壓Vref。當如圖9所示透過控制器ZQ焊墊1203(ZQ_C)輸出待由緩衝記憶體裝置1300使用的參考電壓時，可以即時執行記憶體控制器1200的阻抗校準運作。換言之，記憶體控制器1200可以始終輸出ZQ校準節點ZQ_cal的電壓而不是參考電壓Vref，因此也可以即時執行阻抗校準運作。根據即時執行的阻抗校準運作，存在以下優點：記憶體控制器可以即時有效地回應於輸入/輸出電源電壓VDDQ、溫度等的變化。
圖10是詳細繪示參考電壓產生單元1220的電路圖。
請參考圖10，參考電壓產生單元1220包括：第一電阻器R1，其一端耦接到輸入/輸出電源電壓VDDQ的節點；第一通過閘(pass gate)PG1，其被設置在第一電阻器R1和參考電壓Vref的節點之間並且由一對致能信號en和/en控制；第二電阻器R2，其一端耦接到接地電壓VSS的節點；第二通過閘PG2，其被設置在第二電阻器R2和參考電壓Vref的節點之間並且由一對致能信號en和/en控制；第三電阻器R3，其被設置在輸入/輸出電源電壓VDDQ的節點和參考電壓Vref的節點之間；第四電阻器R4，其被設置在接地電壓VSS的節點和參考電壓Vref的節點之間；第一電容器CAP1，其被設置在輸入/輸出電源電壓VDDQ的節點和參 考電壓Vref的節點之間；以及第二電容器CAP2，其被設置在接地電壓VSS的節點和參考電壓Vref的節點之間。
在實施例中，當參考電壓Vref例如是0.5×VDDQ時，第一電阻器R1與第二電阻器R2的電阻比可以實質上等於第三電阻器R3與第四電阻器R4的電阻比，並且每個電阻比可以是1：1。然而，第一電阻器R1和第二電阻器R2可以具有低於第三電阻器R3和第四電阻器R4的電阻值的電阻值。根據上述配置，當執行阻抗校準運作時可以降低雜訊，並且當不執行阻抗校準運作時可以降低電流消耗。
圖11是詳細繪示上拉電阻器單元1212的電路圖。
請參考圖11，上拉電阻器單元1212可以包括第一電晶體TR1至第n電晶體TRn。從上拉計數器1211輸出的上拉碼pu<n：1>的位元可以分別輸入到第一電晶體TR1至第n電晶體TRn的閘極節點，並且輸入/輸出電源電壓VDDQ被施加到第一電晶體TR1至第n電晶體TRn的源極節點。分壓Vdiv可以共同耦接到第一電晶體TR1至第n電晶體TRn的汲極節點。
此等電晶體具有不同的電阻值。在此等電晶體中，電晶體可以具有被輸入上拉碼pu<n：1>中的最高有效位元pu<n>的電晶體的電阻值的2倍、4倍、8倍、……，即2n倍的電阻值。換言之，電晶體可以具有被輸入上拉碼pu<n：1>中的最低有效位元pu<1>的電晶體的大小的m倍大小，m為2倍、4倍、8倍、……，即2n倍的大小。在實施例中，被輸入上拉碼pu<n：1>中的最低有效位元pu<1>的第一電晶體TR1可以配置有一個電晶體，並且被輸入上拉碼pu<n：1>中的第二最低有效位元pu<2>的第二電晶體TR2可以配置有跟第一電晶體TR1的大小相同的兩個電晶體，其中該兩個電晶體彼此並聯耦接。當兩個電晶體彼此並聯耦接時，兩個電晶體彼此共用源極節點、汲極節點和閘極節點。另外，被輸入上拉碼pu<n：1>中的第三最低有效位元pu<3>的第三電晶體TR3可以配置有跟第一電晶體TR1的 大小相同的四個電晶體，其中該四個電晶體彼此並聯耦接。當以這種方式配置上拉電晶體的大小時，這被稱為二進制關係。
根據上述配置，如果上拉碼pu<n：1>的邏輯值改變‘1’，則上拉電阻器單元1212可以與該變化成比例地減小或增大電阻值。
圖12是繪示根據本揭露的阻抗校準運作的示意圖。
請參考圖12，圖12繪示在阻抗校準運作中，參照圖11描述的上拉電阻器單元1212的上拉電阻器的電阻變化。如參照圖11所述，可以透過導通/關斷具有不同寬度的電晶體來控制上拉電阻器的電阻。
當阻抗校準運作開始時，包括在上拉電阻器單元1212中的第一電晶體至第n電晶體可以全部處於關斷狀態。另外，圖8的參考電壓產生單元1220可以產生參考電壓Vref。在實施例中，參考電壓Vref可以是輸入/輸出電源電壓VDDQ的一半，即0.5×VDDQ。由於包括在上拉電阻器單元1212中的第一電晶體至第n電晶體全部處於關斷狀態，因此圖8的ZQ校準節點ZQ_cal的電壓可以是接近接地電壓VSS的電壓。因此，比較器1213可以輸出ZQ校準節點ZQ_cal的電壓低於參考電壓Vref的結果，並且基於該結果，上拉計數器1211可以使上拉碼pu<n：1>的值與時脈信號同步地、順序地改變一位元。回應於上拉碼pu<n：1>的值的變化，透過控制圖11的第一電晶體至第n電晶體的導通/關斷，上拉電阻器單元1212可以減小上拉電阻器的電阻。換言之，回應於上拉碼pu<n：1>的值與時脈信號同步地改變一位元，透過順序地導通/關斷圖11的第一電晶體至第n電晶體，上拉電阻器單元1212可以使得被啟動(activated)的上拉電晶體的寬度逐漸增加。隨著上拉電阻器的電阻減小，ZQ校準節點ZQ_cal的電壓逐漸增大。
另外，如果ZQ校準節點ZQ_cal的電壓高於目標電壓Target，即參考電壓Vref，則比較器1213可以輸出ZQ校準節點ZQ_cal的電壓高於參考電壓Vref的結果，並且基於該結果，上拉計數器1211可以使得上拉碼pu<n：1>的值與 時脈信號同步地、順序地改變一位元。回應於上拉碼pu<n：1>的值的變化，透過控制圖11的第一電晶體至第n電晶體的導通/關斷，上拉電阻器單元1212可以增大上拉電阻器的電阻。換言之，回應於上拉碼pu<n：1>的值與時脈信號同步地改變一位元，透過順序地導通/關斷圖11的第一電晶體至第n電晶體，上拉電阻器單元1212可以使得被啟動的上拉電晶體的寬度逐漸減小。隨著上拉電阻器的電阻增大，ZQ校準節點ZQ_cal的電壓逐漸減小。
根據這種反饋運作，ZQ校準節點ZQ_cal的電壓可以被設置為等於或實質上等於目標電壓Target，即參考電壓Vref的電壓。
圖13是繪示包括記憶體控制器1200的記憶體系統1000的應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。記憶體控制器1200可以對應於圖5至圖8中描述的記憶體控制器。
請參考圖13，記憶體系統30000可以被實施為行動電話、智慧型手機、平板PC、個人數位助理(PDA)或無線通信裝置。記憶體系統30000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的運作的記憶體控制器1200。記憶體控制器1200可以在處理器3100的控制下控制緩衝記憶體裝置1300的資料存取運作，例如，程式化運作、抹除運作、讀取運作等。
被程式化在非揮發性記憶體裝置1100中的資料可以在記憶體控制器1200的控制下透過顯示器3200輸出。
無線電收發器3300可以透過天線ANT發射/接收無線電信號。例如，無線電收發器3300可以將透過天線ANT接收的無線電信號轉換為可以由處理器3100處理的信號。因此，處理器3100可以處理從無線電收發器3300輸出的信號並且將處理的信號傳輸到記憶體控制器1200或顯示器3200。記憶體控制器1200可以將由處理器3100處理的信號程式化在非揮發性記憶體裝置1100中。
而且，無線電收發器3300可以將從處理器3100輸出的信號轉換為無線電信號，並且透過天線ANT將轉換的無線電信號輸出到外部裝置。輸入裝置3400是能夠輸入用於控制處理器3100的運作的控制信號或待由處理器3100處理的資料的裝置，並且可以被實施為諸如觸控板或電腦滑鼠的指標裝置、小鍵盤或鍵盤。處理器3100可以控制顯示器3200的運作，使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料或從輸入裝置3400輸出的資料可透過顯示器3200輸出。
在一些實施例中，能夠控制非揮發性記憶體裝置1100的運作的記憶體控制器1200可以被實施為處理器3100的一部分或被實施為獨立於處理器3100的晶片。
圖14是繪示包括記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。記憶體控制器1200可以對應於圖5至圖8中描述的記憶體控制器。
請參考圖14，記憶體系統40000可以被實施為個人電腦(PC)、平板PC、小型筆記型電腦、電子閱讀器、個人數位助理(PDA)、可攜式多媒體播放器(portable multimedia player，PMP)、MP3播放器或MP4播放器。
記憶體系統40000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的資料處理運作的記憶體控制器1200。記憶體控制器1200可以在處理器4100的控制下控制緩衝記憶體裝置1300的資料存取運作，例如，程式化運作、抹除運作、讀取運作等。
處理器4100可以根據透過輸入裝置4200輸入的資料，透過顯示器4300輸出儲存在非揮發性記憶體裝置1100中的資料。例如，輸入裝置4200可以被實施為諸如觸控板或電腦滑鼠的指標裝置、小鍵盤或鍵盤。
處理器4100可以控制記憶體系統40000的整體運作並且控制記憶體控制器1200的運作。在一些實施例中，能夠控制非揮發性記憶體裝置1100的運作的記憶體控制器1200可以被實施為處理器4100的一部分或被實施為獨立於處理器4100的晶片。
圖15是繪示包括記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。記憶體控制器1200可以對應於圖5至圖8中描述的記憶體控制器。
請參考圖15，記憶體系統50000可以被實施為影像處理裝置，例如數位相機、具有附接的數位相機的行動終端、具有附接的數位相機的智慧型手機、或具有附接的數位相機的平板PC。
記憶體系統50000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的例如程式化運作、抹除運作或讀取運作的資料處理運作的記憶體控制器1200。記憶體控制器1200可以在處理器5100的控制下控制緩衝記憶體裝置1300的資料存取運作，例如，程式化運作、抹除運作、讀取運作等。
記憶體系統50000的影像感測器5200可以將光學影像轉換成數位信號，並且轉換後的數位信號可以被傳輸到處理器5100或記憶體控制器1200。在處理器5100的控制下，轉換後的數位信號可以透過顯示器5300輸出，或透過記憶體控制器1200儲存在非揮發性記憶體裝置1100中。另外，儲存在非揮發性記憶體裝置1100中的資料可以在處理器5100或記憶體控制器1200的控制下透過顯示器5300輸出。
在一些實施例中，能夠控制非揮發性記憶體裝置1100的運作的非揮發性記憶體控制器1200可以被實施為處理器5100的一部分或被實施為獨立於處理器5100的晶片。
圖16是繪示包括記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。記憶體控制器1200可以對應於圖5至圖8中描述的記憶體控制器。
請參考圖16，記憶體系統70000可以被實施為記憶卡或智慧卡。記憶體系統70000可以包括非揮發性記憶體裝置1100、記憶體控制器1200和卡片介面7100。另外，主機60000可以與記憶體系統70000通信。主機60000可以包括微處理器6100和主機介面6200。主機介面6200可以用作微處理器6100和記憶體系統70000之間的數據交換的介面。
記憶體控制器1200可以控制非揮發性記憶體裝置1100和卡片介面7100之間的資料交換。在一些實施例中，卡片介面7100可以是安全數位(SD)卡介面或多媒體卡(MMC)介面，但是本揭露不限於此。記憶體控制器1200可以控制緩衝記憶體裝置1300的資料存取運作，例如，程式化運作、抹除運作、讀取運作等。
卡片介面7100可以根據主機60000的協定來做為主機60000和記憶體控制器1200之間的資料交換的介面。在一些實施例中，卡片介面7100可以支援通用串列匯流排(USB)協定和晶片間(IC)-USB協定。此處，卡片介面7100可以指能夠支援由主機60000使用的協定的硬體、嵌入在硬體中的軟體或者信號傳輸方案。
根據本揭露，在記憶體系統的阻抗校準電路中，透過控制器ZQ焊墊輸出的電壓被用作緩衝記憶體裝置中的參考電壓，使得可以減少記憶體控制器的焊墊數量。
本文已經公開示例性實施例，並且雖然採用特定術語，但是它們僅被用於和解釋為通用和描述性的含義，而不是為了限制的目的。在一些情況下，如從提交本申請起對於本領域普通技術人員顯而易見的是，結合特定實施例描 述的特徵、特性和/或元件可以單獨使用或與結合其他它實施例描述的特徵、特性和/或元件結合使用，除非另有具體說明。因此，本領域技術人員將理解，在不脫離如所附權利要求中闡述的本揭露的精神和範圍的情況下，可以進行形式和細節上的各種改變。
1000:記憶體系統
1100:非揮發性記憶體裝置
1200:記憶體控制器
1203(ZQ_C):控制器ZQ焊墊
1300:緩衝記憶體裝置
1301(ZQ_M):記憶體ZQ焊墊
1302(VREF_M):記憶體參考電壓墊
1400(Rcal_C):控制器校準電阻器
1401(Rcal_M):記憶體校準電阻器
VSS:接地電壓

Claims (19)

  1. 一種記憶體系統，其包括：一緩衝記憶體裝置，其包括一參考電壓焊墊；一記憶體控制器，其包括一控制器ZQ焊墊；以及一控制器校準電阻器，其中該參考電壓焊墊、該控制器ZQ焊墊和該控制器校準電阻器彼此耦接，其中該記憶體控制器包括被配置為產生一參考電壓的一參考電壓產生單元，其中該記憶體控制器包括具有一第一輸入端和一第二輸入端的一比較器，及其中該第一輸入端耦接到該控制器ZQ焊墊，並且該參考電壓被輸入到該第二輸入端。
  2. 如請求項1所述的記憶體系統，其中，當一阻抗校準運作被啟動時，輸出到該控制器ZQ焊墊的電壓實質上等於該參考電壓。
  3. 如請求項2所述的記憶體系統，其中該記憶體控制器包括耦接到該控制器ZQ焊墊的一上拉電阻器單元，其中，當該阻抗校準運作被啟動時，該上拉電阻器單元被配置為基於該控制器校準電阻器的電阻和該參考電壓來改變一上拉電阻器的電阻。
  4. 如請求項2所述的記憶體系統，其中該記憶體控制器的一輸入/輸出電源電壓是該參考電壓的大約兩倍。
  5. 如請求項3所述的記憶體系統，其中該上拉電阻器單元包括彼此並聯耦接的多個電晶體，其中以二進制關係來配置該多個電晶體的寬度。
  6. 如請求項3所述的記憶體系統，其中該記憶體控制器包括被配置為產生一上拉碼的一上拉計數器，其中該上拉計數器係與一時脈信號同步地產生該上拉碼，該上拉碼調整該上拉電阻器單元的該上拉電阻器的電阻。
  7. 如請求項1所述的記憶體系統，其中該記憶體控制器包括被配置為產生一上拉碼的一上拉計數器，其中基於該比較器的一輸出電壓，該上拉計數器係依一時脈信號同步地調整該上拉碼。
  8. 如請求項3所述的記憶體系統，其中，當一輸入/輸出電源電壓被施加時，該記憶體控制器即時執行該阻抗校準運作。
  9. 如請求項2所述的記憶體系統，其中在一資料輸入運作中，該緩衝記憶體裝置確定資料信號是邏輯「高」還是邏輯「低」。
  10. 如請求項9所述的記憶體系統，其進一步包括耦接到該緩衝記憶體裝置的一記憶體校準電阻器，其中該記憶體校準電阻器具有與該控制器校準電阻器的電阻實質上相等的電阻。
  11. 如請求項9所述的記憶體系統，其中該緩衝記憶體裝置包括多個動態隨機存取記憶體(DRAM)，其中該多個DRAM共享用於與該記憶體控制器交換資料的一資料傳輸線。
  12. 一種記憶體系統，其包括：一緩衝記憶體裝置；一記憶體控制器，其包括一第一焊墊；一控制器校準電阻器，其透過該第一焊墊耦接到該記憶體控制器；以及一記憶體校準電阻器，其透過一第二焊墊耦接到該緩衝記憶體裝置，其中該記憶體控制器基於該控制器校準電阻器的電阻執行一阻抗校準運作，其中在一資料輸入運作中，該緩衝記憶體裝置基於透過該第一焊墊從該記憶體控制器輸出的一電壓來確定一資料信號是邏輯「高」還是邏輯「低」，以及其中該緩衝記憶體裝置基於該記憶體校準電阻器的電阻自主地執行一阻抗校準運作。
  13. 如請求項12所述的記憶體系統，其中該緩衝記憶體裝置包括一第三焊墊，其中該緩衝記憶體裝置透過該第三焊墊接收透過該第一焊墊輸出的電壓。
  14. 如請求項12所述的記憶體系統，其中該記憶體控制器包括被配置為產生一參考電壓的一參考電壓產生單元，其中當該阻抗校準運作被啟動時，透過該第一焊墊輸出的電壓實質上等於該參考電壓。
  15. 如請求項12所述的記憶體系統，其中當一輸入/輸出電源電壓被施加時，該記憶體控制器即時執行該阻抗校準運作。
  16. 如請求項12所述的記憶體系統，其中該緩衝記憶體裝置包括第四代雙倍資料速率同步動態隨機存取記憶體(DDR4 SDRAM)。
  17. 如請求項12所述的記憶體系統，其中該緩衝記憶體裝置包括多個DRAM，其中該多個DRAM共享用於與該記憶體控制器交換資料的一資料傳輸線。
  18. 如請求項14所述的記憶體系統，其中該記憶體控制器包括耦接到該第一焊墊的一阻抗校準電路，其中該阻抗校準電路被配置為基於該控制器校準電阻器的電阻和該參考電壓來改變透過該第一焊墊輸出的電壓。
  19. 一種傳輸系統，其包括：第一裝置和第二裝置；以及一傳輸線，其適於在該第一裝置和該第二裝置之間傳輸信號，其中該第一裝置根據一第一校準電阻來匹配該第一裝置和該傳輸線之間的阻抗，以及 其中當該第一裝置完成阻抗匹配時，該第二裝置根據一第二校準電阻和該第一校準電阻的電壓來匹配該第二裝置和該傳輸線之間的阻抗。
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