KR20190074895A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 커맨드/어드레스 시퀀스들에 응답하여 내부 동작들을 수행하도록 구성된 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치에 상기 커맨드/어드레스 시퀀스들을 제공하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 비휘발성 메모리 장치에 대한 읽기/쓰기 특성 정보를 관리하도록 구성된 펌웨어부; 및 상기 읽기/쓰기 특성 정보에 기초하여 커맨드/어드레스 시퀀스들을 생성하도록 구성된 하드웨어부를 포함하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치를 제어하는 커맨드/어드레스 시퀀스(Command/Address Sequence)를 생성함에 있어, 읽기/쓰기 특성 정보(read/write characteristic information)를 관리하는 펌웨어부 및 읽기/쓰기 특성 정보에 기초하여 다수의 커맨드 유닛들 중 일부를 선택하여 커맨드/어드레스 시퀀스를 구성하는 하드웨어부를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
메모리 시스템은 호스트로부터 기입 커맨드(write command)와 논리 어드레스(logical address)를 입력 받은 경우 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 할당하고, 물리 어드레스(physical address)에 대응하는 메모리 영역에 데이터를 기입할 수 있다.
메모리 시스템은 어드레스 맵핑 정보를 버퍼 메모리에 일시 저장하고, 버퍼 메모리에 저장된 어드레스 맵핑 정보를 비휘발성 메모리 장치에 플러쉬 할 수 있다. 또한 메모리 시스템은 파워 온 시 비휘발성 메모리 장치에 저장된 어드레스 맵핑 정보를 버퍼 메모리에 다시 로드(load) 할 수 있다.
본 발명의 실시예는 비휘발성 메모리 장치를 제어하기 위한 다수의 커맨드/어드레스 시퀀스들을 효율적으로 생성할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 커맨드/어드레스 시퀀스들에 응답하여 내부 동작들을 수행하도록 구성된 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치에 상기 커맨드/어드레스 시퀀스들을 제공하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 비휘발성 메모리 장치에 대한 읽기/쓰기 특성 정보를 관리하도록 구성된 펌웨어부; 및 상기 읽기/쓰기 특성 정보에 기초하여 커맨드/어드레스 시퀀스들을 생성하도록 구성된 하드웨어부를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 커맨드/어드레스 시퀀스에 기초하여 내부 동작을 수행하도록 구성된 비휘발성 메모리 장치; 및 상기 커맨드/어드레스 시퀀스를 생성하도록 구성된 프로세서부를 포함하고, 상기 프로세서부는, 상기 비휘발성 메모리 장치에 대한 읽기/쓰기 특성 정보을 관리하도록 구성된 펌웨어부; 다수의 커맨드 유닛들을 관리하도록 구성된 커맨드 유닛 관리부; 상기 읽기/쓰기 특성 정보에 기초하여 상기 커맨드 유닛들 중 상기 커맨드/어드레스 시퀀스를 구성하는 제1 내지 제N 커맨드 유닛들을 선택하도록 구성된 커맨드 선택부(N은 2 이상의 자연수); 및 상기 제1 내지 제N 커맨드 유닛들을 조합하여 상기 커맨드/어드레스 시퀀스를 생성하도록 구성된 커맨드 조합부를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 호스트로부터 커맨드와 논리 어드레스를 수신하는 단계; 상기 커맨드 및 비휘발성 메모리 장치의 구성에 대한 정보를 포함하는 펌웨어 코드에 기초하여 다수의 커맨드 유닛들을 선택하는 단계; 상기 논리 어드레스를 물리 어드레스로 맵핑하는 단계; 상기 커맨드 유닛들과 상기 물리 어드레스를 미리 정해진 순서로 조합하여 커맨드/어드레스 시퀀스를 생성하는 단계; 및 상기 비휘발성 메모리 장치가 상기 커맨드/어드레스 시퀀스에 기초하여 상기 커맨드에 대응하는 내부 동작을 수행하는 단계를 포함한다.
본 기술은 메모리 시스템에 있어, 다수의 커맨드 유닛들을 조합하여 비휘발성 메모리 장치를 제어하는 다수의 커맨드/어드레스 시퀀스들을 생성하여 펌웨어부 구성을 단순화 할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 5는 리드 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 6은 리드 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 7은 프로그램 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 8은 프로그램 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 9는 소거 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 10은 소거 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예에 따른 프로세스부를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 프로세스부를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래쉬 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
실시예에 따라 메모리 시스템(1000)은 버퍼 메모리 장치(1300)를 포함하지 않을 수 있다.
도 2는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 하나 이상의 메모리 플래인(Memory Plane; 101a, 101b)을 포함할 수 있다. 예시로서 메모리 셀 어레이(100)는 메모리 플래인들(101a, 101b)을 포함할 수 있다. 메모리 플래인들(101a, 101b) 각각은 동일한 형태로 구성될 수 있고 통칭하여 메모리 플래인(Memory Plane)이라고 부를 수 있다. 메모리 플래인(Memory Plane; 101a, 101b)에 포함된 다수의 메모리 블록들(110)은 포켓 P웰(pocket p-well)을 공유하여 형성될 수 있다.
메모리 플래인들(101a, 101b) 각각은 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 메모리 플래인(101a)에 포함된 각각의 메모리 블록들(BLK1~BLKm; 110)에는 제a 로컬 라인들(local lines; LLa)과 제a 비트 라인들(BL1a~BLna; n은 양의 정수)이 연결될 수 있다. 또한 메모리 플래인(101b)에 포함된 각각의 메모리 블록들(BLK1~BLKm; 110)에는 제b 로컬 라인들(local lines; LLb)과 제b 비트 라인들(BL1b~BLnb; n은 양의 정수)이 연결될 수 있다.
예를 들면, 제a 로컬 라인들(LLa) 및 제b 로컬 라인들(LLb) 각각은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 제a 로컬 라인들(LLa) 및 제b 로컬 라인들(LLb) 각각은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 제a 로컬 라인들(LLa) 및 제b 로컬 라인들(LLb) 각각은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 제a 로컬 라인들(LLa) 및 제b 로컬 라인들(LLb) 각각은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 제a 로컬 라인들(LLa) 및 제b 로컬 라인들(LLb) 각각은 파이프 라인들(pipe lines)을 더 포함할 수 있다.
제a 로컬 라인들(LLa)은 메모리 플래인(101a)에 포함된 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 제a 비트 라인들(BL1a~BLna)은 메모리 플래인(101a)에 포함된 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 또한 제b 로컬 라인들(LLb)은 메모리 플래인(101b)에 포함된 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 제b 비트 라인들(BL1b~BLnb)은 메모리 플래인(101b)에 포함된 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 메모리 플래인(101a)에 연결된 로우 디코더(row decoder; 220a), 메모리 플래인(101b)에 연결된 로우 디코더(220b), 메모리 플래인(101a)에 연결된 페이지 버퍼 그룹(page buffer group; 230a), 메모리 플래인(101b)에 연결된 페이지 버퍼 그룹(page buffer group; 230b), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
첫번째 로우 디코더(row decoder; 220a)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 플래인(101a)에 포함된 메모리 블록(110)에 연결된 제a 로컬 라인들(LLa)에 전달할 수 있다. 또한 두번째 로우 디코더(row decoder; 220b)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 플래인(101b)에 포함된 메모리 블록(110)에 연결된 제b 로컬 라인들(LLb)에 전달할 수 있다.
첫번째 페이지 버퍼 그룹(page buffer group; 230a)은 제a 비트 라인들(BL1a~BLna)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있고, 두번째 페이지 버퍼 그룹(page buffer group; 230b)은 제b 비트 라인들(BL1b~BLnb)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼 그룹(page buffer group; 230a)에 포함된 페이지 버퍼들(PB1~PBn; 231)은 제a 비트 라인들(BL1a~BLna)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 제a 비트 라인들(BL1a~BLna)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(page buffer group; 230a, 230b) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 제a 데이터 라인들(DLa)을 통해 페이지 버퍼 그룹(page buffer group; 230a)에 포함된 페이지 버퍼들(231)과 데이터를 주고 받거나, 제b 데이터 라인들(DLb)을 통해 페이지 버퍼 그룹(page buffer group; 230b)에 포함된 페이지 버퍼들(231)과 데이터를 주고 받을 수 있다. 또한 컬럼 디코더(240)는 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달 받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 이때 어드레스(ADD)는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(page buffer group; 230a)으로부터 수신된 제a 센싱 전압(VPBa) 또는 페이지 버퍼 그룹(page buffer group; 230b)으로부터 수신된 제b 센싱 전압(VPBb)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
입출력 회로(250)는 외부로부터 데이터 입출력 핀들(DQ<7:0>)을 통해 전달 받은 데이터를 컬럼 라인들(CL)을 통해 컬럼 디코더(240)로 전송 할 수 있다. 이때 데이터 입출력 핀들(DQ<7:0>)을 통해 입력 되는 데이터는 칩 인에이블 신호(CE)가 활성화된 동안 리드 인에이블 신호(RE)에 동기하여 입력 될 수 있다. 다른 예시로서 데이터 입출력 핀들(DQ<7:0>)을 통해 입력 되는 데이터는 칩 인에이블 신호(CE)가 활성화된 동안 라이트 인에이블 신호(WE)에 동기하여 입력 될 수 있다. 또한 입출력 회로(250)는 컬럼 디코더(240)로부터 출력되어 컬럼 라인들(CL)을 통해 전송된 데이터를 데이터 입출력 핀들(DQ<7:0>)을 통해 외부 장치로 출력할 수 있다. 이때 출력 되는 데이터는 칩 인에이블 신호(CE)가 활성화된 동안 데이터 스트로브 클럭 신호(DQS)에 동기하여 출력 될 수 있다. 다른 예시로서 출력 되는 데이터는 칩 인에이블 신호(CE)가 활성화된 동안 리드 인에이블 신호(RE)에 동기하여 출력 될 수 있다.
입출력 회로(250)는 커맨드 래치 인에이블 신호(CLE)가 활성화된 구간에서 외부 장치로부터 커맨드를 입력 받아 제어 회로(300)에 전달할 수 있고, 어드레스 래치 인에이블 신호(ALE)가 활성화된 구간에서 외부 장치로부터 어드레스를 입력 받아 제어 회로(300)에 전달할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2개의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 다른 예시로서 하나의 메모리 셀(MC)은 3비트의 데이터를 저장할 수 있다. 이를 통상적으로 트리플 레벨 셀(triple-level cell; TLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 3개의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 또한 하나의 메모리 셀(MC)은 4비트의 데이터를 저장할 수 있다. 이를 통상적으로 쿼드러플 레벨 셀(quadruple-level cell; QLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 4개의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀이 2비트의 데이터를 저장할 때 하나의 물리 페이지(PPG)는 2개의 페이지들(PG)을 포함할 수 있다. 이때 하나의 페이지(PG)는 하나의 논리 페이지(LPG) 데이터를 저장할 수 있다. 하나의 메모리 셀은 데이터에 따라 다수의 문턱 전압들(threshold voltage) 중 어느 하나를 가질 수 있고, 하나의 물리 페이지(PPG)에 포함된 다수의 페이지들(PG)은 문턱 전압(threshold voltage)의 차이로 표현될 수 있다.
하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 싱글 레벨 셀들(SLC)로 구동될 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 싱글 레벨 셀들(SLC)로 프로그램 되고 리드 될 수 있다. 이러한 메모리 블록(110)을 싱글 레벨 셀 블록(SLC Block)이라고 명명할 수 있다. 또한 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 멀티 레벨 셀들(MLC)로 구동될 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 멀티 레벨 셀들(MLC)로 프로그램 되고 리드 될 수 있다. 이러한 메모리 블록(110)을 멀티 레벨 셀 블록(MLC Block)이라고 명명할 수 있다.
하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 트리플 레벨 셀들(TLC)로 구동될 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 트리플 레벨 셀들(TLC)로 프로그램 되고 리드 될 수 있다. 이러한 메모리 블록(110)을 트리플 레벨 셀 블록(TLC Block)이라고 명명할 수 있다. 또한 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 쿼드러플 레벨 셀들(QLC)로 구동될 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 쿼드러플 레벨 셀들(QLC)로 프로그램 되고 리드 될 수 있다. 이러한 메모리 블록(110)을 쿼드러플 레벨 셀 블록(QLC Block)이라고 명명할 수 있다.
비휘발성 메모리 장치(1100)은 하나 이상의 싱글 레벨 셀 블록(SLC Block), 하나 이상의 멀티 레벨 셀 블록(MLC Block), 하나 이상의 트리플 레벨 셀 블록(TLC Block) 및 하나 이상의 쿼드러플 레벨 셀 블록(QLC Block)을 포함할 수 있다.
도 4는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 4를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 에러 정정부(ECC; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 플래쉬 인터페이스(Flash Interface; 760), 데이터 랜더마이저(Data Randomizer; 770), 버퍼 메모리 인터페이스(Buffer Memory Interface; 780) 및 버스(Bus; 790)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(730)는 에러 정정을 수행할 수 있다. 에러 정정부(730)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(730)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(730)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성될 수 있다.
플래쉬 인터페이스(760)는 프로세서부(710)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어부(750)를 포함하지 않을 수 있다.
데이터 랜더마이저(Data Randomizer; 770)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(770)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(770)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(730), 플래쉬 인터페이스(760) 및 버퍼 메모리 인터페이스(780)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 플래쉬 인터페이스(760) 및 버퍼 메모리 인터페이스(780)에 연결될 수 있다. 실시예에 따라 메모리 컨트롤러(1200)는 버퍼 메모리 인터페이스(780)를 포함하지 않을 수 있다.
버퍼 메모리 인터페이스(780)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(780)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 교신할 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 인터페이스(780)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)를 제어할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(710)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다.
프로세서부(710)는 비휘발성 메모리 장치(1100)을 제어하기 위한 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence), 프로그램 커맨드/어드레스 시퀀스(Program Command/Address Sequence) 및 소거 커맨드/어드레스 시퀀스(Erase Command/Address Sequence)를 생성할 수 있다. 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence), 프로그램 커맨드/어드레스 시퀀스(Program Command/Address Sequence) 및 소거 커맨드/어드레스 시퀀스(Erase Command/Address Sequence)는 각각 하나 이상의 커맨드 유닛(Command Unit) 및 하나 이상의 어드레스(Address)를 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(Command Latch Enable, CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 비휘발성 메모리 장치(1100)에 커맨드 유닛(Command Unit)을 입력할 수 있다. 또한 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(Address Latch Enable, ALE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 동기하여 비휘발성 메모리 장치(1100)에 어드레스(Address)를 입력할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신한 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence), 프로그램 커맨드/어드레스 시퀀스(Program Command/Address Sequence) 및 소거 커맨드/어드레스 시퀀스(Erase Command/Address Sequence)에 응답하여 리드 동작, 프로그램 동작 및 소거 동작을 수행할 수 있다.
예시로서 메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드 및 논리 어드레스를 포함하는 리드 리퀘스트(Read Request)를 수신할 수 있고, 프로세서부(710)는 호스트(2000)로부터 수신한 리드 리퀘스트(Read Request)에 응답하여 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence)를 생성하여 비휘발성 메모리 장치(1100)에 제공할 수 있다.
다른 예시로서 가비지 컬렉션 동작(Garbage Collection Operation)과 같은 메모리 시스템(1000) 내부적인 요청으로 발생하는 동작, 즉 하우스 키핑(House Keeping) 동작에 의해 리드 리퀘스트(Read Request)가 발생할 수 있고, 프로세서부(710)는 하우스 키핑(House Keeping) 동작에 의해 발생한 리드 리퀘스트(Read Request)에 응답하여 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence)를 생성하여 비휘발성 메모리 장치(1100)에 제공할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 입력된 기입 커맨드 및 논리 어드레스를 포함하는 기입 리퀘스트(Write Request) 또는 하우스 키핑(House Keeping) 동작에 의해 발생한 프로그램 리퀘스트(Program Request)에 응답하여 프로그램 커맨드/어드레스 시퀀스(Program Command/Address Sequence)를 생성하여 비휘발성 메모리 장치(1100)에 제공할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 입력된 언맵 커맨드(Unmap Command) 및 논리 어드레스를 포함하는 언맵 리퀘스트(Unmap Request) 또는 하우스 키핑(House Keeping) 동작에 의해 발생한 소거 리퀘스트(Erase Request)에 응답하여 소거 커맨드/어드레스 시퀀스(Erase Command/Address Sequence)를 생성하여 비휘발성 메모리 장치(1100)에 제공할 수 있다.
프로세서부(710)는 펌웨어부(Firmware Section; 711), 하드웨어부(Hardware Section; 712) 및 플래쉬 변환부(Flash Translation Section; 713)를 포함할 수 있다.
펌웨어부(711)는 롬(Read Only Memory; ROM)을 포함할 수 있고, 롬(ROM)에는 펌웨어 코드(Firmware Code)가 저장될 수 있다. 펌웨어 코드는 제조사가 제조 과정에서 롬(ROM)에 저장하는 코드일 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 펌웨어 코드들을 로드(load)할 수 있다. 또한 메모리 컨트롤러(1200)의 펌웨어부(711)는 파워 온 후 부팅 과정에서 펌웨어 코드(Firmware Code)를 실행할 수 있다.
펌웨어 코드(Firmware Code)에는 메모리 시스템(1000)의 동작에 필요한 다양한 정보가 포함될 수 있다. 예시로서 펌웨어 코드(Firmware Code)는 메모리 시스템(1000)에 포함된 비휘발성 메모리 장치(1100)의 구성 정보, 예시로서 비휘발성 메모리 장치(1100)에 포함된 메모리 플래인(Memory Plane; 101a, 101b)의 수에 대한 정보를 포함할 수 있다. 또한 펌웨어 코드(Firmware Code)는 비휘발성 메모리 장치(1100)에 포함된 다수의 메모리 블록들(110)에 포함된 메모리 셀들의 셀당 비트 수(Number of Bits per Cell)에 대한 정보를 포함할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 플래쉬 변환부(Flash Translation Section; 713)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100) 내 물리적 저장 공간, 다시 말해 메모리 블록(110) 또는 페이지(page)를 할당할 수 있다. 다시 말해 플래쉬 변환부(Flash Translation Section; 713)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 물리 어드레스(physical address)는 호스트(2000)로부터 수신한 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간에 대응하는 어드레스 일 수 있다.
하드웨어부(712)는 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 데이터를 프로그램 하는 동작을 제어할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 플래쉬 변환부(Flash Translation Section; 713)는 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 상기 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 리드하여 메모리 버퍼부(720)에 로드할 수 있다.
하드웨어부(712)는 메모리 버퍼부(720)에 로드된 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
프로세서부(710)는 상술한 비휘발성 메모리 장치(1100)에 포함된 메모리 플래인(Memory Plane; 101a, 101b)의 수 또는 메모리 셀들의 셀당 비트 수(Number of Bits per Cell)에 대한 정보에 기초하여 리드 커맨드/어드레스 시퀀스(Read Command/Address Sequence), 프로그램 커맨드/어드레스 시퀀스(Program Command/Address Sequence) 및 소거 커맨드/어드레스 시퀀스(Erase Command/Address Sequence)를 생성하여 비휘발성 메모리 장치(1100)에 제공할 수 있다.
도 5는 리드 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 5를 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)에 저장된 데이터를 리드 하기 위하여 다수의 리드 커맨드/어드레스 시퀀스들(Read Command/Address Sequence)을 생성하고, 생성된 리드 커맨드/어드레스 시퀀스들(Read Command/Address Sequence)을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)에 저장된 논리 페이지 데이터를 리드 하기 위하여 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)을 생성할 수 있다. 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 싱글 레벨 셀 블록(SLC Block) 또는 싱글 레벨 셀들(SLC)을 포함한 페이지(PG)임을 가리키는 제1 SLC 커맨드 유닛(CMDUnit-1(SLC))을 포함할 수 있다.
또한 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 하나의 물리 페이지(PPG)의 첫번째 페이지에 저장된 하나의 논리 페이지(logical page; LPG) 데이터를 리드함을 가리키는 제2 1P 커맨드 유닛(CMDUnit-2(1P))을 포함할 수 있다. 이때 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)의 경우 하나의 물리 페이지(PPG)에 하나의 논리 페이지(logical page; LPG) 데이터가 저장되기 때문에 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 제2 1P 커맨드 유닛(CMDUnit-2(1P))을 포함하지 않고 제2 1P 커맨드 유닛(CMDUnit-2(1P))는 스킵(skip) 될 수도 있다.
제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 요청된 동작이 리드 동작임을 가리키는 제3 리드 커맨드 유닛(CMDUnit-3(READ))을 포함할 수 있다.
메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제1 SLC 커맨드 유닛(CMDUnit-1(SLC), 제2 1P 커맨드 유닛(CMDUnit-2(1P)) 및 제3 리드 커맨드 유닛(CMDUnit-3(READ))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)에 제1 SLC 커맨드 유닛(CMDUnit-1(SLC), 제2 1P 커맨드 유닛(CMDUnit-2(1P)) 및 제3 리드 커맨드 유닛(CMDUnit-3(READ)) 각각이 제공되는 순서는 가변적일 수 있다.
제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 리드 동작이 수행될 메모리 셀들에 대응하는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 비휘발성 메모리 장치(1100)에 제공할 수 있다. 예시로서 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD)를 제공한 후 컬럼 어드레스(CADD)를 제공할 수 있고, 반대로 컬럼 어드레스(CADD)를 제공한 후 로우 어드레스(RADD)를 제공할 수도 있다.
제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 하나의 메모리 플래인(101a, 101b)에 대해 리드 동작을 요청함을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 제4 커맨드 유닛(CMDUnit-4)에 응답하여 리드 동작을 개시할 수 있다. 제4 커맨드 유닛(CMDUnit-4)을 컨펌 커맨드(Confirm Command)라고 명명할 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 다수의 메모리 플래인들(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지들(PPG)에 저장된 2개 이상의 논리 페이지 데이터를 리드 하기 위하여 제2 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq2)를 생성할 수 있다. 이러한 경우 제2 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq2)는 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)와 달리 제4 멀티 커맨드 유닛(CMDUnit-4(Multi))을 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 메모리 플래인(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)에 저장된 논리 페이지 데이터의 절반을 리드 하기 위하여 제3 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq3)를 생성할 수 있다. 이러한 경우 제3 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq3)는 제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq3) 및 제2 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq2)와 달리 제4 하프 커맨드 유닛(CMDUnit-4(Half))을 포함할 수 있다.
다시 말해 제4 커맨드 유닛(CMDUnit-4)은 리드 동작이 수행되는 데이터의 크기가 2개 이상의 논리 페이지 데이터 인지, 하나의 논리 페이지 데이터인지 또는 논리 페이지 데이터의 절반인지 여부를 구분하는 정보를 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)에 저장된 두번째 논리 페이지 데이터를 리드 하기 위하여 제5 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq5)를 생성할 수 있다. 이러한 경우 제5 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq5)는 데이터를 리드 하고자 하는 저장 공간이 멀티 레벨 셀 블록(MLC Block) 또는 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 MLC 커맨드 유닛(CMDUnit-1(MLC))을 포함할 수 있다. 또한 제5 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq5)는 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)의 2개 페이지들(PG) 중 2번째 페이지(PG)에 저장된 논리 페이지 데이터를 리드함을 가리키는 제2 2P 커맨드 유닛(CMDUnit-2(2P))을 포함할 수 있다. 다시 말해 제1 커맨드 유닛(CMDUnit-2)은 리드 동작을 수행할 메모리 셀들이 멀티 레벨 셀들(MLC)임을 가리키는 정보를 포함할 수 있고, 제2 리드 커맨드 유닛(CMDUnit-2)은 리드 동작을 통해 리드할 데이터가 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)에 저장된 두개의 논리 페이지 데이터 중 첫번째 논리 페이지 데이터 인지 또는 두번째 논리 페이지 데이터인지를 가리키는 정보를 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)에 저장된 세번째 논리 페이지 데이터를 리드 하기 위하여 제8 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq8)를 생성할 수 있다. 이러한 경우 제8 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq8)는 데이터를 리드 하고자 하는 저장 공간이 트리플 레벨 셀 블록(TLC Block) 또는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 TLC 커맨드 유닛(CMDUnit-1(TLC))를 포함할 수 있다. 또한 제8 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq8)는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 3개 페이지들(PG) 중 3번째 페이지(PG)에 저장된 논리 페이지 데이터를 리드함을 가리키는 제2 3P 커맨드 유닛(CMDUnit-2(3P))을 포함할 수 있다. 다시 말해 제1 커맨드 유닛(CMDUnit-2)은 리드 동작을 수행할 메모리 셀들이 트리플 레벨 셀들(TLC)임을 가리키는 정보를 포함할 수 있고, 제2 커맨드 유닛(CMDUnit-2)은 리드 동작을 통해 리드할 데이터가 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)에 저장된 3개의 논리 페이지 데이터 중 첫번째 논리 페이지 데이터 인지, 두번째 논리 페이지 데이터인지 또는 세번째 논리 페이지 데이터인지를 가리키는 정보를 포함할 수 있다.
비휘발성 메모리 장치(1100)는 2개의 메모리 플래인들(101a, 101b)을 포함하고, 또한 하나 이상의 싱글 레벨 셀 블록(SLC Block), 하나 이상의 멀티 레벨 셀 블록(MLC Block), 하나 이상의 트리플 레벨 셀 블록(TLC Block) 및 하나 이상의 쿼드러플 레벨 셀 블록(QLC Block)을 포함할 수 있다. 이러한 경우 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)의 제1 커맨드 유닛(CMDUnit-1)은 SLC, MLC, TLC 또는 QLC 여부를 구분하기 위하여 4가지 유형들, 즉 제1 SLC 커맨드 유닛(CMDUnit-1(SLC)), 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)), 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) 및 제1 QLC 커맨드 유닛(CMDUnit-1(QLC)) 중 어느 하나일 수 있다.
또한 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)의 제2 커맨드 유닛(CMDUnit-2)은 제1 페이지(1P), 제2 페이지(2P), 제3 페이지(3P) 또는 제4 페이지(4P) 여부를 구분하기 위하여 4가지 유형들, 즉 제2 1P 커맨드 유닛(CMDUnit-2(1P)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)), 제2 3P 커맨드 유닛(CMDUnit-2(3P)) 및 제2 4P 커맨드 유닛(CMDUnit-2(4P)) 중 어느 하나일 수 있다. 마지막으로 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)의 제4 커맨드 유닛(CMDUnit-4)은 싱글 메모리 플래인, 멀티 메모리 플래인 또는 하프 메모리 플래인 여부를 구분하기 위하여 3가지 유형들, 즉 제4 싱글 커맨드 유닛(CMDUnit-4(Single)), 제4 멀티 커맨드 유닛(CMDUnit-4(Multi)) 및 제4 하프 커맨드 유닛(CMDUnit-4(Half)) 중 어느 하나일 수 있다. 이 경우 프로세서부(710)은 총 48개의 유형들의 리드 커맨드/어드레스 시퀀스들(RD_CMDADDSeq)을 생성할 수 있다.
다른 예시로서 캐시 리드 동작을 위한 캐시 리드 커맨드/어드레스 시퀀스(CacheRD_CMDSeq)는 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)와 달리 제3 리드 커맨드 유닛(CMDUnit-3(READ)) 대신 제3 캐시 리드 커맨드 유닛(CMDUnit-3(CacheREAD))을 포함할 수 있다.
도 6은 리드 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 6을 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)의 하나의 메모리 플래인(101a, 101b)의 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)에 저장된 3개의 논리 페이지 데이터 중 2번째 논리 페이지 데이터를 리드 하기 위해 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)를 생성하고, 생성된 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)를 비휘발성 메모리 장치(1100)에 제공할 수 있다.
프로세서부(710)에 의해 생성된 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)는 먼저 트리플 레벨 셀 블록(TLC Block) 또는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 TLC 커맨드 유닛(CMDUnit-1(TLC))을 포함할 수 있다. 또한 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)는 하나의 물리 페이지(PPG)에 저장된 세개의 논리 페이지(logical page; LPG) 데이터 중 두번째 논리 페이지 데이터를 리드함을 가리키는 제2 2P 커맨드 유닛(CMDUnit-2(2P))을 포함할 수 있다. 그리고 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)는 요청된 동작이 리드 동작임을 가리키는 제3 리드 커맨드 유닛(CMDUnit-3(READ))을 포함할 수 있다.
메모리 컨트롤러(1200)는 칩 인에이블 신호(CE)가 활성화 되고 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)) 및 제3 리드 커맨드 유닛(CMDUnit-3(READ))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 비휘발성 메모리 장치(1100)에 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)) 및 제3 리드 커맨드 유닛(CMDUnit-3(READ))가 제공되는 순서는 가변적일 수 있다.
제1 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq1)는 리드 동작이 수행될 메모리 셀들에 대응하는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)가 제공되는 순서는 가변적일 수 있다.
예시로서 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)는 하나의 메모리 플래인(101a, 101b)에 대해 리드 동작을 요청함을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 커맨드 유닛(CMDUnit-4(SinglePlane))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 상술한 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)에 응답하여 데이터 리드 동작을 수행한 후 리드 인에이블 클럭 신호(RE)에 동기하여 데이터를 메모리 컨트롤러(1200)에 제공할 수 있다.
도 7은 프로그램 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 7을 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)에 데이터를 프로그램 하기 위하여 다수의 프로그램 커맨드/어드레스 시퀀스들(Program Command/Address Sequence)을 생성하고, 생성된 프로그램 커맨드/어드레스 시퀀스들(Program Command/Address Sequence)을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)에 하나의 논리 페이지 데이터를 프로그램 하기 위하여 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)를 생성할 수 있다. 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 데이터를 프로그램 하고자 하는 저장 공간이 싱글 레벨 셀 블록(SLC Block) 또는 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 SLC 커맨드 유닛(CMDUnit-1(SLC))을 포함할 수 있다.
제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 하나의 물리 페이지(PPG)의 첫번째 페이지에 하나의 논리 페이지(logical page; LPG) 데이터를 프로그램함을 가리키는 제2 1P 커맨드 유닛(CMDUnit-2(1P))을 포함할 수 있다. 이때 싱글 레벨 셀들(SLC)을 포함한 페이지의 경우 하나의 물리 페이지(PPG)에 하나의 논리 페이지(logical page; LPG) 데이터가 저장되기 때문에 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 제2 1P 커맨드 유닛(CMDUnit-2(1P))을 포함하지 않고 제2 1P 커맨드 유닛(CMDUnit-2(1P))는 스킵(skip) 될 수도 있다.
제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 요청된 동작이 프로그램 동작임을 가리키는 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))을 포함할 수 있다.
메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제1 SLC 커맨드 유닛(CMDUnit-1(SLC), 제2 1P 커맨드 유닛(CMDUnit-2(1P)) 및 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)에 제1 SLC 커맨드 유닛(CMDUnit-1(SLC), 제2 1P 커맨드 유닛(CMDUnit-2(1P)) 및 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))가 제공되는 순서는 가변적일 수 있다.
또한 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 프로그램 동작이 수행될 메모리 셀들에 대응하는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD) 비휘발성 메모리 장치(1100)에 제공할 수 있다. 예시로서 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD)를 제공한 후 컬럼 어드레스(CADD)를 제공할 수 있고, 반대로 컬럼 어드레스(CADD)를 제공한 후 로우 어드레스(RADD)를 제공할 수도 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 제공한 후 프로그램 할 데이터를 입력할 수 있다(DIN).
프로그램 할 데이터 입력이 완료된 후, 프로세서부(710)는 비휘발성 메모리 장치(1100)에 제4 커맨드 유닛(CMDUnit-4)을 입력할 수 있다.
제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)는 하나의 메모리 플래인(101a, 101b)에 대해 프로그램 동작이 수행됨을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 제4 커맨드 유닛(CMDUnit-4)에 응답하여 리드 동작을 개시할 수 있다. 제4 커맨드 유닛(CMDUnit-4)을 컨펌 커맨드(Confirm Command)라고 명명할 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 다수의 메모리 플래인들(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지들(PPG)에 2개 이상의 논리 페이지 데이터를 프로그램 하기 위하여 제2 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq2)를 생성할 수 있다. 이러한 경우 제2 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq2)는 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1)와 달리 제4 멀티 커맨드 유닛(CMDUnit-4(Multi))을 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 메모리 플래인(101a, 101b)에 포함된 싱글 레벨 셀들(SLC)을 포함한 물리 페이지(PPG)에 논리 페이지 데이터의 절반을 프로그램 하기 위하여 제3 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq3)를 생성할 수 있다. 이러한 경우 제3 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq3)는 제1 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq1) 및 제2 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq2)와 달리 제4 하프 커맨드 유닛(CMDUnit-4(Half))을 포함할 수 있다.
다시 말해 제4 커맨드 유닛(CMDUnit-4)은 프로그램 동작이 수행되는 데이터의 크기가 2개 이상의 논리 페이지 데이터 인지, 하나의 논리 페이지 데이터인지 또는 논리 페이지 데이터의 절반인지 여부를 구분하는 정보를 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)의 두번째 페이지에 논리 페이지 데이터를 프로그램 하기 위하여 제5 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq5)를 생성할 수 있다. 이러한 경우 제5 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq5)는 데이터를 프로그램 하고자 하는 저장 공간이 멀티 레벨 셀 블록(MLC Block) 또는 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 MLC 커맨드 유닛(CMDUnit-1(MLC))를 포함할 수 있다. 또한 제5 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq5)는 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)의 2개 페이지들 중 2번째 페이지에 논리 페이지 데이터를 프로그램함을 가리키는 제2 2P 커맨드 유닛(CMDUnit-2(2P))을 포함할 수 있다. 다시 말해 제1 커맨드 유닛(CMDUnit-2)은 프로그램 동작을 수행할 메모리 셀들이 멀티 레벨 셀들(MLC)임을 가리키는 정보를 포함할 수 있고, 제2 커맨드 유닛(CMDUnit-2)은 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)의 2개 페이지들 중 어느 페이지에 논리 페이지 데이터를 프로그램 할지를 가리키는 정보를 포함할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 세번째 페이지에 논리 페이지 데이터를 프로그램 하기 위하여 제8 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq8)를 생성할 수 있다. 이러한 경우 제8 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq8)는 데이터를 프로그램 하고자 하는 저장 공간이 트리플 레벨 셀 블록(TLC Block) 또는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 TLC 커맨드 유닛(CMDUnit-1(TLC))를 포함할 수 있다. 또한 제8 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq8)는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 3개 페이지들 중 3번째 페이지에 논리 페이지 데이터를 프로그램함을 가리키는 제2 3P 커맨드 유닛(CMDUnit-2(3P))을 포함할 수 있다.
다시 말해 제1 커맨드 유닛(CMDUnit-2)은 프로그램 동작을 수행할 메모리 셀들이 트리플 레벨 셀들(TLC)임을 가리키는 정보를 포함할 수 있고, 제2 커맨드 유닛(CMDUnit-2)은 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 3개의 논리 페이지 데이터 중 프로그램 동작을 수행할 페이지가 몇번째 페이지 인지를 가리키는 정보를 포함할 수 있다.
비휘발성 메모리 장치(1100)는 2개의 메모리 플래인들(101a, 101b)을 포함하고, 또한 하나 이상의 싱글 레벨 셀 블록(SLC Block), 하나 이상의 멀티 레벨 셀 블록(MLC Block), 하나 이상의 트리플 레벨 셀 블록(TLC Block) 및 하나 이상의 쿼드러플 레벨 셀 블록(QLC Block)을 포함할 수 있다. 이러한 경우 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)의 제1 커맨드 유닛(CMDUnit-1)은 SLC, MLC, TLC 또는 QLC 여부를 구분하기 위하여 4가지 유형들, 즉 제1 SLC 커맨드 유닛(CMDUnit-1(SLC)), 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)), 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) 및 제1 QLC 커맨드 유닛(CMDUnit-1(QLC)) 중 어느 하나일 수 있다.
또한 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)의 제2 커맨드 유닛(CMDUnit-2)은 제1 페이지(1P), 제2 페이지(2P), 제3 페이지(3P) 또는 제4 페이지(4P) 여부를 구분하기 위하여 4가지 유형들, 즉 제2 1P 커맨드 유닛(CMDUnit-2(1P)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)), 제2 3P 커맨드 유닛(CMDUnit-2(3P)) 및 제2 4P 커맨드 유닛(CMDUnit-2(4P)) 중 어느 하나일 수 있다.
마지막으로 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)의 제4 커맨드 유닛(CMDUnit-4)은 싱글 메모리 플래인, 멀티 메모리 플래인 또는 하프 메모리 플래인 여부를 구분하기 위하여 3가지 유형들, 즉 제4 싱글 커맨드 유닛(CMDUnit-4(Single)), 제4 멀티 커맨드 유닛(CMDUnit-4(Multi)) 및 제4 하프 커맨드 유닛(CMDUnit-4(Half)) 중 어느 하나일 수 있다. 이 경우 프로세서부(710)은 총 48개의 유형들의 프로그램 커맨드/어드레스 시퀀스들(PGM_CMDADDSeq)을 생성할 수 있다.
다른 예시로서 캐시 프로그램 동작을 위한 캐시 프로그램 커맨드/어드레스 시퀀스(CachePGM_CMDADDSeq)는 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)와 달리 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)) 대신 제3 캐시 프로그램 커맨드 유닛(CMDUnit-3(CachePGM))을 포함할 수 있다.
도 8은 프로그램 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 8을 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)의 하나의 메모리 플래인(101a, 101b)의 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 3개의 페이지들(PG) 중 2번째 페이지에 논리 페이지 데이터를 프로그램 하기 위해 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)를 생성하고, 생성된 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)를 비휘발성 메모리 장치(1100)에 제공할 수 있다.
프로세서부(710)에 의해 생성된 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)는 먼저 트리플 레벨 셀 블록(TLC Block) 또는 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)임을 가리키는 제1 TLC 커맨드 유닛(CMDUnit-1(TLC))을 포함할 수 있다. 또한 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)는 하나의 물리 페이지(PPG)의 세개의 페이지들(PG) 중 두번째 페이지에 논리 페이지 데이터를 프로그램함을 가리키는 제2 2P 커맨드 유닛(CMDUnit-2(2P))을 포함할 수 있다. 그리고 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)는 요청된 동작이 프로그램 동작임을 가리키는 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))를 포함할 수 있다.
메모리 컨트롤러(1200)는 칩 인에이블 신호(CE)가 활성화 되고 커맨드 래치 인에이블 신호(CLE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)) 및 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 비휘발성 메모리 장치(1100)에 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)) 및 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM))가 제공되는 순서는 가변적일 수 있다.
또한 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)는 프로그램 동작이 수행될 메모리 셀들에 대응하는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)가 제공되는 순서는 가변적일 수 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 제공한 후 라이트 인에이블 신호(Write Enable; WE)에 동기하여 프로그램 할 데이터를 입력할 수 있다(DIN). 이때 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)는 비활성화 된 상태일 수 있다.
프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)는 하나의 메모리 플래인(101a, 101b)에 대해 프로그램 동작이 수행됨함을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 커맨드 유닛(CMDUnit-4(SinglePlane))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 상술한 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)에 응답하여 데이터 프로그램 동작을 수행할 수 있다.
도 9는 소거 커맨드/어드레스 시퀀스들을 설명하기 위한 도면이다.
도 9를 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)에 프로그램된 데이터를 소거 하기 위하여 다수의 소거 커맨드/어드레스 시퀀스들(Erase Command/Address Sequence)을 생성하고, 생성된 소거 커맨드/어드레스 시퀀스들(Erase Command/Address Sequence)을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 메모리 블록(110)을 소거 하기 위하여 제1 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq1)를 생성할 수 있다. 제1 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq1)는 요청된 동작이 소거 동작임을 가리키는 제3 소거 커맨드 유닛(CMDUnit-3(ERS))을 포함할 수 있다. 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 소거 하고자 하는 메모리 셀들이 싱글 레벨 셀들(SLC) 인지 또는 멀티 레벨 셀들(MLC) 인지 여부는 상관이 없기 때문에 제1 커맨드 유닛(CMDUnit-1) 및 제2 커맨드 유닛(CMDUnit-2)은 포함하지 않고 제1 커맨드 유닛(CMDUnit-1) 및 제2 커맨드 유닛(CMDUnit-2)은 스킵(skip)될 수 있다. 다른 예시로서 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 더미(dummy)로 제1 커맨드 유닛(CMDUnit-1) 및 제2 커맨드 유닛(CMDUnit-2)을 포함할 수 있고, 비휘발성 메모리 장치(1100)는 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)에 포함된 제1 커맨드 유닛(CMDUnit-1) 및 제2 커맨드 유닛(CMDUnit-2)을 무시하고 동작할 수 있다.
제1 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq1)는 프로그램 동작이 수행될 메모리 셀들에 대응하는 로우 어드레스(RADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD)를 비휘발성 메모리 장치(1100)에 제공할 수 있다. 예시로서 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 소거 동작이 메모리 블록(110) 단위로 수행될 수 있기 때문에 컬럼 어드레스(CADD)를 포함하지 않고 스킵(skip) 될 수 있다. 다른 예시로서 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 더미로 컬럼 어드레스(CADD)를 포함할 수 있고, 비휘발성 메모리 장치(1100)는 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)에 포함된 컬럼 어드레스(CADD)를 무시하고 동작할 수 있다.
제1 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq1)는 하나의 메모리 플래인(101a, 101b)에 대해 소거 동작이 수행됨을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 제4 커맨드 유닛(CMDUnit-4)에 응답하여 소거 동작을 개시할 수 있다. 제4 커맨드 유닛(CMDUnit-4)을 컨펌 커맨드(Confirm Command)라고 명명할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 다수의 메모리 플래인들(101a, 101b)의 다수의 메모리 블록들(110)에 소거 동작을 수행하기 위하여 제2 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq2)를 생성할 수 있다. 이러한 경우 제2 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq2)는 제1 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq1)와 달리 제4 멀티 커맨드 유닛(CMDUnit-4(Multi))을 포함할 수 있다.
도 10은 소거 커맨드/어드레스 시퀀스를 설명하기 위한 타이밍도이다.
도 10을 참조하면, 프로세서부(710)는 비휘발성 메모리 장치(1100)의 하나의 메모리 플래인(101a, 101b)에 포함된 메모리 블록(110)에 저장된 데이터를 소거 하기 위해 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)를 생성하고, 생성된 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)를 비휘발성 메모리 장치(1100)에 제공할 수 있다.
프로세서부(710)에 의해 생성된 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 요청된 동작이 소거 동작임을 가리키는 제3 소거 커맨드 유닛(CMDUnit-3(ERS))를 포함할 수 있다.
메모리 컨트롤러(1200)는 칩 인에이블 신호(CE)가 활성화 되고 커맨드 래치 인에이블 신호(CLE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제3 소거 커맨드 유닛(CMDUnit-3(ERS))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
또한 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 소거 동작이 수행될 메모리 블록(110)에 대응하는 로우 어드레스(RADD)를 포함할 수 있다. 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)이 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 로우 어드레스(RADD)를 비휘발성 메모리 장치(1100)에 제공할 수 있다. 예시로서 로우 어드레스(RADD)는 제1 로우 어드레스(RADD1) 및 제2 로우 어드레스(RADD2)로 라이트 인에이블 신호(Write Enable; WE)의 2회의 토글링(toggling)에 동기하여 비휘발성 메모리 장치(1100)에 입력될 수 있다.
소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)는 하나의 메모리 플래인(101a, 101b)에 대해 소거 동작을 요청함을 가리키는 제4 싱글 커맨드 유닛(CMDUnit-4(Single))을 포함할 수 있다. 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 동안 라이트 인에이블 신호(Write Enable; WE)에 동기하여 제4 커맨드 유닛(CMDUnit-4(SinglePlane))을 비휘발성 메모리 장치(1100)에 제공할 수 있다.
비휘발성 메모리 장치(1100)는 상술한 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)에 응답하여 소거 동작을 수행할 수 있다.
도 11은 본 발명의 실시예에 따른 프로세스부를 설명하기 위한 도면이다.
도 11을 참조하면, 프로세서부(710)는 펌웨어부(711), 하드웨어부(712) 및 플래쉬 변환부를 포함할 수 있다.
펌웨어부(711)는 다수의 커맨드 시퀀스들(CMDSeq1 ~ CMDSeqN, N은 2 이상의 자연수)을 생성할 수 있다. 커맨드 시퀀스들(CMDSeq1 ~ CMDSeqN)은 다수의 리드 커맨드 시퀀스들(RD_CMDSeq), 다수의 프로그램 커맨드 시퀀스들(PGM_CMDSeq) 및 다수의 소거 커맨드 시퀀스들(ERS_CMDSeq)들을 포함할 수 있다. 또한 다수의 리드 커맨드 시퀀스들(RD_CMDSeq), 다수의 프로그램 커맨드 시퀀스들(PGM_CMDSeq) 및 다수의 소거 커맨드 시퀀스들(ERS_CMDSeq)들 각각은 도 5 내지 도 10을 통해 설명한 다수의 리드 커맨드/어드레스 시퀀스들(RD_CMDADDSeq), 다수의 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq) 및 다수의 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)들에서 어드레스 및 데이터 입력(DIN)을 제외하고 커맨드 유닛들(CMDUnit)로 구성될 수 있다.
예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 멀티 레벨 셀들(MLC)을 포함한 물리 페이지(PPG)에 저장된 두번째 논리 페이지 데이터를 리드 하기 위하여 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 리드 커맨드 유닛(CMDUnit-3(READ)) - 로우 어드레스(RADD) - 컬럼 어드레스(CADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 으로 구성된 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)를 생성할 수 있다. 이때 펌웨어부(711)는 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 리드 커맨드 유닛(CMDUnit-3(READ)) - 로우 어드레스(RADD) - 컬럼 어드레스(CADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 중 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 제외한 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 리드 커맨드 유닛(CMDUnit-3(READ)) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single))로 구성된 리드 커맨드 시퀀스(RD_CMDSeq)를 생성할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 트리플 레벨 셀들(TLC)을 포함한 물리 페이지(PPG)의 두번째 페이지(PG)에 논리 페이지 데이터를 프로그램 하기 위하여 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)) - 로우 어드레스(RADD) - 컬럼 어드레스(CADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single))으로 구성된 프로그램 커맨드/어드레스 시퀀스(PGM_CMDADDSeq)를 생성할 수 있다. 이때 펌웨어부(711)는 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)) - 로우 어드레스(RADD) - 컬럼 어드레스(CADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 중 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 제외한 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) - 제2 2P 커맨드 유닛(CMDUnit-2(2P)) - 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 로 구성된 프로그램 커맨드 시퀀스(PGM_CMDSeq)를 생성할 수 있다.
다른 예시로서 프로세서부(710)는 비휘발성 메모리 장치(1100)에 포함된 하나의 메모리 플래인(101a, 101b)에 포함된 메모리 블록(110)을 소거 하기 위하여 제3 소거 커맨드 유닛(CMDUnit-3(ERS)) - 로우 어드레스(RADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 으로 구성된 소거 커맨드/어드레스 시퀀스(ERS_CMDADDSeq)를 생성할 수 있다. 이때 펌웨어부(711)는 제3 소거 커맨드 유닛(CMDUnit-3(ERS)) - 로우 어드레스(RADD) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 중 로우 어드레스(RADD)를 제외한 제3 소거 커맨드 유닛(CMDUnit-3(ERS)) - 제4 싱글 커맨드 유닛(CMDUnit-4(Single))로 구성된 소거 커맨드 시퀀스(ERS_CMDSeq)를 생성할 수 있다.
비휘발성 메모리 장치(1100)는 2개의 메모리 플래인들(101a, 101b)을 포함하고, 또한 하나 이상의 싱글 레벨 셀 블록(SLC Block), 하나 이상의 멀티 레벨 셀 블록(MLC Block), 하나 이상의 트리플 레벨 셀 블록(TLC Block) 및 하나 이상의 쿼드러플 레벨 셀 블록(QLC Block)을 포함할 수 있다. 이러한 경우 리드 커맨드 시퀀스(RD_CMDSeq)의 제1 커맨드 유닛(CMDUnit-1)은 SLC, MLC, TLC 또는 QLC 여부를 구분하기 위하여 4가지 유형들, 즉 제1 SLC 커맨드 유닛(CMDUnit-1(SLC)), 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)), 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) 및 제1 QLC 커맨드 유닛(CMDUnit-1(QLC)) 중 어느 하나일 수 있다.
또한 리드 커맨드/어드레스 시퀀스(RD_CMDADDSeq)의 제2 커맨드 유닛(CMDUnit-2)은 제1 페이지(1P), 제2 페이지(2P), 제3 페이지(3P) 또는 제4 페이지(4P) 여부를 구분하기 위하여 4가지 유형들, 즉 제2 1P 커맨드 유닛(CMDUnit-2(1P)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)), 제2 3P 커맨드 유닛(CMDUnit-2(3P)) 및 제2 4P 커맨드 유닛(CMDUnit-2(4P)) 중 어느 하나일 수 있다.
마지막으로 리드 커맨드 시퀀스(RD_CMDSeq)의 제4 커맨드 유닛(CMDUnit-4)은 싱글 메모리 플래인, 멀티 메모리 플래인 또는 하프 메모리 플래인 여부를 구분하기 위하여 3가지 유형들, 즉 제4 싱글 커맨드 유닛(CMDUnit-4(Single)), 제4 멀티 커맨드 유닛(CMDUnit-4(Multi)) 및 제4 하프 커맨드 유닛(CMDUnit-4(Half)) 중 어느 하나일 수 있다. 이 경우 펌웨어부(711)는 총 48개의 유형들의 리드 커맨드 시퀀스들(RD_CMDSeq)을 생성할 수 있다.
펌웨어부(711)는 마찬가지로 캐시 리드 동작, 프로그램 동작, 캐시 프로그램 동작 각각에 대해서도 48개의 유형들의 캐시 리드 커맨드 시퀀스들(CacheRD_CMDSeq), 프로그램 커맨드 시퀀스들(PGM_CMDSeq) 및 캐시 프로그램 커맨드 시퀀스들(CachePGM_CMDSeq)을 생성할 수 있다.
또한 펌웨어부(711)는 도 9 및 도 10을 통해 설명한 바와 같이 2개의 소거 커맨드 시퀀스들(ERS_CMDSeq)을 생성할 수 있다.
플래쉬 변환부(713)는 프로그램 동작시 호스트(2000)로부터 수신한 논리 어드레스에 물리 어드레스를 맵핑할 수 있다. 또한 플래쉬 변환부(713)는 하우스 키핑(House keeping) 동작을 위해 리드 동작, 프로그램 동작 또는 소거 동작이 필요한 때 이에 대응하는 물리 어드레스를 생성할 수 있다. 이때 물리 어드레스는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 물리 어드레스는 데이터가 프로그램, 리드 또는 되는 비휘발성 메모리 장치(1100) 내 저장 공간에 대응하는 어드레스 일 수 있다. 플래쉬 변환부(713)는 생성된 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 하드웨어부(712)에 제공할 수 있다.
하드웨어부(712)는 펌웨어부(711)로부터 제공 받은 커맨드 시퀀스들(CMDSeq1 ~ CMDSeqN) 및 플래쉬 변환부(713)로부터 제공 받은 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)에 기초하여 커맨드/어드레스 시퀀스(CMDADDSeq)를 생성할 수 있다. 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 커맨드/어드레스 시퀀스(CMDADDSeq)를 제공하여 비휘발성 메모리 장치(1100)가 리드 동작, 프로그램 동작 또는 소거 동작을 수행하도록 제어할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 프로세스부를 설명하기 위한 도면이다.
도 12를 참조하면, 프로세서부(710)는 펌웨어부(711), 하드웨어부(712) 및 플래쉬 변환부(713)를 포함할 수 있다. 또한 하드웨어부(712)는 커맨드 유닛 관리부(7121), 커맨드 선택부(7122) 및 커맨드 조합부(7123)를 포함할 수 있다.
펌웨어부(711)는 롬(Read Only Memory; ROM)을 포함할 수 있고, 롬(ROM)에는 펌웨어 코드(Firmware Code)가 저장될 수 있다. 펌웨어 코드는 제조사가 제조 과정에서 롬(ROM)에 저장하는 코드일 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 펌웨어 코드들을 로드(load)할 수 있다. 또한 메모리 컨트롤러(1200)의 펌웨어부(711)는 파워 온 후 부팅 과정에서 펌웨어 코드(Firmware Code)를 실행할 수 있다.
펌웨어 코드(Firmware Code)에는 메모리 시스템(1000) 동작에 필요한 다양한 정보가 포함될 수 있다. 예시로서 펌웨어 코드(Firmware Code)는 메모리 시스템(1000)에 포함된 비휘발성 메모리 장치(1100)에 포함된 메모리 플래인(Memory Plane; 101a, 101b)의 수에 대한 정보를 포함할 수 있다. 다시 말해 펌웨어부(711)는 펌웨어 코드(Firmware Code)의 정보에 기초하여 비휘발성 메모리 장치(1100)에 수행되도록 요청되는 리드 동작, 프로그램 동작 또는 소거 동작이 수행되는 메모리 플래인(101a, 101b)의 수 및 페이지의 절반에 대해 리드 동작 또는 프로그램 동작이 수행되는지 여부를 판단하고, 이에 기초하여 컨펌 유형 정보(ConfirmType)를 생성할 수 있다.
펌웨어 코드(Firmware Code)는 비휘발성 메모리 장치(1100)에 포함된 다수의 메모리 블록들(110)에 포함된 메모리 셀들의 셀당 비트 수(Number of Bits per Cell)에 대한 정보를 포함할 수 있다. 다시 말해 펌웨어부(711)는 펌웨어 코드(Firmware Code)의 정보에 기초하여 비휘발성 메모리 장치(1100)에 수행되도록 요청되는 리드 동작 또는 프로그램 동작이 수행되는 메모리 셀들이 싱글 레벨 셀들(SLC), 멀티 레벨 셀들(MLC), 트리플 레벨 셀들(TLC) 또는 커드러플 레벨 셀들(QLC) 인지를 판단하고 이에 기초하여 셀당 비트 수 정보(BitPerCell)를 생성할 수 있다.
펌웨어부(711)는 펌웨어 코드(Firmware Code)의 정보에 기초하여 비휘발성 메모리 장치(1100)에 수행되도록 요청되는 리드 동작 또는 프로그램 동작이 수행되는 물리 페이지(PPG)에 포함된 하나 이상의 페이지(PG) 중 몇번째 페이지 인지를 판단하고 이에 기초하여 페이지 번호 정보(PageNum)를 생성할 수 있다.
펌웨어부(711)는 호스트(2000)로부터 리드 커맨드 또는 기입 커맨드가 수신된 때 또는 하우스 키핑(House Keeping) 동작을 위해 요청되는 동작이 리드 동작, 프로그램 동작 또는 소거 동작임을 판단할 수 있고, 이에 기초하여 동작 유형 정보(OpType)를 생성할 수 있다.
플래쉬 변환부(713)는 프로그램 동작시 호스트(2000)로부터 수신한 논리 어드레스에 물리 어드레스를 맵핑할 수 있다. 또한 플래쉬 변환부(713)는 하우스 키핑 동작을 위해 리드 동작, 프로그램 동작 또는 소거 동작이 필요한 때 이에 대응하는 물리 어드레스를 생성할 수 있다. 이때 물리 어드레스는 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 포함할 수 있다. 물리 어드레스는 데이터가 프로그램, 리드 또는 되는 비휘발성 메모리 장치(1100) 내 저장 공간에 대응하는 어드레스 일 수 있다. 플래쉬 변환부(713)는 생성된 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 하드웨어부(712)에 제공할 수 있다.
하드웨어부(712)는 커맨드 유닛 관리부(7121), 커맨드 선택부(7122) 및 커맨드 조합부(7123)를 포함할 수 있다.
커맨드 유닛 관리부(7121)는 커맨드 시퀀스들(CMDSeq)을 구성하는 다수의 커맨드 유닛들(CMDUnit)을 생성하고 관리할 수 있다. 커맨드 유닛 관리부(7121)는 커맨드 시퀀스들(CMDSeq)의 제1 커맨드 유닛(CMDUnit-1)을 구성하는 제1 SLC 커맨드 유닛(CMDUnit-1(SLC)), 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)), 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) 및 제1 QLC 커맨드 유닛(CMDUnit-1(QLC))을 생성하고 관리할 수 있다. 즉 제1 커맨드 유닛(CMDUnit-1)은 셀당 비트 수에 대한 정보를 포함할 수 있다.
커맨드 유닛 관리부(7121)은 커맨드 시퀀스들(CMDSeq)의 제2 커맨드 유닛(CMDUnit-2)을 구성하는 제2 1P 커맨드 유닛(CMDUnit-2(1P)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)), 제2 3P 커맨드 유닛(CMDUnit-2(3P)) 및 제2 4P 커맨드 유닛(CMDUnit-2(4P))을 생성하고 관리할 수 있다. 즉 제2 커맨드 유닛(CMDUnit-3)은 물리 페이지 내 하나 이상의 페이지 중 프로그램 또는 리드 동작이 수행되는 페이지 번호에 대한 정보를 포함할 수 있다.
커맨드 유닛 관리부(7121)은 커맨드 시퀀스들(CMDSeq)의 제3 커맨드 유닛(CMDUnit-3)을 구성하는 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)), 제3 리드 커맨드 유닛(CMDUnit-3(READ)), 제3 소거 커맨드 유닛(CMDUnit-3(ERS)), 제3 캐시 프로그램 커맨드 유닛(CMDUnit-3(CachePGM)) 및 제3 캐시 리드 커맨드 유닛(CMDUnit-3(CacheREAD))을 생성하고 관리할 수 있다. 즉 제3 커맨드 유닛(CMDUnit-3)은 동작 유형에 대한 정보를 포함할 수 있다.
커맨드 유닛 관리부(7121)은 커맨드 시퀀스들(CMDSeq)의 제4 커맨드 유닛(CMDUnit-4)을 구성하는 제4 하프 커맨드 유닛(CMDUnit-4(Half)), 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 및 제4 멀티 커맨드 유닛(CMDUnit-4(Multi))을 생성하고 관리할 수 있다. 즉 제4 커맨드 유닛(CMDUnit-4)은 프로그램, 리드 또는 소거 동작이 하나의 메모리 플래인에 대해 수행되는지 또는 다수의 메모리 플래인들에 대해 수행되는지, 또는 페이지의 절반에 대해 수행되는지에 대한 정보를 포함할 수 있다.
커맨드 선택부(7122)는 제1 내지 제4 커맨드 유닛 선택부들(7122a ~ 7122d)을 포함할 수 있다.
제1 커맨드 유닛 선택부(7122a)는 펌웨어부(711)에 의해 제공된 셀당 비트 수 정보(BitPerCell)에 기초하여 커맨드 유닛 관리부(7121)로부터 입력된 제1 커맨드 유닛(CMDUnit-1)을 구성하는 제1 SLC 커맨드 유닛(CMDUnit-1(SLC)), 제1 MLC 커맨드 유닛(CMDUnit-1(MLC)), 제1 TLC 커맨드 유닛(CMDUnit-1(TLC)) 및 제1 QLC 커맨드 유닛(CMDUnit-1(QLC)) 중 어느 하나를 선택하여 제1 커맨드 유닛(CMDUnit-1)을 생성할 수 있다.
제2 커맨드 유닛 선택부(7122b)는 펌웨어부(711)에 의해 제공된 페이지 번호 정보(PageNum)에 기초하여 커맨드 유닛 관리부(7121)로부터 입력된 제2 1P 커맨드 유닛(CMDUnit-2(1P)), 제2 2P 커맨드 유닛(CMDUnit-2(2P)), 제2 3P 커맨드 유닛(CMDUnit-2(3P)) 및 제2 4P 커맨드 유닛(CMDUnit-2(4P)) 중 어느 하나를 선택하여 제2 커맨드 유닛(CMDUnit-2)을 생성할 수 있다.
제3 커맨드 유닛 선택부(7122c)는 펌웨어부(711)에 의해 제공된 동작 유형 정보(OpType)에 기초하여 커맨드 유닛 관리부(7121)로부터 입력된 제3 프로그램 커맨드 유닛(CMDUnit-3(PGM)), 제3 리드 커맨드 유닛(CMDUnit-3(READ)), 제3 소거 커맨드 유닛(CMDUnit-3(ERS)), 제3 캐시 프로그램 커맨드 유닛(CMDUnit-3(CachePGM)) 및 제3 캐시 리드 커맨드 유닛(CMDUnit-3(CacheREAD)) 중 어느 하나를 선택하여 제3 커맨드 유닛(CMDUnit-3)을 생성할 수 있다.
제4 커맨드 유닛 선택부(7122c)는 펌웨어부(711)에 의해 제공된 컨펌 유형 정보(ConfirmType)에 기초하여 커맨드 유닛 관리부(7121)로부터 입력된 제4 하프 커맨드 유닛(CMDUnit-4(Half)), 제4 싱글 커맨드 유닛(CMDUnit-4(Single)) 및 제4 멀티 커맨드 유닛(CMDUnit-4(Multi)) 중 어느 하나를 선택하여 제4 커맨드 유닛(CMDUnit-4)을 생성할 수 있다.
커맨드 조합부(7123)는 커맨드 선택부(7122)로부터 제1 커맨드 유닛(CMDUnit-1), 제2 커맨드 유닛(CMDUnit-2), 제3 커맨드 유닛(CMDUnit-3) 및 제4 커맨드 유닛(CMDUnit-4)을 수신할 수 있다. 또한 커맨드 조합부(7123)은 플래쉬 변환부(713)로부터 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 수신할 수 있다. 커맨드 조합부(7123)은 상기의 제1 커맨드 유닛(CMDUnit-1), 제2 커맨드 유닛(CMDUnit-2), 제3 커맨드 유닛(CMDUnit-3) 및 제4 커맨드 유닛(CMDUnit-4) 및 로우 어드레스(RADD)와 컬럼 어드레스(CADD)를 미리 정해진 순서대로 조합하여 커맨드/어드레스 시퀀스(CMDADDSeq)를 생성할 수 있다.
다른 예시로서 커맨드 조합부(7123)는 싱글 레벨 셀들에 대해 리드 동작 또는 프로그램 동작을 수행하기 위한 커맨드/어드레스 시퀀스(CMDADDSeq)를 생성할 경우 제2 커맨드 유닛(CMDUnit-2)을 스킵(skip)할 수 있다.
다른 예시로서 커맨드 조합부(7123)는 소거 동작을 수행하기 위한 커맨드/어드레스 시퀀스(CMDADDSeq)를 생성할 경우 제1 커맨드 유닛(CMDUnit-2), 제2 커맨드 유닛(CMDUnit-2) 및 컬럼 어드레스(CADD)를 스킵(skip)할 수 있다.
플래쉬 인터페이스(도 4의 760)는 커맨드 조합부(7123)로부터 커맨드/어드레스 시퀀스(CMDADDSeq)를 수신하여 비휘발성 메모리 장치(1100)에 전달할 수 있다. 다른 예시로서 플래쉬 인터페이스(도 4의 760)는 프로그램 동작시 커맨드/어드레스 시퀀스(CMDADDSeq) 사이에 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)로부터 데이터를 수신하고, 수신한 데이터를 비휘발성 메모리 장치(1100)에 전달할 수 있다.
펌웨어 코드(Firmware Code)는 비휘발성 메모리 장치(1100)에 대한 읽기/쓰기 특성 정보(read/write characteristic information), 다시 말해 비휘발성 메모리 장치(1100)의 구성 정보(configuration information)를 포함할 수 있다. 이때 읽기/쓰기 특성 정보, 다시 말해 비휘발성 메모리 장치(1100)의 구성 정보는 상술한 바와 같이 셀당 비트 수 정보(BitPerCell), 페이지 번호 정보(PageNum), 동작 유형 정보(OpType) 및 컨펌 유형 정보(ConfirmType)를 포함할 수 있다.
상술한 바와 같이 펌웨어부(711)는 비휘발성 메모리 장치(1100)의 구성 및 동작 관련 정보를 생성하고 관리하고, 하드웨어부(712)는 펌웨어부(711)로부터 제공 받은 정보 및 플래쉬 변환부(713)로부터 제공 받은 어드레스에 기초하여 다수의 커맨드 유닛들 및 어드레스를 조합하여 커맨드/어드레스 시퀀스(CMDADDSeq)를 생성할 수 있다. 이러한 경우 메모리 컨트롤러(1200)의 펌웨어부(711)가 다수의 커맨드/어드레스 시퀀스들(CMDADDSeq)을 생성하고 관리할 필요가 없고, 메모리 컨트롤러(1200)는 커맨드/어드레스 시퀀스들을 필요에 따라 커맨드 유닛들 및 어드레스들을 조합하여 생성할 수 있어 회로 구성이 단순화 될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 14는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 15는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 커맨드/어드레스 시퀀스들에 응답하여 내부 동작들을 수행하도록 구성된 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치에 상기 커맨드/어드레스 시퀀스들을 제공하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 비휘발성 메모리 장치에 대한 읽기/쓰기 특성 정보를 관리하도록 구성된 펌웨어부; 및
    상기 읽기/쓰기 특성 정보에 기초하여 커맨드/어드레스 시퀀스들을 생성하도록 구성된 하드웨어부를 포함하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 하드웨어부는 다수의 커맨드 유닛들을 관리하도록 구성된 커맨드 유닛 관리부; 및
    상기 읽기/쓰기 특성 정보에 기초하여 상기 커맨드 유닛들 중 제1 내지 제N(N은 2 이상의 자연수) 커맨드 유닛들을 선택하도록 구성된 커맨드 선택부를 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는 호스트로부터 수신한 논리 어드레스를 상기 비휘발성 메모리 장치 내 저장 공간에 대응하는 물리 어드레스로 맵핑하도록 구성된 플래쉬 변환부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 하드웨어부는 상기 제1 내지 제N 커맨드 유닛들과 상기 물리 어드레스를 미리 정해진 순서대로 조합하여 상기 커맨드/어드레스 시퀀스들을 생성하도록 구성된 커맨드 조합부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제2항에 있어서,
    상기 다수의 커맨드 유닛들은 제1 커맨드 유닛 그룹을 포함하고,
    상기 읽기/쓰기 특성 정보는 상기 내부 동작들이 수행되는 메모리 셀들의 셀당 비트 수 정보를 포함하고,
    상기 커맨드 선택부는 상기 셀당 비트 수 정보에 기초하여 상기 제1 커맨드 유닛 그룹 중 제1 커맨드 유닛을 선택하도록 구성된 제1 커맨드 유닛 선택부를 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 다수의 커맨드 유닛들은 제2 커맨드 유닛 그룹을 포함하고,
    상기 읽기/쓰기 특성 정보는 상기 내부 동작들이 수행되는 페이지 번호 정보를 포함하고,
    상기 커맨드 선택부는 상기 페이지 번호 정보에 기초하여 상기 제2 커맨드 유닛 그룹 중 제2 커맨드 유닛을 선택하도록 구성된 제2 커맨드 유닛 선택부를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제4항에 있어서,
    상기 펌웨어부는 부팅 동작 동안 상기 읽기/쓰기 특성 정보를 포함하는 펌웨어 코드를 실행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  8. 커맨드/어드레스 시퀀스에 기초하여 내부 동작을 수행하도록 구성된 비휘발성 메모리 장치; 및
    상기 커맨드/어드레스 시퀀스를 생성하도록 구성된 프로세서부를 포함하고,
    상기 프로세서부는,
    상기 비휘발성 메모리 장치에 대한 읽기/쓰기 특성 정보을 관리하도록 구성된 펌웨어부;
    다수의 커맨드 유닛들을 관리하도록 구성된 커맨드 유닛 관리부;
    상기 읽기/쓰기 특성 정보에 기초하여 상기 커맨드 유닛들 중 상기 커맨드/어드레스 시퀀스를 구성하는 제1 내지 제N 커맨드 유닛들을 선택하도록 구성된 커맨드 선택부(N은 2 이상의 자연수); 및
    상기 제1 내지 제N 커맨드 유닛들을 조합하여 상기 커맨드/어드레스 시퀀스를 생성하도록 구성된 커맨드 조합부를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 읽기/쓰기 특성 정보는 상기 비휘발성 메모리 장치 내 상기 내부 동작이 수행되는 메모리 셀의 셀당 비트 수 정보를 포함하고,
    상기 제1 커맨드 유닛은 상기 셀당 비트 수 정보에 기초하여 선택되는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 읽기/쓰기 특성 정보는 상기 비휘발성 메모리 장치 내 상기 내부 동작이 수행되는 페이지 번호 정보를 포함하고,
    상기 제2 커맨드 유닛은 상기 페이지 번호 정보에 기초하여 선택되는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서,
    N은 3 이상이고,
    상기 읽기/쓰기 특성 정보는 상기 내부 동작의 동작 유형 정보를 포함하고,
    상기 제3 커맨드 유닛은 상기 동작 유형 정보에 기초하여 선택되고,
    상기 동작 유형 정보는 리드 동작, 캐시 리드 동작, 프로그램 동작, 캐시 프로그램 동작 또는 소거 동작 중 어느 하나를 지시하는 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서,
    N은 4 이상이고,
    상기 읽기/쓰기 특성 정보는 컨펌 유형 정보를 포함하고,
    상기 제4 커맨드 유닛은 상기 컨펌 유형 정보에 기초하여 선택되고,
    상기 컨펌 유형 정보는 상기 내부 동작이 상기 비휘발성 메모리 장치 내 하나의 메모리 플래인에 대해 수행되는지 또는 다수의 메모리 플래인들에 대해 수행되는지를 지시하고,
    상기 비휘발성 메모리 장치는 상기 제4 커맨드 유닛에 응답하여 상기 내부 동작을 개시하는 것을 특징으로 하는 메모리 시스템.
  13. 제10항에 있어서,
    상기 프로세서부는 논리 어드레스를 상기 내부 동작이 수행되는 상기 비휘발성 메모리 장치 내 저장 공간에 대응하는 물리 어드레스로 맵핑하도록 구성된 플래쉬 변환부를 더 포함하고,
    상기 커맨드 조합부는 상기 물리 어드레스에 기초하여 상기 커맨드/어드레스 시퀀스를 생성하도록 구성되는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 물리 어드레스는 로우 어드레스와 컬럼 어드레스를 포함하고,
    상기 커맨드 조합부는 상기 제1 내지 제N 커맨드 유닛들 및 상기 로우 어드레스와 상기 컬럼 어드레스를 미리 정해진 순서대로 조합하여 상기 커맨드/어드레스 시퀀스를 생성하는 것을 특징으로 하는 메모리 시스템.
  15. 제8항에 있어서,
    상기 펌웨어부는 부팅 동작 중 실행되는 펌웨어 코드(Firmware Code)를 저장하도록 구성된 롬(ROM)을 포함하고,
    상기 펌웨어 코드는 상기 읽기/쓰기 특성 정보를 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제9항에 있어서,
    상기 내부 동작이 발생하는 상기 메모리 셀이 싱글 레벨 셀(SLC)인 때, 상기 제2 커맨드 유닛은 스킵(skip)되는 것을 특징으로 하는 메모리 시스템.
  17. 제12항에 있어서,
    상기 내부 동작이 소거 동작인 때, 상기 제1 커맨드 유닛 또는 상기 제2 커맨드 유닛 중 하나 이상은 스킵(skip) 되는 것을 특징으로 하는 메모리 시스템.
  18. 호스트로부터 커맨드와 논리 어드레스를 수신하는 단계;
    상기 커맨드 및 비휘발성 메모리 장치의 구성에 대한 정보를 포함하는 펌웨어 코드에 기초하여 다수의 커맨드 유닛들을 선택하는 단계;
    상기 논리 어드레스를 물리 어드레스로 맵핑하는 단계;
    상기 커맨드 유닛들과 상기 물리 어드레스를 미리 정해진 순서로 조합하여 커맨드/어드레스 시퀀스를 생성하는 단계; 및
    상기 비휘발성 메모리 장치가 상기 커맨드/어드레스 시퀀스에 기초하여 상기 커맨드에 대응하는 내부 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 펌웨어 코드는 롬(ROM)에 저장되고 상기 메모리 시스템의 부팅 동작 중 실행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 펌웨어 코드는 상기 비휘발성 메모리 장치에 포함된 메모리 플래인의 수 정보 또는 셀당 비트 수 정보 중 하나 이상을 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
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