CN109753456B - 包括裸芯上终止电路的存储器器件 - Google Patents

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Abstract

一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。

Description

包括裸芯上终止电路的存储器器件
相关申请的交叉引用
本申请要求于2017年11月3日向韩国知识产权局提交的申请号为10-2017-0146179的韩国专利申请的权益，其全部内容通过引用合并于此。
技术领域
本发明构思涉及存储器器件，并且更具体地涉及包括裸芯上终止(On-Die-Termination，ODT)电路的存储器器件、包括该存储器器件的存储设备以及该存储设备的操作方法。
背景技术
存储设备可以包括非易失性存储器和被配置为控制非易失性存储器的控制器。在与包括高速存储器(诸如动态随机存取存储器(Dynamic Random-Access Memory，DRAM)或静态随机存取存储器(Static Random-Access Memory，SRAM))的存储器系统中的信号通信相比时，在常规存储器系统中，非易失性存储器和控制器之间的信号通信经常以相对低的操作频率执行。并且在历史上，在非易失性存储器和控制器之间通信的信号的完整性(或鲁棒性)在合并这样的存储器系统的存储设备的整体性能中已经不是关键因素。然而，最近，对高速存储设备的需求正在上升，并且信号完整性已经成为计算系统和/或移动通信系统中的(多个)存储设备的设计和操作中的非常重要的因素。
发明内容
根据本发明构思的一方面，提供了存储器器件，该存储器器件包括：第一存储器芯片，其包括第一裸芯上终止(on-die Termination,ODT)电路(其包括第一ODT电阻器)；第二存储器芯片，其包括第二ODT电路(其包括第二ODT电阻器)；至少一个芯片使能信号引脚，其接收至少一个芯片使能信号，其中所述至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；和共同地连接到第一存储器芯片和第二存储器芯片的、接收ODT信号的ODT引脚，其中所述ODT信号为第一ODT电路和第二ODT电路中的至少一个定义使能时段，并且响应于ODT信号和至少一个芯片使能信号，第一ODT电阻器和第二ODT电阻器中的一个被使能终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
根据本发明构思的一方面，提供了控制存储器器件的方法，该存储器器件包括第一存储器芯片和第二存储器芯片，该第一存储器芯片包括第一裸芯上终止(ODT)电路，该第二存储器芯片包括第二ODT电路。该方法包括：响应于读取使能信号、芯片使能信号和选择第一存储器芯片和未选择第二存储器芯片的ODT信号中的至少一个，在未选择第二存储器芯片时，使用第二存储器芯片中的ODT电阻器终止由第二存储器芯片接收的信号；接收写入数据；以及在使用第二ODT电阻器终止由第二存储器芯片接收的信号的同时执行第一存储器芯片中的写入操作。
根据本发明构思的一方面，提供了控制存储器器件的方法，该存储器器件包括第一存储器芯片和第二存储器芯片，所述第一存储器芯片包括第一裸芯上终止(ODT)电路，所述第二存储器芯片包括第二ODT电路。该方法包括：响应于读取使能信号、芯片使能信号和选择第一存储器芯片和未选择第二存储器芯片的ODT信号中的至少一个，在未选择第二存储器芯片时，使用第二存储器芯片中的第二ODT电阻器终止由第二存储器芯片接收的信号，以及在使用第二ODT电阻器终止由第二存储器芯片接收的信号的同时执行第一存储器芯片中的读取操作。
附图说明
从结合附图的以下详细描述中将更清楚地理解本发明构思的实施例，在附图中：
图1是示意性地示出根据本发明构思的实施例的存储设备的框图；
图2是图1的裸芯上终止(ODT)电路的示例的电路图；
图3是根据本发明构思的实施例的图1的存储设备的示例的框图；
图4是根据本发明构思的实施例的图1的存储设备的另一示例的框图；
图5A和图5B分别示出了根据本发明构思的一些实施例的命令；
图6是根据本发明构思的实施例的第一存储器芯片的框图；
图7是详细示出根据本发明构思的实施例的第一存储器芯片的框图；
图8是根据本发明构思的实施例的写入操作的时序图；
图9是根据本发明构思的实施例的读取操作的时序图；
图10是根据本发明构思的实施例的控制器与存储器之间的写入操作的流程图；
图11是根据本发明构思的实施例的控制器和存储器之间的读取操作的流程图；
图12是示意性地示出根据本发明构思的实施例的存储设备的框图；
图13是图12的根据本发明构思的实施例的存储设备的示例的框图；
图14是图12的根据本发明构思的实施例的存储设备的另一示例的框图；
图15是根据本发明构思的实施例的第一存储器芯片的框图；
图16是详细示出根据本发明构思的实施例的第一存储器芯片的框图；和
图17是根据本发明构思的实施例的电子装置的框图。
具体实施方式
图1是示出根据本发明构思的实施例的存储设备SD1的框图。
参考图1，存储设备SD1可以包括存储器10和控制器20，其中存储器10可以包括多个存储器芯片(例如)100a、100b、200a和200b。在某些实施例中，存储器10可以被称为“多芯片存储器”。例如，多个存储器芯片100a、100b、200a和200b中的每一个可以是双裸芯封装(Dual Die Package，DDP)或四裸芯封装(Quadruple Die Package，QDP)。
在图1中，存储器芯片100a包括裸芯上终止(ODT)电路101，存储器芯片200a包括ODT电路201。在某些实施例中，存储器芯片100a、100b、200a和200b中的至少一个可以是非易失性存储器芯片。例如，存储器芯片100a、100b、200a和200b中的一个或多个可以是NAND快闪存储器芯片，诸如电阻式随机存取存储器(Resistive Random-Access Memory，Reram)的电阻式存储器芯片、相变RAM(Phase Change RAM，PRAM)和/或磁性RAM(Magnetic RAM，MRAM)。此外，存储器芯片100a、100b、200a和200b中的至少一个可以是诸如DRAM的易失性存储器芯片。
在图1中，存储器10和控制器20可以经由第一、第二、第三、第四、第五和第六信号线(包含得，第一“至”第六信号线SL1至SL6)通信。这里，每个“信号线”(例如，SL1、SL2、SL3、SL4、SL5和SL6)可以包括能够胜任地以至少一个或多个电信号的形式发送和/或接收(在下文中，单独或统称为“通信”)信息的一个或多个信号线。假设图1中示出的示例性配置，命令、地址和/或数据信息可以经由第一信号线SL1通信。因此，第一信号线SL1可以被称为输入和输出(Input and Output，I/O)线或I/O总线。数据选通信号DQS可以经由第二信号线SL2通信，并且第二信号线SL2可以被称为数据选通信号线。控制信号CTRL可以经由第三信号线SL3通信，并且第三信号线SL3可以被称为控制信号线。
第一芯片使能信号(例如，用于选择性地使能存储器芯片100a和存储器芯片100b的信号)nCEx_1可以经由第四信号线SL4通信，并且第四信号线SL4可以被称为第一芯片使能信号线。第二芯片使能信号(例如，用于选择性地使能存储器芯片200a和存储器芯片200b的信号)nCEx_2可以经由第五信号线SL5通信，并且第五信号线SL5可以被称为第二芯片使能信号线。ODT信号ODTx可以经由第六信号线SL6通信，并且第六信号线SL6可以被称为ODT信号线。
在写入操作期间，控制器20可以输出写入命令和地址。响应于写入命令，控制器20可以输出数据信号和数据选通信号DQS。在读取操作期间，控制器20可以输出读取命令和地址。响应于读取命令，控制器20可以接收数据信号。在这一点上，数据选通信号DQS可能必须根据进入的操作流的性质(例如，读取vs写入)以相对高的频率(“第一切换频率”)来切换。并且识别到在特定的写入操作期间将选择比全部的存储器芯片100a、100b、200a和200b少的存储器芯片，数据选通信号DQS很可能从存储器芯片100a、100b、200a和200b中的未被选择的一个或多个存储器芯片反射(reflect)。
如上所述，控制器20可以生成用于控制ODT电路101和ODT电路201的操作功能的ODT信号ODTx。也就是说，ODT信号ODTx可以用于定义ODT电路101和ODT电路201的各自的使能时段。
控制器20还可以生成用于控制存储器芯片100a、100b、200a和200b的控制操作的控制信号CTRL。即，控制信号CTRL可以包括用于使能由存储器芯片100a、100b、200a和200b进行读取操作的读取使能信号，其中读取使能信号可以以另一相对高的频率(“第二切换频率”，其中第一切换频率和第二切换频率可以相同或不同)来切换。再次，识别到在特定的读取操作期间将选择比全部的存储器芯片100a、100b、200a和200b少的存储器芯片，读取使能信号很可能从存储器芯片100a、100b、200a和200b中的未被选择的一个或多个存储器芯片反射。
在其中由于一个或多个写入操作而导致数据选通信号DQS在第一切换频率处切换的(一个或多个)时段期间，控制器20可以激活ODT信号ODTx以避免数据选通信号DQS从存储器芯片100a、100b、200a或200b中的未被选择的一个或多个存储器芯片(例如处于备用状态的(一个或多个)存储器芯片)反射。并且在由于一个或多个读取操作而导致读取使能信号在第二切换频率处切换的(一个或多个)时段期间，控制器20可以激活ODT信号ODTx以避免读取使能信号从存储器芯片100a、100b、200a或200b中的未被选择的一个或多个存储器芯片反射。
在图1所示的实施例中，存储器10包括第一至第六引脚P1至P6，其中存储器芯片100a、100b、200a和200b共同地连接到第一至第三引脚P1、P2、P3和第六引脚P6中的每一个。另外，存储器芯片100a和100b连接到第四引脚P4，并且存储器芯片200a和200b可以连接到第五引脚P5。这里，第一至第六引脚P1至P6中的每一个可以被称为第一至第六焊盘。在这一点上，应该注意的是，第一至第六引脚(焊盘)P1至P6可以按照传统地理解被不同地配置，并且可以包括一个或多个各自的引脚(焊盘)。
从所示实施例的前述描述中得出，第一引脚P1连接到第一信号线SL1并且可以被称为I/O引脚。第二引脚P2连接到第二信号线SL2，并且可以被称为数据选通信号引脚。第三引脚P3连接到第三信号线SL3，并且可以被称为控制信号引脚。第四引脚P4连接到第四信号线SL4，并且可以被称为第一芯片使能信号引脚。第五引脚P5连接到第五信号线SL5，并且可以被称为第二芯片使能信号引脚。第六引脚P6连接到第六信号线SL6，并且可以被称为ODT引脚。图1的控制器20包括分别地连接到第一至第六信号线SL1至SL6的第一至第六引脚(焊盘)P1'至P6'。
利用这种配置，第二信号线SL2可以经由第二引脚P2共同地连接到存储器芯片100a、100b、200a和200b，并且数据选通信号DQS经由第二信号线SL2通信到存储器芯片100a、100b、200a和200b。例如，假设不选择存储器芯片100a、200a和200b并且选择存储器芯片100b，则数据选通信号DQS可能从未被选择的、处于备用状态的存储器芯片100a、200a和200b反射。
然而，根据本发明构思的某些实施例，未被选择的存储器芯片100a可以基于ODT信号ODTx使能ODT电路101，并且未被选择的存储器芯片200a可以基于ODT信号ODTx使能ODT电路201。未被选择的存储器芯片100a可以基于ODT信号ODTx和第一芯片使能信号nCEx_1确定ODT电路101的第一ODT电阻器RTTa的电阻。类似地，未被选择的存储器芯片200a和存储器芯片200b可以基于ODT信号ODTx和第二芯片使能信号nCEx_2确定ODT电路201的第二ODT电阻器RTTb的电阻。因此，可以在未被选择的存储器芯片100a、200a和200b处阻止数据选通信号DQS的任何信号反射，并且信号反射的减少或消除提高了信号完整性。
进一步关于前述，未被选择的存储器芯片100a、200a和200b可以基于控制信号CTRL确定针对所选择的存储器芯片100b正在执行的当前操作是写入操作还是读取操作，并且可以基于控制信号确定进一步确定适当的ODT模式。例如，控制信号CTRL可以是读取使能信号。在下文中，将提供假设确定的控制信号CTRL是读取使能信号的实施例描述。然而，本发明构思不限于此，并且控制信号CTRL可以是指示存储器10的各种操作的各种控制信号中的一个或多个。
在图1中，第一ODT电路101包括串联连接的第一ODT开关SW1和第一ODT电阻器RTTa。第一ODT开关SW1可以连接在电源电压端VTT和第一ODT电阻器RTTa之间，并且可以由ODT信号ODTx、控制信号CTRL和第一芯片使能信号nCEx_1驱动。因此，第一ODT电阻器RTTa的一端可以连接到第一ODT开关SW1，并且另一端可以连接到第一信号线SL1、第二信号线SL2和第三信号线SL3中的一个。当第一ODT开关SW1响应于ODT信号ODTx、控制信号CTRL和第一芯片使能信号nCEx_1而导通时，电源电压端VTT可以连接到第一信号线SL1、第二信号线SL2和第三信号线SL3中的一个。然而，ODT电路101可以被不同地配置并且不限于前述示例。
第二ODT电路201在配置上可以基本上类似，包括串联连接的第二ODT电阻器RTTb和第二ODT开关SW2。
对于其中存储器10缺少第六引脚P6的存储设备，控制器20必须在将写入命令或读取命令通信到所选择的存储器芯片100a之前，将ODT使能命令顺序地通信到未被选择的存储器芯片100a、200a和200b。该方法可能增加通信ODT使能信号所需要的命令开销时间。这里应该注意的是，随着存储器10中存储器芯片的总数量增加，给定操作期间未被选择的存储器芯片的数量也将增加。并且由于必须将ODT使能命令通信到未被选择的存储器芯片中的每一个，因此命令开销时间可能进一步增加。
然而，在存储器10包括第六引脚P6的本发明构思的实施例中，存储器芯片100a、100b、200a和200b可以共同地连接到第六引脚P6，从而接收ODT信号ODTx。因此，当控制器20经由第一信号线SL1发送关于所选择的存储器芯片100b的写入命令或读取命令时，控制器20可以经由第六信号线SL6同时通信ODT信号ODTx，该ODT信号ODTx定义了未被选择的存储器芯片100a中的ODT电路101的使能时段和未被选择的存储器芯片200a和存储器芯片200b的每一个中的ODT电路201的使能时段。在此上下文中，术语“同时通信”意味着以时间上全部或部分重叠的方式通信写入/读取命令和ODT信号。因此，在本发明构思的实施例中，命令开销时间可以减少，并且存储设备SD1的性能提高。
关于图1进一步注意存储器10包括第四引脚P4，其中存储器芯片100a和存储器芯片100b连接到第四引脚P4以便接收第一芯片使能信号nCEx_1。因此，存储器芯片100a和存储器芯片100b可以基于第一芯片使能信号nCEx_1自适应地确定第一ODT电阻器RTTa的电阻，从而更有效地抑制或消除某些高频(切换)信号(例如，数据选通信号DQS和读取使能信号)的反射。同样类似地，存储器10包括第五引脚P5，其中存储器芯片200a和存储器芯片200b连接到第五引脚P5以便接收第二芯片使能信号nCEx_2。因此，存储器芯片200a和存储器芯片200b可以基于第二芯片使能信号nCEx_2自适应地确定第二ODT电阻器RTTb的电阻，从而更有效地抑制或消除信号(例如，数据选通信号DQS和读取使能信号)反射。
在某些实施例中，图1的存储设备SD1可以操作为不同地安装在电子装置内的内部存储器。例如，存储设备SD1可以是固态驱动器(Solid State Drive，SSD)、嵌入式通用快闪存储(Universal Flash Storage，UFS)存储器设备或嵌入式多媒体卡(EmbeddedMultimedia Card，eMMC)。在一些实施例中，存储设备SD1可以操作为可从电子装置拆卸的外部存储器。例如，存储设备SD1可以包括UFS存储卡、紧凑型闪存(Compact Flash，CF)卡、安全数字(Secure Digital，SD)卡、微型安全数字(Micro Secure Digital，Micro-SD)卡、迷你安全数字(Mini Secure Digital，Mini-SD)卡、极限数字(Extreme Digital，xD)卡或记忆棒。
图2是进一步示出图1的ODT电路101的一个实施例(101')的电路图。
参考图2，ODT电路101'包括p型金属氧化物半导体(P-Type Metal OxideSemiconductor，PMOS)晶体管PM1、PM2、PM3和PM4(包含地，“PM1至PM4”)，N型金属氧化物半导体(N-Type Metal Oxide Semiconductor，NMOS)晶体管NM1、NM2、NM3和NM4(包含地，“NM1到NM4”)以及电阻器R11、R12、R13、R14(包含地，“R11到R14”)和R21、R22、R23、R24(包含地，“R21到R24”)。能够胜任的ODT电路的其他实施例是可能的，并且图2中的PMOS晶体管、NMOS晶体管和电阻器的数量和布置是示例性的。PMOS晶体管PM1至PM4可以分别地响应于控制信号PU11、PU12、PU13和PU14(包含地，“PU11至PU14”)而导通/截止，并且NMOS晶体管NM1至NM4也可以分别地响应于控制信号PD11至PD14而导通/截止，其中控制信号PU11至PU14与第一ODT控制信号ODT_EN1或第二ODT控制信号ODT_EN2相对应。(参见下文关于图7的描述)。
因此，电阻器R11至R14和R21至R24中的一些(包含地，“R11至R24”)可以分别地经由信号线SL连接到引脚(例如，图2中的引脚Pn)，使得ODT电路101’的终止电阻可以被自适应地确定。这里，引脚Pn可以是图1的第一、第二或第三引脚P1至P3中的任何一个，其中ODT电路101'的终止电阻可以被自适应地确定为与对应于ODT电路101’的信号线SL的阻抗相同。因此，ODT电路101'可以匹配阻抗以有效地吸收经由对应于ODT电路101'的信号线SL通信的信号的能量，并阻止信号反射至接收终端。
图3是进一步在一个实施例(SD1a)中示出根据本发明构思的实施例的图1的存储设备SD1的框图。
参考图3，存储设备SD1a包括存储器10a和控制器20，其中存储器10a包括第一至第四存储器芯片100a、100b、200a和200b。第一芯片使能信号nCEx_1被假设为处于使能电平(例如，逻辑“低”电平)，并且第二芯片使能信号nCEx_2被假设为处于禁用电平(例如，逻辑“高”电平)。此外，假设控制器20向存储器10a提供选择第二存储器芯片100b的地址。
在这些假设下，可以选择第二存储器芯片100b，并且可以不选择第一、第三和第四存储器芯片100a、200a和200b。因此，需要抑制来自未被选择的第一、第三和第四存储器芯片100a、200a和200b的信号反射的方法。因此，使能未被选择第一存储器芯片100a中的第一ODT电路101、未被选择的第三存储器芯片200a中的第三ODT电路201和未被选择的第四存储器芯片200b中的第四ODT电路202。相反，禁用所选择的第二存储器芯片100b中的第二ODT电路102。
第一存储器芯片100a和第二存储器芯片100b可以从控制器20接收第一芯片使能信号nCEx_1、信号SGN和ODT信号ODTx。例如，信号SGN可以是图1的数据信号、数据选通信号DQS或控制信号CTRL。当使能ODT信号ODTx时，第一存储器芯片100a可以基于第一芯片使能信号nCEx_1确定ODT电阻。例如，当使能第一芯片使能信号nCEx_1时，第一存储器芯片100a可以将ODT电阻确定为第二ODT电阻器RTT2的电阻。
第三存储器芯片200a和第四存储器芯片200b可以从控制器20接收第二芯片使能信号nCEx_2、信号SGN和ODT信号ODTx。这里再次，信号SGN可以是图1的数据信号、数据选通信号DQS或控制信号CTRL。当使能ODT信号ODTx时，第三存储器芯片200a和第四存储器芯片200b中的每一个可以基于第二芯片使能信号nCEx_2确定ODT电阻。当禁用第二芯片使能信号nCEx_2时，第三存储器芯片200a和第四存储器芯片200b中的每一个可以将ODT电阻确定为第一ODT电阻器RTT1的电阻。进一步注意，第一ODT电阻器RTT1和第二ODT电阻器RTT2可以具有不同的或相同的电阻值。在本发明构思的某些实施例中，第一ODT电阻器RTT1和第二ODT电阻器RTT2中的一个或两者可以具有无限大的电阻值。
图4是在另一实施例(SD1b)中进一步示出根据本发明构思的实施例的图1的存储设备SD1的框图。
参考图4，存储设备SD1b包括存储器10b和控制器20，其中存储器10b包括第一至第四存储器芯片100a、100b、200a和200b。然而，这里，禁用(例如，高)第一芯片使能信号nCEx_1，使能(例如，低)第二芯片使能信号nCEx_2，并且控制器20向存储器10b提供选择第三存储器芯片200a的地址。
因此，选择第三存储器芯片200a，并且不选择第一、第二和第四存储器芯片100a、100b和200b。因此，与前述一致，需要抑制来自未被选择的第一、第二和第四存储器芯片100a、100b和200b的信号反射。因此，使能未被选择的第一存储器芯片100a中的ODT电路101、未被选择的第二存储器芯片100b中的ODT电路102和未被选择的第四存储器芯片200b中的ODT电路202。而禁用所选择的第三存储器芯片200a中的ODT电路201。
第一存储器芯片100a和第二存储器芯片100b从控制器20接收第一芯片使能信号nCEx_1、信号SGN和ODT信号ODTx。信号SGN可以是图1的数据信号、数据选通信号DQS、或控制信号CTRL。当使能ODT信号ODTx时，第一存储器芯片100a和第二存储器芯片100b可以响应于第一芯片ODT使能信号nCEx_1而确定ODT电阻。当禁用第一芯片使能信号nCEx_1时，第一存储器芯片100a和第二存储器芯片100b可以将ODT电阻确定为第一ODT电阻器RTT1的电阻。
第三存储器芯片200a和第四存储器芯片200b可以从控制器20接收第二芯片使能信号nCEx_2、信号SGN和ODT信号ODTx。信号SGN可以是图1的数据信号、数据选通信号DQS、或控制信号CTRL。当使能ODT信号ODTx时，第四存储器芯片200b可以响应于第二芯片使能信号nCEx_2而确定ODT电阻。例如，当使能第二芯片使能信号nCEx_2时，第四存储器芯片200b可以将ODT电阻确定为第二ODT电阻器RTT2的电阻。在本发明构思的某些实施例中，第一ODT电阻器RTT1和第二ODT电阻器RTT2可以具有相同或不同的电阻值，并且第一ODT电阻器RTT1或第二ODT电阻器RTT2中的一个可以具有无限大的电阻值。
图5A是在一个示例中示出可以由根据本发明构思的实施例的存储设备接收的命令51的示例性序列的概念图。
参考图1和图5A，控制器20可以将命令51顺序地通信到存储器10。命令51包括设置特征命令(set feature command)511和程序命令512，其中设置特征命令511包括与第一至第四存储器芯片100a、100b、200a和200b的第一和第二ODT电阻值相关联的信息。因此，控制器20可以在发送编程命令512之前首先将设置特征命令511发送到存储器10，借此第一至第四存储器芯片100a、100b、200a和200b可以在运行由程序命令512指示的程序操作之前存储第一和第二ODT电阻值。
关于图5A所示的示例，用于第一至第四存储器芯片100a、100b、200a和200b的设置特征命令511a、511c、511e和511g可以包括分别地与第一至第四存储器芯片100a、100b、200a和200b相关联的第一ODT电阻值，并且用于第一至第四存储器芯片100a、100b、200a和200b的第二设置特征命令511b、511d、511f和511h可以包括分别地与第一至第四存储器芯片100a、100b、200a和200b相关联的第二ODT电阻值。因此，第一至第四存储器芯片100a、100b、200a和200b中的每一个可以在执行编程操作之前存储第一ODT电阻值和第二ODT电阻值。
图5B是在另一示例中示出可以由根据本发明构思的实施例的存储设备接收的命令52的示例性序列的另一概念图。
参考图1和图5B，控制器20可以将命令52顺序地通信给存储器10。命令52包括设置特征命令521和读取命令522，其中设置特征命令521包括关于第一至第四存储器芯片100a、100b、200a和200b的第一和第二ODT电阻值的信息。这样，控制器20可以在发送读取命令522之前首先将设置特征命令521通信到存储器10。因此，第一至第四存储器芯片100a、100b、200a和200b可以在执行读取操作之前存储第一和第二ODT电阻值。设置特征命令521可以被实施得与图5A的设置特征命令511基本上相同。
图6是在一个示例中进一步示出根据本发明构思的实施例的图1、图3和图4的第一存储器芯片100a的框图。
参考图6，第一存储器芯片100a包括ODT检测器110、ODT控制电路120和ODT电路101。这里，ODT检测器110可以接收ODT信号ODTx，并且基于接收的ODT信号ODTx输出内部ODT信号ODTi。ODT控制电路120可以基于内部ODT信号ODTi、第一芯片使能信号nCEx_1和地址ADD来生成ODT控制信号ODT_EN。当激活ODT控制信号ODT_EN时，ODT电路101可以接收信号SGN并且可以提供第一ODT电阻器(例如，ODT电阻器RTT1)或第二ODT电阻器(例如，ODT电阻器RTT2)。例如，信号SGN可以是从图1的第一、第二和第三引脚P1、P2和P3中的至少一个接收的信号。
当“使能”(即，具有指示使能状态的信号电平)内部ODT信号ODTi并且“禁用”(即，具有指示禁用状态的信号电平)第一芯片使能信号nCEx_1时，ODT控制电路120可以激活OCT控制信号ODT_EN，使得ODT电路101提供第一ODT电阻器(例如，ODT电阻器RTT1)。当使能内部ODT信号ODTi和第一芯片使能信号nCEx_1两者时，ODT控制电路120可以根据地址ADD生成ODT控制信号ODT_EN。例如，当地址ADD指示第二存储器芯片100b时，ODT控制电路可以激活ODT控制信号ODT_EN，使得ODT电路101提供第二ODT电阻器(例如，ODT电阻器RTT2)。可替代地，当地址ADD指示第一存储器芯片100a时，ODT控制电路120可以去激活ODT控制信号ODT_EN，使得ODT电路101被禁用。
图7是在另一示例中进一步示出根据本发明构思的实施例的第一存储器芯片100a'的框图。
参考图1和图7，第一存储器芯片100a'包括ODT检测器110、ODT控制电路120、输入/输出(I/O)电路130和输入电路140。另外，第一存储器芯片100a'还可以包括存储器核心MC。存储器核心MC可以包括存储器单元阵列、行解码器、页缓冲器、电压生成器等，并且可以被称为数据通路电路。第二存储器芯片100b可以被实施得与第一存储器芯片100a'基本上相同。第三存储器芯片200a和第四存储器芯片200b也可以被实施得与第一存储器芯片100a'基本上相同，并且第三存储器芯片200a和第四存储器芯片200b的ODT控制电路接收第二芯片使能信号nCEx_2而不是第一芯片使能信号nCEx_1。
ODT检测器110可以接收ODT信号ODTx，并且根据接收的ODT信号ODTx输出内部ODT信号ODTi。例如，ODT检测器110可以包括输入缓冲器，并且输入缓冲器可以缓冲ODT信号ODTx，从而输出内部ODT信号ODTi。输入电路140可以包括输入缓冲器141和读取ODT电路142。输入缓冲器141可以通过缓冲接收的读取使能信号nREx来接收读取使能信号nREx和输出内部读取使能信号nREi。读取ODT电路142可以被实施得与图1的ODT电路101类似。
I/O电路130可以包括输入/输出(I/O)缓冲器131和写入ODT电路132。I/O电路130可以向/从控制器20发送/接收数据信号DQ0至DQn和数据选通信号DQS，其中‘n’是正整数(例如，7)。I/O缓冲器131可以向存储器核心MC输出数据或者从存储器核心MC接收数据。例如，写入ODT电路132可以被实施的与图1的ODT电路101类似。
ODT控制电路120可以基于内部ODT信号ODTi和内部读取使能信号nREi将ODT模式确定为写入(编程)ODT模式或读取ODT模式，并且可以根据确定的ODT模式相应地生成控制写入ODT电路132的第一ODT控制信号ODT_EN1和控制读取ODT电路142的第二ODT控制信号ODT_EN2。在这一点上，当激活内部ODT信号ODTi时，ODT控制电路120可以检测内部读取使能信号nREi的逻辑电平，并且可以根据检测的逻辑电平生成第一ODT控制信号ODT_EN1和第二ODT控制信号ODT_EN2。另外，ODT控制电路120可以基于第一芯片使能信号nCEx_1和地址ADD确定ODT电阻。
当确定的ODT模式是写入ODT模式时，写入ODT电路132可以提供第一ODT电阻器RTT1或第二ODT电阻器RTT2。例如，当禁用第一芯片使能信号nCEx_1时，第一ODT控制信号ODT_EN1可以指示第一ODT电阻器RTT1，并且因此写入ODT电路132可以提供第一ODT电阻器RTT1。当使能第一芯片使能信号nCEx_1并且地址ADD指示第二存储器芯片100b时，第一ODT控制信号ODT_EN1可以指示第二ODT电阻器RTT2，并且因此，写入ODT电路132可以提供第二ODT电阻器RTT2。当使能第一芯片使能信号nCEx_1并且地址ADD指示第一存储器芯片100a时，可以去激活第一ODT控制信号ODT_EN1，并且因此，可以禁止写入ODT电路132。
此外，当确定的ODT模式是读取ODT模式时，读取ODT电路142可以提供第一ODT电阻器RTT1或第二ODT电阻器RTT2。例如，当禁用第一芯片使能信号nCEx_1时，第二ODT控制信号ODT_EN2可以指示第一ODT电阻器RTT1，并且因此，读取ODT电路142可以提供第一ODT电阻器RTT1。当使能第一芯片使能信号nCEx_1并且地址ADD指示第二存储器芯片100b时，第二ODT控制信号ODT_EN2可以指示第二ODT电阻器RTT2，并且因此，读取ODT电路142可以提供第二ODT电阻器RTT2。并且当使能第一芯片使能信号nCEx_1并且地址ADD指示第一存储器芯片100a时，可以去激活第二ODT控制信号ODT_EN2，并且因此，可以禁用读取ODT电路142。
图8是进一步示出可以由根据本发明构思的实施例的存储设备和操作方法执行的写入操作的时序图。
参考图3、图6和图8，当使能(例如，低)第一芯片使能信号nCEx_1并且禁止(例如，高)第二芯片使能信号nCEx_2时，命令CMD和地址ADD经由输入/输出(I/O)线被通信。ODT信号ODTx在数据经由I/O线以高速输入到存储器10a的时段之前转换到使能(例如，高)。例如，可以选择第二存储器芯片100b，并且可以不选择第一、第三和第四存储器芯片100a、200a和200b。
被施加禁用的第二芯片使能信号nCEx_2的第三存储器芯片200a和第四存储器芯片200b可以在ODT信号ODTx被使能的ODT时段期间执行终止操作，并且在这种情况下，ODT电阻可以是第二ODT电阻器RTT2的电阻。被施加使能的第一芯片使能信号nCEx_1的第二存储器芯片100b可以不执行终止操作。
读取使能信号nREx的逻辑电平可以在ODT信号ODTx的激活点处被检测。例如，ODT信号ODTx的激活点可以与ODT信号ODTx的上升沿相对应。这里，当读取使能信号nREx被检测为禁用(例如，高)时，ODT模式被确定为写入ODT模式，并且未被选择的第一、第三和第四存储器芯片100a、200a和200b中的每一个可以根据确定的写入ODT模式激活第一ODT控制信号ODT_EN1。相应地，可以使能I/O电路130中的写入ODT电路132。接下来，第一ODT控制信号ODT_EN1可以在ODT信号ODTx的去激活点处被去激活。因此，可以禁用I/O电路130中的写入ODT电路132。
图9是进一步示出可以由根据本发明构思的实施例的存储设备和操作方法执行的读取操作的另一时序图。
参考图3、图6和图9，当使能(例如，低)第一芯片使能信号nCEx_1并且第二芯片使能信号nCEx_2是禁用电平(例如，高)时，命令CMD和地址ADD经由I/O线通信。ODT信号ODTx在通过I/O线从存储器10b以高速输出数据的时段之前转换到使能电平(例如，高)。例如，可以选择第二存储器芯片100b，并且可以不选择第一、第三和第四存储器芯片100a、200a和200b。
被施加禁用的第二芯片使能信号nCEx_2的第三存储器芯片200a和第四存储器芯片200b可以在ODT信号ODTx被使能的ODT时段期间执行终止操作，并且在这种情况下，ODT电阻可以是第一ODT电阻器RTT1的电阻。被施加使能的第一芯片使能信号nCEx_1的第一存储器芯片100a可以在ODT信号ODTx被使能的ODT时段期间执行终止操作，并且在这种情况下，ODT电阻可以是第二ODT电阻器RTT2的电阻。被施加使能的第一芯片使能信号nCEx_1的第二存储器芯片100b可以不执行终止操作。
读取使能信号nREx的电平可以在ODT信号ODTx的激活点处被检测。例如，ODT信号ODTx的激活点可以与ODT信号ODTx的上升沿相对应。这里，当使能的读取使能信号nREx(例如，低)被检测到时，ODT模式可以被确定为读取ODT模式，并且未被选择的第一、第三和第四存储器芯片100a、200a和200b中的每一个可以根据确定的读取ODT模式激活第二ODT控制信号ODT_EN2。相应地，可以使能输入电路140的读取ODT电路142。接下来，第二ODT控制信号ODT_EN2可以在ODT信号ODTx的去激活点处被去激活。相应地，可以禁用输入电路140中的读取ODT电路142。
图10是总结用于在根据本发明构思的实施例的如图3所描述的一个的存储设备中执行写入操作的控制方法的流程图，该存储设备包括控制器20和存储器10a。该控制方法可以使用在控制器20上运行的软件资源，以及例如由控制器20和存储器10a提供的硬件资源来实施。
参考图3和图10，控制器20发出写入命令WCMD和地址ADD(S110)。然后，控制器20生成读取使能信号nREx、ODT信号ODTx和第一芯片使能信号nCEx_1和第二芯片使能信号nCEx_2(S120)。在某些实施例中，这些前两个操作(S110和S120)在其执行上可以是基本上顺序的或同时的。然后，控制器20可以将写命令WCMD、地址ADD、读使能信号nREx、ODT信号ODTx、和第一芯片使能信号和nCEx_1和第二芯片使能信号nCEx_2通信到存储器10a(S130)。
存储器10a基于读取使能信号nREx和ODT信号ODTx将ODT模式确定为写入ODT模式，并且生成写入ODT控制信号(S140)。例如，可以选择第二存储器芯片100b，并且可以不选择第一、第三和第四存储器芯片100a、200a和200b。在这种情况下，第一存储器芯片100a可以生成写入ODT控制信号，使得写入ODT电路提供第二ODT电阻器RTT2，并且第三存储器芯片200a和第四存储器芯片200b中的每一个可以生成写入ODT控制信号，使得写入ODT电路提供第一ODT电阻器RTT1。存储器10a使能写入ODT电路(S150)。
然后，控制器20通信要写入存储器10a的数据(S160)，于是存储器10a的第一存储器芯片100a执行写入操作(S170)。控制器20去激活ODT信号ODTx(S180)，以及将去激活的ODT信号ODTx通信到到存储器10a(S185)。然后，存储器10a响应于去激活的ODT信号ODTx禁用写入ODT电路(S190)。
图11是总结用于在根据本发明构思的实施例的如图3所描述的一个的存储设备中执行读取操作的控制方法的流程图，该存储设备包括控制器20和存储器10a。该控制方法可以使用在控制器20运行的软件资源以及例如由控制器20和存储器10a提供的硬件资源来实施。
参考图3和图11，控制器20发出读取命令RCMD和地址ADD(S210)。控制器20生成读取使能信号nREx、ODT信号ODTx、和第一芯片使能信号nCEx_1和第二芯片使能信号nCEx_2(S220)。这些前两个操作S210和S220在其执行上可以是基本上顺序的或同时的。控制器20将读取命令RCMD、地址ADD、读取使能信号nREx、ODT信号ODTx、和第一芯片使能信号nCEx_1和第二芯片使能信号nCEx_2通信到存储器10a(S230)。
存储器10a基于读取使能信号nREx和ODT信号ODTx将ODT模式确定为读取ODT模式，并且生成读取ODT控制信号(S240)。例如，可以选择第二存储器芯片100b，并且可以不选择第一、第三和第四存储器芯片100a、200a和200b。在这种情况下，第一存储器芯片100a可以生成读取ODT控制信号，使得读取ODT电路提供第二ODT电阻器RTT2，并且第三存储器芯片200a和第四存储器芯片200b中的每一个可以生成读取ODT控制信号，使得读取ODT电路提供第一ODT电阻器RTT1。然后，存储器10a可以使能读取ODT电路(S250)。
存储器10a的第一存储器芯片100a执行读取操作(S260)，以及将相应的读取数据通信到控制器20(S270)。控制器20去激活ODT信号ODTx(S280)，以及控制器20将去激活的ODT信号ODTx通信到存储器10a(S285)。然后，存储器10a响应于去激活的ODT信号ODTx而禁用读取ODT电路(S290)。
图12是示出根据本发明构思的实施例的存储设备SD2的框图。
参考图12，存储设备SD2包括存储器30和控制器40，其中存储器30包括存储器芯片300a、300b、400a和400b。存储器芯片300a可以包括ODT电路301并且存储器芯片400a可以包括ODT电路401。存储设备SD2可以被理解为图1中描述的存储设备SD1的修改版本。在下文中，将根据本实施例的通过集中于图1的存储设备SD1与存储设备SD2之间的差异来给出描述。
存储器30和控制器40可以经由第一至第七信号线SL1至SL7彼此通信。命令和地址可以经由第一信号线SL1通信，并且接下来，数据可以经由第一信号线SL1通信。数据选通信号DQS可以经由第二信号线SL2通信。控制信号CTRL可以经由第三信号线SL3通信。第一芯片使能信号nCEx_1可以经由第四信号线SL4通信。第二芯片使能信号nCEx_2可以经由第五信号线SL5通信。第一ODT信号ODT1x可以经由第六信号线SL6通信，并且第二ODT信号ODT2x可以经由第七信号线SL7通信。
存储器30可以包括第一至第七引脚P1至P7，并且存储器芯片300a、300b、400a和400b可以共同地连接到第一至第三引脚P1至P3、第六引脚P6和第七引脚P7中的每一个。第一引脚P1可以分别地连接到第一信号线SL1。存储器芯片300a和存储器芯片300b可以连接到第四引脚P4，并且存储器芯片400a和存储器芯片400b可以连接到第五引脚P5。控制器40可以包括分别地连接到第一至第七信号线SL1至SL7的第一至第七引脚P1'至P7'。
根据图12所示的实施例，存储器30可以分别地经由第六引脚P6和第七引脚P7从控制器20接收第一ODT信号ODT1x和第二ODT信号ODT2x。例如，第一ODT信号ODT1x可以是用于控制写入ODT电路的信号，并且可以定义写入ODT电路的使能时段。可替代地，第二ODT信号ODT2x可以是用于控制读取ODT电路的信号，并且可以定义读取ODT电路的使能时段。因此，未被选择的存储器芯片300a可以基于第一ODT信号ODT1x和第二ODT信号ODT2x使能ODT电路301，并且未被选择的存储器芯片400a和存储器芯片400b中的每一个可以基于第一ODT信号ODT1x和第二ODT信号ODT2x使能ODT电路401。因此，来自未被选择的存储器芯片300a、400a和400b的信号反射可以被抑制，并且信号余量被提高。
图13是在另一示例(SD2a)中示出根据本发明构思的实施例的图12的存储设备SD2的框图。
参考图13，存储设备SD2a可以包括存储器30a和控制器40，并且存储器30a可以包括第一至第四存储器芯片300a、300b、400a和400b。例如，可以使能(例如，低)第一芯片使能信号nCEx_1，并且可以禁用(例如，高)第二芯片使能信号nCEx_2。控制器40可以向存储器30a提供选择第二存储器芯片100b的地址。
因此，可以选择第二存储器芯片300b，并且可以不选择第一、第三和第四存储器芯片300a、400a和400b。因此，需要抑制来自未被选择的第一、第三和第四存储器芯片300a、400a和400b的信号反射的方法。在本发明构思的一个实施例中，使能未被选择的第一存储器芯片300a中的ODT电路301、未被选择的第三存储器芯片400a中的ODT电路401和未被选择的第四存储器芯片400b中的ODT电路402，而禁用所选择的第二存储器芯片300b中的ODT电路302。
第一存储器芯片300a和第二存储器芯片300b可以从控制器40接收第一芯片使能信号nCEx_1、信号SGN以及第一ODT信号ODT1x和第二ODT信号ODT2x。例如，信号SGN可以是图12的数据信号、数据选通信号DQS或控制信号CTRL中的一个。当使能第一ODT信号ODT1x时，第一存储器芯片300a可以基于第一芯片使能信号nCEx_1确定写入ODT电路的ODT电阻。当使能第一芯片使能信号nCEx_1时，第一存储器芯片300a可以将写入ODT电路的ODT电阻确定为第二ODT电阻器RTT2的电阻。当使能第二ODT信号ODT2x时，第一存储器芯片300a可以基于第一芯片使能信号nCEx_1确定读取ODT电路的ODT电阻。当使能第一芯片使能信号nCEx_1时，第一存储器芯片300a可以将读取ODT电路的ODT电阻确定为第二ODT电阻器RTT2的电阻。
第三存储器芯片400a和第四存储器芯片400b可以从控制器40接收第二芯片使能信号nCEx_2、信号SGN以及第一ODT信号ODT1x和第二ODT信号ODT2x。例如，信号SGN可以是图12的数据信号、数据选通信号DQS或控制信号CTRL。当使能第一ODT信号ODT1x时，第三存储器芯片400a和第四存储器芯片400b可以基于第二芯片使能信号nCEx_2确定写入ODT电路的ODT电阻。例如，当禁用第二芯片使能信号nCEx_2时，第三存储器芯片400a和第四存储器芯片400b中的每一个可以将写入ODT电路的ODT电阻确定为第一ODT电阻器RTT1的电阻。当使能第二ODT信号ODT2x时，第三存储器芯片400a和第四存储器芯片400b可以基于第二芯片使能信号nCEx_2确定读取ODT电路的ODT电阻。当禁用第二芯片使能信号nCEx_2时，第三存储器芯片400a和第四存储器芯片400b中的每一个可以将读取ODT电路的ODT电阻确定为第一ODT电阻器RTT1的电阻。第一ODT电阻器RTT1和第二ODT电阻器RTT2可以具有不同的或相同的电阻值。在本发明构思的某些实施例中，第一ODT电阻器RTT1或第二ODT电阻器RTT2可以具有无限大的电阻值。
图14是在又一示例(SD2a)中示出根据本发明构思的实施例的图12的存储设备SD2的框图。
参考图14，存储设备SD2b可以包括控制器40和存储器30b，存储器30b包括第一至第四存储器芯片300a、300b、400a和400b。例如，可以禁用(例如，高)第一芯片使能信号nCEx_1，并且使能(例如，低)第二芯片使能信号nCEx_2。控制器40可以向存储器30b提供选择第三存储器芯片400a的地址。
因此，可以选择第三存储器芯片400a，并且可以不选择第一存储器芯片300a、第二存储器芯片300b和第四存储器芯片400b，使得需要抑制来自未被选择的第一存储器芯片300a、第二存储器芯片300b和第四存储器芯片400b的信号反射的方法。在实施例中，使能未被选择的第一存储器芯片300a中的ODT电路301、未被选择的第二存储器芯片300b中的ODT电路302和未被选择的第四存储器芯片400b中的ODT电路402，而禁用所选择的第三存储器芯片400a中的ODT电路401。
第一存储器芯片300a和第二存储器芯片300b从控制器40接收第一芯片使能信号nCEx_1、信号SGN以及第一ODT信号ODT1x和第二ODT信号ODT2x。这里再次，信号SGN可以是图12的数据信号、数据选通信号DQS或控制信号CTRL。当使能第一ODT信号ODT1x时，第一存储器芯片300a和第二存储器芯片300b可以基于第一芯片使能信号nCEx_1确定写入ODT电路的ODT电阻。当禁用第一芯片使能信号nCEx_1时，第一存储器芯片300a和第二存储器芯片300b可以将写入ODT电路的ODT电阻确定为第一ODT电阻器RTT1的电阻。在假设使能第二ODT信号ODT2x的一个实施例中，第一存储器芯片300a和第二存储器芯片300b可以基于第一芯片使能信号nCEx_1确定读取ODT电路的ODT电阻。然而，当禁用第一芯片使能信号nCEx_1时，第一存储器芯片300a和第二存储器芯片300b可以将读取ODT电路的ODT电阻确定为第一ODT电阻器RTT1的电阻。
第三存储器芯片400a和第四存储器芯片400b从控制器40接收第二芯片使能信号nCEx_2、信号SGN以及第一ODT信号ODT1x和第二ODT信号ODT2x。在假设使能第一ODT信号ODT1x的一个实施例中，第四存储器芯片400b可以基于第二芯片使能信号nCEx_2确定写入ODT电路的ODT电阻。然而，当使能第二芯片使能信号nCEx_2时，第四存储器芯片400b可以将写入ODT电路的ODT电阻确定为第二ODT电阻器RTT2的电阻。当使能第二ODT信号ODT2x时，第四存储器芯片400b可以基于第二芯片使能信号nCEx_2确定读取ODT电路的ODT电阻。当使能第二芯片使能信号nCEx_2时，第四存储器芯片400b可以将读取ODT电路的ODT电阻确定为第二ODT电阻器RTT2的电阻。再次，第一ODT电阻器RTT1和第二ODT电阻器RTT2可以具有相同的或不同的电阻值，并且第一ODT电阻器RTT1和第二ODT电阻器RTT2中的一个或两者可以具有无限大的电阻值。
图15是在一个示例(300a)中进一步示出根据本发明构思的实施例的图12、图13和/或图14的第一存储器芯片的框图。
参考图3、图12、图13、图14和图15，第一存储器芯片300a包括ODT检测器310、ODT控制电路320和ODT电路301。ODT检测器310接收第一ODT信号ODT1x和第二ODT信号ODT2x，并根据接收的第一ODT信号ODT1x和第二ODT信号ODT2x生成第一内部ODT信号ODT1i和第二内部ODT信号ODT2i。ODT控制电路320可以基于第一内部ODT信号ODT1i和第二内部ODT信号ODT2i、第一芯片使能信号nCEx_1以及地址ADD生成ODT控制信号ODT_EN。当ODT控制信号ODT_EN被激活时，ODT电路301接收信号SGN并且可以提供第一ODT电阻器(例如，图3中的第一ODT电阻器RTT1)或第二ODT电阻器(例如，图3中的第二ODT电阻器RTT2)。例如，信号SGN可以是从图12的第一引脚P1、第二引脚P2和第三引脚P3中的至少一个接收的信号。
图16是在另一示例(300a')中进一步示出根据本发明构思的实施例的图12、图13和图14的第一存储器芯片的框图。
参考图16，第一存储器芯片300a'包括ODT检测器310、ODT控制电路320、I/O电路330和输入电路340。另外，第一存储器芯片300a'还包括存储器核心MC，其中存储器核心MC包括存储器单元阵列、行解码器、页缓冲器、电压生成器以及其他传统地理解的在下文被统称为组成数据通路电路的组件。参考图12和图16，第二存储器芯片300b可以被实施得与第一存储器芯片300a'基本上相同。第三存储器芯片400a和第四存储器芯片400b也可以被实施得与第一存储器芯片300a'基本上相同，第三存储器芯片400a和第四存储器芯片400b的ODT控制电路接收第二芯片使能信号nCEx_2而不是第一芯片使能信号nCEx_1。
假设这种配置，ODT检测器310接收第一ODT信号ODT1x和第二ODT信号ODT2x，并根据接收的第一ODT信号ODT1x和第二ODT信号ODT2x生成第一内部ODT信号ODT1i和第二内部ODT信号ODT2i。ODT检测器310可以包括输入缓冲器，该输入缓冲器缓冲第一ODT信号ODT1x和第二ODT信号ODT2x，从而输出第一内部ODT信号ODT1i和第二内部ODT信号ODT2i。输入电路340可以包括输入缓冲器341和读取ODT电路342。输入缓冲器341可以接收读取使能信号nREx，并且可以通过缓冲接收的读取使能信号nREx来输出内部读取使能信号nREi。读取ODT电路342可以被实施得与图12的ODT电路301类似。
I/O输出电路330可以包括I/O缓冲器331和写入ODT电路332。I/O电路330可以向控制器40通信(发送)多个数据信号DQ0至DQN和数据选通信号DQS/从控制器40(参见图12)通信(接收)多个数据信号DQ0至DQN和数据选通信号DQS，其中“n”为正整数(例如7)。I/O缓冲器331可以向存储器核心MC输出数据或者从存储器核心MC接收数据。例如，写入ODT电路332可以被实施得与图12的ODT电路301类似。
ODT控制电路320可以基于第一内部ODT信号ODT1i和第二内部ODT信号ODT2i将ODT模式确定为写入ODT模式或读取ODT模式，并且可以根据确定的ODT模式生成用于控制写入ODT电路332的第一ODT控制信号ODT_EN1和用于控制读取ODT电路342的第二ODT控制信号ODT_EN2。在实施例中，ODT控制电路320可以在第一内部ODT信号ODT1i被激活时生成第一ODT控制信号ODT_EN1，在第二内部ODT信号ODT21被激活时生成第二ODT控制信号ODT_EN2。另外，ODT控制电路320可以基于第一芯片使能信号nCEx_1和地址ADD确定ODT电阻。
在假设确定的ODT模式是写入ODT模式的一个实施例中，写入ODT电路332可以提供第一ODT电阻器RTT1或第二ODT电阻器RTT2。因此，当禁用第一芯片使能信号nCEx_1时，第一ODT控制信号ODT_EN1可以指示第一ODT电阻器RTT1，并且因此写入ODT电路332可以提供第一ODT电阻器RTT1。当使能第一芯片使能信号nCEx_1并且地址ADD指示第二存储器芯片100b时，第一ODT控制信号ODT_EN1可以指示第二ODT电阻器RTT2，并且因此，写入ODT电路332可以提供第二ODT电阻器RTT2。当使能第一芯片使能信号nCEx_1并且地址ADD指示第一存储器芯片300a时，可以去激活第一ODT控制信号ODT_EN1，并且因此，可以禁止写入ODT电路332。
在假设确定的ODT模式是读取ODT模式的实施例中，读取ODT电路342可以提供第一ODT电阻器RTT1或第二ODT电阻器RTT2。因此，当禁用第一芯片使能信号nCEx_1时，第二ODT控制信号ODT_EN2可以指示第一ODT电阻器RTT1，并且因此，读取ODT电路342可以提供第一ODT电阻器RTT1。当使能第一芯片使能信号nCEx_1并且地址ADD指示第二存储器芯片300b时，第二ODT控制信号ODT_EN2可以指示第二ODT电阻器RTT2，并且因此，读取ODT电路342可以提供第二ODT电阻器RTT2。当使能第一芯片使能信号nCEx_1并且地址ADD指示第一存储器芯片300a时，可以去激活第二ODT控制信号ODT_EN2，并且因此，可以禁用读取ODT电路342。
图17是根据本发明构思的实施例的电子装置1000的框图。
参考图17，电子装置1000可以包括处理器1100、存储器器件1200、存储设备1300、调制解调器1400、I/O设备1500和电源供应1600。根据本实施例，存储设备1300可以根据参考图1至图16详细描述的实施例来实施。详细地，存储设备1300可以包括存储器和控制器，并且存储器可以包括用于从控制器接收ODT信号的ODT引脚。因此，当在存储设备1300中的存储器和控制器之间执行高速通信时，信号的反射可以被抑制并且命令开销时间可以被减少，并且因此存储设备1300的性能和电子装置1000的整体性能可以被提高。
存储器还可以包括用于分别地从控制器接收第一芯片使能信号和第二芯片使能信号的第一片使能信号引脚和第二芯片使能信号引脚。因此，当在存储设备1300中的存储器和控制器之间执行高速通信时，通过调整特定沟道环境中的ODT电阻值可以更有效地抑制信号的反射，并且因此存储设备1300的性能和电子装置1000的整体性能可以进一步被提高。
尽管已经参考本发明构思的实施例具体地显示和描述了本发明构思，但将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (19)

1.一种存储器器件，包含：
第一存储器芯片，其包括第一裸芯上终止(ODT)电路；
第二存储器芯片，其包括第二ODT电路；
第一芯片使能信号引脚，其接收选择性地使能所述第一存储器芯片的第一芯片使能信号；
第二芯片使能信号引脚，其接收选择性地使能所述第二存储器芯片的第二芯片使能信号；
接收ODT信号的单个ODT引脚，其共同地连接到第一存储器芯片和第二存储器芯片，
其中所述ODT信号定义第一ODT电路和第二ODT电路中的至少一个的使能时段，
响应于所述ODT信号和所述第一芯片使能信号，不选择第一存储器芯片并使能第一ODT电路以终止由第一存储器芯片接收的信号，以及
响应于所述ODT信号和所述第二芯片使能信号，选择第二存储器芯片并且第二ODT电路被禁用。
2.如权利要求1所述的存储器器件，其中响应于所述ODT信号被使能并且所述第一芯片使能信号被禁用，使能第一ODT电路并且第一ODT电路被配置为提供第一ODT电阻器，所述第一ODT电阻器终止由第一存储器芯片接收的信号。
3.如权利要求1所述的存储器器件，其中响应于所述ODT信号被使能和所述第一芯片使能信号被使能，禁用第一ODT电路。
4.如权利要求1所述的存储器器件，还包括：
第三存储器芯片，其包括第三ODT电路，
其中所述第一芯片使能信号共同地连接到第一存储器芯片和第三存储器芯片。
5.如权利要求4所述的存储器器件，其中响应于所述ODT信号被使能、所述第一芯片使能信号被使能、并且所述第二芯片使能信号被禁用，选择第一存储器芯片，不选择第二和第三存储器芯片，使得第二ODT电路被使能并且第二ODT电路被配置为提供第一电阻器，第三ODT电路被使能并且被配置为提供第二电阻器。
6.如权利要求4所述的存储器器件，其中响应于所述ODT信号被使能、所述第一芯片使能信号被禁用、并且所述第二芯片使能信号被使能，不选择第一存储器芯片和第三存储器芯片并且选择第二存储器芯片，使得第一ODT电路被使能并且第一ODT电路被配置为提供第一ODT电阻器，并且第三ODT电路被使能并且被配置为提供第一ODT电阻器。
7.如权利要求1所述的存储器器件，其中由第一存储器芯片接收的信号是数据信号、数据选通信号和读取使能信号中的至少一个。
8.如权利要求7所述的存储器器件，其中由第一存储器芯片接收的信号是读取使能信号，并且
第一ODT电路包含ODT控制电路，所述ODT控制电路响应于所述读取使能信号来确定相应的ODT模式。
9.如权利要求8所述的存储器器件，其中第一ODT电路的相应的ODT模式的确定发生在ODT信号的激活点处。
10.如权利要求9所述的存储器器件，其中一旦确定第一ODT电路的ODT模式是写入ODT模式时，第一ODT电路的ODT控制电路就生成写入ODT控制信号。
11.如权利要求9所述的存储器器件，其中一旦确定第一ODT电路的ODT模式是读取ODT模式时，第一ODT电路的ODT控制电路就生成读取ODT控制信号。
12.一种控制包括第一存储器芯片和第二存储器芯片的存储器器件的方法，所述第一存储器芯片包括第一裸芯上终止(ODT)电路和所述第二存储器芯片包括第二ODT电路，所述方法包含：
响应于由控制器生成并相应地施加到存储器器件的引脚的读取使能信号、第一芯片使能信号、第二芯片使能信号和ODT信号，所述存储器器件选择第一存储器芯片并且未选择第二存储器芯片，其中所述ODT信号共同地从所述存储器器件的单个引脚施加到第一存储器芯片和第二存储器芯片；
在未选择第二存储器芯片时，使能第二ODT电路来终止由第二存储器芯片接收的信号；
在选择第一存储器芯片时，禁用第一ODT电路；
接收写入数据；以及
在终止由第二存储器芯片接收的信号的同时，执行第一存储器芯片中的写入操作。
13.如权利要求12所述的方法，其中所述第一存储器芯片的选择和所述第二存储器芯片的未选择分别响应于第一芯片使能信号和第二芯片使能信号而发生。
14.如权利要求12所述的方法，其中由所述第二存储器芯片接收的信号的终止包含：响应于ODT信号使能第二存储器芯片的第二ODT电路。
15.如权利要求12所述的方法，还包含：
响应于所述读取使能信号和所述ODT信号确定所述第一存储器芯片的写入ODT模式。
16.一种控制包括第一存储器芯片和第二存储器芯片的存储器器件的方法，所述第一存储器芯片包括第一裸芯上终止(ODT)电路，所述第二存储器芯片包括第二ODT电路，所述方法包含：
响应于由控制器生成并且相应地施加到存储器器件的引脚的读取使能信号、第一芯片使能信号、第二芯片使能信号和ODT信号，所述存储器器件选择第一存储器芯片并且未选择第二存储器芯片，其中所述ODT信号共同地从所述存储器器件的单个引脚施加到第一存储器芯片和第二存储器芯片；
在未选择第二存储器芯片时，使能第二ODT电阻器来终止由第二存储器芯片接收的信号；
在选择第一存储器芯片时，禁用第一ODT电路；并且
在终止由第二存储器芯片接收的信号的同时，执行第一存储器芯片中的读取操作。
17.如权利要求16所述的方法，其中第一存储器芯片的选择和第二存储器芯片的未选择分别响应于所述第一芯片使能信号和所述第二芯片使能信号而发生。
18.如权利要求16所述的方法，其中，由所述第二存储器芯片接收的信号的终止包含：响应于ODT信号使能所述第二存储器芯片的第二ODT电路。
19.如权利要求16所述的方法，还包含：
响应于所述读取使能信号和所述ODT信号，确定第一存储器芯片和第二存储器芯片的读取ODT模式。
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