CN103226383A - 具有多个存储器管芯和控制器管芯的半导体存储装置 - Google Patents

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Abstract

包括多个存储器管芯和控制器管芯的半导体存储装置。该控制器管芯连接到内部控制总线。该控制器管芯被配置成响应于外部读命令而向所述存储器管芯中的所选择的存储器管芯提供内部读命令。所选择的存储器管芯被配置成响应于内部读命令而向控制器提供读数据；其中当存储器管芯中的至少两个存储器管芯被选为所选择的存储器管芯时，对于所述至少两个存储器管芯而言，在控制器管芯接收到外部读命令与接收到来自所选择的存储器管芯的读数据之间的延时不同。

Description

具有多个存储器管芯和控制器管芯的半导体存储装置
本申请为申请号为201180010822.2、申请日为2011年2月7日、发明名称为“具有多个存储器管芯和控制器管芯的半导体存储装置”的申请的分案申请。
技术领域
本发明总体上涉及半导体存储装置，尤其涉及具有多个存储器管芯和控制器管芯的半导体存储装置。
背景技术
将多个堆叠的半导体芯片（诸如DRAM装置）集成在单个封装中的多芯片封装（MCP）实现了比被封装在专用封装中的单独芯片更高的密度。
授予给Rajan的美国专利7,515,453描述了与两个或更多个DRAM管芯一起被封装在单个封装中的接口芯片。该接口芯片能够通过共享数据总线与多个DRAM管芯通信，以便在给定时间仅单个管芯能够被访问。可替换地，每个DRAM管芯可以具有到接口管芯的专用数据总线，以便多个接口能够被并行地操作以提供更高的带宽。
授予给Rajan等人的美国专利7,386,656示出了与缓冲器芯片一起位于同一封装中的堆叠的DRAM管芯的各种配置。外部命令总线（地址、控制和时钟）可以由接口芯片缓冲并在公共内部总线上被提供至所有DRAM管芯，或者其可以在分离内部总线上被提供至每个DRAM管芯，或者其可以在每个分离内部总线上被提供至若干个DRAM管芯。外部数据总线可以由接口芯片双向缓冲并在公共内部总线上被提供至所有DRAM管芯，或者其可以在分离内部总线上被提供至每个DRAM管芯，或者其可以在每个分离内部总线上被提供至若干个DRAM管芯。
然而，这些以及其他现有MCP实现方式具有各种缺陷，包括高的功耗。这是有问题的，对于电池电能是有限资源的移动设备而言尤其如此。因此，在工业上期望能够设计出具有降低的功耗的MCP。
发明内容
根据宽泛的方面，本发明致力于提供一种半导体存储装置，其包括：多个存储器管芯；连接到内部控制总线的控制器管芯，该控制器管芯被配置成响应于外部读命令而向所述存储器管芯中所选择的存储器管芯提供内部读命令；其中所选择的存储器管芯被配置成响应于所述内部读命令而向控制器管芯返回所读数据；其中当所述存储器管芯中的至少两个存储器管芯被选为所选择的存储器管芯时，对于该至少两个存储器管芯而言，在控制器管芯接收到外部读命令与控制器管芯接收到来自所选择的存储器管芯的读数据之间的延时不同。
在阅读了下面结合附图对本发明具体实施方式的描述之后，本发明的其他方面和特征对本领域普通技术人员而言将变得显而易见。
附图说明
现在将参照附图、仅通过示例的方式描述本发明的实施方式，其中：
图1是根据本发明特定非限制性实施方式的采用控制器管芯和多个存储器管芯的多芯片封装（MCP）的框图；
图2A和2B是在总线和引脚容量方面示出了MCP的不同的可能配置的框图；
图3是示出了在读操作期间各种系统部件之间可能的交互的信号流图；
图4是示出了在存储器管芯没有相对于全局时钟信号来时钟控制它们的读输出的情况下，控制器管芯将从存储器管芯接收到的读数据进行重新同步的时序图；
图5示出了用于堆叠存储器管芯和控制器管芯以制作MCP的物理配置的示例；以及
图6是根据本发明特定非限制性实施方式的多排（rank）MCP RDIMM的图示。
具体实施方式
图1示出了半导体存储装置100的框图，其包括多个存储器管芯(die)110A、110B、110C和110D以及控制器管芯120。半导体存储装置100可以被称为多芯片封装（MCP）。存储器管芯110A、110B、110C和110D中的每个存储器管芯和控制器管芯120可以被称为“已知合格管芯（KGD）”，用于表明在封装到MCP100之前其已经以晶圆形式被充分测试。
存储器管芯（KGD）110A、110B、110C和110D可以是动态随机存取存储器（DRAM）装置（包括同步DRAM-SDRAM）或其他种类的存储装置，尤其是被期望具有低的读和写延时的装置。在该特定示例中，存储器管芯的数量是4，但这不应当被认为是限制性的。在特定的非限制性示例实施方式中，存储器管芯110A、110B、110C和110D中的一个或多个可以是符合JEDEC DDR3标准JESD79-3C（通过引用将其合并到本文）的DRAM装置。在一些实施方式中，存储器管芯110A、110B、110C和110D的不同子集可以符合不同的标准，所述标准可以包括或不包括前述的JEDEC JESD79-3C标准。
控制器管芯120可以被称为“桥芯片”，因为其向存储器管芯110A、110B、110C和110D提供至外面世界的接口。具体地，外部控制总线130和外部数据总线140通过连接到控制器管芯120来将存储控制器150连接到MCP100。存储控制器150和MCP100可以都经由母板160进行连接。存储控制器150与MCP100之间的连接可以是直接的，或者经由寄存器和/或经由一个或多个其他MCP。控制器管芯120可以被配置成根据给定的标准（诸如JEDEC DDR3）与外部控制总线130和外部数据总线140进行交互，以便从存储控制器150的视角来看，MCP100被认为是符合标准的装置。
外部控制总线130携带来自存储控制器150的命令/地址信号和全局时钟信号。外部数据总线140包括在活动（active）时携带有效数据的外部数据线和携带数据选通信号的数据选通线。数据选通信号是用于指示外部数据线何时是活动的并因此携带有效数据的时钟信号。由于数据可以源自存储控制器150或源自MCP100，所以依赖于是正在从存储控制器150向MCP100传递写数据还是正在从MCP100向存储控制器150传递读数据而由存储控制器150或MCP100占用数据选通线。
用于提供命令/地址信号和全局时钟信号的外部控制总线130被缓冲并沿着内部控制总线被提供给每个存储器管芯。命令/地址信号和全局时钟信号能够以小至一个时钟周期的延时被传递给内部控制总线。在所示的实施方式中，提供了分离的专用内部控制总线190A、190B、190C和190D，每个存储器管芯110A、110B、110C和110D分别使用一个专用内部控制总线。因此，当来自存储控制器150的命令被寻址到存储器管芯110A、110B、110C和110D中的特定一个存储器管芯而非其他存储器管芯时，控制器管芯120确定命令的目的地存储器管芯并仅激活至该目的地存储器管芯的内部控制总线，这节省了功率。可替换地，能够提供由所有存储器管芯110A、110B、110C和110D并行共享的单个内部控制总线。这降低了控制器管芯120上的焊盘的数量和MCP100中的互连的数量，但以增加的功耗为代价。
控制器管芯120也通过各个内部数据总线170A、170B、170C和170D连接到存储器管芯110A、110B、110C和110D。将控制器管芯120连接到存储器管芯110A、110B、110C和110D中的特定一个存储器管芯的内部数据总线包括在活动时携带有效数据的内部数据线和携带数据选通信号的数据选通线。数据选通信号是用于指示内部数据线何时是活动的并因此携带有效数据的时钟信号。由于数据可以源自控制器管芯120或源自存储器管芯110A、110B、110C和110D中的特定一个存储器管芯，所以依赖于是正在从特定的存储器管芯向控制器管芯120传递写数据还是正在从控制器管芯120向特定的存储器管芯传递读数据而由控制器管芯120或特定的存储器管芯占用该数据选通线。
为了改善性能，尤其是在高频的情况下，控制器管芯120能够被配置成向外部接口（即向外部数据总线140和外部控制总线130）提供片内终结器（ODT）。为此目的，控制器管芯120能够实施由例如JEDEC DDR3标准所描述的各种ODT选项。一个此类选项是对电源电压VDDQ和VSSQ实施分裂阻性终结（split resistive termination）。可替换地，为了节省功率，可以使用针对被调节至VDDQ与VSSQ之间的中间电压的终结电压的单个阻性终结，诸如VTT=1/2(VDDQ-VSSQ)。后一技术的示例在被转让给本申请的受让人的、名称为“Termination Circuit for On-Die Termination”的美国专利申请公开号No.2010/0201397中进行了描述，其通过引用而被合并到本文。为此目的，可以使用线性VTT调节器以实现低成本和易于在控制器管芯120上集成，或者可以使用感应调节器以提供更高的功率效率。在这种情况中，VTT调节器可以被集成在MCP100中。可替换地，可以通过母板160和MCP上的专用VTT引脚或多个VTT引脚来向MCP100提供VTT。
应当意识到，由于从控制器管芯120至每个存储器管芯110A、110B、110C和110D的短的互连距离（即使对于距离控制器管芯120最远的存储器管芯（位于同一MCP100内）而言该距离仍然是保持相对短的），所以内部数据总线170A、170B、170C和170D以及内部控制总线（或总线190A、190B、190C和190D）不需要片内终结器。为此目的，设想在完全没有片内终结器的情况下（这节省了芯片实际面积）或者在具有提供能够被关闭（例如，如JEDEC DDR3标准所提供的那样通过扩展模式寄存器编程和/或通过将ODT焊盘连接到电源电压）的片内终结器的能力的情况下，实施存储器管芯110A、110B、110C和110D。在这两种情况下，ODT的不存在（或禁用）与ODT被激活相比产生更低的功耗。
为了知道哪个内部数据总线170A、170B、170C和170D将激活以用于读或写操作，需要控制器管芯120基于经由外部控制总线130接收到的命令/地址信号来识别所选的存储器管芯。各种可能的实现方式能够允许所选的存储器管芯被控制器管芯120所识别。为了说明这些实现方式中的一些实现方式，简单地假设四个（4）存储器管芯110A、110B、110C和110D中的每个的大小相同且等于2N个可寻址字，即可修改为由N个地址比特表示。MCP的容量因此实际上是2N+2个字，其可修改为由N+2个比特表示。
在一个可能的实现方式中，如图1所示，存储控制器150与好像是4排（rank）DRAM装置的MCP100交互，从而除了识别所选存储器管芯内的期望地址之外还需要排的选择（实际上是存储器管芯的选择）。为此目的，存储控制器150通过使用被直接提供给控制器管芯120的四个（4）芯片使能（CE*）线180来识别所选的存储器管芯。由控制器管芯120沿着外部控制总线130接收到的命令/地址信号对识别所选存储器管芯的地址空间内的地址所需的N个比特进行编码。
在另一可能的实现方式中，存储控制器与好像是2排DRAM装置的MCP交互，从而除了识别一排的地址空间中的期望地址之外还需要该排的选择。为此目的，存储控制器通过使用被直接提供给控制器管芯的两个（2）芯片使能（CE*）线来识别所选的排，而由控制器管芯沿着外部控制总线接收到的命令/地址信号包括一个（1）额外比特以识别所选的存储器管芯。剩余的N个地址比特识别所选存储器管芯的地址空间中的地址。
在再一可能的实现方式中，存储控制器与好像是具有四（4）倍的存储体（bank）、行或列数量的DRAM装置的MCP交互。为此目的，存储控制器通过使用形成由外部控制总线上的命令/地址信号所编码的地址的一部分的两个（2）附加地址比特来隐式地识别所选的存储器管芯。剩余的N个地址比特识别被隐式选择的存储器管芯的地址空间中的地址。
本领域技术人员将意识到，内部和外部数据总线不需要具有相同的宽度（引脚数）、总速度或每个引脚的速度。特别地，设想通过使用各种不同的配置（一些配置现在没有示出）来满足外部数据总线的带宽需求。
例如，考虑外部数据总线140是P个导线宽度且每个引脚容量为R（每个引脚每秒为R比特）。这在外部数据总线140上产生了P x R（每秒Px R比特）的总容量。如果假设每个内部数据总线170A、170B、170C和170D是相同的，而且如果每个这种内部数据总线具有相同的宽度P但每个引脚容量为1/2R（每个引脚每秒为1/2R比特），则图2A的情况是可应用的。具体地，存储器管芯110A、110B、110C和110D中的两个（2）存储器管芯应当被同时激活，以便对应于被激活的存储器管芯的内部数据总线的合计总带宽共计P x R，即外部数据总线的总容量。
另一方面，如果内部数据总线170A、170B、170C和170D中的每个内部数据总线具有1/2R的每引脚容量（每秒每个引脚为1/2R比特）但现在宽度加倍了（即2P个导线），则图2B的情况是可应用的。具体地，每个内部数据总线170A、170B、170C和170D的带宽是P x R，这与外部数据总线140的容量相匹配。因此，仅单个存储器管芯应当被激活，以便满足外部数据总线140的要求。
显然，应当意识到，控制器管芯120的使用在能够适应宽范围的存储器管芯和内部数据总线设计选择以实现系统需求方面提供了灵活性。
从上面的示例中应当注意的是，在存储控制器150沿着相应的内部数据总线170A、170B、170C和170D向存储器管芯110A、110B、110C和110D中的特定一个写入数据/从其中读取数据期间，一个或多个其他内部数据总线170A、170B、170C和170D能保持空闲。这允许降低内部数据总线170A、170B、170C和170D以及连接到控制器管芯120的存储器管芯110A、110B、110C和110D整体所消耗的功率的量。
现在参考图3中的信号流图，下面概述了在读操作的场景中能够由控制器管芯120和存储器管芯110A、110B、110C和110D所使用的基本信令的示例。首先，控制器管芯120接收在外部控制总线130上的全局时钟信号以及与之同步的外部命令/地址信号。外部命令/地址信号包括第一部分，该第一部分对读命令进行编码，该读命令用于指定读操作将发生且使控制器管芯120准备接收地址。外部命令/地址信号的第二部分对将从其中读取数据的地址进行编码。该地址或者是足够完整的以允许控制器管芯120识别所选的存储器管芯，或者从另外的信号（诸如其中一个芯片使能线180）获取该信息。无论如何，控制器管芯120都识别所选的存储器管芯。该地址的剩余部分指定在所选存储器管芯的地址空间中的读地址。
在已经识别了所选的存储器管芯之后，控制器管芯120沿着内部控制总线（依赖于配置，其可以是共享总线或专用总线）向所选的存储器管芯发送内部命令/地址信号。更具体地，控制器管芯120将内部命令/地址信号与内部时钟信号同步，而且两者都沿着内部控制总线被发送给所选的存储器管芯。可以在控制器管芯120中提供主DLL（未示出），以将内部时钟信号关联到全局时钟信号。内部命令/地址信号包括第一部分，该第一部分对读命令进行编码，该读命令用于指定读操作将发生且使所选的存储器管芯准备接收地址。内部命令/地址信号的第二部分对所选存储器管芯的地址空间中的前述读地址进行编码。
所选的存储器管芯沿着内部控制总线接收内部命令/地址信号和内部时钟信号。如上文提到的，内部命令/地址信号与内部时钟信号同步。所选的存储器管芯通过其内部电路来从读地址处的存储单元中获取数据，并将该“所读取的数据”放置到其内部数据总线上。所选的存储器管芯还控制数据选通信号的生成，当内部数据线携带有效数据时，该数据选通信号被使能。从而，内部数据线携带源同步数据信号。当所选的存储器管芯占用其内部数据总线的控制时，被放置在数据线上的数据不需要与所选存储器管芯经由内部控制总线接收到的内部时钟信号同步。专用内部数据总线170A、170B、170C和170D消除了来自一个存储器管芯的读数据突发与来自另一存储器管芯的读数据突发相干扰的可能性（如果共享公共内部数据总线的多个存储器管芯被顺序地激活，则这可能发生）。
在相应内部数据总线上接收到的来自所选存储器管芯的读数据被控制器管芯120所捕获并被重新同步以用于在外部数据总线140上进行传输。通过使用时钟来实现所述读数据的恰当捕获，该时钟相对于在内部数据总线上与所述读数据被一起接收到的数据选通信号而言被相移了90度。为此目的，控制器管芯120包括从属DLL，该从属DLL的频率绑定于被关联到全局时钟信号的主DLL的频率。从属DLL通过数据选通信号的上升沿触发，且此后产生了与数据选通信号精确地异相90度且与接收到的数据选通信号频率相同的时钟信号。
控制器管芯120可以以上面描述的方式读取来自若干个不同的所选存储器管芯的数据。因此，从属DLL被提供给存储器管芯110A、110B、110C和110D中的每一个。控制器管芯120中的缓冲器（例如，FIFO，未示出）能够保持数据，直到应该在外部数据总线140上提供该数据为止。通过使用前述的主DLL能够实现重新同步。这在读操作的情况中提供了精确的延时控制，因为其允许控制器管芯120确保被输出到外部数据总线140上的任何读数据在读命令的接收之后的确定数量的时钟周期之后跟随。这在随后将进行更详细的解释。控制器管芯120还控制外部数据选通信号的生成，其中,当外部数据线携带有效数据时，该外部数据选通信号被激活。
应当注意，由于所选存储器管芯不需要将其读数据与任何接收到的时钟信号进行对准，所以所选的存储器管芯不需要关联到内部时钟信号或任意其他时钟信号的同步电路（例如，DLL）。这意味着这种电路能够被禁用（这能够节省功率），或者全部被省略（这附加地节省了芯片实际面积）。该禁用现有的同步电路的能力可以通过编程存储器管芯110A、110B、110C和110D以操作在“DLL关闭”模式（如在符合JEDEC规范的标准DDR2或DDR3DRAM装置中定义的那样）中来提供。
因此，本领域技术人员应当意识到，通过从存储器管芯中省略能够在标准DRAM装置中找到的DLL和ODT电路块，能够使MCP的成本保持为低。对于专用内部总线上的点到点信息传递，这些电路块是不需要的。另外，由于在MCP环境中仅会遇到轻的负载，所以能够减小输出驱动器大小。
控制器管芯120的使用向读操作中引入了一些延时，因为在其知道读地址的标识之前，其花费所选存储器管芯至少一个附加的时钟周期。然而，源自这种附加延迟的任何不利后果都被降低的容性负载、降低的功耗（因为具备停用一个或若干个不活动总线以及停用ODT和DLL电路的能力）和降低的DRAM装置成本/管芯大小等益处所补偿。
现在参照图4，用于说明两个连续读操作的时序图示出了在控制器管芯120处的信号。CLK表示通过外部控制总线130从存储控制器接收到的全局时钟信号。CLK还可以表示在主DLL被用于将内部时钟与全局时钟对准的情况下通过共享内部控制总线向存储器管芯110A、110B、110C和110D分发的内部时钟信号。如果主DLL没有用于此目的，则在内部时钟信号与全局时钟信号之间可以存在相移。
EXT_CMD表示外部命令/地址信号，其在外部控制总线130上与CLK同步提供（在该情况中，对准到CLK的下降沿）。EXT_CMD包括第一外部读命令410和第二外部读命令420，用于由控制器管芯120处理。基于外部命令/地址信号来确定特定读命令所针对的存储器管芯。为了本示例，假设第一外部读命令410所针对的存储器管芯是存储器管芯110B，而第二外部读命令所针对的存储器管芯是存储器管芯110A。因此，每个外部读命令导致以所选存储器管芯为目的地的相应的内部读命令。具体地，INT_CMD表示内部命令/地址信号，其在（共享的）内部控制总线上与内部时钟同步提供（在该情况中，通过使用主DLL，INT_CMD和内部时钟都与CLK同步，从而不存在不受控的相移，仅有一个时钟周期延迟延时）。INT_CMD包括第一内部读命令430（其比第一外部读命令410延迟一个完整的时钟周期）和第二内部读命令440（其比第二外部读命令420也延迟一个完整的时钟周期）。仅示出了单个INT_CMD信号。这表示所有存储器管芯都连接到共享的内部控制总线的情况。在分离的内部控制总线的情况中，将存在多个内部控制总线（例如，INT_CMD1、INT_CMD2等），而且各个内部读命令430、440将出现在与所寻址的存储装置相关联的相应内部控制总线上。
第一内部读命令430由存储器管芯110A处理，该存储器管芯110A从所需要地址处的存储单元中检索第一读数据450。存储器管芯110B源同步地输出第一读数据450到内部数据总线170B的内部数据线上。也就是说，当读数据被提供在内部数据线上时，存储器管芯110B也激活数据选通信号。在这之前可以是前同步信号（持续例如一个完整时钟周期），在该前同步信号期间，数据选通信号保持低逻辑电平。DQ2[0..N]表示提供第一读数据450的内部数据总线170B上的数据，而DQS2表示数据选通信号。应当指出，DQS2呈现了处于低逻辑电平的完整时钟周期前同步信号455。
以非常相同的方式，第二内部读命令440由存储器管芯110A处理，该存储器管芯110A从所需要地址处的存储单元中检索第二读数据460。存储器管芯110A以源同步方式输出第二读数据460到内部数据总线170A的内部数据线上。也就是说，当读数据被提供在内部数据线上时，存储器管芯110A也激活数据选通信号。在这之前可以是前同步信号（持续例如一个完整时钟周期），在该前同步信号期间，数据选通信号保持低逻辑电平。DQ1[0..N]表示提供第二读数据460的内部数据总线170A上的数据，而DQS1表示数据选通信号。应当指出，DQS1呈现了处于低逻辑电平的完整时钟周期前同步信号465。
如上文中提到的，存储器管芯110A和存储器管芯110B可能未配备用于重新获得CLK的电路，或者这种电路可能被禁用。结果，存储器管芯110A和存储器管芯110B输出具有相对于CLK的任意相位的它们的数据。例如，当存储器管芯110A和存储器管芯110B异步地输出它们的数据时，将是这种情况。这将导致不同存储器管芯之间的“CAS延时”（或“CL”）的变化。特别地，控制器管芯120对第一内部读命令430的发布与第一读数据450在内部数据总线170B的内部数据线上的出现之间的延时可能不同于控制器管芯120对第二内部读命令440的发布与第二读数据460在内部数据总线170A的内部数据线上的出现之间的延时。实际上，CAS延时CLn（对于存储器管芯110n）可以在从CL的最小值（CLmin）到CL的最大值（CLmax）的延时范围内的任意位置处变化，这可以跨越不止一个时钟周期。可以影响内部读命令的特定实例中的CAS延时的因素包括制造变化、所选存储器管芯与控制器管芯120之间的距离和局部温度梯度（仅提到了少数可能性）。
如图4（其假设DDR（双倍数据速率）操作模式）所示，由存储器管芯110B提供的第一读数据450在最大CAS延迟CLmax（其等于3个完整时钟周期）处包括由四个（4）数据字组成的突发，而由存储器管芯110A提供的第二读数据460在最小CAS延时CLmin（在该示例中，其稍微大于2个完整时钟周期）处包括由四个（4）数据字组成的突发。
控制器管芯120在两个内部数据总线170B、170A上接收读数据450、460。具体地，在DDR模式中，控制器管芯120在通过相应的从属DLL延迟了90度的接收到的数据选通信号DQS2（DQS1）的上升沿和下降沿上采样第一读数据450（第二读数据460）。或许需要一些初始的训练来确定恰当的内部时序以在前同步信号期间使能每个从属DLL。应当注意的是，控制器管芯120希望在向任意所选的存储器管芯发布了内部读命令之后，读数据不早于CLmin且不晚于CLmax从该存储器管芯到达。
控制器管芯120内的缓冲器能够保持第一读数据450和第二读数据460，直到应该将它们提供到外部数据总线140的外部数据线上为止，即在表示相对于来自存储控制器150的第一外部读命令410或第二外部读命令420的接收的确定延时的时刻处。DQ[0..N]表示外部数据总线140上的数据，该数据包括第一读数据450和紧随的第二读数据460。
控制器管芯120以源同步方式将第一读数据450和第二读数据460输出到外部数据总线140上。也就是说，控制器管芯120使能数据选通信号（在图4中由DQS表示），以传递关于有效数据在外部数据总线140的外部数据线上存在的信号。这之前可以是前同步信号（持续例如一个完整时钟周期），在该前同步信号期间，DQS保持低逻辑电平。应当指出，DQS呈现了处于低逻辑电平的完整时钟周期前同步信号475；然而，其仅需要被降低一次（即在输出第一读数据450之前）。
因此，在内部数据总线170n（针对存储器管芯110n）上以CAS延时Cln接收到的数据在出现在外部数据总线140上之前被延迟了另外的（（CLmax-CLn）+1）时钟周期。
因此，在控制器管芯经由外部控制总线130接收外部读命令（例如，410、420）与数据（例如，450、460）在外部数据总线140上输出之间的合计总延时CLext可以表示如下：
从外部读命令到内部读命令：      1
从内部读命令到读数据的接收：    +CLn
由控制器添加的均衡延迟：        +((CLmax–CLn)+1)
                                =======================
合计总延时CLext：               5个时钟周期
因此，能够看出，合计总延时CLext是一致的且与CLn无关。因此，从存储控制器150的视角看，总延时能够保持相同，即使单独的存储器管芯110A、110B、110C和110D可以具有不同的CAS延时（由于各种因素，尤其是被禁用的同步电路或缺少同步电路）。因此，应当意识到，MCP100在不需要位于每个存储器管芯110A、110B、110C和110D上的DLL的情况下，提供了相对于外部读命令的确定延时。特别地，应当指出的是，在存储控制器150发布第一外部读命令410与第一读数据450出现在外部数据总线140上之间的合计总延时与在存储控制器150发布第二外部读命令420与第二读数据460出现在外部数据总线140上之间的合计总延时是相同的。因此，合计总延时能够保持一致。
在上面的示例中，假设CLmax精确地等于三个（3）时钟周期。当然，在特定的实现方式中CLmax可以不同，而且甚至可以不是整数个时钟周期。在这种情况中，可以改变上面的计算以考虑CLmax与下一最大整数之间的差异。可替换地，能够将CLmax调整成下一最高半时钟周期，以实现3.5或4.5的CLmax。然而，在任一情况中，所得到的CLext值都将与CLn无关。
应当指出，分离的内部数据总线170A、170B、170C和170D的使用克服了各种问题。首先，如果存储器管芯110A和存储器管芯110B共享公共内部数据总线，而且如果如上面所述那样连续发布了两个内部读命令，则来自存储器管芯110A的突发的结束将与来自存储器管芯110B的突发的开始相冲突。而且，由于伴随给定突发的数据选通信号具有比突发自身更长的持续时间（由于完整时钟周期前同步信号具有低逻辑电平），所以不可能使用公共内部数据总线以连续（无间隙）的方式排列突发，这将降低这种公共内部数据总线的可使用容量。然而，在本文描述的MCP100的实施方式中，这些问题不会出现，因为每个存储器管芯具有其自己的内部数据总线。而且，在本文描述的MCP100的实施方式中，来自各个存储器管芯的数据的突发（其可以重叠、连续或由时间间隙隔开）被连接起来，以创建用于改善的总线利用的更长的无间隙突发。
从物理观点，而且如图5所示，控制器管芯120和存储器管芯110A、110B、110C和110D能够在MCP100中堆叠在彼此之上。控制器管芯120能够小于存储器管芯110A、110B、110C和110D中的任意存储器管芯，因此能够被放置在存储器管芯110A、110B、110C和110D的顶部，而存储器管芯110A、110B、110C和110D自身能够堆叠在封装衬底上。来自存储器管芯110A、110B、110C、110D和控制器管芯120的引线联结能够向下连接到封装衬底，以实现外部连接和管芯间连接。在一个实施方式中，如图5所示，能够沿着存储器管芯的边沿用联结焊盘550来构建定制存储器管芯，这能够促成管芯堆叠。虽然联结焊盘位于芯片的两侧上的存储器管芯是可能的，但是更有利的存储器管芯可以是联结焊盘位于芯片的仅一侧上的存储器管芯。这允许管芯堆叠和交错以暴露堆叠中的所有管芯上的联结焊盘，从而促成与封装衬底的直接引线联结，而不需要插入器（interposer）。
在一些配置中，在印刷电路板的前侧（以及可能后侧）上布置几行MCP。这可以称为双列直插式存储模块（DIMM）。DIMM模块通常用在这样的PC中，在该PC中，用户能够通过添加或替换插入到母板插槽中的模块来升级存储器。符合JEDEC DDR3标准JESD-793C的DIMM模块具有总共250个引脚，且提供64比特或72比特的数据接口。
在其他配置中，多个MCP可以被“寄存”。具体地，图6示出了利用MCP RDIMM601的多排MCP寄存的DIMM（RDIMM）系统，其中MCP RDIMM601具有安装在电路板上的多个MCP600A、600B、600C、600D、600E、600F、600G和600H。在所示的示例中，MCP的数量为八个（8），但这并不是本发明的限制。MCP RDIMM601具有可以经由母板660连接到存储控制器650的接口640。在典型的PC中，安装在母板上的若干个DIMM插槽用于促成系统升级。
另外，MCP RDIMM601包括安装在电路板上的分立的寄存器芯片610。寄存器芯片610被配置成缓冲经由接口640接收到的外部命令/地址信号和全局时钟信号，以用于向MCP600A,600B,...,600H进行分发。具体地，有两个（2）分离的中间控制总线，一个（620L）用于向左边的四个（4）MCP（MCP600A、600B、600C、600D）提供命令/地址和时钟信号，另一个（620R）用于向右边的四个（4）MCP装置（MCP600E、600F、600G、600H）提供命令/地址和时钟信号。端电阻器网络630L、630R被放置在每个中间控制总线620L、620R的末端，以移除反射并维持信号完整性。依赖于操作速度和模块板设计考虑，可以具有比所示数量更少的中间控制总线或更多的中间控制总线。
寄存器芯片610可以基于芯片使能（CE*）线或地址比特来检测哪组MCP（即左边还是右边）正在被访问，以及仅驱动所需的中间控制总线（即620L或620R）。在标准PC DIMM中，所有的外部数据总线被激活，并因此左边和右边的控制总线都必须被激活。
每个MCP的外部数据总线经由接口640被直接连接到存储控制器650，而不需通过寄存器芯片610。具体地，对于x8MCP（即，具有宽度为8比特的外部数据总线），外部数据总线能够以字节分组的形式连接，以实现x64模块数据宽度。其他分组是可能的，例如通过使用x4DRAM装置而实现的半字节（nibble）分组。通过使用例如总共九个（9）字节宽的MCP，用于支持具有x72模块数据宽度的DIMM模块也是可能的。
如上所述，MCP600A,600B,...,600H中的每一者包括存储器管芯和控制器管芯的堆叠。在给定MCP中，控制器管芯还缓冲经由寄存器芯片610接收到的外部命令/地址信号和全局时钟信号。给定MCP的外部数据总线被直接连接在给定MCP的存储控制器650与控制器管芯之间，从而绕过寄存器芯片610。
寄存器芯片610包括延迟锁定环（DLL），其用于生成内部时钟，该内部时钟用于捕获和再生成命令/地址和内部时钟信号。通过使用输入采样时钟来锁存（或寄存）输入，并且通过使用输出驱动时钟来时钟输出所锁存的信号。典型地，输出驱动时钟被自动调节，以通过寄存器芯片610提供从输入到输出的一个（1）时钟周期的延迟。
寄存器芯片610和每个MCP的控制器管芯120对延时的影响如下。首先，寄存器芯片610向命令流增加一个（1）时钟周期的延时，而控制器管芯120向命令流增加另外的一个（1）时钟周期的延时。对于数据路径，控制器管芯120向由所选存储器管芯提供给外部数据总线的读数据增加一个（1）时钟的延时，以及向从外部数据总线到所选存储器管芯的写数据增加一个（1）时钟周期的延时。因此，MCP RDIMM的读数据延时比未缓冲的DRAM装置（非MCP、未缓冲的DIMM）多三个（3）时钟周期，以及比传统的（非MCP）RDIMM多两个（2）时钟周期。就MCP RDIMM601的写数据延时而言，其比未缓冲的DRAM装置（非MCP、未缓冲的DIMM）多一个（1）时钟周期，以及与传统的（非MCP）RDIMM的延时相同。
在上述的MCP RDIMM系统中，就外部控制总线而言，增加寄存器芯片610降低了存储控制器650上的负载。而且，就外部控制总线和外部数据总线而言，每个MCP600A,600B,...,600H呈现了仅单个负载。结果，能够适应更大数量的MCP（从而能够实现更大的存储器密度），而且能够最大化操作频率。另外，功耗将变得更低，而且由于每个模块的负载降低了，因此能够使用更高的端电阻值。而且，将意识到，上面描述的MCP RDIMM使用比具有甚至一半容量的传统RDIMM更小的模块板面积。这允许更低的模块高度和更紧凑的系统，这在小外形因素是关键需求的便携式装置和刀片服务器中尤其有益。
因此，将意识到，已经提供了具有控制器管芯的MCP，其中该控制器管芯用于缓冲到多个存储器管芯的控制信号和数据信号。存储器管芯和控制器管芯能够被组装成一个堆叠。控制器管芯向外部存储控制器呈现单个负载，以实现高性能并同时降低功耗。具体地，通过向单独的存储器管芯提供分离的内部数据（以及可能的控制）总线而且仅激活连接到活动存储装置的那些总线来实现功率降低。还通过以非端接模式操作内部数据和控制总线来降低功耗。通过以DLL禁用的模式操作存储器管芯来实现另外的功率降低。通过在外部数据和控制总线上使用VTT终结（而非分裂终结）来实现进一步的功率降低。
应当意识到，在一些实施方式中，能够基于通过使用在计算装置上运行的逻辑综合工具获得的低级硬件描述来制造所有或部分半导体存储装置。该逻辑综合工具被配置来读取包含半导体存储装置的功能描述的源代码（例如，用诸如HDL、VHDL、Verilog之类的语言）以及输出适用于实施相应功能的电路的物理实现方式的定义。
另外，虽然已经在DRAM存储装置的场景中提供了上面的描述，但是本领域技术人员可以发现，本发明的方面可以应用于其他存储器类型，包括SRAM、MRAM、FeRAM、PCRAM、ReRAM、EEPROM、NAND闪存和NOR闪存。
在上面描述的实施方式中，简单起见，装置元件和电路被示为彼此连接。在本发明的实际应用中，元件、电路等可以彼此直接连接，或者它们可以通过装置和设备的操作所需的其他元件、电路等彼此间接连接。因此，在实际配置中，本文描述的电路元件和电路可以彼此直接或间接耦合或连接。
上面描述的本发明的实施方式仅是用作示例。在不背离仅由所附权利要求所限定的本发明范围的情况下，本领域技术人员可以对特定实施方式做出替换、修改和变形。

Claims (25)

1.一种半导体装置，包括：
多个存储器管芯，其中，每个存储器管芯具有同步电路；以及
连接到内部控制总线的控制器管芯，所述控制器管芯被配置为响应于外部读命令而向所述存储器管芯中的所选择的存储器管芯提供内部读命令；
其中，所选择的存储器管芯被配置为响应于所述内部读命令而向所述控制器管芯提供读数据；
其中，在所述同步电路被禁用的情况下，所述多个存储器管芯中的每个能够被配置为响应于所述内部读命令而向所述控制器管芯提供所述读数据。
2.根据权利要求1所述的半导体装置，其中，所述控制器管芯还被配置为：在从所选择的存储器管芯接收所述读数据之后，向接收到的读数据增加均衡延迟。
3.根据权利要求1所述的半导体装置，其中，所述控制器被配置为：
将所述存储器管芯中的第一存储器管芯选为所选择的存储器管芯；
从所述第一存储器管芯接收第一读数据；
将所述存储器管芯中的第二存储器管芯选为所选择的存储器管芯；
从所述第二存储器管芯接收第二读数据；以及
以及将所述第一读数据和所述第二读数据输出到外部数据总线上。
4.根据权利要求3所述的半导体装置，其中，所述控制器管芯还被配置为：缓冲与所述第一读数据的结尾部分同时接收的所述第二读数据的至少初始部分，以允许所述第二读数据的所述初始部分跟随在所述第一数据的结尾部分之后被输出到所述外部数据总线上。
5.根据权利要求3所述的半导体装置，所述控制器管芯还被配置为：在所述第一读数据的结尾部分的接收与所述第二读数据的初始部分的接收之间存在间隙时，延迟所述第一读数据的输出以允许所述第二数据的所述初始部分在所述外部数据总线上无间隙地跟随在所述第一数据的所述结尾部分之后。
6.根据权利要求1所述的半导体装置，其中，每个存储器管芯包括独立地将相应存储器管芯连接到所述控制器管芯的相应内部数据总线。
7.根据权利要求6所述的半导体装置，其中，所述控制器管芯还被配置为：在接收由所选择的存储器管芯输出的读数据时，禁用除所选择的存储器管芯之外的每个存储器管芯的内部数据总线。
8.根据权利要求1所述的半导体装置，其中，所有的存储器管芯不具有被配置用于提供内部数据和控制总线的片内终结器的电路。
9.根据权利要求1所述的半导体装置，所有的存储器管芯包括被配置用于提供内部数据和控制总线的片内终结器的电路，并且所述所有的存储器管芯被配置为禁用用于提供片内终结器的所述电路。
10.根据权利要求1所述的半导体装置，其中，所述控制器管芯还被配置为：接收外部控制总线上的全局时钟信号，以将从所选择的存储器管芯接收的所述读数据与所述全局时钟信号同步。
11.根据权利要求1所述的半导体装置，其中，每个存储器管芯是动态随机存取存储器（DRAM）管芯。
12.根据权利要求11所述的半导体装置，其中，所述同步电路是延迟锁定环（DLL）。
13.一种包括多个根据权利要求1所述的半导体存储装置的多芯片封装。
14.一种半导体装置，包括：
多个存储器管芯，其中，所有的存储器管芯不具有同步电路；以及
连接到内部控制总线的控制器管芯，所述控制器管芯被配置为响应于外部读命令而向所述存储器管芯中的所选择的存储器管芯提供内部读命令；
其中，所选择的存储器管芯被配置为响应于所述内部读命令而向所述控制器管芯提供读数据。
15.根据权利要求1所述的半导体装置，其中，所述控制器管芯还被配置为：在从所选择的存储器管芯接收所述读数据之后，向接收到的读数据增加均衡延迟。
16.根据权利要求1所述的半导体装置，其中，所述控制器被配置为：
将所述存储器管芯中的第一存储器管芯选为所选择的存储器管芯；
从所述第一存储器管芯接收第一读数据；
将所述存储器管芯中的第二存储器管芯选为所选择的存储器管芯；
从所述第二存储器管芯接收第二读数据；以及
以及将所述第一读数据和所述第二读数据输出到外部数据总线上。
17.根据权利要求3所述的半导体装置，其中，所述控制器管芯还被配置为：缓冲与所述第一读数据的结尾部分同时接收的所述第二读数据的至少初始部分，以允许所述第二读数据的所述初始部分跟随在所述第一数据的结尾部分之后被输出到所述外部数据总线上。
18.根据权利要求3所述的半导体装置，所述控制器管芯还被配置为：在所述第一读数据的结尾部分的接收与所述第二读数据的初始部分的接收之间存在间隙时，延迟所述第一读数据的输出以允许所述第二数据的所述初始部分在所述外部数据总线上无间隙地跟随在所述第一数据的所述结尾部分之后。
19.根据权利要求1所述的半导体装置，其中，每个存储器管芯包括独立地将相应存储器管芯连接到所述控制器管芯的相应内部数据总线。
20.根据权利要求6所述的半导体装置，其中，所述控制器管芯还被配置为：在接收由所选择的存储器管芯输出的读数据时，禁用除所选择的存储器管芯之外的每个存储器管芯的内部数据总线。
21.根据权利要求1所述的半导体装置，其中，所有的存储器管芯不具有被配置用于提供内部数据和控制总线的片内终结器的电路。
22.根据权利要求1所述的半导体装置，所有的存储器管芯包括被配置用于提供内部数据和控制总线的片内终结器的电路，并且所述所有的存储器管芯被配置为禁用用于提供片内终结器的所述电路。
23.根据权利要求1所述的半导体装置，其中，所述控制器管芯还被配置为：接收外部控制总线上的全局时钟信号，以将从所选择的存储器管芯接收的所述读数据与所述全局时钟信号同步。
24.根据权利要求1所述的半导体装置，其中，每个存储器管芯是动态随机存取存储器（DRAM）管芯。
25.一种包括多个根据权利要求1所述的半导体存储装置的多芯片封装。
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