TWI675371B - 涉及多排組記憶體電路之系統及方法 - Google Patents

涉及多排組記憶體電路之系統及方法 Download PDF

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TWI675371B
TWI675371B TW104118338A TW104118338A TWI675371B TW I675371 B TWI675371 B TW I675371B TW 104118338 A TW104118338 A TW 104118338A TW 104118338 A TW104118338 A TW 104118338A TW I675371 B TWI675371 B TW I675371B
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Abstract

多排組SRAM系統、操作多排組SRAM系統的方法、和/或製造多排組SRAM系統的方法可被使用來提供記憶體系統。舉例來說，多排組SRAM可包括特徵用於擷取讀出和寫入位址，經由一個或多個分割/組合程序分割和/或組合它們，以及把它們傳送到每一個SRAM排組，在那裡它們經由一個或多個分割/組合程序被分割和/或組合來讀出和寫入一特定的排組。多排組SRAM也可包括特徵用於擷取寫入資料的兩節，經由一個或多個分割/組合程序分割和/或組合它們，以及把它們傳送到每一個SRAM排組，在那裡它們經由一個或多個分割/組合程序被分割和/或組合以寫入節一資料和節二資料到一特定的排組。

Description

涉及多排組記憶體電路之系統及方法 交叉引用到相關的申請
本申請宣稱在2014年6月5日所提交之美國臨時專利申請第62/008,451號的受益權/優先權，茲在此被全文引入以作為參考。
本創新的層面大體上涉及多排組記憶體電路，並且，更具體地說，係涉及透過多排組記憶體電路來擷取和傳播位址以及寫入資料的系統和方法。
發明背景
在Quad-B2 SRAM中，以示例的方式，一讀出和一寫入的該等兩個操作可以在每個時脈週期被啟動，以及每個時脈週期每次操作資料的兩節被轉移(即資料傳輸係DDR-雙資料速率)。
如在圖1中所描繪的，透過輸入時脈101在該K 62的該上升緣同步地宣稱該R#32控制引腳為「低」，並透過輸入時脈103在該K 62的該上升緣同步地在該等A位址引腳提供該讀出位址，一讀出操作被啟動。
透過輸入時脈102在該K 62的該上升緣同步地宣 稱該W#32控制引腳為「低」，透過半週期落後之輸入時脈104在該K# 64的該上升緣在該等A 42位址引腳上同步地提供該寫入位址，透過輸入時脈105在該KD 64的該上升緣在該等D 52資料引腳上同步地提供寫入資料的該第一節，以及透過半週期落後之輸入時脈106在該KD# 64的該上升緣在該等D 52資料引腳上同步地提供寫入資料的該第二節，一寫入操作被啟動。
需要注意的是該K# 64輸入時脈係該K 62輸入時脈的反相，以及該KD# 56輸入時脈係該KD# 56輸入時脈的反相。K 62和K# 64名義上相位差180度，如同KD 54和KD# 56，但兩對時脈都允許相位遠離180度相同的偏移量。KD/KD# 54/56和K/K# 62/64可以是均步或是實體上相同。當KD/KD# 54/56和K/K# 62/64係均步時，它們具有相同的頻率並從同一來源時鐘所產生，但允許具有相同的相位偏移量。
依據本發明之一實施例，係特地提出一種多排組SRAM裝置，其包含有：(i)一種包含數個SRAM排組的一記憶體陣列，每一個SRAM排組包含有被組織成一個行列矩陣的一大塊單埠SRAM記憶體單元、一解碼器、一感測放大器、以及記憶體單元存取電路，其中每一個SRAM排組能夠以一最大頻率，f(m)，進行操作，並且被配置成用於，並能夠，在一單一f(m)時脈週期中一起執行一讀出操作和一寫入操作；(ii)一讀出/寫入控制電路，其在外部頻率，f(e)， 之一單一外部時脈週期中接收一讀出操作和一寫入操作，並且提供那些讀出操作和寫入操作給每一個SRAM排組；(iii)一位址輸入電路，其在外部頻率，f(e)，之一單一外部時脈週期中接收一讀出位址和一寫入位址，並且提供那些讀出和寫入位址給每一個SRAM排組；(iv)一資料輸入電路，其在外部頻率，f(e)，之一單一外部時脈週期中接收寫入資料的第一和第二節，並且提供寫入資料的那兩節給每一個SRAM排組；以及(v)在該等數個SRAM排組的排組存取電路，其被耦合到該讀出/寫入控制輸入電路、該位址輸入電路、以及該資料輸入電路，其在不大於它們最大操作頻率f(m)下，控制對該等SRAM排組之讀出和寫入操作的組合；其中該外部時脈頻率，f(e)，係至少兩倍於每一個SRAM排組能夠以其操作的該最大頻率，f(m)，而該讀出/寫入控制電路操作在該外部時脈頻率，f(e)，和/或該位址電路操作在該外部時脈頻率，f(e)，和/或該資料電路操作在該外部時脈頻率，f(e)。
10‧‧‧主機
15‧‧‧SRAM控制器
20‧‧‧記憶體電路
30‧‧‧R/W控制電路
32‧‧‧R#
34‧‧‧W#
36‧‧‧讀出和/或寫入控制信號
38‧‧‧*W
40‧‧‧位址電路
42‧‧‧A
44‧‧‧Au
46‧‧‧Av
48‧‧‧B
50‧‧‧寫入資料電路
52‧‧‧D
54‧‧‧KD
56‧‧‧KD#
60‧‧‧時脈電路
62‧‧‧K
64‧‧‧K#
66‧‧‧Ku
68‧‧‧Ku#
70‧‧‧多排組記憶體陣列
72‧‧‧Kv
74‧‧‧Kv#
76‧‧‧D0u
78‧‧‧D0v
82‧‧‧D1u
84‧‧‧D1v
86‧‧‧K1
88‧‧‧K1#
101、102、103、104、105、106‧‧‧輸入時脈
301‧‧‧AILM
302‧‧‧CIL
303‧‧‧DILM
311‧‧‧1：2 A解多工器
312‧‧‧2：1 A多工器
313‧‧‧1：2 D解多工器
321‧‧‧排組
401‧‧‧RA.out
402‧‧‧WA.out
411‧‧‧Ain
501‧‧‧RD
502‧‧‧WR
512‧‧‧WR1
521‧‧‧Rin
522‧‧‧Win
601‧‧‧Bank(n)
611‧‧‧AND閘
612‧‧‧AND閘
621‧‧‧RBA(n)
622‧‧‧WBA(n)
632‧‧‧WBA1(n)
641‧‧‧KR(n)
642‧‧‧KW(n)
702‧‧‧Wn2
711‧‧‧Rnp
712‧‧‧Wnp
721‧‧‧R(n)
722‧‧‧W(n)
801‧‧‧預解碼
812‧‧‧WAna.out
821‧‧‧RA(n)
822‧‧‧WA(n)
831‧‧‧MA(n)
901‧‧‧Y
911‧‧‧DRA
912‧‧‧DRB
913‧‧‧DRX
920‧‧‧接地
942‧‧‧AS
948‧‧‧BS
950‧‧‧AS NOR BS
1001‧‧‧D0KD.out
1002‧‧‧D1KD.out
1011‧‧‧D0K.out
1012‧‧‧D1K.out
1021‧‧‧Din
1101‧‧‧D0na.out
1111‧‧‧D0(n)
1112‧‧‧D1(n)
1201‧‧‧Y
1211‧‧‧DRA
1212‧‧‧DRB
1213‧‧‧閂鎖器
該等附圖，它們構成本說明書的一部分，說明了本文中各種實施方式和該等創新的一些層面，並且與該說明一起，有助於說明本發明的該等原理。在該等圖示中：
圖1係一現有記憶體電路的一時序圖。
圖2A係一例示性高階系統方塊圖，其與本文該等創新的一個或多個層面一致。
圖2B係描繪出例示性讀出和寫入時序層面的一 時序圖，其與本文該等創新的一個或多個層面一致。
圖3係描繪出一種例示性多排組記憶體電路的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖4係描繪出例示性位址輸入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖5係描繪出例示性控制輸入閂鎖器電路的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖6係描繪出例示性解多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖7係描繪出例示性讀出/寫入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖8係描繪出例示性位址多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖9係描繪出例示性位址多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖10係描繪出例示性資料輸入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖11係描繪出例示性資料解多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。
圖12係描繪出例示性資料多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。
較佳實施例之詳細說明
現在將詳細地參考在本文中的該等發明，其示例 將在該等附圖中被繪出。於以下所描述的實現方式並不代表與該等權利請求之發明一致之所有的實現方示。反而，它們僅是一些示例，其一致於本創新相關的特定層面。只要是可能的地方，相同的參考號碼將被使用在整個該等附圖中來指出相同的或類似的部分。
本發明的一些實現描述了用於擷取讀出位址和寫入位址的部分，並把它們傳播給每一個記憶體排組的系統和方法。該等讀出和寫入控制信號被擷取並被傳播到每一個記憶體排組。每一個寫入操作寫入資料的兩節被擷取和轉移，並被傳播到每一個記憶體排組。以下提供了在不同實現方式上的細節。
在每一個記憶體排組，該等讀出和寫入位址的該排組位址部分被使用來判定該(等)相關聯的讀出和/或寫入操作是否係針對該特定的排組。
在每一個記憶體排組，該等讀出和寫入位址的該非排組位址部分被使用來選擇在該排組內特定該(等)位置以被讀出和/或寫入，如果該(等)相關聯的讀出和/或寫入操作係針對該特定排組的話(如由該等讀出和寫入位址的該排組位址部分來判定)。
在每一個記憶體排組，寫入資料之該適當的兩節被選擇將被存放在該排組內該特定的位置上(如由該等寫入位址的該非排組位址部分來決定)，如果該相關聯的寫入操作係針對該特定排組的話(如由該寫入位址的該排組位址部分來判定)。
圖2A係一主機10和多排組記憶體電路20的一方塊圖，其與本文該等創新的一個或多個層面一致。在本實例中，該記憶體電路20被展示為SRAM，雖然本領域的普通技術人員將理解的是許多其他類型的記憶體可以一起與本文所闡述之各種多排組記憶體電路來使用。該記憶體電路20可以包含有一記憶體陣列70，在其中資料可被寫入並從其資料可被讀出。該記憶體電路20還可包含有讀出/寫入(R/W)控制電路30、位址電路40、寫入資料電路50、和/或時脈電路60。
一主機10可以包括一記憶體控制器15(例如，在此例中的一SRAM控制器)，其被配置成與該記憶體電路20進行通信。舉例來說，如在下面會被更詳細地說明的，記憶體控制器15可發送第一讀出控制R# 32和/或第一寫入控制W# 34信號給R/W控制電路30、位址信號A 42給位址電路40、資料信號D 52給寫入資料電路50、輸入時脈信號KD 54和/或KD# 56給寫入資料電路50、和/或輸入時脈信號K 62和/或K# 64給R/W控制電路30、位址電路40、寫入資料電路50、以及時脈電路60的一個或多個。
R/W控制電路30、位址電路40、寫入資料電路50、和/或時脈電路60可以彼此地通信，而位址電路40和/或寫入資料電路50可與記憶體陣列70進行通信。舉例來說，如在下面會被更詳細地說明的，時脈電路60可以提供時脈信號Ku 66、Ku# 68、Kv 72、和/或Kv# 74給寫入資料電路50和/或位址電路50。另外，R/W控制電路30可以發送 讀出和/或寫入控制信號36給位址電路40。位址電路40可以發送位址位置資料Au 44和/或Av 46給記憶體陣列70以指定將被讀出或寫入的記憶體位址。寫入資料電路可發送寫入資料D0u 76、D0v 78、D1U 82、和/或D1v 84給記憶體陣列70。
圖2A展示出一主機10和多排組記憶體電路20系統的一種高階實例。以下的詳細描述提供了該系統之工藝和/或組件的具體實例，其可提供涉及透過多排組記憶體電路20來擷取和傳播位址和寫入資料之特徵和/或優點。
舉例來說，一種多排組、雙管SRAM裝置可以包括一記憶體陣列其操作在一種記憶體陣列頻率和包含有數個SRAM排組，其中每一個SRAM排組包含有被組織成一個行列矩陣的一大塊單埠SRAM記憶體單元、一解碼器、一感測放大器、以及記憶體單元存取電路。該SRAM裝置可以包括一個讀出/寫入控制電路來為每一個SRAM排組在一單一時脈週期中控制一讀出和一寫入操作。該SRAM裝置可以包括一位址輸入管線電路，其包含有位址電路，該位址電路操作在一個至少為兩倍該記憶體陣列頻率的位址電路頻率上。該SRAM裝置可以包括一資料輸入管線電路，其包含有資料電路，該資料電路包含有一個至少為兩倍該記憶體陣列頻率的資料電路頻率，其中該資料電路接收寫入資料的第一和第二節，其包括節一寫入資料以及節二寫入資料。該SRAM裝置還可以包括在該等數個SRAM排組的排組存取電路。
在一些實施例中，該位址電路可以接收一讀出位址和一寫入位址，並從該讀出位址和該寫入位址形成一讀出/寫入位址串流以把該讀出/寫入位址串流送至一對應的SRAM排組。該位址電路也分割該讀出/寫入位址成為一讀出位址串流和一寫入位址串流，並從該讀出位址和該寫入位址形成該讀出/寫入位址串流以從該對應的SRAM排組做讀出和寫入。在一些實施例中，該資料電路可以接收寫入的該第一節和第二節，並從該第一節和該第二節形成一第一寫入資料串流以把該第一寫入資料串流送至一對應的SRAM排組。該資料電路也可以分割該第一寫入資料串流成為一第二寫入資料串流以把該第一節寫入到該對應的SRAM排組以及一第三寫入資料串流以把該第二節寫入到該對應的SRAM排組。
圖2B係描繪出例示性讀出和寫入時序層面的一時序圖，其與本文該等創新的一個或多個層面一致。圖2B描繪了與圖3至12相關聯的信號定時。在一個Ain位址欄位中列出的一「(n)」表示該排組「n」是該特定操作的該目標排組。
注意，當在最大頻率運行(如圖2B所示)，該讀出操作，可明顯地從MA(n)的該寬度看出當它含有一讀出位址時，可以大於一週期的持續時間；而該寫入操作，可明顯地從MA(n)的該寬度看出當它含有一寫入位址時，可以小於一週期的持續時間。
還要注意的是，當以最大頻率操作且一讀出操作 在週期「n」中被初始化時，它必須與在週期「n-1」中的該一讀出係一不同的排組，因為由於它們具大於一週期的持續時間該等兩個讀出操作將部分重疊；並且它必須與在週期「n-1」中的該一寫入係一不同的排組因為該讀出操作將與該整個寫入操作重疊。這些將會是在本特定實現方式中唯一的排組衝突限制，雖然也可以強加其他的排組衝突限制，如果需要的話。
進一步注意的是，當以較低的頻率操作使得一讀出操作小於一週期的持續時間時，被初始化在週期「n」中的一讀出操作可以與在週期「n-1」中的該一讀出係相同的排組，並在這種情況下，唯一剩下的排組衝突限制會是在週期「n」中的該讀出操作不能與在週期「n-1」中的該一寫入唯相同的排組，雖然也可以強加其他的排組衝突限制，如果需要的話。
圖3係一八排組Quad-B2 SRAM實現方式的一例示性方塊圖，其中每一個排組321與一個1：2 A解多工器311、一個2：1 A多工器312、和/或一個1：2 D解多工器313相關聯。該位址輸入閂鎖/多工器AILM 301可以鎖住讀出和寫入位址42並把它們分時多工給一單一讀出/寫入位址串流Ain 411，其可被傳送到每一個記憶體排組321。該控制輸入閂鎖CIL 302可鎖住讀出和寫入控制信號R#32、W#42可隨後被傳送521，522到每一個記憶體排組321。該資料輸入閂鎖/多工器DILM 303可鎖住寫入資料52的該等兩節並把它們分時多工成一單一寫入資料串流Din 1021，其被傳送 到每一個記憶體排組321。
在每一個記憶體排組，該Ain 411讀出/寫入位址串流可由A解多工器311被解多工成各別的讀出和寫入位址，其可被該等R#32和W#42控制信號來進行驗證。一個2：1多工器312可被使用來選擇這些位址的那一個被使用來讀出和/或寫入該排組321。
在每一記憶體排組321，該Din寫入資料串流1021可由D解多工器313被解多工成各別的節一寫入資料和節二寫入資料，其可被使用來寫入該排組321。
以這種方式，在任何特定週期被啟動的該讀出操作可與在同一週期中被啟動的該寫入操作配對，並且該等兩個操作可被循序地執行在兩個週期上，到同一記憶體排組或是不同的排組。在結合時，該等相關聯的讀出和寫入位址可以透過AILM 301、該1：2 A解多工器311、以及該2：1 A多工器312傳播到每一個記憶體排組321，該相關聯的讀出和寫入控制信號可以透過該CIL 302傳播到每一個記憶體排組321，以及該相關聯的寫入資料可以透過該DILM 303和該1：2 D解多工器313傳播到每一個記憶體排組321。
請注意，由於讀出和寫入操作的配對的執行會超過兩個週期，但讀出和寫入操作的配對可以在每一個週期被啟動，當一對新的讀出和寫入操作被啟動時，一個或兩個記憶體排組可能是忙碌的(即在被存取期間)。一使用者可能會試圖要避免「排組衝突」-即避免對正忙於先前的讀出和寫入操作的排組做讀出。
還要注意的是，使用本發明，當被啟動到相同排組的一讀出和寫入操作在兩個週期上被循序的執行時，每一個操作可不一定在一個週期內被執行。相反的是，該讀出操作可以以大於一週期的方式被執行，而該寫入可以以小於一時脈週期的方式來執行，只要這兩個操作的該合併持續時間不超過兩個週期以上即可。這個概念被圖示於圖13中並在以下做詳細的討論。
位址和控制輸入
圖4係描繪出例示性位址輸入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。圖4圖示出一AILM(例如，圖3的AILM 301)，其包含有兩個暫存器(或閂鎖器)401、402和一多工器411。舉例來說，暫存器RA 401可使用K 62的該上升緣來擷取每一週期的讀出位址，無論第一讀控制R# 32在該時脈邊緣被擷取為「低」或「高」；因此所擷取的位址可能是不被使用的，如果一讀出操作沒在該週期中被啟動的話。暫存器WA 402可使用K#64的該上升緣來擷取寫入位址。一種實現方式可以僅在第一寫入控制W# 34在K的前一個上升緣被擷取為「低」的週期中使用K# 64的該上升緣；因此該擷取的寫入位址可一定被使用，並且在那些寫入操作不會被啟動的週期中可以節省電源。
多工器AM 411可以分時多工該等擷取的讀出位址和寫入位址到一單一讀出/寫入位址串流Ain 411，其可被送到每一個記憶體排組。K 62時脈「高」可能會造成該讀出位址401被選中(即被多工進入該Ain位址串流中)，而K# 64時脈「高」可能會造成該寫入位址402被選中(即被多工進入該Ain位址串流中)。類似該WA 402暫存器，一種實現方式可以僅在第一寫入控制W# 34在K的前一個上升緣被擷取為「低」的週期中使用K# 64的該上升緣；因此Ain只會在一寫入操作被啟動時才可從一個讀出位址更改為一寫入位址，並且在那些寫入操作不會被啟動的週期中可以節省電源。
圖5係描繪出例示性控制輸入閂鎖器電路的一方塊圖，其與本文該等創新的一個或多個層面一致。如圖5所示，該CIL(例如，圖3的CIL 302)可包括三個暫存器(或閂鎖器)501、502、512和兩個反相器521、522。暫存器RD 501每一個週期可以使用K 62的上升緣來擷取(低電位有效)讀出控制信號，其輸出可以被反相521來產生一高電位有效的Rin信號。暫存器WR 502每一個週期可以使用K 62的上升緣來擷取(低電位有效)寫入控制信號，每一個週期暫存器WR1 512可以使用K#64的該上升緣重新鎖住來自WR的該寫入控制信號，且其輸出可以被反相522來產生一高電位有效的Win信號。
圖6係描繪出例示性解多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。在圖6中的每一個記憶體排組(例如，圖3的記憶體排組321)，在該Ain讀出/寫入位址串流中的該等排組位址可由預解碼器601來解碼以產生一單一位元輸出bank(n)，它可以是有效的如果該等排組位址指出對應的讀出或寫入操作係針對該特定排組的話。
四個AND閘611、612、641、642和三個暫存器(或閂鎖器)621、622、632可以被使用來解多工該bank(n)信號成為各別的讀出bank(n)和寫入bank(n)信號(其代表該等排組位址的該1：2 A解多工器311)，並且那兩個bank(n)信號可以被使用來產生一讀出bank(n)時脈和一寫入bank(n)時脈。bank(n)可和Rin與NOT(WBA(n))透過AND閘611做邏輯AND以產生rbank(n)以確保當它隨後由RBAn鎖住時它是從一有效的讀出位址所產生，並防止一讀出到bank(n)的發生，如果它與一寫入到bank(n)(在前一週期被啟動)碰撞假如該排組衝突限制被輕忽的話，舉例來說。bank(n)可以透過AND閘612與Win做AND邏輯運算以產生wbank(n)，當它隨後由WBAn鎖住時它是從一有效的寫入位址所產生，舉例來說。
暫存器RBAn 621可以使用K1的該上升緣，其為K的一種延遲版本，來擷取rbank(n)，從而產生一讀出bank(n)信號RBA(n)，其可有效一週期。RBA(n)可以與K1的一種延遲版本經由AND閘641做邏輯AND，從而產生一讀出bank(n)時脈KR(n)。
暫存器WBAn 622可以使用K1#的該上升緣，其為K# 64的一種延遲版本，來擷取wbank(n)，從而產生一第一寫入bank(n)信號WBA(n)，其可有效一週期。
暫存器WBA1n 632可以使用K1的該上升緣來重新鎖住WBA(n)，從而產生一第二寫入bank(n)信號WBA1(n)，其可有效一週期。WBA1(n)可以與K1的一種延 遲版本經由AND閘642做邏輯AND，從而產生一寫入bank(n)時脈KW(n)。
圖7係描繪出例示性讀出/寫入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。在每一個記憶體排組(例如，圖3的記憶體排組321)，且如圖7中所示，讀出bank(n)和寫入bank(n)脈衝可以從圖6中所產生的該等兩個時脈來產生。
單發邏輯711可以使用KR(n)來產生一單發脈衝Rnp。讀出自我定時邏輯721可以使用Rnp來產生一讀出bank(n)脈衝R(n)，其有效時間會小於兩個週期，但不一定小於或等於一週期，這最終可能導致一讀出操作到bank(n)的發生。
KW(n)可與NOT(R(n))經由AND閘702做邏輯AND以確保W(n)會在R(n)結束之後開始。單發邏輯712可以使用該AND閘的輸出，Wn2，以產生一單發脈衝Wnp。寫入自我定時邏輯722可以使用Wnp以產生一寫入bank(n)脈衝W(n)，其可能有效為小於或等於一週期，這最終會導致一寫入操作到bank(n)的發生。R(n)有效和W(n)有效的該組合持續時間會小於或等於兩個週期。
圖8係描繪出例示性位址多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。在每一個記憶體排組(例如，圖3的記憶體排組321)，且如圖8中所示，在該Ain讀出/寫入位址串流中的該等非排組位址可由預解碼器801來解碼，三個暫存器812、821、822可被使用來把該等 被解碼的非排組位址解多工成兩種方式，進入各別的bank(n)讀出位址和寫入位址(表示該等非排組位址的該1：2 A解多工器311)，並且一2：1多工器831(表示該2：1 A多工器312)可被使用來選擇那些位址的那一個被使用來讀出和/或寫入該特定的排組。
暫存器RAn 821可以使用KR(n)的該上升緣(見圖6)來擷取該等經解碼的非排組位址，由此產生bank(n)讀出位址RA(n)。暫存器WAna 812每一個週期可以使用K1#的該上升緣來擷取該等經解碼的非排組位址，而且暫存器WAn 822可使用KW(n)的該上升緣(見圖6)來重新鎖住來自WAna該等經解碼的非排組位址，從而產生bank(n)寫入位址WA(n)。
An多工器831可被使用來選擇的那些bank(n)位址，RA(n)和/或WA(n)，的那一個可以被使用來讀出和/或寫入該特定記憶體排組。R(n)可致使RA(n)被選擇，而W(n)可致使WA(n)被選擇。
圖9係描繪出例示性位址多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。描繪在圖4和8中的位址多工器可以被實現成如圖9中所示。
A 42和B 48可以是該多工器的該等兩個輸入，Y 901可以是該多工器的該輸出。AS 942和BS 948是可控制Y是否是A、Y是否是B、或Y是否是0的該等兩個「選擇」信號。Addr Mux 901是該位址多工器的該邏輯表示。在實現形式中，它可以包括三個驅動器DRA 911、DRB 912、和DRX 913。如本領域的普通技術人員將理解的是，圖9的該多工器係一種可能的多工器實現方式，但各種公知的或新穎的多工器也可以在本文中所描述的該等創新的實現方式中被使用。
當AS是有效時DRA的該輸出會是A，並且當AS是無效時該輸出會是三態。當BS是有效時DRB的該輸出會是B，並且當BS是無效時該輸出會是三態。當AS和BS都是無效時DRX的該輸出會是0，否則該輸出會是三態。
資料輸入
圖10係描繪出例示性資料輸入電路的一方塊圖，其與本文該等創新的一個或多個層面一致。圖10圖示出一DILM(例如，圖3的DILM 303)，其包含有四個暫存器(或閂鎖器)1001、1002、1011、1012和一個多工器1021。暫存器D0KD 1001每一個週期可以使用KD 54的該上升緣來擷取該節一寫入資料，而不管在該相同的時脈中在K 62的該上升緣該第一寫入控制W# 34是否是擷取為「低」或「高」；因此該擷取的資料可能是未被使用的如果一寫入操作未在該週期中被啟動的話。暫存器D1KD 1002可以使用KD# 56的該上升緣來擷取該節二寫入資料，而不管在該相同的時脈中在K 62的該上升緣該第一寫入控制W# 34是否是擷取為「低」或「高」；因此該擷取的資料可能是未被使用的如果一寫入操作未在該週期中被啟動的話。暫存器D0K 1011可以使用KD# 64的該上升緣來重新鎖住來自D0KD的該節一寫入資料，從而把來自該KD 54時脈領域的 該資料傳送到該K 62時脈領域。暫存器D1K 1012可以使用K 62的該上升緣來重新鎖住來自D1KD的該節二寫入資料，從而把來自該KD 54時脈領域的該資料傳送到該K 62時脈領域。
MUX DM 1021可把該擷取的節一寫入資料和節二寫入資料分時多工進如一單一寫入資料串流Din，其可被送到每一個記憶體排組。K# 64時脈「高」可致使該節一寫入資料被選擇(即被多工進如該Din寫入資料串流中)，而K 62時脈「高」可致使該節二寫入資料被選擇(即被多工進如該Din寫入資料串流中)。類似使用圖4的多工器AM 411，一種實現方式可以僅在第該一寫入控制W# 34在K的前一個上升緣被擷取為「低」的週期中使用K# 64和K 62；因此Din只會在一寫入操作被啟動時才可改變為一組新的節一寫入資料和節二寫入資料，並且在那些寫入操作不會被啟動的週期中可以節省電源。
需要注意的是在該等寫入資料路徑之階段一和階段二的該等實現方式可以允許該等KD 54時脈邊緣領先或落後該等對應的K 62時脈邊緣大約半個週期。
圖11係描繪出例示性資料解多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。在每一記憶體排組(例如，圖3的記憶體排組321)，並如圖11所示，三個暫存器1101、1111、1112可被使用來把該Din寫入資料串流解多工成兩種方式，進入各別的bank(n)節一寫入資料和節二寫入資料(代表該1：2 D解多工器313)，其被使用來寫 入該特定的排組。
每一個週期暫存器D0na 1101可以使用K1#的該上升緣來擷取該節一寫入資料，並且暫存器D0n 1111可以使用KW(n)的該的上升緣(參見圖6)來重新鎖住來自D0na的該節一寫入資料，由此產生bank(n)節一寫入資料D0(n)，其可被使用來寫入該特定的記憶體排組。暫存器D1n 1112可以使用KW(n)的該上升緣(參見圖6)來擷取該節二寫入資料，由此產生bank(n)節二寫入資料D1(n)，其可被使用來寫入該特定的記憶體排組。
圖12係描繪出例示性資料多工器的一方塊圖，其與本文該等創新的一個或多個層面一致。在圖10中所示的該資料多工器可被實現成如圖12所示。如本領域的普通技術人員將理解的是，圖12的該多工器係一種可能的多工器實現方式，但各種公知的或新穎的多工器也可以在本文中所描述的該等創新的實現方式中被使用。
A 42和B 48可以是該多工器1201的該等兩個輸入，Y可以是該多工器1201的該輸出。AS 942和BS 948是可控制否是Y是A或Y是B的該等兩個「選擇」信號。Data Mux 1201是該資料多工器的該邏輯表示。在一些實現方式中，Data Mux 1201可以包括兩個驅動器DRA 1211和DRB 1212、以及一閂鎖器1213。當AS是有效時DRA的該輸出會是A，並且當AS是無效時該輸出會是三態。當BS是有效時DRB的該輸出會是B，並且當BS是無效時該輸出會是三態。在AS和BS都被無效化之後，該閂鎖器1213可被使用來 保持輸出Y在其當前狀態。
其他特點/層面
除了該等上述的記憶體創新和記憶體架構之外，本發明還包含有，由其是，記憶體的操作方法、製造與本文所描述之特徵和/或功能一致之記憶體裝置的方法、產品(如SRAM或包含有SRAM的產品)、以及並經由這種程序所產生的產品。透過示例性的方式而非限制性的方式，在本文中記憶體製造的方法可以包括已知的RAM製造工藝，諸如涉及層面有p-mos和n-mos電晶體的形成、多金屬化層和/或局部互連體、等等的CMOS技術。在這裡各種示範性/成品加工，舉例來說，被載於美國專利第4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356和7,910,42號的背景/揭露中，以及美國專利申請公佈第US2007/0287239A1號，茲在此被引入作為參考。
在一些情況下，本文中該等創新的層面的實現包括邏輯和/或邏輯指令，其包含有程式模組，以相關聯的電路來執行，舉例來說。在一般情況下，程式模組可以包括程序、程式、物件、組件、資料結構、等等，其執行特定任務或實現特定的邏輯、控制、延遲或指令。該等發明也可在分散式電路設置的環境中被實現，其中電路經由通信匯流排、電路或鏈路來被連接。在分散式設置中，控制/指令的發生可能是來自本地也可能是來自包含有記憶體儲存裝置的遠端計算元件。
如本文所揭露的，經由和/或涉及電腦硬體、軟體和/或韌體，符合本發明的特徵可被利用。舉例來說，本文所揭露該等的系統和方法可以以各種形式的結合來被體現或被使用，舉例來說，包括記憶體、資料處理器，諸如在也包含有記憶體的計算裝置中、一資料庫、數位電子電路、韌體、軟體、或它們的組合。此外，雖然該等所揭露實現方式的一些描述了特定的硬體組件，與本文該等創新一致的系統和方法可以在硬體、軟體和/或韌體之任意組合的環境中被實現。而且，本文該等創新之上述特徵和其他層面和原理可在各種記憶體環境中被實現。如此的環境和相關應用程式可以被特別地建構用於執行根據本發明之各種程序，行程和/或操作，或者它們可包括一通用電腦或計算平台，其可由程式碼被選擇性地啟動或重新配置以提供必要的功能。本文所揭露的程序並不固定地涉及任何特定的電腦、網路、結構、環境、或其他裝置，並且可以透過硬體、軟體、和/或韌體之一種適當的組合來實現。舉例來說，各種通用機器可以與根據本發明的教導所撰寫的程式一起使用，或者更方便的是可以建構一專用的裝置或系統來執行該等所需要的方法和技術。
本文所描述之該方法和系統的層面，諸如該邏輯，可被實現為被編程到任何各種電路的功能，包括可編程邏輯裝置(「PLD」)，諸如現場可編程閘陣列(「FPGA」)、可編程陣列邏輯(「PAL」)裝置、電子式可編程邏輯和記憶體裝置和基於標準單元的裝置、以及特定應用積體電路。 一些其他的可能性用於實現的層面包括：記憶體裝置、具有記憶體(諸如EEPROM)的微控制器、嵌入式微處理器、韌體、軟體、等等。此外，層面可被體現在微處理器中，該微處理器具有基於軟體之電路模擬、離散邏輯(循序和組合式的)、定制裝置、模糊(神經)邏輯、量子裝置、以及任何該等上述裝置類型的混合。該底層裝置技術可以以各種組件類型來提供，例如，金氧半場效電晶體(「MOSFET」)技術、如互補型金屬氧化物半導體(「CMOS」)、雙極性技術如射極耦合邏輯(「ECL」)、聚合物技術(例如，矽共軛聚合物和金屬共軛聚合物-金屬結構)、混合類比和數位、等等。
還應被指出的是，本文揭露的各種邏輯和/或功能的啟用可以使用硬體、韌體、和/或被包含在各種機器可讀取或電腦可讀取媒體中的資料/指令之任意數量的組合，以它們的行為、暫存器傳輸、邏輯組件、和/或其他特性來呈現。這樣子格式化的資料和/或指令可被體現在其中的電腦可讀取媒體包括，但不侷限於，各種形式的非依電性儲存媒體(例如，光、磁或半導體儲存媒體)，雖然不包括暫時性的媒體諸如載波。
除非上下文清楚地要求，否則遍及本說明書和權利請求項中，該等詞語「包括」、「包含有」、等類似語是以一種包含性的意義來解釋，而不是排他性或窮舉性的意義；也就是說，其意味著「包括，但不侷限於」。使用單數或複數的詞語也分別包括複數或單數。此外，「本文」、「這 裡以下」、「以上」、「以下」等類似含義的詞語係指本申請書的整體而不是指本申請書的任何特定部分。當詞語「或」被使用來參考到一具有兩個或更多項目的列表時，該詞語涵蓋了該詞所有以下的解釋：在該列表中的任何項目、在該列表中的所有項目、以及在該列表中項目的任意組合。
雖然本發明某些優選的實施方式已經在本文中做了具體的描述，但對本發明所屬領域的習知技藝者而言將顯而易見的是，本文所展示和描述之該等各種實現方式的變化和修改可以在不脫離本文之該等創新之精神和範疇的情況下被做出。因此，本發明旨在僅受限於法律適用規則所要求之程度。

Claims (20)

  1. 一種多排組SRAM裝置，其包含有：包含數個SRAM排組的一記憶體陣列，每一個SRAM排組包括有被組織成一行列矩陣的一單埠SRAM記憶體單元之區塊、一解碼器、一感測放大器、及一記憶體單元存取電路系統，其中每一個SRAM排組能夠以一最大頻率f(m)進行操作，並且被配置成用於並能夠在一單一f(m)時脈週期內一起執行一讀出操作和一寫入操作；一讀出/寫入控制輸入電路，其在頻率f(e)之一單一外部時脈週期內自一外部來源接收一讀出操作和一寫入操作，並且將該等讀出操作和寫入操作提供給每一個SRAM排組；一位址輸入電路，其在頻率f(e)之該單一外部時脈週期內接收一讀出位址和一寫入位址，並且將該等讀出和寫入位址提供給每一個SRAM排組；一資料輸入電路，其在頻率f(e)之該單一外部時脈週期內接收寫入資料的第一和第二節，並且將寫入資料的該等第一和第二節提供給每一個SRAM排組；以及在該等數個SRAM排組處的一排組存取電路系統，其被耦合到該讀出/寫入控制輸入電路、該位址輸入電路、及該資料輸入電路，該排組存取電路系統在不大於該最大頻率f(m)下，控制對該等SRAM排組之該等讀出 和寫入操作的組合；其中該外部時脈週期之頻率f(e)至少為每一個SRAM排組所能夠操作的該最大頻率f(m)的兩倍，且該讀出/寫入控制輸入電路在該外部時脈週期之頻率f(e)下操作，和/或該位址輸入電路在該外部時脈週期之頻率f(e)下操作，和/或該資料輸入電路在該外部時脈週期之頻率f(e)下操作。
  2. 如請求項1之裝置，其中該位址輸入電路：接收該讀出位址和該寫入位址，並從該讀出位址和該寫入位址形成一讀出/寫入位址串流，以把該讀出/寫入位址串流傳送(buss)至對應的SRAM排組；以及將該讀出/寫入位址串流分割成一讀出位址串流和一寫入位址串流，並從該讀出位址串流和該寫入位址串流形成該讀出/寫入位址串流，以從該對應的SRAM排組進行讀出和寫入；以及其中該資料輸入電路：接收寫入資料的該第一節和該第二節，並從該第一節和該第二節形成一第一寫入資料串流，以把該第一寫入資料串流傳送至該對應的SRAM排組；以及將該第一寫入資料串流分割成一第二寫入資料串流以把該第一節寫入到該對應的SRAM排組，並分割成一第三寫入資料串流以把該第二節寫入到該對應的SRAM排組。
  3. 如請求項1之裝置，其中在該單一f(m)時脈週期中啟動 的該讀出操作係與在該單一f(m)時脈週期中啟動的該寫入操作配對，其中該讀出操作和該寫入操作係在兩個週期期間對一相同的SRAM排組或對一不同的SRAM排組循序地執行；其中該讀出操作被執行少於兩個週期的持續時間，該寫入操作被執行少於或等於一個週期的持續時間，並且該讀出操作和該寫入操作的一組合持續時間不超過兩個週期。
  4. 如請求項1之裝置，其更包含有：一位址電路系統，其每一時脈週期使用一第一輸入時脈來鎖住一讀出位址輸入，其中該位址電路系統每一時脈週期使用一第二輸入時脈來鎖住一寫入位址輸入；一控制電路系統，其每一時脈週期使用一第一輸入時脈來鎖住一讀出控制信號，其中該控制電路系統每一時脈週期使用該第一輸入時脈來鎖住一寫入控制信號。
  5. 如請求項1之裝置，其中在該讀出位址被輸入且一新的讀出操作被隨後地產生時由於一個或多個基於先前啟動之讀出和寫入操作的忙碌SRAM排組，讀出位址被限制在一非忙碌的SRAM排組；其中因為任何SRAM排組可不管該等先前啟動的讀出和寫入操作而在任何時候被寫入，寫入位址在這種情況下不被限制。
  6. 如請求項1之裝置，其更包含有以下的一或多者：一第一資料輸入時脈和一第二資料輸入時脈，分別 與該第一輸入時脈和該第二輸入時脈均步或實體上相同，其中該第二資料輸入時脈係該第一資料輸入時脈的一反相；一資料電路系統，其每一時脈週期每一寫入操作使用該第一資料輸入時脈來鎖住被轉移之寫入資料的該第一節；和/或該資料電路系統，其每一時脈週期每一寫入操作使用該第二資料輸入時脈來鎖住被轉移之寫入資料的該第二節。
  7. 如請求項1之裝置，其更包含有：一位址輸入閂鎖器/多工器，其擷取該等讀出和寫入位址，並把它們分時多工成一單一位址串流，該單一位址串流被傳送到每一個SRAM排組。
  8. 如請求項7之裝置，其中該位址輸入閂鎖器/多工器的一第一部分包含有：一第一位址暫存器/閂鎖器，其每一週期在該第一輸入時脈的一上升緣上擷取讀出位址，不管在該第一輸入時脈的一相同上升緣上所擷取的一第一讀出控制的狀態為何；一第二位址暫存器/閂鎖器，其在該第一輸入時脈的一前一上升緣上一第一寫入控制被擷取為低電位/有效的週期中，在該第二輸入時脈的一上升緣上擷取寫入位址。
  9. 如請求項7之裝置，其中該位址輸入閂鎖器/多工器的一 第二部分包含有：一第一2：1位址多工器，其把來自第一位址暫存器/閂鎖器和第二位址暫存器/閂鎖器的該等讀出和寫入位址一起分時多工成一單一第一位址串流，該單一第一位址串流隨後被傳送到每一個SRAM排組，其中一第一輸入時脈高電位選擇來自該第一位址暫存器/閂鎖器要被多工成該第一位址串流的該讀出位址，其中一第二輸入時脈高電位選擇來自該第二位址暫存器/閂鎖器要被多工成該第一位址串流的該寫入位址。
  10. 如請求項2之裝置，其更包含有：在每一個SRAM排組處的一SRAM排組電路系統，其將該讀出/寫入位址串流中的該等排組位址解碼並解多工成兩路為一讀出排組信號和一寫入排組信號，並分別從該讀出排組信號和該寫入排組信號產生一讀出排組信號時脈和一寫入排組信號時脈。
  11. 如請求項2之裝置，其更包含有：在每一個SRAM排組處的一SRAM排組電路系統，其將該讀出/寫入位址串流中的該等位址解碼並解多工成兩路為一讀出位址和一寫入位址。
  12. 如請求項1之裝置，其中在該第一位址串流中的非排組位址在一位址預解碼器中被解碼，其中該SRAM排組電路系統包含有： 暫存器/閂鎖器，其解多工該等經解碼之非排組位址並產生一讀出位址和一寫入位址。
  13. 如請求項1之裝置，其更包含有：在每一個SRAM排組處的一位址多工器，其將該讀出位址和該寫入位址分時多工成一單一SRAM位址串流以讀出和寫入至對應的SRAM排組。
  14. 如請求項2之裝置，其更包含有：在每一個SRAM排組處的一SRAM排組電路系統，其分別將該第一寫入資料串流中之寫入資料的該等兩節解多工成寫入資料的第一節的一個別排組和寫入資料的第二節的一排組。
  15. 如請求項1之裝置，其更包含有：一第一讀出控制輸入和一第一寫入控制輸入，用於針對每一個及各個時脈週期在一相同時脈週期中啟動該等讀出和寫入操作；一第一輸入時脈和一第二輸入時脈，其中該第二輸入時脈係該第一輸入時脈的反相。
  16. 一種多排組SRAM裝置操作之方法，該方法包含有：配置包含數個SRAM排組的一記憶體陣列，每一個SRAM排組包括有被組織成一行列矩陣的一單埠SRAM記憶體單元之區塊、一解碼器、一感測放大器、及一記憶體單元存取電路系統，其中每一個SRAM排組能夠以一最大頻率f(m)進行操作，並且被配置成用於並能夠在一單一f(m)時脈週期內一起執行一讀出操作和一寫入 操作；經由一讀出/寫入控制輸入電路在頻率f(e)之一單一外部時脈週期內自一外部來源接收一讀出操作和一寫入操作，並將該等讀出操作和寫入操作提供給每一個SRAM排組；經由一位址輸入電路在頻率f(e)之一單一外部時脈週期內接收一讀出位址和一寫入位址，並將該等讀出和寫入位址提供給每一個SRAM排組；經由一資料輸入電路在頻率f(e)之一單一外部時脈週期內接收寫入資料的第一和第二節，並將寫入資料的該等兩節提供給每一個SRAM排組；以及把在該等數個SRAM排組處的排組存取電路系統耦合到該讀出/寫入控制輸入電路、該位址輸入電路、及該資料輸入電路，於該等數個SRAM排組處的排組存取電路系統在不大於其等之最大操作頻率f(m)下，控制對該等SRAM排組之讀出和寫入操作的組合；其中該外部時脈頻率f(e)至少為每一個SRAM排組所能夠操作的該最大頻率f(m)的兩倍，且在該外部時脈頻率下操作該讀出/寫入控制輸入電路，和/或該位址輸入電路在該外部時脈頻率下操作，和/或該資料輸入電路在該外部時脈頻率下操作。
  17. 如請求項16之方法，其更包含有：經由該位址輸入電路，接收一讀出位址和一寫入位址，並從及對該讀出位址和該寫入位址形成一讀出/寫 入位址串流，以把該讀出/寫入位址串流傳送至一對應的SRAM排組；經由該位址輸入電路，將該讀出/寫入位址分割成一讀出位址串流和一寫入位址串流，並從及對該讀出位址串流和該寫入位址串流形成該讀出/寫入位址串流，以從該對應的SRAM排組進行讀出和寫入；經由該資料輸入電路，接收寫入資料的該第一節和該第二節，並從該第一節和該第二節形成一第一寫入資料串流，以把該第一寫入資料串流傳送至該對應的SRAM排組；以及經由該資料輸入電路，將該第一寫入資料串流分割成一第二寫入資料串流以把該第一節寫入到該對應的SRAM排組，並分割成一第三寫入資料串流以把該第二節寫入到該對應的SRAM排組。
  18. 如請求項16之方法，其更包含有：配對在該時脈週期中被啟動的該讀出操作與在同一時脈週期中被啟動的該寫入操作；在兩個週期期間對一相同的SRAM排組或對一不同的SRAM排組循序地執行該讀出操作和該寫入操作；執行該讀出操作達少於兩個週期的持續時間；以及執行該寫入操作被執行少於或等於一個週期的持續時間，其中該讀出操作和該寫入操作的一組合持續時間不超過兩個週期。
  19. 如請求項16之方法，其更包含有：在該讀出位址被輸入且一新的讀出操作被隨後地產生時由於一個或多個基於先前啟動的讀出和寫入操作的忙碌SRAM排組，將該等讀出位址限制到一非忙碌的SRAM排組；其中因為任何SRAM排組可不管該等先前啟動的讀出和寫入操作而在任何時候被寫入，該等寫入位址在這種情況下不被限制。
  20. 如請求項16之方法，其更包含有：經由一位址輸入閂鎖器/多工器擷取該等讀出和寫入位址；以及經由該位址輸入閂鎖器/多工器把該等讀出和寫入位址分時多工成一單一位址串流，該單一位址串流被傳送到每一個SRAM排組。
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