KR20120134104A - 복수의 메모리 다이 및 컨트롤러 다이를 갖는 반도체 메모리 장치 - Google Patents

복수의 메모리 다이 및 컨트롤러 다이를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 복수의 메모리 다이 및 컨트롤러 다이를 포함하는 반도체 메모리 장치에 관한 것이다. 상기 컨트롤러 다이는 내부 컨트롤 버스에 연결된다. 상기 컨트롤러 다이는 외부 읽기 명령에 응답하는 내부 읽기 명령을 상기 메모리 다이 중 선택된 메모리 다이에 제공하도록 구성한다. 상기 선택된 메모리 다이는 상기 내부 읽기 명령에 응답하여 상기 컨트롤러에 읽기 데이터를 제공하도록 구성되며, 상기 외부 읽기 명령의 상기 컨트롤러 다이에 의한 수신과 상기 선택된 메모리 다이로부터 상기 읽기 데이터의 수신 사이의 레이턴시는, 상기 메모리 다이 중 적어도 2개에 대해 상기 선택된 메모리 다이로서 선택될 경우 상이하다.

Description

복수의 메모리 다이 및 컨트롤러 다이를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH PLURAL MEMORY DIE AND CONTROLLER DIE}
본 발명은 일반적으로 반도체 메모리 장치, 특히, 복수의 메모리 다이 및 컨트롤러 다이를 갖는 반도체 메모리 장치에 관한 것이다.
복수의 적층된 반도체 칩(DRAM 장치와 같은)을 단일 패키지에 집적하는 멀티 칩 패키지(MCP)는 전용 패키지 내에 패키징된 개별 칩보다 더 높은 밀도를 달성한다.
미국 특허 7,515,453(발명자 라잔(Rajan))은 단일 패키지에 2개 이상의 DRAM 다이를 패키징하는 인터페이스 칩을 기재한다. 인터페이스 칩은 공유 데이터 버스를 통해 복수의 DRAM 다이와 통신하여 오로지 하나의 단일 다이만이 언제든지 접근될 수 있다. 교호로, DRAM 다이의 각각은 인터페이스 다이로의 전용 데이터 버스를 가지므로 복수의 인터페이스는 평행하게 동작될 수 있어서 더 높은 대역폭을 제공한다.
미국 특허 7,386,656(발명자 라잔 외)은 동일 패키지에서 버퍼칩을 갖는 적층된 DRAM 다이에 대한 다양한 구성을 개시한다. 외부 명령 버스(어드레스, 컨트롤 및 클럭)는 인터페이스 칩에 의해 버퍼링 될 수 있으며, 모든 DRAM 다이에 대한 공통 내부 버스에 제공되거나, 각각의 DRAM 다이에 대한 개별 내부 버스에 제공될 수 있고, 또는, 몇몇 DRAM 다이 각각에 대한 몇몇 내부 버스 각각에 제공될 수 있다. 외부 데이터 버스는 인터페이스 칩에 의해 양방향으로 버퍼링 될 수 있으며, 모든 DRAM 다이에 대한 공통 내부 버스에 제공될 수 있으며, 각각의 DRAM 다이에 대한 개별 내부 버스에 제공될 수 있거나, 또는, 몇몇 DRAM 다이에 대한 몇몇 내부 버스 각각에 제공될 수 있다.
불행히도, 선행 기술에서의 이러한 그리고 다른 MCP 구현은 높은 전력 소비량을 포함한 다양한 단점에 시달리고 있다. 이것은, 특히, 베터리 전력이 한정된 리소스인 휴대용 장치에서 문제가 될 수 있다. 그러므로, 업계에서, 절감된 전력 소비량을 가지는 MCP가 발명되는 것이 바람직할 것이다.
광의의 측면에 따라, 본 발명은, 복수의 메모리 다이; 외부 읽기 명령에 응답하는 내부 읽기 명령을 선택된 메모리 다이 중 하나에 제공하도록 구성되며 내부 컨트롤 버스에 연결되는 컨트롤러 다이를 포함하는 반도체 메모리 장치를 제공하기 위한 것이며; 선택된 메모리 다이는 내부 읽기 명령에 응답하여 컨트롤러 다이에 읽기 데이터를 리턴하도록 구성되고; 외부 읽기 명령의 컨트롤러 다이에 의한 수신과 선택된 메모리 다이에서의 읽기 데이터의 컨트롤러 다이에 의한 수신 사이의 레이턴시는 적어도 2개의 메모리 다이에 대해 선택된 메모리 다이로서 선택될 때 상이하다.
동반하는 도면과 함께 본 발명의 특정 실시예의 이하 기재의 검토를 통해, 본 발명의 또 다른 측면 및 특징은, 당업자에게 더욱 명백해질 것이다.
지금부터 본 발명의 실시예는 첨부된 도면을 참조하여 오로지 예시에 의해서만 기재될 것이다.
도 1은 본 발명의 특정 비제한 실시예에 따라, 컨트롤러 다이 및 복수의 메모리 다이를 이용하는 멀티 칩 패키지(MCP)의 블록 다이아그램이다.
도 2a 및 도 2b는 버스 및 핀 용량에 관하여 MCP의 가능한 구성을 도시하는상이한 블럭 다이아그램들이다.
도 3은 읽기 동작 동안 다양한 시스템 구성요소 사이의 가능한 상호작용을 도시하는 신호 흐름도이다.
도 4는 글로벌 클럭 신호에 대한 그 읽기 출력을 메모리 다이가 클럭하지 않는 경우, 컨트롤러 다이에 의해 메모리 다이로부터 수신된 읽기 데이터의 재동기화를 도시하는 타이밍 다이아그램이다.
도 5는 메모리 다이 및 컨트롤러 다이를 적층하여 MCP를 만드는 물리적인 구성의 예시를 도시한다.
도 6은 본 발명의 특정 비제한 실시예에 따른 멀티 랭크 MCP RDIMM의 다이어그램이다.
도 1은 복수의 메모리 다이(110A, 110B, 110C, 110D) 및 컨트롤러 다이(120)를 포함하는 반도체 메모리 장치의 블록 다이아그램을 도시한다. 반도체 메모리 장치(100)는 멀티 칩 패키지(MCP)로 불릴 수 있다. 각각의 메모리 다이(110A, 110B, 110C, 110D) 및 컨트롤러 다이(120)는 MCP(100)에서의 패키징 이전에 웨이퍼 폼에서 완전히 테스트를 받았다는 것을 의미하는 "노운 굿 다이(KGD)"로 불릴 수 있다.
메모리 다이(KGD; 110A, 110B, 110C, 110D)는 다이나믹 랜덤 액세스 메모리(DRAM) 장치(동기식 DRAM-SDRAM 포함) 또는 다른 종류의 메모리 장치, 특히, 읽기와 쓰기에 대한 낮은 레이턴시를 갖는 것으로 예상되는 장치가 될 수 있다. 이러한 특정 예시에서, 메모리 다이의 수는 4지만, 그 수를 제한하여 고려하지 않는다. 특정 비제한 예시 실시예에서, 메모리 다이(110A, 110B, 110C, 110D)의 하나 이상은, 여기서 참조에 의해 통합되는, JEDEC DDR3 기준 JESD79-3C에 따르는 DRAM 장치일 수 있다. 일부 실시예에서, 메모리 다이(110A, 110B, 110C, 110D)의 상이한 서브셋은 상기 언급한 JEDEC JESD79-3C 기준을 포함하거나 포함하지 않을 수 있는 상이한 기준을 준수할 수 있다.
컨트롤러 다이(120)는 외부 세상에 대한 인터페이스를 메모리 다이(110A, 110B, 110C, 110D)에 제공하기 때문에, '브릿지 칩'으로 불릴 수 있다. 구체적으로, 외부 컨트롤 버스(130) 및 외부 데이터 버스(140)는 컨트롤러 다이(120)에 연결함으로써 메모리 컨트롤러(150)를 MCP(100)에 연결한다. 메모리 컨트롤러(150) 및 MCP(100)는 마더보드(160)를 통해 양쪽 모두 연결될 수 있다. 메모리 컨트롤러(150) 및 MCP(100) 사이 연결은 직접적 일수도, 또는 레지스터 및/또는 하나 이상의 다른 MCP를 통한 것일 수 있다. 컨트롤러 다이(120)는 (JEDEC DDR3와 같은)일정 기준에 따라 외부 컨트롤 버스(130) 및 외부 데이터 버스(140)와 상호작용하도록 구성될 수 있어서, MCP(100)는 메모리 컨트롤러(150)의 관점(point of view)에서 표준 순응형 장치(standard-compliant device)로 인지된다.
외부 컨트롤 버스(130)는 메모리 컨트롤러(150)로부터 명령/어드레스 신호 및 글로벌 클럭 신호를 전한다. 외부 데이터 버스(140)는 활성화되었을 때 유효 데이터를 전달하는 외부 데이터 라인 및 데이터 스트로브 신호를 전하는 데이터 스트로브 라인을 포함한다. 데이터 스트로브 신호는 외부 데이터 라인이 활성화되어서 유효 데이터를 전하는 경우를 나타내는 클럭 신호이다. 데이터는 메모리 컨트롤러(150) 또는 MCP(100)에서 비롯되므로, 쓰기 데이터가 메모리 컨트롤러(150)로부터 MCP(100)로 전송되는지, 또는 읽기 데이터가 MCP(100)로부터 메모리 컨트롤러(150)로 전송되는지의 여부에 따라, 데이터 스트로브 라인은 메모리 컨트롤러(150) 또는 MCP(100)에 의해 잡힐 수 있다.
명령/어드레스 신호 및 글로벌 클럭 신호를 제공하는 외부 컨트롤 버스(130)은 버퍼링되고 내부 컨트롤 버스를 따라 각각의 메모리 다이에 제공된다. 명령/어드레스 신호 및 글로벌 클럭 신호는 1 클럭 사이클 레이턴시만큼 작은 레이턴시를 갖는 내부 컨트롤 버스로 전송된다. 도시된 실시예에서, 전용 내부 컨트롤 버스(190A, 190B, 190C, 190D)가 각각의 메모리 다이(110A, 110B, 110C, 110D)에 제각기 하나씩 제공된다. 그러므로, 메모리 컨트롤러(150)로부터의 명령이 메모리 다이(110A, 110B, 110C, 110D) 중 다른 것이 아닌 특정한 하나에만 어드레스될 경우, 컨트롤러 다이(120)는 명령에 대한 목적 메모리 다이(destination memory die)를 결정하고 목적 메모리 다이에 대한 내부 컨트롤 버스만을 활성화하여 전력을 절약한다. 선택적으로, 모든 메모리 다이(110A, 110B, 110C, 110D)에 의해 공유되는 단일 내부 컨트롤 버스를 병렬로 제공하는 것이 가능하다. 이것은 상승된 전력 소비량을 희생하여 컨트롤러 다이(120)의 패드 수 및 MCP(100) 이내의 상호접속 수를 감소시킨다.
또한, 컨트롤러 다이(120)는 개별 내부 데이터 버스(170A, 170B, 170C, 170D)에 의해 메모리 다이(110A, 110B, 110C, 110D)에 연결된다. 컨트롤러 다이(120)를 메모리 다이(110A, 110B, 110C, 110D) 중 특정 하나에 연결하는 내부 데이터 버스는, 활성화되었을 때 유효 데이터를 전하는 내부 데이터 라인 및 데이터 스트로브 신호를 전하는 데이터 스트로브 라인을 포함한다. 데이터 스트로브 신호는 내부 데이터 라인이 활성화되어서 유효 데이터를 전하는 경우를 나타내는 클럭 신호이다. 데이터가 컨트롤러 다이(120) 또는 메모리 다이(110A, 110B, 110C, 110D) 중 특정 하나에서 비롯되므로, 쓰기 데이터가 특정 메모리 다이에서 컨트롤러 다이(120)로 전달되는지, 읽기 데이터가 컨트롤러 다이(120)에서 특정 메모리 다이 까지 전달되는지의 여부에 따라, 데이터 스트로브 라인은 컨트롤러 다이(120) 또는 특정 메모리 다이에 의해 잡힐 수 있다.
특히 고주파에서의 성능을 개선하기 위하여, 컨트롤러 다이(120)는 외부 인터페이스(즉, 외부 데이터 버스(140) 및 외부 컨트롤 버스(130))에 대한 온-다이 종단(on-die termination; ODT)을 제공하도록 구성될 수 있다. 이것 때문에, 컨트롤러 다이(120)는, 예컨대, JEDEC DDR3 기준에 의해 기재된 바와 같이 다양한 ODT 옵션을 구현할 수 있다. 이러한 옵션의 하나는 전원 전압 VDDQ 및 VSSQ에 대한 분할 저항성 종단을 구현하는 것이다. 선택적으로, 전력을 절약하기 위해, 하나의 옵션으로, VTT= 1/2(VDDQ-VSSQ)와 같이, VDDQ와 VSSQ 사이의 중간 전압으로 조정된 종단 전압에 대한 단일 저항성 종단을 이용할 수 있다. 두 번째 옵션의 기술의 예시는, 여기서 참조에 의해 통합되며 본 출원의 양수인에게 양도된 "온-다이 종단에 대한 종단 회로"라는 명칭의 미국 특허 출원 공개 번호 2010/0201397에 기재된 기술이다. 이것 때문에, 선형 VTT 조절기는 컨트롤러 다이(120)의 적은 비용과 집적 용이성을 위해 이용될 수 있거나, 유도성 조절기는 더 높은 전력 효율을 제공하기 위해 이용될 수 있다. 이러한 경우, VTT 조절기는 MCP(100) 이내에서 통합될 수 있다. 선택적으로, VTT는 마더보드(160) 및 MCP의 전용 VTT 핀 또는 다중 VTT 핀을 통해, MCP(100)에 제공될 수 있다.
컨트롤러 다이(120)에서 각 메모리 다이(110A, 110B, 110C, 110D)까지의 짧은 상호연결 거리-심지어 컨트롤러 다이(120)에서 가장 먼 메모리 다이조차 비교적 거리가 짧음(동일 MCP(100) 이내에서)-로 인해, 내부 데이터 버스(170A, 170B, 170C, 170D) 및 내부 컨트롤 버스 또는 버스 (190A, 190B, 190C, 190D)가 온 다이 종단을 요구하지 않는다는 것이 이해되어야 한다. 이것 때문에, 칩 면적(chip real estate)을 절약하는 온 다이 종단의 완전한 부재, 또는, 예컨대, 확장된 모드 레지스터 프로그래밍 및/또는 JEDEC DDR3 기준에 의해 제공된 대로 ODT 패드를 전원 전압에 연결함으로써 스위치 오프(switched off)될 수 있는 온 다이 종단을 제공하는 능력을 가지는 메모리 다이(110A, 110B, 110C, 110D)의 구현이 예상된다. 두 경우 모두에 있어서, ODT의 부재는 ODT가 활성화된 경우보다 더 적은 전력 소비량을 야기한다.
내부 데이터 버스(170A, 170B, 170C, 170D) 중에서 어떤 것이 읽기 또는 쓰기 동작을 활성화하는지 아는 것은, 컨트롤러 다이(120)가 외부 컨트롤 버스(130)를 통해 수신되는 명령/어드레스 신호에 기초하여, 선택된 메모리 다이를 식별하는 것을 필요로 한다. 다양한 가능 구현(implementation)은 선택된 메모리 다이가 컨트롤러 다이(120)에 의해 식별되도록 허용할 수 있다. 이 구현의 일부를 도시하기 위해, 간단하게, 4개의 메모리 다이(110A, 110B, 110C, 110D) 각각의 크기는 2N 어드레스 가능 워드(addressable word)와 일치하거나 동일하다고, 즉, N 어드레스 비트에 의한 표현으로 적용가능하다고 가정해 보자. 그러므로, 실제로, MCP(100)의 용량은 (N+2 비트)에 의한 표현으로 적용 가능한 2N+2 워드다.
도 1에 도시된 가능한 실시예에서, 메모리 컨트롤러(150)는, 마치 선택된 메모리 다이 내의 요구된 어드레스의 식별에 더하여 랭크의 셀렉션(실제로, 메모리 다이의 셀렉션)을 요하는 4 랭크 DRAM 장치인 것처럼 MCP(100)와 상호작용한다. 이것 때문에, 선택된 메모리 다이는 컨트롤러 다이(120)에 바로 제공되는 4개의 칩 인에이블(CE*) 라인(180)을 사용하는 메모리 컨트롤러(150)에 의해 식별된다. 외부 컨트롤 버스(130)를 따라 컨트롤러 다이(120)에 의해 수신되는 명령/어드레스 신호는 선택된 메모리 다이의 어드레스 공간 내의 어드레스를 식별하는데 필요한 N 비트를 인코딩한다.
또 다른 가능 구현에서, 메모리 컨트롤러는 랭크의 어드레스 공간 이내의 요구된 어드레스의 식별에 더하여 이 랭크의 셀렉션을 요하는, 2 랭크 DRAM 장치인 것처럼, MCP와 상호작용한다. 이것 때문에, 외부 컨트롤 버스를 따라 컨트롤러 다이에 의해 수신된 명령/어드레스 신호가 선택된 메모리 다이를 식별하기 위한 1개의 추가 비트를 포함하는 동안, 선택된 랭크는 컨트롤러 다이에 바로 제공되는 2개의 칩 인에이블(CE*) 라인을 사용하는 메모리 컨트롤러에 의해 식별된다. 남아있는 N 어드레스 비트은 선택된 메모리 다이의 어드레스 공간 이내의 어드레스를 식별한다.
또 다른 가능한 구현에서, 메모리 컨트롤러는 뱅크, 로우(row) 또는 칼럼(column) 수의 4배를 갖는 DRAM 장치인 것처럼 MCP와 상호작용한다. 이것 때문에, 선택된 메모리 다이는 외부 컨트롤 버스의 명령/어드레스 신호에 의해 인코딩 되는 어드레스 부분을 형성하는 2개의 추가 어드레스 비트을 사용하는 메모리 컨트롤러에 의해 암시적으로 식별된다. 남아있는 N 어드레스 비트은 암시적으로 선택된 메모리 다이의 어드레스 공간 이내의 어드레스를 식별한다.
당업자는 내부 및 외부 데이터 버스가 동일 폭(핀의 개수), 전체 속도 또는 핀당 속도일 필요가 없다는 것을 알 것이다. 구체적으로, 외부 데이터 버스의 대역폭의 필요는, 그 일부가 이제 도시될 상이한 구조의 다양한 종류를 사용하여 충족될 수 있을 것으로 기대된다.
예컨대, 외부 데이터 버스(140)가 P 도체 폭이며 R의 핀당 용량(핀당 초당 비트)를 가진다고 고려해보자. 이것은 외부 데이터 버스(140)의 P＊R의 총 용량(초당 비트)을 야기한다. 만약 각각의 내부 데이터 버스(170A, 170B, 170C, 170D)가 동일한 것으로 추정되고, 만약 이러한 각각의 내부 데이터 버스가 1/2R의 핀당 용량 외에 동일한 폭 P를 가진다면, 도 2a의 상황은 적용가능하다. 구체적으로, 메모리 다이(110A, 110B, 110C, 110D) 중 2개는 동시에 활성화되어야 해서, 활성화된 메모리 다이에 상응하는 내부 데이터 버스의 총 전체 대역폭은 P×R, 즉, 외부 데이터 버스의 전체 용량에 이른다.
반대로, 만약 각각의 내부 데이터 버스(170A, 170B, 170C, 170D)가 1/2R의 핀당 용량(초당 핀당 비트)를 가지지만, 이제 폭이 2배가 되어서(즉, 2P 도체), 도 2b의 상황이 적용가능하다. 구체적으로, 각각의 내부 데이터 버스(170A, 170B, 170C, 170D)의 대역폭은 P×R이며, 이는 외부 데이터 버스(140)의 용량과 일치한다. 그러므로, 오직 단일 메모리 다이만이 외부 데이터 버스(140)의 요구를 충족하기 위해 활성화되어야 한다.
정확하게, 컨트롤러 다이(120)의 사용이 넓은 범위의 메모리 다이와 내부 데이터 버스 설계 옵션을 수용할 수 있다는 면에서 융통성을 제공하여 시스템 요구사항을 달성할 수 있다는 점을 이해해야 한다.
메모리 컨트롤러(150)가 개별 내부 데이터 버스(170A, 170B, 170C, 170D)를 따라 메모리 다이(110A, 110B, 110C, 110D) 중 특정 하나를 향해/특정 하나에서 데이터를 쓰고/읽는 시간 동안에, 다른 내부 데이터 버스(170A, 170B, 170C, 170D) 중 하나 이상은 아이들(idle) 상태로 남겨질 수 있다는 점은 상기 예시에서 주목되어야 한다. 이것은 컨트롤러 다이(120)에 연결된 내부 데이터 버스(170A, 170B, 170C, 170D) 및 메모리 다이(110A, 110B, 110C, 110D)의 전체에 의해 소비되는 전력량 절감을 가능케 한다.
이제, 도 3의 신호 흐름도를 참조하여, 이하의 내용은 읽기 동작의 컨텍스트(context)에 있어서 컨트롤러 다이(120) 및 메모리 다이(110A, 110B, 110C, 110D)에 의해 사용될 수 있는 기본 시그널링의 예시의 개요를 설명한다. 먼저, 컨트롤러 다이(120)는 외부 컨트롤 버스(130)에서 동기화된 글로벌 클럭 신호 및 외부 명령/어드레스 신호를 수신한다. 외부 명령/어드레스 신호는, 읽기 동작이 일어날 예정이라는 것을 규정하고 어드레스의 수신을 위한 컨트롤러 다이(120)를 준비하는 읽기 명령을 인코딩하는 제 1 부분을 포함한다. 외부 명령/어드레스 신호의 제 2 부분은 데이터가 읽혀질 어드레스를 인코딩한다. 어드레스는 컨트롤러 다이(120)가 선택된 메모리 다이를 식별하는 것을 가능케 할 만큼 충분히 완전하거나, 이 정보는 칩 인에이블 라인(180)중 하나와 같은 추가적인 신호에서 얻어진다. 어느 경우든, 컨트롤러 다이(120)는 선택된 메모리 다이를 식별한다. 어드레스의 남아있는 부분은 선택된 메모리 다이의 어드레스 공간 내의 읽기 어드레스를 규정한다.
선택된 메모리 다이를 식별했으므로, 컨트롤러 다이(120)는 내부 컨트롤 버스(구성에 따라, 이것은 공유 버스일 수도 전용 버스일 수도 있음)를 따라 내부 명령/어드레스 신호를 선택된 메모리 다이로 보낸다. 더욱 구체적으로, 컨트롤러 다이(120)는 내부 클럭 신호와 내부 명령/어드레스 신호를 동기화하고 양쪽은 내부 컨트롤 버스를 따라 선택된 메모리 다이로 보내진다. 마스터 DLL(도시 없음)은 글로벌 클럭 신호에 대한 내부 클럭 신호를 참조하기 위해 컨트롤러 다이(120)에 제공될 수 있다. 내부 명령/어드레스 신호는, 읽기 동작이 일어날 예정이라는 것을 규정하고 어드레스의 수신을 위한 선택된 메모리 다이를 준비하는 읽기 명령을 인코딩하는 제 1 부분을 포함한다. 내부 명령/어드레스 신호의 제 2 부분은 선택된 메모리 다이의 어드레스 공간 내의 상기 언급된 읽기 어드레스를 인코딩한다.
선택된 메모리 다이는 내부 컨트롤 버스를 따라 내부 명령/어드레스 신호 및 내부 클럭 신호를 수신한다. 내부 명령/어드레스 신호가 내부 클럭 신호와 동기화된다는 것을 상기해야한다. 선택된 메모리 다이는 읽기 어드레스에서의 메모리 위치로부터 데이터를 회수하기 위해 내부 회로에 의존하며 그것의 내부 데이터 버스상에 이 '읽기 데이터'를 배치한다. 또한, 선택된 메모리 다이는 데이터 스트로브 신호의 생성을 제어하며, 이것은 내부 데이터 라인이 유효 데이터를 전할 경우 가능하다. 이처럼, 내부 데이터 라인은 소스 동기식 데이터 신호를 전한다. 선택된 메모리 다이가 그것의 내부 데이터 버스의 제어를 장악할 경우, 데이터 라인에 배치된 데이터는 내부 컨트롤 버스를 통해 선택된 메모리 다이에 의해 수신되는 내부 클럭 신호와 동기화될 필요가 없다. 전용 내부 데이터 버스(170A, 170B, 170C, 170D)는 한 메모리 다이로부터의 읽기 데이터 버스트가 다른 메모리 다이로부터의 읽기 데이터 버스트를 방해할 가능성을 제거한다(이것은 공통 내부 데이터 버스를 공유하는 복수의 메모리 다이가 순차적으로 활성화될 경우 일어남).
개별 내부 데이터 버스의 선택된 메모리 다이로부터 수신된 읽기 데이터는 컨트롤러 다이(120)에 의해 캡쳐되며 외부 데이터 버스(140) 상 전송을 위해 재동기화된다. 읽기 데이터의 적절한 캡쳐는 내부 데이터 버스 상의 읽기 데이터와 함께 수신되는 데이터 스트로브 신호에 대해 90도 만큼 위상 이동되는 클럭을 사용함으로써 가능해진다. 이것 때문에, 컨트롤러 다이(120)는 글로벌 클럭 신호를 기준으로하는 마스터 DLL의 주파수에 주파수가 연계되는 슬레이브 DLL을 포함한다. 슬레이브 DLL은 데이터 스트로브 신호의 상승 에지에 의해 유발되고, 그 후에, 데이터 스트로브 신호와 정확히 90°위상차가 나고 수신된 데이터 스트로브 신호와 동일한 주파수인 클럭 신호를 생산한다.
컨트롤러 다이(120)는 상기 기재된 방식으로 여러 상이한 선택된 메모리 다이로부터 데이터를 읽을 수 있다. 그러므로, 슬레이브 DLL은 각각의 메모리 다이(110A, 110B, 110C, 110D)에 제공된다. 컨트롤러 다이(120) 내의 버퍼(예컨대, FIFO; 도시 안됨)는 외부 데이터 버스(140)에 그것을 제공할 시간까지 데이터를 유지할 수 있다. 재동기화는 상기 언급된 마스터 DLL을 사용하여 달성된다. 컨트롤러 다이(120)가 외부 데이터 버스(140)상으로의 임의의 읽기 데이터 출력이 결정된 수의 클럭 사이클 이후 읽기 명령의 수신을 뒤따를 것을 보장하는 것을 가능케 하기 때문에, 재동기화는 읽기 동작의 경우에서 정확한 레이턴시 제어를 제공한다. 이것은 이후에서 더 상세히 기재될 것이다. 또한, 컨트롤러 다이(120)는 외부 데이터 스트로브 신호의 생성을 제어하며, 이것은 외부 데이터 라인이 유효 데이터를 전할 경우 활성화된다.
선택된 메모리 다이가 그것의 읽기 데이터를 수신된 클럭 신호와 정렬시킬 필요가 없기 때문에, 선택된 메모리 다이는 내부 클럭 신호 및 임의의 다른 클럭 신호를 기준으로 한 동기 회로(예컨대, DLL)를 요구하지 않는다는 점이 주목될 것이다. 이것은 그러한 회로는 디스에이블될 수 있거나(전력 절감으로 이어짐), 모두 생략될 수 있다는(추가적으로 칩 면적 절감을 야기함)것을 의미한다. 종래의 동기 회로를 디스에이블시키는 성능은 JEDEC 명세를 충족시키는 기준 DDR2 또는 DDR3 DRAM 장치에서 정의된 바에 따라 메모리 다이(110A, 110B, 110C, 110D)가 "DLL-오프" 모드에서 동작하도록 프로그래밍하여 제공될 수 있다.
그러므로, 당업자는, 메모리 다이에서 기준 DRAM 장치에서 발견되는 DLL 및 ODT 회로 블록을 생략함으로써 MCP의 비용이 저렴하게 유지될 수 있다는 것을 이해해야 한다. 이 회로 블록에는 전용 내부 버스에 걸친 점 대 점 정보 전달에서는 요구되지 않는다. 게다가, 출력 드라이버 크기는, MCP 환경 내에서 오로지 경부하(light load)에 직면하므로 절감될 수 있다.
컨트롤러 다이(120)의 사용은 일부 레이턴시를 읽기 동작에 도입하는데, 이것은 읽기 동작의 식별을 이것이 알기 전에 적어도 하나의 추가 클럭 사이클에서 선택된 메모리 다이를 취하기 때문이다. 그러나, 그러한 추가적인 지연으로 인해 일어난 임의의 패널티는, 축소된 용량성 부하, (하나 또는 여러 비활성 버스를 비활성화하는 능력 및 ODT 및 DLL 회로를 비활성화시키는 능력으로 인한)절감된 전력 소비량 및 DRAM 장치의 절감된 비용/다이 크기의 이점으로 상쇄된다.
컨트롤러 다이(120)에서의 신호를 도시하고, 2번의 연속적인 읽기 동작을 도시하는 타이밍 다이어그램인 도 4를 이제 참조한다. CLK는 외부 컨트롤 버스(130)를 거쳐 메모리 컨트롤러로부터 수신한 글로벌 클럭 신호에 해당한다. 또한, CLK는, 마스터 DLL이 내부 클럭을 글로벌 클럭에 정렬하는데 사용되는 경우에 공유 내부 컨트롤 버스를 거쳐 메모리 다이(110A, 110B, 110C, 110D)에 분배된 내부 클럭 신호에 해당 될 수 있다. 마스터 DLL이 이러한 목적으로 사용되지 않는다면, 내부 클럭 신호와 글로벌 클럭 신호 사이의 위상 이동이 있을 수 있다.
EXT_CMD는 CLK와 동기하여(이러한 경우, 이것의 하강 에지에 정렬됨) 외부 컨트롤 버스(130)에 제공되는 외부 명령/어드레스 신호에 해당한다. EXT_CMD는 컨트롤러 다이(120)에 의한 프로세싱을 위한 제 1 외부 읽기 명령(410) 및 제 2 외부 읽기 명령(420)을 포함한다. 특정 읽기 명령의 타겟인 메모리 다이는 외부 명령/어드레스 신호에 기반하여 결정된다. 본 예시를 위하여, 제 1 읽기 명령(410)의 타겟인 메모리 다이는 메모리 다이(110B)이고 제 2 외부 읽기 명령의 타겟인 메모리 다이는 메모리 다이(110A)라고 가정한다. 따라서, 각 외부 읽기 명령은 선택된 메모리 다이에 예정된 상응하는 내부 읽기 신호를 야기한다. 구체적으로, INT_CMD는 내부 블록과 동기하여 (공유) 내부 컨트롤 버스에 제공되는 내부 명령/어드레스 신호에 해당한다(이러한 경우, INT_CMD와 내부 클럭 모두 마스터 DLL을 사용하여 CLK와 동기화되므로, 단 하나의 클럭 사이클 지연 레이턴시만 존재하며, 비제어 위상 이동은 없다). INT_CMD는 (완전 클럭 사이클에 의해 제 1 외부 읽기 명령(410)을 따르는)제 1 내부 읽기 명령(430) 및 (또한 완전 클럭 사이클에 의해 제 2 외부 읽기 명령(420)을 따르는) 제 2 내부 읽기 명령(440)을 포함한다. 단일 INT_CMD만이 도시된다. 이것은 모든 메모리 다이가 공유 내부 컨트롤 버스에 연결되는 경우에 해당한다. 개별 외부 컨트롤 버스의 경우, 다중 내부 컨트롤 버스(예컨대, INT_CMD1, INT_CMD2 등)이 존재할 것이며, 각 내부 읽기 명령(430, 440)은 어드레스된 메모리 장치와 관련된 개별 내부 컨트롤 버스에 나타난다.
제 1 내부 읽기 명령(430)은 메모리 다이(110A)에 의해 프로세싱되어, 요구된 어드레스에서의 메모리 위치로부터 제 1 읽기 데이터(450)를 회수한다. 메모리 다이(110B)는 제 1 읽기 데이터(450)를 내부 데이터 버스(170B)의 내부 데이터 라인에 소스 동기식으로 출력한다. 즉, 읽기 데이터가 내부 데이터 라인에 제공되면, 또한 메모리 다이(110B)는 데이터 스트로브 신호를 활성화한다. 이것은, 데이터 스트로브 신호가 낮은 로직 레벨에서 유지되는 동안 프리앰블에 의해 선행될 수 있다(예컨대, 하나의 풀 클럭 사이클 동안 지속됨). DQS2가 데이터 스트로브 신호에 해당하는 반면, DQ[0..N]는 제 1 읽기 데이터(450)을 제공하는 내부 데이터 버스(170B)의 데이터에 해당한다. DQS2는 낮은 로직 레벨에서 풀 클럭 사이클 프ㄹ리앰블(455)을 보인다는 점이 주목된다.
대체로 같은 방식으로, 제 2 내부 읽기 명령(440)은 메모리 다이(110A)에 의해 프로세싱되어, 요구된 어드레스에서의 메모리 위치로부터 제 2 읽기 데이터(460)를 회수한다. 메모리 다이(110A)는 제 2 읽기 데이터(460)를 내부 데이터 버스(170A)의 내부 데이터 라인에 소스 동기식으로 출력한다. 즉, 읽기 데이터가 내부 데이터 라인에 제공되면, 또한 메모리 다이(110A)는 데이터 스트로브 신호를 활성화한다. 이것은, 데이터 스트로브 신호가 낮은 로직 레벨에서 유지되는 동안 프리앰블에 의해 선행될 수 있다(예컨대, 하나의 풀 클럭 사이클 동안 지속됨). DQS1가 데이터 스트로브 신호에 해당하는 반면, DQ1[0..N]는 제 2 읽기 데이터(460)을 제공하는 내부 데이터 버스(170A)의 데이터에 해당한다. DQS1은 낮은 로직 레벨에서 풀 클럭 사이클 프리앰블(465)을 보인다는 점이 주목된다.
메모리 다이(110A) 및 메모리 다이(110B)는 CLK를 복구하기 위해 회로를 구비할 수 없거나 이러한 회로가 디스에이블될 수 있다는 것이 상기된다. 결과적으로, 메모리 다이(110A) 및 메모리 다이(110B)는 CLK에 관한 임의적인 위상을 갖는 그들의 데이터를 출력한다. 예컨대, 이것은 메모리 다이(110A) 및 메모리 다이(110B)가 그들의 데이터를 비동기적으로 출력하는 경우가 될 것이다. 이것은 상이한 메모리 다이 사이에서 "CAS 레이턴시"(즉 "CL")의 변동을 유발할 것이다. 특히, 컨트롤러 다이(120)에 의한 제 1 내부 읽기 명령(430)의 발행과 내부 데이터 버스(170B)의 내부 데이터 라인 상의 제 1 읽기 데이터(450)의 출현 사이의 레이턴시는 컨트롤러 다이(120)에 의한 제 2 내부 읽기 명령(440)의 발행과 내부 데이터 버스(170A)의 내부 데이터 라인 상의 제 2 읽기 데이터(460)의 출현 사이의 레이턴시와 상이할 수 있다. 실제로, (메모리 다이 (110n)에 대한) CAS 레이턴시 CLn는 CLmin에서 CLmax까지의 레이턴시 범위 내의 어디서든 달라질 수 있으며, 이 범위는 1 클럭 주기 이상에 걸쳐 이어질 수 있다. 내부 읽기 명령의 특정 사례에 있어서 CAS 레이턴시에 영향을 미치는 요인은, 몇 가지 가능성을 거론한다면, 제조상의 변동, 선택된 메모리 다이와 컨트롤러 다이(120) 사이의 거리 및 로컬 온도 구배(local temperature gradient)를 포함한다.
동작의 DDR(더블 데이터 레이트) 모드를 추정하는 도 4에 도시된 바에 따르면, 메모리 다이(110B)에 의해 제공되는 제 1 읽기 데이터(450)는 최대 CAS 레이턴시 CLmax에서 4개의 데이터 워드의 버스트를 포함하는데 이것은 3개의 풀 클럭 사이클과 동등한 반면에, 메모리 다이(110A)에 의해 제공된 제 2 읽기 데이터(460)는 최소 CAS 레이턴시 CLmin에서 4개의 데이터 워드의 버스트를 포함하는데 이것은 이 예시에서 2개의 풀 클럭 사이클보다는 조금 더 많다.
컨트롤러 다이(120)는 2개의 내부 데이터 버스(170B, 170A)에서 읽기 데이터(450, 460)를 수신한다. 구체적으로, DDR 모드에서, 제어기 다이(120)는 각각의 슬레이브 DLL을 통해 90°씩 지연되는 수신 데이터 스트로브 신호 DQS2(DQS1)의 상승 및 하강 에지 양방에서 제 1 읽기 데이터(450)(제 2 읽기 데이터(460))를 샘플링한다. 일부 초기 트레이닝은 프리앰블 동안 각각의 슬레이브 DLL을 인에이블 하는 적절한 내부 타이밍을 결정하도록 요구될 수 있다. 컨트롤러 다이(120)는 임의의 선택된 메모리에 대한 내부 읽기 명령을 발행한 후 CLmin 보다 빠르지 않고 CLmax 보다 늦지 그 메모리 다이로부터 읽기 데이터가 도착할 것을 예측한다는 것이 주목된다.
컨트롤러 다이(120) 내의 버퍼는 외부 데이터 버스(140)의 외부 데이터 라인에 그것을 제공하기 위한 시간 - 즉, 메모리 컨트롤러(150)로부터 제 1 또는 제 2 외부 읽기 명령(410, 420)의 수신에 대한 결정적인 레이턴시에 해당하는 순간- 까지 제 1 읽기 데이터(450) 및 제 2 읽기 데이터(460)를 유지할 수 있다. DQ[0..N]는 제 2 읽기 데이터(460)가 즉시 뒤따르는 제 1 읽기 데이터(450)를 포함하는, 외부 데이터 버스(140) 상의 데이터에 해당한다.
컨트롤러 다이(120)는 소스 동기식으로 외부 데이터 버스(140)에 제 1 읽기 데이터(450) 및 제 2 읽기 데이터(460)을 출력한다. 즉, 컨트롤러 다이(120)는 데이터 스트로브 신호(도 4의 DQS에 해당)를 인에이블 하여 외부 데이터 버스(140)의 외부 데이터 라인상의 유효 데이터의 존재를 시그널링 한다. 이것은, 프리앰블에 의해 선행될 수 있고 그 동안 DQS가 낮은 로직 레벨에서 유지된다(예컨대, 완전한 1 클럭 사이클 동안 지속됨). DQS는 낮은 로직 레벨에서 풀 클럭 사이클 프리앰블(475)을 보이지만, 그것은 오로지 한번 만 낮춰질 필요가 있다는(즉, 제 1 읽기 데이터(450)를 출력하기 전)점이 주목된다.
이처럼, CAS 레이턴시 CLn을 갖고 내부 데이터 버스 170n(메모리 다이 110n에 대한)에 수신된 데이터는 외부 데이터 버스(140)에 나타나기 전 다른 ((CLmax-CLn)+1) 클럭 사이클(들)에 의해 지연된다.
그러므로, 외부 컨트롤 버스(130)를 통한 외부 읽기 명령(예컨대, 410, 420)의 컨트롤러 다이에 의한 수신과 외부 데이터 버스(140)상으로의 데이터(예컨대, 450, 460)의 출력 사이의 총 전체 레이턴시 CLext는 아래와 같이 표시될 수 있다:
Figure pct00001
총 전체 레이턴시 CLext는 이처럼 균일하며 CLn과는 독립적인 것으로 보여질 것이다. 그러므로, 비록 개별 메모리 다이(110A, 110B, 110C, 110D)가 상이한 CAS 레이턴시를 가질 수 있지만(다양한 요소, 특히 디스에이블된 또는 결여된 동기 회로로 인하여), 메모리 컨트롤러(150)의 시점으로부터의 전체 레이턴시는 동일하게 유지될 수 있다. 이와 같이, MCP(100)는 각 메모리 다이(110A, 110B, 110C, 110D)에 대한 DLL의 요구 없이 외부 읽기 명령에 대한 결정적 레이턴시를 제공한다고 이해될 것이다. 구체적으로, 메모리 컨트롤러(150)에 의한 제 1 외부 읽기 명령(430)의 발행과 외부 데이터 버스(140)에서의 제 1 읽기 데이터(450)의 출현 사이의 총 전체 레이턴시는 메모리 컨트롤러(150)에 의한 제 2 외부 읽기 명령(420)의 발행과 외부 데이터 버스(140)에서의 제 2 읽기 데이터(460)의 출현 사이의 총 전체 레이턴시와 일치할 수 있다. 그러므로, 총 전체 레이턴시는 균일하게 유지될 수 있다.
상기 예시에서, CLmax가 3 클럭 사이클과 정확히 동등하다는 점이 가정된다. 물론, CLmax는 특정 구현에서 다를 수 있으며 클럭 사이클의 정수조차 될 수 없다. 이러한 경우, 상기 계산은 CLmax와 다음으로 큰 정수의 차이를 고려하기 위해 변경될 수 있다. 대안적으로, CLmax는 다음으로 큰 하프 클럭 사이클에 조절되어 3.5 또는 4.5 CLmax를 실현할 수 있다. 그러나 어느 경우에도, CLext의 결과값은 여전히 CLn과 독립적일 것이다.
개별 내부 데이터 버스(170A, 170B, 170C, 170D)의 사용이 다양한 문제를 극복한다는 점이 주목된다. 먼저, 메모리 다이(110A)와 메모리 다이(110B) 양방이 공통의 내부 데이터 버스를 공유하는 경우와 2개의 내부 읽기 명령이 상기 기재된 대로 연속적으로 발행될 경우, 메모리 다이(110A)로부터의 버스트의 단부는 메모리 다이(110B)로부터의 버스트의 시작부와 충돌할 것이다. 더욱이, 주어진 버스트를 동반하는 데이터 스트로브 신호가 버스트 자체보다 더 긴 지속기간을 가지기 때문에(낮은 로직 레벨을 가지는 풀 클럭 기간 프리앰블 때문에), 공통 내부 데이터 버스와 백 투 백(갭 없는) 방식으로 버스트를 정렬하는 것이 가능하며, 이것은 이러한 공통 내부 데이터 버스의 사용 가능한 용량을 줄이는 효과를 가진다. 그러나, 이러한 문제는 여기서 개시된 MCP(100)의 실시예에서는 일어나지 않는데, 이는 각 메모리 다이가 고유의 내부 데이터 버스를 가지기 때문이다. 더욱이, 여기에 개시된 MCP(100)의 실시예에서, 개별 메모리 다이로부터의 데이터의 버스트(오버랩, 연속되거나 타임 갭에 의해 분리될 수 있음)는 개선된 버스 활용에 대해 길고 갭 없는 버스트를 만들어내도록 연결된다(concatenated).
물리적인 관점으로부터, 그리고 도 5에 도시된 바에 따라, 컨트롤러 다이(120) 및 메모리 다이(110A, 110B, 110C, 110D)는 MCP(110)이내에서 서로 적층될 수 있다. 컨트롤러 다이(120)는 메모리 다이(110A, 110B, 110C, 110D) 중 어느 것 보다도 작을 수 있어서, 패키지 기판상에 적층될 수 있는 메모리 다이(110A, 110B, 110C, 110D)의 상부에 위치될 수 있다. 메모리 다이(110A, 110B, 110C, 110D)와 컨트롤러 다이(120) 양쪽에서의 와이어 본드(wire bond)는 패키지 기판까지 내려가는 연결부를 만들 수 있어서 외부 연결부 및 다이 사이(inter-die) 연결부를 만들 수 있다. 도 5에 도시된 일 실시예에서, 커스텀 메모리 다이는 메모리 다이의 에지를 따르며 다이 적층을 가능하게 하는 본딩 패드(bonding pad; 550)로 구성된다. 칩 양쪽의 본딩 패드를 가지는 메모리 다이도 가능하지만, 더욱 유리한 메모리 다이는 칩의 한쪽에만 본딩 패드를 가지는 것이 될 수 있다. 이것은 다이가 적층되고 스태거(stagger)되는 것을 가능하게 하여 적층 내 모든 다이에 본딩 패드를 노출하여, 인터포저(interposer)에 대한 요구 없이 패키지 기판에 대한 직접적인 와이어 본딩(wire bonding)을 가능하게 한다.
일부 구성에서, 인쇄 회로 보드의 전면(그리고 가능하다면 후면)에 위치된 MCP의 행이 존재할 수 있다. 이것은 듀얼 인 라인 메모리 모듈(Dual In-line Memory Module; DIMM)이라 지칭될 수 있다. DIMM 모듈은, 마더보드 소켓에 플러그된 모듈을 추가하거나 대체함으로써 사용자에 의해 메모리가 업그레이드 될 수 있는 PC에서 주로 사용된다. JEDEC DDR3 기준 JESD-793C는 총 250 핀을 가지며 64비트 또는 72비트 데이터 인터페이스를 제공한다.
다른 구성에서, 다중 MCP은 "레지스터"될 수 있다. 구체적으로, 도 6은 회로 보드에 장착된 복수의 MCP(600A, 600B, 600C, 600D, 600E, 600F, 600G, 600H)를 갖는 MCP RDIMM(601)을 이용하는 멀티 랭크 MCP 레지스터된 DIMM(RDIMM) 시스템을 도시한다. 도시된 예시에서, 본 발명에서 제한되지 않으나 MCP의 수는 8이다. MCP RDIMM(601)는 마더보드(660)를 통해 메모리 컨트롤러(650)에 연결될 수 있는 인터페이스(640)을 갖는다. 전형적인 PC에서 마더 보드에 장착된 여러 DIMM 소켓은 시스템 업그레이드를 가능하게 한다.
게다가, MCP RDIMM(601)는 회로 보드에 장착된 개별 레지스터 칩(610)을 포함한다. 레지스터 칩(610)은 인터페이스(640)을 통해 수신된, MCP(600A 내지 600H)로의 배분을 위한 외부 명령/어드레스 신호 및 글로벌 클럭 신호를 버퍼링하도록 구성된다. 구체적으로, 2개의 개별 중간 컨트롤 버스가 존재하며, 하나(620L)는 왼쪽의 MCP 4개(MCP 600A 내지 600D)에 대한 명령/어드레스 및 클럭 신호를 제공하고, 다른 하나(620R)는 오른쪽의 MCP 장치 4개(MCP 600E 내지 600H)에 대한 명령/어드레스 및 클럭 신호를 제공한다. 종단 레지스터 네트워크(630L, 630R)는 각각의 중간 컨트롤 버스(620L, 620R) 단부에 배치되어 반사(reflection)를 제거하고 신호 무결성(signal integrity)을 유지한다. 동작의 속도 및 모듈 보드 설계 고려에 따라, 중간 컨트롤 버스가 거의 없거나 도시된 수보다 많은 중간 컨트롤 버스가 있을 수 있다.
레지스터 칩(610)은 칩 인에이블(CE*) 라인 또는 어드레스 비트에 기초하여 MCP의 어느 세트(즉, 왼쪽인지 오른쪽인지)가 엑세스되고 있는지를 감지할 수 있으며, 오로지 요구된 중간 컨트롤 버스(즉, 620L 또는 620R)을 구동할 수 있다. 기준 PC DIMM에서, 모든 외부 데이터 버스는 활성화될 수 있어서, 왼쪽과 오른쪽 양방의 컨트롤 버스는 활성화되어야 한다.
각 MCP의 외부 데이터 버스는 레지스터 칩(610)을 통과하지 않고 인터페이스(640)를 통해 메모리 컨트롤러(650)에 직접적으로 연결된다. 구체적으로, (즉, 폭이 8비트인 외부 데이터 버스를 가지는)x8 MCP로, 외부 데이터 버스는 바이트 그룹핑으로 연결될 수 있어 x64 모듈 데이터 폭을 달성한다. 니블(nibble) 그룹핑과 같은 다른 그룹핑은 x4 DRAM 장치를 사용하여 가능하다. x72 모듈 데이터 폭을 가지며 패리티를 지원하는 DIMM 모듈은, 예컨대, 총 9 바이트 폭 MCP를 사용하여 가능하다.
MCP(600A 내지 600H)의 각각은 전술한 바와 같이 상기 메모리 다이의 적층 및 컨트롤러 다이를 포함한다. 주어진 MCP 내에서, 컨트롤러 다이는 레지스터 칩(610)을 통해 수신된 외부 명령/어드레스 신호 및 글로벌 클럭 신호를 추가로 버퍼링한다. 주어진 MCP레 대한 외부 데이터 버스는 레지스터 칩(610)을 바이패싱하여 주어진 MCP의 메모리 컨트롤러(650)와 컨트롤러 다이 사이에 직접적으로 연결된다.
레지스터 칩(610)은 내부 클럭을 생성하여 명령/어드레스 및 내부 클럭 신호를 캡쳐하고 재생성하기 위한 지연 고정 루프(DLL)를 포함한다. 입력이 입력 샘플링 클럭을 사용하여 래치(또는 레지스터)되고 래치된 신호는 출력 구동 클럭을 사용하여 클럭아웃된다(clocked out). 일반적으로, 출력 구동 클럭은 레지스터 칩(610)을 통해 입력에서 출력으로의 1 클럭 사이클 지연을 제공하기 위해 자동적으로 조절된다.
레이턴시에 대한 레지스터 칩(610) 및 각 MCP 컨트롤러 다이(120)의 효과가 이어진다. 먼저, 레지스터 칩(610)은 1 클럭 사이클 레이턴시를 명령 스트림에 더하는 반면에, 컨트롤러 다이(120)는 명령 스트림에 추가적인 1 클럭 사이클 레이턴시를 추가한다. 데이터 경로에 대하여, 컨트롤러 다이(120)는 외부 데이터 버스에 대한 선택된 메모리 다이에 의해 제공받은 읽기 데이터에 대한 1 클럭 레이턴시와 외부 데이터 버스에서 선택된 메모리 다이로의 쓰기 데이터에 대한 1 클럭 레이턴시를 추가한다. 그러므로, MCP RDIMM의 읽기 데이터 레이턴시는 버퍼링되지 않은 DRAM 장치(비MCP, 버퍼링되지 않은 DIMM)보다 3 클럭 사이클 더 크며 종래의(비MCP)RDIMM 보다 2 클럭 사이클 더크다. MCP RDIMM(601)의 쓰기 데이터 레이턴시에 관한 한, 버퍼링되지 않은 DRAM 장치(비MCP, 버퍼링 되지 않은 DIMM)보다 1 클럭 사이클 크고 종래의(비MCP)RDIMM의 그것과 동일하다.
상기 MCP RDIMM 시스템에서, 레지스터 칩(610)의 추가는 외부 컨트롤 버스에 관한 한 메모리 컨트롤러(650)의 부하를 줄인다. 더욱이, 각 MCP(600A 내지 600H)는 외부 컨트롤 버스 및 외부 데이터 버스에 관한 한 단일 부하만을 나타낸다. 결과적으로, 동작의 주파수가 최대화될 동안, 더 많은 수의 MCP가 수용될 수 있다(그렇게 해서 더 큰 메모리 밀도가 달성될 수 있음). 게다가, 전력 소비량은 낮아질 것이며 더 높은 종단 저항값은 감소된 모듈당 부하로 인해 사용될 수 있다. 또한, 상기 MCP RDIMM은 심지어 용량이 절반인 종래의 RDIMM 보다 더 적은 모듈 보드 영역을 사용한다는 점이 이해될 것이다. 이것은 더 낮은 모듈 높이 및 더욱 컴팩트한 시스템을 가능하게하여, 작은 폼 팩터가 필수 요구사항인 휴대용 장치 및 블레이드 서버에서 특히 유익하다.
이처럼, 복수의 메모리 다이에 컨트롤 신호와 데이터 신호 둘 다 버퍼링하는 컨트롤러 다이를 가지는 MCP가 제공되어왔다는 것이 이해될 것이다. 메모리 다이 및 컨트롤러 다이는 적층으로 조립될 수 있다. 컨트롤러 다이는 전력 소비량을 줄이면서도 고성능을 위해 외부 메모리 컨트롤러에 대한 단일 부하를 제공한다. 구체적으로, 전력 절감은 개별 메모리 다이에 개별 내부 데이터(및 가능하다면 또한 컨트롤) 버스를 제공하고, 오로지 활성 메모리 장치에 연결된 버스만을 활성화하여 성취된다. 전력 소비량은 또한 비종단 모드의 내부 데이터 및 컨트롤 버스를 동작함으로써 절감된다. 추가 전력 절감은 DLL 디스에이블 모드에서 메모리 다이를 동작함으로써 실현된다. 추가 전력 절감은 외부 데이터 및 컨트롤 버스 상의 (분할 종단보다는)VTT 종단을 이용함으로써 성취된다.
일부 실시예에서, 모든 또는 일부 반도체 메모리 장치는 컴퓨팅 장치에서 실행되는 로직 합성 도구를 사용하여 얻어진 낮은 레벨의 하드웨어 기술에 기반하여 제조될 수 있다. 로직 합성 도구는 반도체 메모리 장치의 기능적인 기술을 포함한 소스 코드(예컨대, HDL, VHDL, Verilog와 같은 언어)를 읽고 해당하는 기능성을 구현하기 위해 적절한 회로의 물리적 구현의 정의를 출력한다.
추가적으로, 비록 상기 기술은 DRAM 메모리 장치의 컨텍스트에서 제공되어왔으나, 당업자는 SRAM, MRAM, FeRAM, PCRAM, ReRAM, EEPRAM, NAND Flash 및 NOR Flash 메모리를 포함한 다른 메모리 유형에 본 발명의 양상이 적용됨을 발견할 수 있다.
상기 실시예에서, 장치 요소 및 회로는 간결성을 위해 서로 연결된 것처럼 도시되었다. 본 발명의 실제 적용에서, 요소, 회로 등은 서로 직접적으로 연결될 수도 있거나, 장치 및 기구의 동작을 위해 필수적인 다른 요소, 회로 등을 통해 서로 간접적으로 연결될 수도 있다. 이처럼, 실제 구성에서, 회로 요소 및 여기서 기재된 회로는 직접적으로 또는 간접적으로 결합되거나 서로 연결될 수 있다.
본 발명의 상기 실시예는 오로지 예시가 되도록 의도된다. 여기에 첨부된 청구항에만 한정된 본 발명의 권리범위를 벗어나지 않고 당업자는 특정 실시예에 대한 개조, 변경 및 변형을 실현할 수 있다.

Claims (36)

  1. 반도체 메모리 장치로서,
    복수의 메모리 다이;
    내부 컨트롤 버스에 연결되어, 외부 읽기 명령에 응답하여 내부 읽기 명령을 상기 메모리 다이 중 선택된 하나에 제공하도록 구성된 컨트롤러 다이를 포함하며;
    상기 선택된 메모리 다이는 상기 내부 읽기 명령에 응답하여 상기 컨트롤러 다이에 읽기 데이터를 제공하도록 구성되고;
    상기 외부 읽기 명령의 상기 컨트롤러 다이에 의한 수신과 상기 선택된 메모리 다이로부터의 상기 읽기 데이터의 상기 컨트롤러 다이에 의한 수신 사이의 레이턴시는, 상기 메모리 다이 중 적어도 2개에 대해 상기 선택된 메모리 다이로서 선택되는 경우 상이한 반도체 메모리 장치.
  2. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 상기 수신된 읽기 데이터를 외부 데이터 버스에 출력하도록 구성되며, 상기 외부 읽기 명령의 상기 컨트롤러 다이에 의한 수신과 상기 외부 데이터 버스로의 상기 읽기 데이터의 출력 사이의 레이턴시는 상기 메모리 다이 중 적어도 2개에 대해 균일한 반도체 메모리 장치.
  3. 청구항 2에 있어서, 상기 컨트롤러 다이는 또한 상기 선택된 메모리 다이로부터 수신 이후 상기 수신된 읽기 데이터에 이퀄라이징 지연(equalizing delay)을 추가하도록 구성되는 반도체 메모리 장치.
  4. 청구항 3에 있어서, 상기 메모리 다이 중 적어도 2개에 대해 균일한, 상기 외부 읽기 명령의 상기 컨트롤러 다이에 의한 수신과 상기 외부 데이터 버스의 상기 읽기 데이터의 출력 사이의 상기 레이턴시는 전체 레이턴시이고 상기 이퀄라이징 지연은 전체 레이턴시가 결정적인 수의 클럭 사이클임을 보장하도록 선택되는 반도체 메모리 장치.
  5. 청구항 1에 있어서, 상기 컨트롤러가 상기 메모리 다이 중 제 1 메모리 다이를 상기 선택된 메모리 다이로서 선택하고, 상기 제 1 메모리 다이로부터 제 1 읽기 데이터를 수신하며, 상기 메모리 다이 중 제 2 메모리 다이를 상기 선택된 메모리 다이로서 선택하고, 상기 제 2 메모리 다이로부터 제 2 읽기 데이터를 수신하며, 외부 데이터 버스에 상기 제 1 읽기 데이터 및 상기 제 2 읽기 데이터를 출력하도록 구성되는 반도체 메모리 장치.
  6. 청구항 5에 있어서, 상기 제 1 읽기 데이터의 말단 부분(terminal portion)의 수신은 상기 제 2 읽기 데이터의 초기 부분(initial portion)의 수신과 동시에 일어나고, 상기 컨트롤러 다이는 또한 상기 제 2 읽기 데이터의 적어도 상기 초기 부분을 버퍼링하도록 구성되어서, 상기 제 2 읽기 데이터의 상기 초기 부분이 제 1 데이터의 상기 말단 부분에 뒤따라서 상기 외부 데이터 버스에 출력될 수 있는 것을 허용하는 반도체 메모리 장치.
  7. 청구항 5에 있어서, 상기 제 1 읽기 데이터의 말단 부분의 수신과 상기 제 2 읽기 데이터의 초기 부분의 수신 사이에 갭이 존재하고, 상기 컨트롤러 다이는 또한 상기 제 1 읽기 데이터의 출력을 지연하도록 구성되어서, 제 2 데이터의 상기 초기 부분이 상기 외부 데이터 버스에서 제 1 데이터의 상기 말단 부분을 갭 없이 뒤따르도록 허용하는 반도체 메모리 장치.
  8. 청구항 1에 있어서, 상기 선택된 메모리 다이를 포함하는 상기 메모리 다이는, 각각, 상기 개별 메모리 다이를 상기 컨트롤러 다이에 독립적으로 연결하는 개별 내부 데이터 버스를 포함하는 반도체 메모리 장치.
  9. 청구항 8에 있어서, 상기 선택된 메모리는 상기 읽기 데이터를 상기 개별 내부 데이터 버스에 출력함으로써 상기 컨트롤러 다이에 상기 읽기 데이터를 제공하도록 구성되는 반도체 메모리 장치.
  10. 청구항 9에 있어서, 상기 컨트롤러 다이는, 또한 상기 선택된 메모리 다이에 의해 출력되는 상기 읽기 데이터를 수신할 경우 상기 선택된 메모리 다이 외의 상기 메모리 다이 각각의 상기 외부 데이터 버스를 디스에이블하도록 구성되는 반도체 메모리 장치.
  11. 청구항 1에 있어서, 상기 선택된 메모리 다이는 상기 내부 데이터 및 컨트롤 버스들의 온 다이 종단(On-Die Termination)을 제공하기 위해 구성되는 회로가 결여된 반도체 메모리 장치.
  12. 청구항 8에 있어서, 상기 선택된 메모리 다이는 상기 내부 데이터 및 컨트롤 버스들의 온 다이 종단을 제공하기 위해 구성되는 회로를 포함하지만 상기 회로가디스에이블되는 반도체 메모리 장치.
  13. 청구항 12에 있어서, 상기 선택된 메모리 다이는 ODT-오프(ODT-off) 모드로 구성되는 반도체 메모리 장치.
  14. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 컨트롤 버스에서 글로벌 클럭 신호를 수신하도록 구성되는 반도체 메모리 장치.
  15. 청구항 14에 있어서, 상기 컨트롤러 다이는 상기 선택된 메모리 다이로부터 수신된 상기 읽기 데이터를 상기 글로벌 클럭 신호와 재동기화하는 반도체 메모리 장치.
  16. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 데이터 버스에 상기 수신된 읽기 데이터를 출력하도록 구성되며, 상기 외부 데이터 버스 및 상기 내부 데이터 버스는 동일한 폭을 갖는 반도체 메모리 장치.
  17. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 데이터 버스에 상기 수신된 읽기 데이터를 출력하도록 구성되며, 상기 외부 데이터 버스 및 상기 내부 데이터 버스는 상이한 폭을 갖는 반도체 메모리 장치.
  18. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 데이터 버스에 상기 수신된 읽기 데이터를 출력하도록 구성되고, 상기 내부 데이터 버스는 도체당 초당 N1 비트의 속도로 상기 선택된 메모리 다이로부터 상기 읽기 데이터를 반송하며, 상기 외부 데이터 버스는 도체당 초당 N2 비트의 속도로 상기 컨트롤러 다이로부터 상기 재동기화되어 캡쳐된 읽기 데이터를 반송하고, N1 및 N2는 동일한 반도체 메모리 장치.
  19. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 데이터 버스에 상기 수신된 읽기 데이터를 출력하도록 구성되고, 상기 내부 데이터 버스는 도체당 초당 N1 비트의 속도로 상기 선택된 메모리 다이로부터 상기 읽기 데이터를 반송하며, 상기 외부 데이터 버스는 도체당 초당 N2 비트의 속도로 상기 컨트롤러 다이로부터 상기 재동기화되어 캡쳐된 읽기 데이터를 반송하고, N1 및 N2는 상이한 반도체 메모리 장치.
  20. 청구항 1에 있어서, 상기 컨트롤러 다이는 또한 외부 데이터 버스에 상기 수신된 읽기 데이터를 출력하도록 구성되며, 상기 컨트롤러 다이는 상기 외부 데이터 및 컨트롤 버스들의 온 다이 종단을 제공하기 위해 구성되는 종단 회로(termination circuitry)를 포함하는 반도체 메모리 장치.
  21. 청구항 20에 있어서, 상기 종단 회로는 분할 종단 저항(split-termination resistors)을 포함하는 반도체 메모리 장치.
  22. 청구항 20에 있어서, 상기 종단 회로는 Vtt 전압원에 결합된 단일 종단 저항을 포함하는 반도체 메모리 장치.
  23. 청구항 1에 있어서, 상기 내부 읽기 명령은 상기 선택된 메모리 다이 내에서 내부 어드레스를 식별하며, 상기 컨트롤러는 또한 상기 읽기 명령을 기반으로 상기 선택된 메모리 다이 내에서 적어도 상기 내부 어드레스를 결정하도록 구성되는 반도체 메모리 장치.
  24. 청구항 23에 있어서, 상기 외부 읽기 명령은 상기 선택된 메모리 다이 내에서 상기 내부 어드레스에 대응하는 복수의 외부 어드레스 비트들을 규정하는 반도체 메모리 장치.
  25. 청구항 24에 있어서, 상기 외부 읽기 명령은 또한 상기 선택된 메모리 다이를 식별하는 제 2 복수의 외부 어드레스 비트들을 규정하는 반도체 메모리 장치.
  26. 청구항 24에 있어서, 상기 외부 읽기 명령은 상기 선택된 메모리 다이를 식별하는 신호에 의해 동반되는 반도체 메모리 장치.
  27. 청구항 26에 있어서, 상기 선택된 메모리 다이를 식별하는 상기 신호는 칩 인에이블(chip enable) 신호를 포함하는 반도체 메모리 장치.
  28. 청구항 1에 있어서, 상기 복수의 메모리 다이는 적층되는 반도체 메모리 장치.
  29. 청구항 1에 있어서, 상기 복수의 메모리 다이 각각은 다이나믹 랜덤 엑세스 메모리(DRAM) 다이인 반도체 메모리 장치.
  30. 청구항 1에 기재된, 복수의 반도체 메모리 장치들을 포함하는 멀티-칩 패키지.
  31. 청구항 2에 기재된, 복수의 반도체 메모리 장치들을 포함하는 멀티-칩 패키지로서, 복수의 장치들은 인터페이스를 가지고 회로 보드에 장착되고, 상기 멀티-칩 패키지는, 또한 상기 회로 보드에 장착되어 상기 장치들의 각각에 상기 외부 컨트롤 버스를 분배하는 레지스터 칩을 포함하고, 상기 장치들 각각의 외부 데이터 버스는 상기 인터페이스에 직접적으로 결합되어 상기 레지스터 칩을 바이패스하는 멀티-칩 패키지.
  32. 청구항 8에 있어서, 상기 컨트롤러 다이는 또한 상기 개별 내부 컨트롤 버스를 따라 상기 선택된 메모리 다이에 내부 클럭 신호를 제공하도록 구성되며, 상기 내부 읽기 명령은 상기 내부 클럭 신호와 동기화되는 반도체 메모리 장치.
  33. 청구항 32에 있어서, 상기 선택된 메모리 다이는 또한 상기 컨트롤러 다이로부터의 상기 내부 읽기 명령의 수신에 응답하여 상기 개별 내부 데이터 버스에 상기 읽기 데이터를 소스 동기식으로 출력하도록 구성되는 반도체 메모리 장치.
  34. 청구항 1에 있어서, 더블 데이터 레이트(DDR) 모드로 동작되는 반도체 메모리 장치.
  35. 청구항 8에 있어서, 상기 내부 컨트롤 버스 및 각 개별 내부 데이터 버스는 비종단 모드(un-terminated mode)로 동작되는 반도체 메모리 장치.
  36. 청구항 1에 있어서, 상기 선택된 메모리 다이는 또한 상기 내부 읽기 명령에 응답하여 상기 컨트롤러 다이에 상기 읽기 데이터를 비동기적으로 제공하도록 구성되는 반도체 메모리 장치.
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