CN114724615A - 输出阻抗校准及相关装置、系统和方法 - Google Patents

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Abstract

公开了输出阻抗校准及相关装置、系统和方法。一种装置可以包含多个驱动器，其中所述多个驱动器中的每个驱动器包含耦合到输出节点的多个晶体管。所述装置可以进一步包含耦合到所述多个驱动器的电路系统。所述电路系统可以以多个配置中的每个配置配置所述多个驱动器中的至少一个驱动器，其中所述多个配置中的每个配置与多个校准代码中的一个校准代码相关联。每个配置响应于经由所述输出节点的信号传输而生成多个通道性能响应中的关联通道性能响应。所述电路系统还可以存储所述至少一个单元驱动器的校准代码，其中所述校准代码生成所述多个通道性能响应中的期望通道性能响应。

Description

输出阻抗校准及相关装置、系统和方法
优先权声明
本申请要求于2021年1月4日提交的美国专利申请序列号17/141,031“输出阻抗校准及相关装置、系统和方法(OUTPUT IMPEDANCE CALIBRATION,AND RELATED DEVICES,SYSTEMS,AND METHODS)”的申请日的权益。
技术领域
本公开的实施例涉及阻抗校准。更具体地，本公开的一些实施例涉及微电子装置的输出阻抗校准及相关方法、装置和系统。
背景技术
存储器装置通常作为计算机或其它电子系统中的内部半导体集成电路提供。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)和闪速存储器。
如存储器系统等电子系统通常包含一或多种类型的存储器，并且所述存储器通常耦合到存储器系统内的一或多个通信通道。此类系统中的时变信号用于经由一或多个通常被称为信号线的导体转移信息(例如，数据)。这些信号线通常捆绑在一起以形成通信总线，例如地址或数据总线。
为了满足对更高性能操作特性的需求，设计人员继续努力提高操作速度，以在电子系统内跨通信总线转移数据。提高数据转移速率的一个问题是在电子(例如，存储器)系统的通信总线上的数据突发期间保持信号完整性。随着转移速率的提高，通信总线的阻抗特性可能变得更加明显，并且信号波形可能开始扩散和/或在通信总线上的阻抗不匹配的位置处可能发生反射。当耦合到通信总线的存储器装置的一或多个节点的阻抗(例如，输出阻抗)与通信总线的阻抗未适当匹配时，信号完整性(例如，数据完整性)可能会受到影响。
发明内容
本公开的一或多个实施例包含一种装置。所述装置可以包含输出驱动器，所述输出驱动器包含多个单元驱动器。所述多个单元驱动器中的每个单元驱动器可以包含耦合到输出节点的多个晶体管。所述输出驱动器还可以包含耦合到所述多个单元驱动器的电路系统。所述电路系统可以适于以多个配置中的每个配置配置所述多个单元驱动器中的至少一个单元驱动器。所述多个配置中的每个配置可以与多个校准代码中的一个校准代码相关联，并且每个配置响应于经由所述输出节点的信号传输而生成多个通道性能响应中的关联通道性能响应。所述电路系统还可以适于响应于信号的接收而存储所述至少一个单元驱动器的选定校准代码，其中所述选定校准代码生成所述多个通道性能响应中的期望通道性能响应。
本公开的一些实施例包含一种系统。所述系统可以包含半导体装置，所述半导体装置包含至少一个驱动器，所述驱动器包含多个晶体管。所述半导体装置还可以包含电路系统，所述电路系统耦合到所述至少一个驱动器并适于以多个配置配置所述至少一个驱动器，其中每个配置包含所述多个晶体管中的唯一数量的激活晶体管。所述系统还可以包含耦合到所述半导体装置的主机。所述主机可以被配置成向所述驱动器传送多个信号以以所述多个配置中的每个配置配置所述驱动器。所述主机还可以被配置成评估所述多个配置中的每个配置的信号完整性响应以选择所述多个配置中的一个配置。此外，所述主机可以被配置成向所述半导体装置传送信号以存储与所述选定配置相关联的校准代码。
本公开的另外的实施例包含一种电子系统。所述电子系统可以包含至少一个输入装置、至少一个输出装置、可操作地耦合到所述输入装置和所述输出装置的至少一个处理器装置；以及可操作地耦合到所述至少一个处理器装置的至少一个存储器系统。所述存储器系统可以包含存储器装置，所述存储器装置包含驱动器，所述驱动器包含耦合到输出节点的多个晶体管。所述存储器装置还可以包含电路系统，所述电路系统耦合到所述驱动器并适于以多个配置中的每个配置配置所述驱动器，其中每个配置包含所述多个晶体管中的唯一数量的激活晶体管。所述电路系统可以进一步适于响应于信号的接收而存储所述驱动器的校准代码，其中所述校准代码生成所述驱动器的期望通道性能响应。
本公开的其它实施例包含一种方法。所述方法可以包含基于校准代码而配置半导体装置的输出驱动器的至少一个单元驱动器。此外，所述方法可以包含从所述半导体装置传输信号。所述方法还可以包含将与所传输的信号相关联的通道性能响应与先前通道性能响应进行比较。此外，所述方法可以包含响应于所述通道性能响应相对于所述先前通道性能响应有所改善而存储所述校准代码。
附图说明
图1是根据本公开的各个实施例的包含多个存储器装置的示范性存储器系统的框图。
图2是根据本公开的各个实施例的示范性存储器装置的功能框图。
图3描绘了根据本公开的各个实施例的包含耦合到主机的双列直插式存储器模块的示范性存储器系统。
图4A和4B各自描绘了存储器系统的示范性通道性能响应。
图5描绘了包含耦合到主机的存储器装置的输出驱动器的示范性存储器系统。
图6描绘了根据本公开的各个实施例的包含耦合到主机的存储器装置的输出驱动器的示范性存储器系统。
图7A是示出了根据本公开的各个实施例的操作存储器系统的示范性方法的流程图。
图7B是示出了根据本公开的各个实施例的进行存储器装置的读取训练的示范性方法的流程图。
图8是示出了根据本公开的各个实施例的校准存储器装置的示范性方法的流程图。
图9是根据本文描述的一或多个实施例实施的示范性存储器系统的简化框图。
图10是根据本文描述的一或多个实施例实施的示范性电子系统的简化框图。
具体实施方式
(例如，存储器系统的)存储器装置可以包含输出装置，所述输出装置包含用于在数据传输期间驱动信号(例如，芯片外)的一或多个输出驱动器。如将理解，各种存储器系统，包含例如每通道两个双列直插式存储器模块(DIMM)(2DPC)存储器系统和每通道四个DIMM(4DPC)存储器系统，可以包含可变的内部特性并且可以表现出可变的通道性能响应(例如，在数据传输期间)。通道性能可能影响信号完整性，并且尽管存储器系统可能符合设计规范，但是存储器系统的信号完整性可能不太理想(例如，由于不太理想的通道性能)。在一些常规装置、系统和方法中，信号完整性问题经由输出驱动器电路系统的手动调整(例如，输出驱动器的接通电阻(Ron)的手动调整)来解决。然而，输出驱动器电路系统的手动调整需要额外的资源和时间，并且可能导致其它问题(例如，由于可变特性导致的设计片段)。
如本文所公开，各个实施例可以涉及自动阻抗校准(例如，经由自动训练操作进行)(例如，对于半导体装置读取操作)。本公开的各个实施例可以增强并且可能优化与半导体装置(例如，存储器装置和/或存储器系统)相关联的信号完整性。例如，在一些实施例中，半导体装置的信号完整性可以在无需手动调整(例如，无需经由设计人员和/或用户调整)输出阻抗的情况下被增强并且可能被优化。此外，根据一些实施例，可以避免不期望的设计片段(例如，经由自动阻抗校准，如本文所述)。如将理解，本文公开的各个实施例可以用于代替(即，可以替代)传统校准操作。
尽管本文参考存储器系统和/或存储器装置描述了各个实施例，但本公开不限于此，并且实施例通常可以适用于可以包含或不包含半导体装置和/或存储器装置的微电子系统和/或装置。现在将参考附图解释本公开的实施例。
图1示出了根据本公开的各个实施例的示范性存储器系统100。存储器系统100包含耦合到通信总线110(例如，系统总线)的多个存储器装置102-105。每个存储器装置102-105可以包含一或多个存储器管芯，并且存储器装置102-105可以被统称为双列直插式存储器模块(DIMM)、多芯片封装(MCP)或叠层封装(POP)。存储器系统100的每个存储器装置102-105可以包含输出驱动器，所述输出驱动器包含多个单元驱动器和关联校准电路系统，如下文更充分地描述。
存储器系统100进一步包含经由通信总线110耦合到每个存储器装置102-105的控制器112。控制器(在本文中也被称为“主机”)112可以包含处理器或任何其它类型的控制器，其可以被配置控制和/或调节存储器系统100的各种操作，以及提供与经由接口114耦合到存储器系统100的另一装置或系统的交互性。
通信总线110可以包含地址总线120、数据总线122和控制信号总线124中的一或多个。在一些实施例中，可以在印刷电路板(PCB)上配置(例如，物理地布置和安装)存储器装置102-105、通信总线110和控制器112。
图2是示出了根据本公开的至少一个实施例的示范性存储器装置200的功能框图。存储器装置200可以包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双倍数据速率SDRAM，例如DDR4SDRAM等)或SGRAM(同步图形随机存取存储器)。例如，图1的存储器装置102-105中的一或多个可以包含存储器装置200。可以集成在半导体芯片上的存储器装置200可以包含存储器阵列202。
在图2的实施例中，存储器阵列202被示出为包含八个存储器存储体BANK0-7。更多或更少的存储体可以包含在其它实施例的存储器阵列202中。每个存储器存储体包含多个存取线(字线WL)、多个数据线(位线BL和/BL)以及布置在多个字线WL和多个位线BL和/BL的交叉点处的多个存储器胞元MC。字线WL的选择可以由行解码器204进行，而位线BL和/BL的选择可以由列解码器206进行。在图2的实施例中，行解码器204可以包含每个存储器存储体BANK0-7的相应行解码器，而列解码器206可以包含每个存储器存储体BANK0-7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可以被感测放大器SAMP放大，并通过互补局部数据线(LIOT/B)、转移门(TG)和互补主数据线(MIOT/B)转移到读取/写入放大器260。相反，从读取/写入放大器260输出的写入数据可以通过互补主数据线MIOT/B、转移门TG和互补局部数据线LIOT/B转移到感测放大器SAMP，并写入耦合到位线BL或/BL的存储器胞元MC。
存储器装置200通常可以被配置成经由各个端子接收各个输入(例如，从外部控制器)，所述各个端子例如地址端子210、命令端子212、时钟端子214、数据端子216和数据屏蔽端子218。存储器装置200可以包含另外的端子，例如电源端子220和电源端子222。
在预期操作期间，经由命令端子212接收的一或多个命令信号COM可以经由命令输入电路252传送到命令解码器250。命令解码器250可以包含被配置成经由解码一或多个内部命令信号COM来生成各个内部命令的电路。内部命令的实例包含激活命令ACT和读取/写入信号R/W。
此外，经由地址端子210接收的一或多个地址信号ADD可以经由地址输入电路232传送到地址解码器230。地址解码器230可以被配置成向行解码器204提供行地址XADD并向列解码器206提供列地址YADD。尽管命令输入电路252和地址输入电路232被示出为单独的电路，但在一些实施例中，地址信号和命令信号可以经由公共电路接收。
激活命令ACT可以包含响应于指示行存取(例如，激活命令)的命令信号COM而被激活的脉冲信号。响应于激活信号ACT，可以激活指定存储体地址的行解码器204。因此，可以选择并激活由行地址XADD指定的字线WL。
读取/写入信号R/W可以包含响应于指示列存取(例如，读取命令或写入命令)的命令信号COM而被激活的脉冲信号。响应于读取/写入信号R/W，可以激活列解码器206，并且可以选择由列地址YADD指定的位线BL。
响应于激活命令ACT、读取信号、行地址XADD和列地址YADD，可以从由行地址XADD和列地址YADD指定的存储器胞元MC读取数据。读取数据可以经由感测放大器SAMP、转移门TG、读取/写入放大器260、输入/输出电路262和数据端子216输出。此外，响应于激活命令ACT、写入信号、行地址XADD和列地址YADD，写入数据可以经由数据端子216、输入/输出电路262、读取/写入放大器260、转移门TG和感测放大器SAMP提供给存储器阵列202。写入数据可以写入到由行地址XADD和列地址YADD指定的存储器胞元MC。
时钟信号CK和/CK可以经由时钟端子214接收。时钟输入电路270可以基于时钟信号CK和/CK而生成内部时钟信号ICLK。内部时钟信号ICLK可以被传送到存储器装置200的各个组件，例如命令解码器250和内部时钟生成器272。内部时钟生成器272可以生成内部时钟信号LCLK，其可以被传送到输入/输出电路262(例如，用于控制输入/输出电路262的操作时序)。此外，数据屏蔽端子218可以接收一或多个数据屏蔽信号DM。当数据屏蔽信号DM被激活时，可以禁止相对应数据的覆写。
根据各个实施例，输入/输出电路262可以包含一或多个输出驱动器，其中如下文更详细描述，每个输出驱动器可以包含一或多个单元驱动器和用于校准(在本文中也被称为“训练”)所述一或多个单元驱动器的关联电路系统。更具体地，如下文更详细描述，可以确定(即，经由校准/训练操作)输入/输出电路262的一或多个单元驱动器的期望输出阻抗(例如，对于读取操作)，使得关联存储器装置在装置操作期间可以表现出可接受的(例如，期望的和/或最佳的)信号完整性。
图3描绘了根据本公开的各个实施例的包含耦合到主机304的双列直插式存储器模块(DIMM)302的存储器系统300。DIMM 302包含多个存储器组件(例如，存储器装置)306，用于经由一或多个通道305将数据从存储器装置传送到主机(在本文中也被称为“控制器”)304。
如将理解，每个存储器组件306可以包含多个(例如，4、8或16个)DQ组件(例如，DQ焊盘和/或DQ引脚)(图3中未示出)。DIMM 302进一步包含用于将选通时钟信号从DIMM 302传送到主机304的数据选通组件308和310。如将理解，在一些实例中，信号完整性(例如，对于经由一或多个通道305的数据传输)可以在存储器系统300的存储器组件306之间有所不同。此外，在一些实例中，信号完整性(例如，对于经由一或多个通道305的数据传输)可以在单个存储器组件306的DQ组件之间有所不同。
图4A和4B各自描绘了存储器系统的示范性通道性能响应。更具体地，图4A和4B各自描绘了存储器系统(例如，图3的存储器系统300)的通道(例如，图3的通道305)的信号完整性结果(在本文中也被称为“信号完整性”、“信号完整性响应”、“通道性能”、“通道性能响应”)。如将理解，图4A的数据眼402相较于图4B的数据眼404更大，并且因此，图4A中描绘的信号完整性结果相对于图4B中描绘的信号完整性结果有所改善。
图5描绘了包含经由通道506耦合到主机504的(例如，存储器装置(例如，DRAM)的)输出驱动器502的存储器系统500。输出驱动器502包含多个并行耦合的驱动器508。每个驱动器(在本文中也被称为“单元驱动器”)508可以具有相同或相似的电路结构。更具体地，每个驱动器508包含多个晶体管M。此外，每个驱动器508包含耦合在关联晶体管M的端子(例如，源极或漏极)和节点N(在本文中也被称为“输出节点”、“DQ节点”、“DQ引脚”或“DQ焊盘”)之间的电阻器R。如将理解，可以向晶体管M的栅极提供多个操作信号以选择多个晶体管。换句话说，每个晶体管M可以基于关联操作信号而被单独地控制(即，接通/关断)。在本实例中，每个驱动器508具有240欧姆的输出阻抗。
如将理解，信号完整性(即，对于存储器装置读取操作)可能受到输出驱动器的输出电阻Ron(也被称为“接通电阻”)的影响并可能会受到与输出驱动器相关联的系统特性(例如，通道特性)的影响。还将理解，在一些系统中，输出电阻Ron的值可以是240欧姆，这可以经由输出阻抗(ZQ)校准来调整。尽管可以调整输出电阻Ron的值(例如，根据设计规范)，但信号完整性可能不太理想(例如，由于不太理想的通道性能)。因此，根据至少一些实施例，可以(例如，从规范值)调整输出电阻Ron的值(例如，以改善信号完整性)。更具体地，根据至少一些实施例，输出电阻Ron的值可以经由自动校准过程来调整(例如，无需手动调整)。
在一些情况下，可以使用超出规范范围的Ron值来增强(例如，优化)信号完整性。例如，即使设计规范包含240欧姆的Ron值和5％的可允许变化(即，228-252欧姆)，但220欧姆的Ron值也可能提供最佳结果。如上所述，常规系统、装置和方法可以经由手动过程来调谐输出电阻Ron，这需要额外的资源和/或时间。
图6描绘了根据本公开的各个实施例的示范性存储器系统600。存储器系统600包含经由通道606耦合到主机604的(例如，存储器装置(例如，图2的存储器装置200)的)输出驱动器602。例如，参考图3和6，输出驱动器602可以是存储器组件306的一部分，通道606可以包含通道305，而主机604可以包含主机304。
参考图6，输出驱动器602包含多个驱动器608，其中每个驱动器(在本文中也被称为“单元驱动器”)608包含多个晶体管M。类似于图5的存储器系统500，存储器系统600的每个晶体管M可以基于关联操作信号而被单独地控制(即，接通/关断)。每个驱动器608可以包含耦合在关联晶体管M的端子(例如，源极或漏极)和节点N之间的电阻器R，所述节点可以包含输出节点(例如，DQ节点)。如将理解，在一些实施例中(例如，其中输出电阻Ron相对较小)，电阻器R可能不是必需的。
输出驱动器602进一步包含逻辑610(在本文中也被称为“ZQ校准逻辑”或“校准逻辑”)、寄存器612、多路复用器614和寄存器616。多路复用器614可以被配置成接收控制信号617(例如，用于在校准过程期间传送寄存器612的输出或在装置操作期间传送寄存器616的输出)。根据一些实施例，每个单元驱动器608可以包含专用校准电路系统(例如，逻辑610、寄存器612和614以及多路复用器614)。在其它实施例中，同一校准电路系统(例如，逻辑610、寄存器612和614以及多路复用器614)可以支持多于一个单元驱动器608。
如图6中所示，主机604经由通道606耦合到输出驱动器602(例如，用于接收各个信号)。此外，根据一些实施例，主机604可以耦合到输出驱动器602的逻辑610和/或寄存器616。
根据各个实施例，存储器系统600可以被配置成经由测试确定增强并且可能优化与通道606相关联的信号完整性的输出电阻Ron的值。此外，所确定的Ron值可以在存储器系统600的操作期间使用。更具体地，例如，存储器系统600可以被配置成测试输出电阻Ron的多个值(例如，基于多个校准代码)以确定多个Ron值中的最佳Ron值。此外，与所确定的Ron值相关联的校准代码可以存储在寄存器616中并在存储器系统600的操作期间使用。
现在将描述存储器系统600的更详细的示范性校准操作(在本文中也被称为“训练操作”)。在本实例中，主机604可以向驱动器608传送信号以用于其配置。更具体地，在一些实施例中，主机604可以将校准代码传送到逻辑610，所述逻辑可以将校准代码提供给寄存器612。此外，在这些实施例中，校准代码可以经由多路复用器614提供给输出驱动器608以用于选择多个晶体管M(例如，选择1-N个晶体管接通(即，导通))。在其它实施例中，逻辑610、寄存器612和/或多路复用器614可能不是必需的(即，用于向驱动器608提供校准代码)，并且在这些实施例中，主机604可以将校准代码传送到输出驱动器608以用于选择所述多个晶体管M。
注意，每个校准代码可以与驱动器配置相关联和/或指示驱动器配置。例如，校准代码“一”可以与其中选择驱动器608的“一个”晶体管(即，导通)的驱动器配置相关联和/或指示所述驱动器配置。作为另一实例，校准代码“五”可以与其中选择驱动器608的“五个”晶体管(即，导通)的驱动器配置相关联和/或指示所述驱动器配置。
继续本示范性操作，在选定数量的晶体管导通的情况下，可以将信号从输出驱动器602传输到主机604(即，可以从输出驱动器602读取数据)，并且可以测量和/或评估通道性能响应。例如，可以测量和/或评估通道性能响应的数据眼的大小。此外，可以将所述通道性能响应与先前通道性能响应进行比较。如果所述通道性能响应相较于先前通道性能响应(即，与寄存器616中存储的校准代码相关联的先前通道性能响应)有所改善，或者如果所述通道性能响应是校准操作中的第一通道性能响应(即，寄存器616不包含所存储的校准代码)，则关联校准代码可以存储在寄存器616中。例如，响应于确定通道性能响应相对于先前通道性能响应有所改善，主机604可以向输出驱动器602传送信号已指示输出驱动器602将关联校准代码存储在寄存器616中。
另一方面，如果所述通道性能响应相较于先前通道性能响应(即，与寄存器616中存储的校准代码相关联的先前通道性能响应)没有改善，则关联校准代码可能不会存储在寄存器616中。可以针对多个校准代码中的每个校准代码重复本校准(“训练”)过程，使得生成并测量和/或评估驱动器608的多个晶体管配置(例如，一个晶体管导通、两个晶体管导通、三个晶体管导通等等)中的每个晶体管配置的通道性能响应，并且将与期望(例如，最佳)通道性能响应相关联的校准代码存储在寄存器616中。
如将理解，在一些预期操作中，与第一测试配置(例如，一个晶体管导通)相关联的校准代码可以存储在寄存器616中(即，不管通道性能响应如何)。换句话说，因为第一测试配置的通道性能响应没有与另一配置的通道性能响应进行比较，所以在默认情况下，与第一测试配置相关联的校准代码存储在寄存器616中。如上所述，主机604可以向输出驱动器602传送信号以指示输出驱动器602在寄存器616中存储与第一测试配置相关联的校准代码。此后，在本实例中，主机604可以向驱动器608传送信号(例如，校准代码)以用于以第二测试配置配置驱动器608。此外，可以从输出驱动器602传输信号(即，从输出驱动器602读出数据)，并且可以将第二测试配置(例如，两个晶体管导通)的通道性能响应与第一测试配置的通道性能响应进行比较。
如果第二测试配置的通道性能响应相对于第一测试配置的通道性能响应有所改善，则与第二测试配置相关联的校准代码可以存储在寄存器616中(即，与第二测试配置相关联的校准代码覆写与第一测试配置相关联的校准代码)。例如，响应于确定第二测试配置的通道性能响应相对于第一测试配置的通道性能响应有所改善，主机604可以向输出驱动器602传送信号以指示输出驱动器602在寄存器616存储与第二测试配置相关联的校准代码。此外，在本实例中，主机604可以向驱动器608传送信号(例如，校准代码)以用于以第三测试配置配置驱动器608。此外，信号可以从输出驱动器602传输到主机604，并且可以将第三测试配置(例如，三个晶体管导通)的通道性能响应与第二测试配置的通道性能响应进行比较。
另一方面，如果第二测试配置的通道性能响应相对于第一测试配置的通道性能响应没有改善，则与第二测试配置相关联的校准代码可能不会存储在寄存器616中(即，与第一测试配置相关联的校准代码仍然存储在寄存器616中)。注意，根据一些实施例，如果第二测试配置的通道性能响应相对于第一测试配置的通道性能响应没有改善，则主机可能不需要向输出驱动器602发送反馈。此外，继续本实例，主机604可以向驱动器608传送信号(例如，校准代码)以用于以第三测试配置配置驱动器608。此后，在本实例中，可以将第三测试配置(例如，三个晶体管导通)的通道性能响应与第一测试配置的通道性能响应进行比较。
如将理解，在测试多个(例如，N个)测试配置中的每个测试配置之后，可以将与生成多个(例如，N个)通道性能响应中的最佳通道性能响应的测试配置相关联的校准代码存储在寄存器616中。此外，在操作期间(即，在输出驱动器602的操作期间)，寄存器616可以向单元驱动器608传送校准代码(即，经由多路复用器614)以用于以生成最佳通道性能响应(即，在校准/培训过程期间)的配置配置单元驱动器608。
图7A是操作存储器系统的示范性方法700的流程图。更具体地，方法700可用于初始化和/或校准存储器系统。方法700可以根据本公开中描述的至少一个实施例来布置。在一些实施例中，方法700可以由装置或系统进行，例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000、或另一装置或系统。尽管被示出为离散框，但是各个框可以被分成另外的框、被组合成更少的框或被消除，这取决于期望实施方案。
方法700可以开始于框702，其中存储器系统(例如，图6的存储器系统600)可被加电或重置，并且方法700可以进行到框704。在框704、706和708，可以进行存储器系统的各种校准和/或训练操作。更具体地，例如，如本领域普通技术人员将理解，在框704，可以进行ZQ校准，在框706，可以进行命令和地址(CA)训练，并且在框708，可以进行写训练。
此外，在框710，可以进行根据本公开的各个实施例的读取训练。参考图7B中描绘的流程图，现在将描述进行存储器装置的读取训练的示范性方法720。方法720可以根据本公开中描述的至少一个实施例来布置。在一些实施例中，方法720可以由装置或系统进行，例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000、或另一装置或系统。尽管被示出为离散框，但是各个框可以被分成另外的框、被组合成更少的框或被消除，这取决于期望实施方案。
如将理解，在框722，可以进行一或多个数据和/或时钟时序对准操作，并且方法720可以进行到框724。在框724，可以设置用于配置单元驱动器的校准代码，并且方法720可以进行到框726。更具体地，例如，响应于校准代码(例如，从主机604)的接收，可以接通单元驱动器(例如，图6的单元驱动器608)的多个晶体管(例如，1、2、3个等)(即，以调整输出电阻Ron)。
在框726，响应于信号从输出驱动器602传送到主机604(例如，数据经由输出驱动器602读出)，可以测量通道性能响应(即，对于校准代码和关联配置)(例如，经由图6的主机604)。例如，可以测量通道性能响应的眼的大小(例如，高度和/或宽度)。此外，在框728，可以将所述通道性能响应与先前“最佳”通道性能响应(即，如果先前“最佳”响应存在)进行比较。例如，可以将通道性能响应的眼的高度与先前“最佳”通道性能响应的眼的高度进行比较。此外，如果所述通道性能响应优于先前“最佳”通道性能响应(或者如果先前通道性能响应尚未出现)，则可以在框730存储校准代码(即，在关联存储器装置处(例如，在图6的寄存器616中))。
如将理解，可以针对多个校准代码中的每个校准代码重复框724-730。更具体地，可以针对多个(例如，N个)校准代码测试多个驱动器配置(例如，包含1-N个导通晶体管)。在测试每个可能的校准代码并且存储与期望(例如，最佳)通道性能响应相关联的校准代码(例如，在图6的寄存器616中)之后，方法720可以进行到框732，其中可以进行一或多个参考电压训练操作。
再次参考图7A，在完成框710的读取训练操作后，方法700可以进行到框712，其中存储器系统可以操作(例如，进行各种操作，诸如例如读取、写入、刷新等)。
如上所述，信号完整性可以在存储器系统的存储器组件(例如，存储器装置)之间有所不同。因此，根据一些实施例，可以根据本文公开的各个实施例校准存储器系统的一或多个存储器装置(例如，DIMM的存储器装置)。更具体地，例如，可以根据本文公开的各个实施例校准(即，单独地)(例如，经由不同的校准过程)一或多个存储器装置102-105(见图1)。作为另一实例，可以根据本文公开的各个实施例校准(即，单独地)存储器系统300的一或多个存储器组件306(见图3)。在这些实例中，每个存储器组件可能使用或不使用相同的校准代码(即，在操作期间)。在其它实例中，(例如，存储器系统的)多个存储器组件可以一起校准(即，经由单个校准过程)。在本实例中，每个存储器组件可以使用相同的校准代码(即，在操作期间)。
还如上所述，信号完整性可以在单个存储器装置的组件(例如，DQ组件和/或单元驱动器)之间有所不同。因此，根据各个实施例，可以根据本文公开的各个实施例校准(即，单独地)(例如，经由不同的校准过程)存储器装置的一或多个输出驱动器的一或多个单元驱动器。此外，例如，可以根据本文公开的各个实施例校准(即，单独地)存储器装置的一或多个DQ组件。例如，可以根据本文公开的各个实施例校准(即，单独地)一或多个单元驱动器608(见图6)。在这些实例中，每个组件(例如，每个单元驱动器和/或DQ组件)可能使用或不使用相同的校准代码(即，在操作期间)。在其它实例中，(例如，存储器装置的)多个单元驱动器和/或DQ组件可以一起校准(即，经由单个校准过程)。在本实例中，每个组件可以使用相同的校准代码(即，在操作期间)。
如将理解，管芯上端接(ODT)值可以由输出电阻Ron确定。因此，本文公开的各个实施例可以用于确定(例如，经由训练/测试)ODT值以增强并可能优化信号完整性。在至少一些实施例中，可以使用另外的寄存器进行ODT训练/测试。此外，在至少一些实施例中，可以在读取训练之后(例如，在图7A的框710的操作之后)进行另外的ODT。图8是校准存储器装置的示范性方法800的流程图。方法800可以根据本公开中描述的至少一个实施例来布置。在一些实施例中，方法800可以由装置或系统进行，例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000、或另一装置或系统。尽管被示出为离散框，但是各个框可以被分成另外的框、被组合成更少的框或被消除，这取决于期望实施方案。
方法800可以开始于框802，其中基于校准代码，可以配置系统的半导体装置的输出驱动器的至少一个单元驱动器，并且方法800可以进行到框804。例如，可以配置(即，基于校准代码)所述至少一个单元驱动器(例如，图6的输出驱动器602的单元驱动器608)，使得一或多个晶体管(例如，图6的晶体管M)导通(即，接通)。此外，例如，校准代码可以从主机(例如，图6的主机604)发送到输出驱动器(例如，图6的输出驱动器602)。
在框804，可以将信号从半导体装置传输到系统的主机，并且方法800可以进行到框806。例如，参考图6，可以将读取数据经由通道606从节点N传输到主机604。
在框806，可以将与所传输的信号相关联的通道性能响应与先前通道性能响应进行比较，并且方法800可以进行到框808。例如，可以将与单元驱动器配置(例如，两(2)个晶体管导通)相关联的通道性能响应与与另一单元驱动器配置(例如，一(1)个晶体管导通)相关联的先前通道性能响应进行比较。例如，主机(例如，图6的主机604)可以测量所述通道性能响应并将其与先前通道性能响应进行比较。
在框808，响应于所述通道性能响应相对于先前通道性能响应有所改善，可以存储校准代码。例如，校准代码可以存储在存储器装置的寄存器(例如，图6的寄存器616)中。例如，响应于所述通道性能响应相对于先前通道性能响应有所改善，主机(例如，图6的主机604)可以向输出驱动器(例如，图6的输出驱动器602)传送信号，从而指示输出驱动器存储校准代码(例如，在图6的寄存器616中)。
如将理解，可以重复方法800的各种操作，使得单元驱动器可以以多个配置配置(即，基于多个校准代码)，并且可以分析所述多个配置中的每个配置的通道性能响应和/或将其与其它通道响应进行比较，以标识单元驱动器的最佳通道响应和关联校准代码。
在不脱离本公开的范围的情况下，可以对方法800进行修改、添加或省略。例如，方法800的操作可以以不同的顺序实施。此外，所概述的操作和动作仅作为实例提供，并且在不偏离所公开实施例的本质的情况下，一些操作和动作可以是任选的、组合成更少的操作和动作、或扩展为另外的操作和动作。例如，在各个实施例中，方法800可以包含在配置半导体装置的所述至少一个单元驱动器之前在存储器装置处从外部主机(例如，图6的主机604)接收校准代码。
还公开了一种存储器系统。存储器系统可以包含多个存储器装置。如本文所述，每个存储器装置可以包含一或多个阵列(例如，存储器阵列)和一或多个输出驱动器。
图9是根据本文描述的一或多个实施例实施的存储器系统900的简化框图。存储器系统900包含多个存储器装置902和控制器904。例如，一或多个存储器装置902可以包含图6的输出驱动器602，并且控制器904可以是和/或包含图1的控制器112和/或图6的主机604。如本文所述，可以包含一或多个存储器胞元的每个存储器装置902可以包含一或多个输出驱动器电路，所述输出驱动器电路包含一或多个单元驱动器。
还公开了一种电子系统。电子系统可以包含包含多个存储器装置的存储器系统。图10是根据本文描述的一或多个实施例实施的电子系统1000的简化框图。电子系统1000包含至少一个输入装置1002。输入装置1002可以是键盘、鼠标或触摸屏。电子系统1000进一步包含至少一个输出装置1004。输出装置1004可以是监视器、触摸屏或扬声器。输入装置1002和输出装置1004不必彼此分开。电子系统1000进一步包含存储装置1006。输入装置1002、输出装置1004和存储装置1006耦合到处理器1008。
电子系统1000进一步包含耦合到处理器1008的存储器系统1010。可以包含图9的存储器系统900的存储器系统1010包含多个存储器装置(例如，图1的存储器装置102-105)。电子系统1000可以包含计算、处理、工业或消费产品。例如但不限于，电子系统1000可以包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、手持装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
根据本文公开的各个实施例，并且与一些常规方法、系统和装置相比，存储器系统调谐一或多个单元驱动器的输出阻抗而无需手动调整输出阻抗。如将理解，本文公开的装置、系统和方法可以减少校准系统的一或多个半导体装置的输出阻抗可能需要的时间和/或资源量。此外，如上所述，各个实施例可以允许将输出电阻Ron调整到任何合适的值，甚至是设计规范范围之外的值。此外，根据一些实施例，期望校准代码(例如，指示输出电阻Ron的期望值)可以存储在存储器装置处，并且因此，可以不增加关联主机(例如，主机604)的负载。
本公开的一或多个实施例包含一种装置。所述装置可以包含输出驱动器，所述输出驱动器包含多个单元驱动器。所述多个单元驱动器中的每个单元驱动器可以包含耦合到输出节点的多个晶体管。所述输出驱动器还可以包含耦合到所述多个单元驱动器的电路系统。所述电路系统可以适于以多个配置中的每个配置配置所述多个单元驱动器中的至少一个单元驱动器。所述多个配置中的每个配置可以与多个校准代码中的一个校准代码相关联，并且每个配置响应于经由所述输出节点的信号传输而生成多个通道性能响应中的关联通道性能响应。所述电路系统还可以适于响应于信号的接收而存储所述至少一个单元驱动器的选定校准代码，其中所述选定校准代码生成所述多个通道性能响应中的期望通道性能响应。
本公开的一些实施例包含一种系统。所述系统可以包含半导体装置，所述半导体装置包含至少一个驱动器，所述驱动器包含多个晶体管。所述半导体装置还可以包含电路系统，所述电路系统耦合到所述至少一个驱动器并适于以多个配置配置所述至少一个驱动器，其中每个配置包含所述多个晶体管中的唯一数量的激活晶体管。所述系统还可以包含耦合到所述半导体装置的主机。所述主机可以被配置成向所述驱动器传送多个信号以以所述多个配置中的每个配置配置所述驱动器。所述主机还可以被配置成评估所述多个配置中的每个配置的信号完整性响应以选择所述多个配置中的一个配置。此外，所述主机可以被配置成向所述半导体装置传送信号以存储与所述选定配置相关联的校准代码。
本公开的另外的实施例包含一种电子系统。所述电子系统可以包含至少一个输入装置、至少一个输出装置、可操作地耦合到所述输入装置和所述输出装置的至少一个处理器装置；以及可操作地耦合到所述至少一个处理器装置的至少一个存储器系统。所述存储器系统可以包含存储器装置，所述存储器装置包含驱动器，所述驱动器包含耦合到输出节点的多个晶体管。所述存储器装置还可以包含电路系统，所述电路系统耦合到所述驱动器并适于以多个配置中的每个配置配置所述驱动器，其中每个配置包含所述多个晶体管中的唯一数量的激活晶体管。所述电路系统可以进一步适于响应于信号的接收而存储所述驱动器的校准代码，其中所述校准代码生成所述驱动器的期望通道性能响应。
本公开的其它实施例包含一种方法。所述方法可以包含基于校准代码而配置半导体装置的输出驱动器的至少一个单元驱动器。此外，所述方法可以包含从所述半导体装置传输信号。所述方法还可以包含将与所传输的信号相关联的通道性能响应与先前通道性能响应进行比较。此外，所述方法可以包含响应于所述通道性能响应相对于所述先前通道性能响应有所改善而存储所述校准代码。
根据惯例，附图中示出的各个特征可能未按比例绘制。本公开中呈现的图示并不旨在是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各个实施例的理想化表示。因此，为了清楚起见，可以任意扩大或缩小各个特征的尺寸。此外，为了清楚起见，可以简化一些附图。因此，附图可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
本文使用的术语，尤其是在所附权利要求(例如，所附权利要求的主体)中使用的术语通常旨在作为“开放”术语(例如，术语“包含(including/includes)”应被解释为“包含但不限于(including,but not limited to/includes,but is not limited to)”，术语“具有”应被解释为“至少具有”等)。
此外，如果旨在说明所引入的权利要求叙述项的特定数量，则此意图将在权利要求中明确叙述，并且如果没有这种叙述，则不存在此意图。例如，为了帮助理解，以下所附权利要求可能含有引入性短语“至少一个”和“一或多个”的使用来引入权利要求叙述项。然而，此类短语的使用不应被解释为暗示由不定冠词“a”或“an”引入权利要求叙述项将含有此类引入权利要求叙述项的任何特定权利要求限制为仅含有一个此类叙述项的实施例，即使同一权利要求包含引入性短语“一或多个”或“至少一个”以及例如“a”或“an”的不定冠词(例如，“a”和/或“an”应被解释为是指“至少一个”或“一或多个”)；这同样适用于用于引入权利要求叙述项的定冠词的使用。如本文所用，“和/或”包含一或多个相关联的所列项目的任何和所有组合。
此外，即使明确叙述了所引入的权利要求叙述项的特定数量，但应理解，此类叙述应被解释为是指至少所叙述的数量(例如，没有其它修饰语的“两个叙述项”的叙述是指至少两个叙述项，或两个或两个以上叙述项)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的习惯用法的那些情况下，这种结构通常旨在包含仅A、仅B、仅C、A和B一起、A和C一起、B和C一起、或A、B和C一起等。例如，术语“和/或”的使用旨在以这种方式解释。
此外，无论是在说明书、权利要求或附图中，表示两个或两个以上可替代术语的任何反义连接词或短语应被理解为考虑包含其中一个术语、包含其中任一个术语或两个术语都包含的可能性。例如，短语“A或B”应被理解为包含“A”或“B”或“A和B”的可能性。
此外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于表示元素的特定顺序或数量。通常，术语“第一”、“第二”、“第三”等用作同属标识符用于区分不同元素。如果没有表明术语“第一”、“第二”、“第三”等表示特定顺序，则这些术语不应被理解为表示特定顺序。此外，如果没有表明术语第一、“第二”、“第三”等表示元素的特定数量，则这些术语不应被理解为表示元素的特定数量。
以上描述和附图中示出的本公开的实施例不限制本公开的范围，本公开的范围涵盖在所附权利要求及其法律等同物的范围内。任何等同的实施例都在本公开的范围内。实际上，除了本文示出和描述的那些之外，本公开的各种修改，例如所描述的元素的可替代有用组合，对于本领域技术人员来说将根据描述变得显而易见。此类修改和实施例也落入所附权利要求和等同物的范围内。

Claims (20)

1.一种装置，其包括：
输出驱动器，其包含：
多个单元驱动器，所述多个单元驱动器中的每个单元驱动器包含耦合到输出节点的多个晶体管；和
电路系统，其耦合到所述多个单元驱动器并适于：
以多个配置中的每个配置配置所述多个单元驱动器中的至少一个单元驱动器，其中所述多个配置中的每个配置与多个校准代码中的一个校准代码相关联，并且每个配置响应于经由所述输出节点的信号传输而生成多个通道性能响应中的关联通道性能响应；并且
响应于信号而接收所述至少一个单元驱动器的选定校准代码，其中所述选定校准代码生成所述多个通道性能响应中的期望通道性能响应。
2.根据权利要求1所述的装置，其中所述电路系统包括被配置成响应于所述信号而存储所述选定校准代码的寄存器。
3.根据权利要求2所述的装置，其中所述寄存器被配置成耦合到外部主机并从其接收所述信号。
4.根据权利要求2所述的装置，其中所述电路系统进一步包括多路复用器，所述多路复用器的第一输入耦合到所述寄存器的输出，并且所述多路复用器被配置成向所述多个单元驱动器中的一或多个单元驱动器传送所述校准代码。
5.根据权利要求4所述的装置，其中所述电路系统进一步包括：
逻辑，其被配置成耦合到外部主机；和
第二寄存器，其输入耦合到所述逻辑的输出，并且其输出耦合到所述多路复用器的第二输入。
6.根据权利要求1所述的装置，其中所述多个配置中的每个配置包含耦合到所述输出节点的唯一数量的导通晶体管。
7.一种系统，其包括
半导体装置，其包含：
至少一个驱动器，其包含多个晶体管；和
电路系统，其耦合到所述至少一个驱动器并适于以多个配置配置所述至少一个驱动器，每个配置包含所述多个晶体管中的唯一数量的激活晶体管；和
主机，其耦合到所述半导体装置并被配置成：
向所述驱动器传送多个信号以以所述多个配置中的每个配置配置所述驱动器；
评估所述多个配置中的每个配置的信号完整性响应以选择所述多个配置中的一个配置；并且
向所述半导体装置传送信号以存储与所述选定配置相关联的校准代码。
8.根据权利要求7所述的系统，其中所述电路系统包含第一寄存器，所述第一寄存器被配置成存储与所述多个配置中的所述选定配置相关联的所述校准代码。
9.根据权利要求8所述的系统，其中所述电路系统进一步包括：
逻辑，其耦合到所述主机；
第二寄存器，其输入耦合到所述逻辑的输出；和
多路复用器，其第一输入耦合到所述第一寄存器的输出，并且其第二输入耦合到所述第二寄存器的输出，所述多路复用器被配置成向所述至少一个驱动器传送信号以以所述多个配置中的一个配置配置所述至少一个驱动器。
10.根据权利要求7所述的系统，其中所述主机被配置成比较所述多个配置中的两个或两个以上配置的信号完整性响应以选择所述多个配置中的所述配置。
11.根据权利要求7所述的系统，其中所述至少一个驱动器包含多个晶体管，其中所述多个配置中的每个配置包含唯一数量的处于导通状态的晶体管。
12.根据权利要求7所述的系统，其中所述主机被配置成将当前信号完整性响应与先前信号完整性响应进行比较以确定所述当前信号完整性相对于所述先前信号完整性响应是否有所改善。
13.一种系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述输入装置和所述输出装置；和
至少一个存储器系统，其可操作地耦合到所述至少一个处理器装置，所述存储器系统包括：
存储器装置，其包含：
驱动器，其包含耦合到输出节点的多个晶体管；和电路系统，其耦合到所述驱动器并适于：
以多个配置中的每个配置配置所述驱动器，每个配置包含所述多个晶体管中的唯一数量的激活晶体管；并且
响应于信号的接收而存储所述驱动器的校准代码，其中所述校准代码与所述驱动器的期望通道性能响应相关联。
14.根据权利要求13所述的系统，其中所述存储器装置被配置成经由所述输出节点传送多个信号，其中所述多个信号中的每个信号与所述多个配置中的一个配置相关联。
15.根据权利要求14所述的系统，所述存储器系统进一步包括主机，所述主机耦合到所述存储器装置并被配置成：
从所述存储器装置接收所述多个信号；
基于所接收的多个信号而确定所述多个配置中的最佳配置，所述最佳配置与所述期望通道性能响应相关联；并且
响应于确定所述最佳配置而向所述存储器装置传送所述信号。
16.一种方法，其包括：
基于校准代码而配置半导体装置的输出驱动器的至少一个单元驱动器；
从所述半导体装置传输信号；
将与所传输的信号相关联的通道性能响应与先前通道性能响应进行比较；和
响应于所述通道性能响应相对于所述先前通道性能响应有所改善而存储所述校准代码。
17.根据权利要求16所述的方法，其中比较包括经由外部主机将与所述所传输的信号相关联的所述通道性能响应与所述先前通道性能响应进行比较。
18.根据权利要求16所述的方法，其进一步包括在所述输出驱动器处接收指示所述通道性能响应相对于所述先前通道性能响应有所改善的信号。
19.根据权利要求16所述的方法，其进一步包括在配置所述至少一个单元驱动器之前在所述半导体装置处从外部主机接收所述校准代码。
20.根据权利要求16所述的方法，其中配置所述至少一个单元驱动器包括使所述至少一个单元驱动器的多个晶体管导通。
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