CN116758965A

CN116758965A - Zq校准方法、校准电路

Info

Publication number: CN116758965A
Application number: CN202311042448.5A
Authority: CN
Inventors: 汪佳峰
Original assignee: Zhejiang Liji Storage Technology Co ltd
Current assignee: Zhejiang Liji Storage Technology Co ltd
Priority date: 2023-08-18
Filing date: 2023-08-18
Publication date: 2023-09-15
Anticipated expiration: 2043-08-18
Also published as: CN116758965B

Abstract

本发明公开一种ZQ校准方法、校准电路，其是在芯片上电前，初始化第一模块和第二模块，获取第一初始控制编码PD₁和第二初始控制编码PD₂；比较两初始控制编码以得到控制编码复用位N；校准模块依次对第一模块和第二模块进行校准，以得到第一调整控制编码PD_x和第二调整控制编码PD_y，其中，对第二模块校准时，第二调整控制编码PD_y中的至少一位，为根据第一调整控制编码PD_x和控制编码复用位N复用编码确定得到；最后根据第一调整控制编码PD_X和第二调整控制编码PD_Y配置第一模块和第二模块。根据对初始化过程中生成编码的比较结果确定复用编码的位数和位置，实现低精度位置编码的复用，显著减少校准次数，提高校准效率的同时，有效降低了芯片校准电路的功耗。

Description

ZQ校准方法、校准电路

技术领域

本发明涉及集成电路芯片设计技术领域，具体地说，涉及一种动态随机存取存储器片上终端电阻阻值校准的ZQ校准方法，以及基于该ZQ校准方法的一种等效电阻阻值校准电路。

背景技术

半导体集成电路中所可采用半导体场效应晶体管（下简称MOS管），理论上可等效地被视为电路中的电阻，在不同的集成电路中，MOS管除选通作用外，其阻值也被作为调整和控制电路输出的重要手段。但受MOS管自身制造工艺、电路工作环境、环温以及工作电压等多方面因素的影响制约，部分对电阻阻值有精准需求的电路中，难以保持MOS管的等效阻值为固定值。

例如，在动态随机存取存储器领域中，数据传输速率不断提升的同时，芯片低压工作需求也在增多。在此要求下，除了进一步要求更短的数据长度外，相应地，更低的工作电压也表面更低的信号摆幅。应对上述变化的管件在于，有效信号变小变窄的变化，会使得其更容易受到外界因素的干扰，导致传输线上的数据完整性得不到保障。为了应对数据完整性问题，现有的应对方式在DRAM中集成了片上终端电阻（On-die termination，ODT）和离线驱动器（Off-Chip Driver，OCD）。

高频信号传输中信号波长相对传输线较短，信号在传输线终端形成的反射波会对原信号形成干扰。片上终端电阻ODT即是在传输线的末端引入的电阻，其可以有效地减少线上的信号反射，并由此提高传输线上的信号数据完整性。而离线驱动器电路OCD是提供驱动力，将输出信号送到芯片外部，其被用于调节信号的输出强度，同样有助于提升信号的完整性。在现有dram框架下，终端电阻和离线驱动电路的阻值都是由多个MOS管并联实现。基于前述的原因，MOS管的性能会出现偏差，这造成实际电路中MOS管的等效阻值受芯片内部供电电压和环境温度的影响较大，表现为，MOS管等效电阻阻值会随着PVT（工艺过程、电压、温度）的变化而出现波动，这种波动会直接影响线上传输的数据。

一种较常见的思路，是引入一种电阻校准机制，也即在芯片上电初始化和正常工作的整个过程中，对电阻的实际等效电阻进行测试校准，以使得电路中MOS管的等效阻值总是为预设值，该过程也即ZQ校准（ZQ calibration）。参看图1，图1为示意图，示出了常规ZQ校准电路的等效电路结构。图1中以NMOS管为例，如图所示，ZQ校准电路由逻辑控制电路、比较器电路、240欧姆外接精准电阻以及MOS管复制电路构成，比较器电路判断并联的240欧姆精准电阻的分压和MOS管复制电路的电阻的分压，与参考电压Vref是否一致。

校准过程中，比较器电路根据当前复制电阻的分压数值是高于、等于还是低于参考电压，来判断当前复制电阻的阻值与外接精准电阻之间的关系。当判断当前复制电路的阻值的分压数值与参考电压不相等，则需要根据判断结构调整逻辑控制电路的控制编码PD[5:0]。该调整步骤中，是按照1比特的长度不断循环修正调整控制编码PD[5:0]，直至复制电路的分压数值与参考电压一致，换句话说，当分压一致时，复制电路的阻值也即与外接精准电阻的阻值相等，从而得到最终的控制编码PD[5:0]以完成阻值校准。

通常，完整的ZQ校准都包括完整的PMOS和NMOS校准 ,但根据图1的示例不难看出的是，当复制电路的等效电阻是由6个MOS管并联形成时，若按照每次1比特的长度调整控制编码，则至少需要6次NMOS和6次PMOS比较。而事实上，实际电路情况会更加复杂，比较器的比较次数和逻辑控制电路的调整次数都要大于理论数值。考虑到芯片内各不同模块（例如命令和地址接收模块和数据输入输出模块）之间在结构和运行环境上存在的差异，以及各自电路中MOS管等效电阻阻值之间存在的微小差别，单一的ZQ校准命令无法对不同功能模块实现校准，则可以设想，对不同模块进行分别校准时，会成倍地增加校准时长。在一次ZQ校准所允许时长为有限时长的前提下，简单通过成倍增加比较循环次数的方式来实现芯片内不同模块间的分别校准，显然无法满足现有的设计要求，且会提升比较器电路设计难度，同时增加校准电路的功耗。

因此，应当提出一种尤其适用于dram内各模块间分别进行ZQ校准的ZQ校准电路，以解决现有技术所存在的上述技术问题。

发明内容

针对现有技术的不足，本发明提供了一种ZQ校准方法、校准电路，以至少解决上述技术问题之一。

为解决以上技术问题，本发明的第一方面是采取了一种ZQ校准方法，该校准方法用于芯片内各模块的等效电阻阻值校准，其中，该校准方法包括如下步骤：芯片上电前，初始化所述芯片内的至少一个第一模块和至少一个第二模块，以获取第一初始控制编码PD₁和第二初始控制编码PD₂的步骤；比较所述第一初始控制编码PD₁和第二初始控制编码PD₂，以得到控制编码复用位N的步骤；逻辑控制编辑器根据外部指令，编译校准指令并驱动校准模块，所述校准模块根据比较反馈结果，依次对所述第一模块和第二模块进行校准，以得到第一调整控制编码PD_x和第二调整控制编码PD_y的步骤，其中，对所述第二模块校准时，所述第二模块的第二调整控制编码PD_y中的至少一位，为根据所述第一调整控制编码PD_x和控制编码复用位N复用编码得到；根据所述第一调整控制编码PD_X和第二调整控制编码PD_Y配置所述第一模块和第二模块的步骤。

作为本发明该方面的一种优选地，所述比较所述第一控制编码PD₁和第二控制编码PD₂，以得到控制编码复用位N的步骤具体为：配置编码比较电路，对所述第一控制编码PD₁和第二控制编码PD₂的相同位列，按照编码精度自低到高的顺序依次比对，确定编码一致的编码位或者编码位数，以得到复用编码PD_N或者控制编码复用编码位数N，或按照预设的编码长度，选取控制编码复用位数N。

作为本方案的一种进一步优选地，逻辑控制编辑器对所述第一模块和第二模块进行依次校准的步骤还包括：为第一模块和第二模块分别配置相对应的校准选通电路的步骤，并且，所述校准模块根据接收到的所述校准指令，在所述校准选通电路中择一导通。

作为本方案的又进一步优选地，所述第二模块的第二调整控制编码PD_Y中的至少一位，为根据所述第一调整控制编码PD_X和控制编码复用位N复用编码得到的步骤具体为：自所述第一调整编码PD_X的任意位列PD_X[M]开始，相前序或者后续位列方向，选取所述第一调整编码PD_X中连续的N个位列，作为所述复用编码PD_N。

作为本方案再进一步优选地，所述第二模块的第二调整控制编码PD_Y中的至少一位，为根据所述第一调整控制编码PD_X和控制编码复用位N复用编码得到的步骤还包括：对所述第二模块校准时，将所述复用编码PD_N作为所述第二调整编码PD_Y相同位列的编码。

作为本方案还优选地，得到第一调整控制编码PD_X和第二调整控制编码PD_Y的步骤还包括：根据调整策略，校准和确定所述第二调整控制编码PD_Y余下位编码的步骤，以及，将校准得到的校准编码与所述复位编码PD_N合并，得到所述第二调整控制编码PD_Y。

本发明的另一方面是提供一种ZQ校准电路，该校准电路中的校准逻辑控制电路，按照前述的ZQ校准方法，对芯片内各模块进行校准，其中，该校准电路还包括：比较器电路，该比较器电路的其中一路，被配置为接至所述校准逻辑控制电路的参考电压Vref，该比较器电路的另一路，被配置为，串联接至供电电压的一个精准电阻和一组校准选通电路，其中，所述校准选通电路的每一路，与一组电阻复制电路中的一路对应，所述校准逻辑控制电路控制所述校准电路择一导通，以使得所述电阻复制电路中的一路被选通。

作为本发明的第二方面的一种优选地，其中，所述电阻复制电路为并联的至少两路复制电路，每一复制电路又分别被接至所述校准逻辑控制电路，每一路所述复制电路由多个MOS管并联构成。

作为本方案的进一步优选地是，所述比较器电路比较所述参考电压与至少一路所述电阻复制电路的分压大小，并将向所述校准逻辑控制电路反馈结果。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：

在不同模块的阻值校准过程中，在初始化过程中，比较初始控制编码之间的差异，再根据比较结果确定复用编码的位数和位置，实现低精度位置编码的复用，也即，多个模块的控制编码间实现部分编码的共享复用，显著减少多模块电阻校准中的校准次数，提高校准效率的同时，有效降低了芯片校准电路的功耗。

附图说明

图1为示意图，示出了常规ZQ校准电路的等效电路结构；

图2为结构图，示出了本发明的一个较佳实施中所述的ZQ校准电路的等效电路图；

图3为状态图，示出了图2所示的ZQ校准电路的工作状态。

具体实施方式

在面对芯片内不同模块的阻值校准需求时，因各模块间存在的不同差异，现有技术面临的问题是：

1）受校验时间限制，对各模块进行逐一、多次校验的方式耗费大量时间，无法满足时间和功耗上的需求；

2）在时间限制的前提下，较容易想到的思路是，通过一个或者几个控制编码组合，实现多个不同功能模块的同步或者分布校准。然而，由于存在前述的多种差异的，导致各模块实际的等效阻值也不相同，因此，无法通过相同的一个控制编码，适配各模块的校准需求。

本发明的较佳实施例是针对上述技术问题提出的，较佳实施例解决其技术问题的思路包括：

1）从时间上来说，对芯片模块等效阻值的一次校准时长存在限制，显然，从该时长限制中寻找突破的难度较大，但由于芯片上电时的初始化阶段对时长的限制较为宽松，且初始化的预备时间原本就较长，则从该过程中入手寻求技术问题的解决手段存在可信性；

2）从功耗上来说，不同模块校准的功率损耗，主要是循环校准的方式大幅度增加了校准的次数所造成的，那么是减少校准次数即是较为直接的解决办法。但如前所述，现有的校准调整方式，要求根据编码长度进行的逐位调整，这又与减少校准次数的解决思路存在矛盾，因此寻求能够兼顾校准次数与逐位校准的方式，是解决现有技术问题的又一关键。

具体地说。先看现有的校准过程。由于对阻值校准的调整，是按照编码位数逐个进行的校准过程，例如，以一个长度为6位的校准编码PD[5:0]为例，校准编码可以视为是由PD[5]、PD[4]、PD[3]、PD[2]、PD[1]、PD[0]6位控制编码构成的编码序列，序列中每一位的值都对应一位控制编码。校准调整时，是按照1bit的长度，顺序地对编码序列中的每一位进行调整，直至调整后复制电路的电压与参考的电压相等，才能确定调整后的等效阻值与引入的精准电阻的阻值相等。

设定校准编码的首位PD[0]为低位，末位PD[5]为高位，事实上，现有控制编码序列中，默认编码最低位通常是低精度编码，而最高位是高精度编码，也就是说，控制编码序列的编码精度，是自高位自低位逐位递减。而实际中的比较和调整过程，又是自低位开始向高位的顺序依次进行。依此特性，本发明的较佳实施例提出了一种ZQ校准方法，校准电路，在控制编码的低精度位上实现控制编码的复用，这样，在多功能模块的等效阻值校准过程中，由于存在部分控制编码的复用，则校准过程无需再按照自低位向高位的顺序逐位进行，而仅需要校准非复用的控制编码位，达到减少校准次数的效果，以实现降低校准电路功耗的技术目的。

下面将参考附图来描述本发明所述的一种ZQ校准方法、校准电路的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

为便于说明，本发明的较佳实施例，是以dram芯片中的命令和地址接收模块（CA模块）和数据输入输出模块（DQ模块）为例展开，并将所述两个模块的控制编码长度设定为6位长度。但需要说明的是，显然，本发明较佳实施例可以根据相同的思路和方式，在dram芯片框架下的多个不同功能模块间适用，本发明的较佳实施例也不应当受控制编码位数的相应限制。

由于期望ZQ校准所得到的控制编码可作用于芯片中多个不同功能模块，则首先是需要建立控制编码的确定方式。在芯片的初始化时进行的ZQ校准操作，分别对命令和地址接收模块和数据输入输出模块进行校准，从而得到了命令和地址接收模块的初始控制编码PDdq[5:0]和数据输入输出模块的初始控制编码PDca[5:0]。

接着，对两初始控制编码进行比较。该步骤的目的是，在芯片上电初始化的阶段，按照自低到高的顺序，对两控制编码每一位的编码值进行比较，判断编码值是否一致或者相等，并据此确定一位或者连续的几位编码相等。该比较过程的实现，通常可以是在编码比较电路中引入异或逻辑电路，以判断两控制编码各位是否一致。而比较的结果，存在如下几种可能：

1）通常，两控制编码会出现，自低精度位开始的连续若干位的编码值相等，例如，PDdq[2:0]和 PDca[2:0]的编码值相等的情况。该情况下，即可根据控制编码值相等或一致的位数，确定后续编码复用的位数，例如在该举例下，设定后续校准过程中，复用编码的位数为自低精度位开始的连续三位；

2）当然，在其他实施例中，比较判断的结果，也可能出现更少或者更多位编码值相等的情况。该情况下，虽然仍可以直接按照前种情况的策略确定编码复用的位数，但可能1）的策略在编码相同的位数只有一位或者两位的场景下，存在编码复用后的表现不佳，这主要原因是，一方面，若只有少数位编码值一致时，说明编码所对应的两模块间的差异要大于预期，复用编码的准度会受到影响；另一方面，编码复用的位数较少时，与现有的循环校准方式相比所减少的校准次数也相应地较少，再加上因在比较器中增加了比较策略所增加的功耗部分，校准电路整体功耗的降低并不明显。因此这种情况下，往往可以根据具体的校准精度和芯片结构，依照比较结果确定编码复用位数；

3）更极端的可能中，比较后得出，两控制编码中并不存在相一致的编码，或者一致的编码并非连续。该情况下的策略可参照可能2）中的策略，本领域技术人员应当可以根据编码精度和功能模块的差异，确定编码复用的位数或者复用编码位，该部分内容会在校准过程中确定调整控制编码的部分再详细说明，在此不再赘述。

至此，在上述四种比较下，都可以确定复用编码位，或编码复用位数，这其中，复用编码位是指，在哪个位置上对编码进行复用，而编码复用位数是指，校准时，从控制编码的某个位置起始，按照向低位或者向高位的方向连续选取N位编码进行编码复用。当然，在选取控制编码复用位数时，为方便编码实现，通常是配置为，自控制编码的最低精度位开始，按照由低位向高位的顺序，选取连续的N位编码作为复用编码。

具体地说，在一个实施例中，经比较电路比较后得出，芯片上电阶段获取的PDdq[5:0]和PDca[5:0]自最低位开始连续的三位相同，也即PDdq[2:0]和 PDca[2:0]的编码值相等，则在校准过程中，先校准的功能模块，其控制编码自最低位起的连续三位作为复用编码PD₃，而后校准的功能模块的控制编码，同样自最低精度位起的连续三位，对编码PD₃进行复用。换句话说，在确定复用编码的位数后，后续校准的功能模块在相应的位置复用编码后，则在校准时无需对复用编码的部分进行再校准。

回看图1，现有的校准电路中，仅包含了一路复制电路，也即，在一次校准过程中，校准模块仅能对一路MOS管进行校准，基于上述校准思路，为实现一组控制编码配置不同的功能模块，那么仍然需要对现有的校准电路作出的改进包括：将多路复制电路并联地接入校准电路中，并配置选通电路，实现多路复制电路的择一选通，根据比较器的反馈结果FB，校准电路对当前选通的复制电路进行校准和调整。

参见图2，图2为结构图，示出了本发明的一个较佳实施中所述的ZQ校准电路的等效电路图。图3为状态图，示出了图2所示的ZQ校准电路的工作状态。先看图2，在根据前述的校准方法改进的ZQ校准电路的一个较佳实施例中，包括校准逻辑控制电路、比较器电路，以及一组校准选通电路下的两个电阻复制电路。

先说比较器电路。如前所述，在一个较佳实施例中，采用异或作为比较器电路的比较逻辑，对比较器电路的两路反馈进行比较。比较器电路的一路输入，为自校准逻辑控制电路提供的参考电压Vref，其另一路被配置为，串联接至存储芯片输出缓冲供电电压Vddq和ZQ引脚的一个240欧姆的精准电阻，和一组校准选通电路。校准选通电路的一路，与一组电阻复制电路中的一路对应，选通电路可以被视为是开关，控制与之对应的电阻复制电路的通断，校准逻辑控制电路控制校准选通电路的通断，以使得电阻复制电路中的一路被择一选通。参看图2，在该实施例中，校准选通电路包括两路，分别定义为S_dq和S_ca，其中S_dq是与数据输入输出模块的电阻复制电路对应，S_ca是与命令和地址接收模块的电阻复制电路对应。校准时，控制S_dq和S_ca中的一路导通，另一路关断，以使得一路电阻复制电路被接入该ZQ校准电路。

再说电阻复制电路。继续参看图2，每一复制电路为由6个PMOS管并联构成的，PMOS管的数量与控制编码的位数对应。如图所示，每一PMOS管的源极接至VSS对地，漏极接至校准选通电路，以构成一路电阻复制电路。

校准逻辑控制电路接收比较器电路的比较反馈结果FB，并根据反馈结构调整控制编码校准两路电阻复制电路，参看图3，图3为状态图，示出了图2所示的ZQ校准电路的工作状态。仍以命令和地址接收模块和数据输入输出模块的校准配置过程为例。

比较器电路，对上电时获取的初始控制编码PD_dq[5:0]和PD_ca[5:0]进行比较。判断出两组控制编码中连续相同的编码，例如，PDdq[2:0]和 PDca[2:0]，随后，确定编码复用位数，在该实施例中，编码复用位数为3位。随后，校准电路进入等待状态，等待外部控制器发出的ZQ校准指令。

ZQ指令接收模块接收到外部指令后，对指令进行编译并开启校准相关的功能电路模块。校准逻辑控制电路接收到ZQ指令接收模块发送的编译后的校准指令后，产生用于校准的时钟信号，驱动校准模块。首先S_dq信号有效，开始dq模块的校准，电路根据比较器电路反馈结果FB，逐次调整校准代码。通常完成一组6位的控制编码的校准需7-10次反馈调整才能找到准确的编码。当dq模块校准完成时，也即此时dq模块的分压数值与参考电压一致，则比较器电路将结果反馈至校准逻辑控制电路。在此过程中，选取dq模块控制编码中自低位开始的连续三位为复用编码。

随后，再控制控制S_ca有效，开始CA模块校准。由于PD_ca自低精度位复用了dq模块的控制编码，因此只需完成PD_CA[5:3]的校准即可。比较器电路直至ca模块校准完成时，校准逻辑控制电路将最终的PD_dq[5:0]和PD_ca[5:0]配置到对应的dq模块和ca模块中，完成整个校准过程。通常3位编码校准需要3-5次反馈调整。这样，与现有技术的分步单独校准方式相比，本校准方案在复用编码后，校准电路总体上经历了10-15次的反馈调整，减少了四分之一的校准次数，也由此相应的降低了25%的电路功耗。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种ZQ校准方法，该校准方法用于芯片内各模块的等效电阻阻值校准，其中，该校准方法包括如下步骤：

芯片上电前，初始化所述芯片内的至少一个第一模块和至少一个第二模块，以获取第一初始控制编码PD₁和第二初始控制编码PD₂的步骤；

比较所述第一初始控制编码PD₁和第二初始控制编码PD₂，以得到控制编码复用位N的步骤；

逻辑控制编辑器根据外部指令，编译校准指令并驱动校准模块，所述校准模块根据比较反馈结果，依次对所述第一模块和第二模块进行校准，以得到第一调整控制编码PD_x和第二调整控制编码PD_y的步骤，其中，

对所述第二模块校准时，所述第二模块的第二调整控制编码PD_y中的至少一位，为根据所述第一调整控制编码PD_x和控制编码复用位N复用编码得到；

根据所述第一调整控制编码PD_X和第二调整控制编码PD_Y配置所述第一模块和第二模块的步骤。

2.根据权利要求1所述的ZQ校准方法，其中，所述比较所述第一控制编码PD₁和第二控制编码PD₂，以得到控制编码复用位N的步骤具体为：

配置编码比较电路，对所述第一控制编码PD₁和第二控制编码PD₂的相同位列，按照编码精度自低到高的顺序依次比对，确定编码一致的编码位或者编码位数，以得到复用编码PD_N或者控制编码复用编码位数N，或

按照预设的编码长度，选取控制编码复用位数N。

3.根据权利要求2所述的ZQ校准方法，其中，逻辑控制编辑器对所述第一模块和第二模块进行依次校准的步骤还包括：为第一模块和第二模块分别配置相对应的校准选通电路的步骤，并且，所述校准模块根据接收到的所述校准指令，在所述校准选通电路中择一导通。

4.根据权利要求3所述的ZQ校准方法，其中，所述第二模块的第二调整控制编码PD_Y中的至少一位，为根据所述第一调整控制编码PD_X和控制编码复用位N复用编码得到的步骤具体为：

自所述第一调整编码PD_X的任意位列PD_X[M]开始，相前序或者后续位列方向，选取所述第一调整编码PD_X中连续的N个位列，作为所述复用编码PD_N。

5.根据权利要求4所述的ZQ校准方法，其中，所述第二模块的第二调整控制编码PD_Y中的至少一位，为根据所述第一调整控制编码PD_X和控制编码复用位N复用编码得到的步骤还包括：

对所述第二模块校准时，将所述复用编码PD_N作为所述第二调整编码PD_Y相同位列的编码。

6.根据权利要求3所述的ZQ校准方法，其中，得到第一调整控制编码PD_X和第二调整控制编码PD_Y的步骤还包括：

根据调整策略，校准和确定所述第二调整控制编码PD_Y余下位编码的步骤，以及，将校准得到的校准编码与所述复位编码PD_N合并，得到所述第二调整控制编码PD_Y。

7.一种ZQ校准电路，该校准电路中的校准逻辑控制电路，按照权利要求1至6任一项所述的ZQ校准方法，对芯片内各模块进行校准，其中，该校准电路还包括：

比较器电路，该比较器电路的其中一路，被配置为接至所述校准逻辑控制电路的参考电压Vref，该比较器电路的另一路，被配置为，串联接至供电电压的一个精准电阻和一组校准选通电路，其中，

所述校准选通电路的每一路，与一组电阻复制电路中的一路对应，所述校准逻辑控制电路控制所述校准电路择一导通，以使得所述电阻复制电路中的一路被选通。

8.根据权利要求7所述的ZQ校准电路，其中，所述电阻复制电路为并联的至少两路复制电路，每一复制电路又分别被接至所述校准逻辑控制电路，每一路所述复制电路由多个MOS管并联构成。

9.根据权利要求8所述的ZQ校准电路，其中，所述比较器电路比较所述参考电压与至少一路所述电阻复制电路的分压大小，并将向所述校准逻辑控制电路反馈结果。