KR20120040775A - 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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KR20120040775A
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Abstract

반도체 메모리 장치의 데이터 출력 버퍼는 구동부 및 제어부를 포함한다. 구동부는 외부핀에 연결되고, 외부핀에 연결된 전송선에 드라이버 저항을 제공하면서 전송선을 통하여 외부로 독출 데이터를 출력하는 드라이버 동작 또는 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다. 제어부는 구동부에 연결되고, 제1 동작 모드에서 외부핀의 전압에 기초하여 드라이버 저항 및 종단 저항의 저항 값을 결정하고, 제2 동작 모드에서 구동부가 드라이버 동작 또는 터미네이션 동작을 선택적으로 수행하도록 제어한다. 데이터 출력 버퍼는 드라이버 저항 또는 종단 저항을 외부핀에 연결된 전송선의 임피던스와 정확하게 매칭시킬 수 있다.

Description

데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치{DATA OUTPUT BUFFER AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에 포함되는 데이터 출력 버퍼의 드라이버 저항 또는 종단 저항이 반도체 메모리 장치와 메모리 컨트롤러간의 전송선의 임피던스와 매칭(matching)되지 않는 경우 신호 반사(signal reflection)가 발생하므로 데이터 신호가 왜곡되어 데이터 전송 오류가 발생한다.
최근 반도체 메모리 장치의 데이터 전송 속도는 매우 고속화되고 있고, 이러한 초고속 데이터 전송을 위해 데이터 신호의 진폭은 점점 줄어들고 있다.
따라서 데이터의 고속 전송을 위해 데이터 출력 버퍼의 드라이버 저항 또는 종단 저항과 전송선의 임피던스를 정확하게 매칭시키는 것이 중요한 문제로 대두되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 드라이버 저항 또는 종단 저항이 전송선의 임피던스와 정확히 매칭되는 데이터 출력 버퍼를 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 출력 버퍼를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 출력 버퍼는 구동부 및 제어부를 포함한다. 상기 구동부는 외부핀에 연결되고, 상기 외부핀에 연결된 전송선에 드라이버 저항을 제공하면서 상기 전송선을 통하여 외부로 독출 데이터를 출력하는 드라이버 동작 또는 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다. 상기 제어부는 상기 구동부에 연결되고, 제1 동작 모드에서 상기 외부핀의 전압에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 결정하고, 제2 동작 모드에서 상기 구동부가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어한다.
일 실시예에서, 상기 구동부는 전원 전압과 상기 외부핀 사이에 연결되고 풀-업 구동 코드에 기초하여 저항 값이 조절되는 풀-업 구동기 및 접지 전압과 상기 외부핀 사이에 연결되고 풀-다운 구동 코드에 기초하여 저항 값이 조절되는 풀-다운 구동기를 포함할 수 있다.
상기 제어부는 외부로부터 수신되는 제1 보정 신호 및 제2 보정 신호에 기초하여, 상기 외부핀의 전압의 크기와 기준 전압의 크기를 비교하여 풀-업 보정 코드 및 풀-다운 보정 코드를 생성하는 보정부 및 상기 풀-업 보정 코드, 상기 풀-다운 보정 코드, 풀-업 ZQ 코드 및 풀-다운 ZQ 코드에 기초하여 상기 풀-업 구동 코드 및 상기 풀-다운 구동 코드를 생성하고, 출력 인에이블 신호, 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-업 구동 코드를 상기 풀-업 구동기에 제공하고 상기 풀-다운 구동기를 턴오프 시키거나, 상기 풀-업 구동기를 턴오프 시키고 상기 풀-다운 구동 코드를 상기 풀-다운 구동기에 제공하는 스위칭부를 포함할 수 있다.
상기 보정부는 상기 제1 보정 신호가 인에이블 되는 경우 내부 클럭 신호를 생성하는 내부 클럭 생성기, 상기 외부핀의 전압과 상기 기준 전압의 크기를 비교하여 비교 신호를 제공하는 비교기, 상기 내부 클럭 신호에 기초하여 상기 비교 신호의 논리 레벨에 따라 카운트업 또는 카운트다운 동작을 수행하여 카운팅값을 제공하는 카운팅부, 상기 카운팅값을 저장하고 상기 풀-업 보정 코드로서 제공하는 제1 레지스터 및 상기 카운팅값을 저장하고 상기 풀-다운 보정 코드로서 제공하는 제2 레지스터를 포함할 수 있다.
상기 스위칭부는 상기 출력 인에이블 신호, 상기 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-업 구동기를 턴오프 시키는 풀-업 턴오프 코드 또는 상기 풀-업 구동 코드를 선택적으로 상기 풀-업 구동기에 제공하는 제1 선택부 및 상기 출력 인에이블 신호, 상기 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-다운 구동기를 턴오프 시키는 풀-다운 턴오프 코드 또는 상기 풀-다운 구동 코드를 선택적으로 상기 풀-다운 구동기에 제공하는 제2 선택부를 포함할 수 있다.
상기 스위칭부는 상기 풀-업 보정 코드의 비트열과 상기 풀-업 ZQ 코드의 비트열을 연결함으로써 상기 풀-업 구동 코드를 생성하는 제1 결합부 및 상기 풀-다운 보정 코드의 비트열과 상기 풀-다운 ZQ 코드의 비트열을 연결함으로써 상기 풀-다운 구동 코드를 생성하는 제2 결합부를 더 포함할 수 있다.
상기 풀-업 구동기는 상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 제1 PMOS 트랜지스터들을 구비하고, 상기 풀-업 ZQ 코드의 각각의 비트가 상기 복수의 제1 PMOS 트랜지스터들의 게이트에 각각 입력되는 공통 풀-업 저항부 및 상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 제2 PMOS 트랜지스터들을 구비하고, 상기 풀-업 보정 코드의 각각의 비트가 상기 복수의 제2 PMOS 트랜지스터들의 게이트에 각각 입력되는 핀별 풀-업 저항부를 포함할 수 있다. 상기 풀-다운 구동기는 상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 제1 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 ZQ 코드의 각각의 비트가 상기 복수의 제1 NMOS 트랜지스터들의 게이트에 각각 입력되는 공통 풀-다운 저항부 및 상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 제2 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 보정 코드의 각각의 비트가 상기 복수의 제2 NMOS 트랜지스터들의 게이트에 각각 입력되는 핀별 풀-다운 저항부를 포함할 수 있다.
상기 스위칭부는 상기 풀-업 보정 코드 및 상기 풀-업 ZQ 코드를 합산함으로써 상기 풀-업 구동 코드를 생성하는 제1 덧셈부 및 상기 풀-다운 보정 코드 및 상기 풀-다운 ZQ 코드를 합산함으로써 상기 풀-다운 구동 코드를 생성하는 제2 덧셈부를 더 포함할 수 있다.
상기 풀-업 구동기는 상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 PMOS 트랜지스터들을 구비하고, 상기 풀-업 구동 코드의 각각의 비트가 상기 복수의 PMOS 트랜지스터들의 게이트에 각각 입력될 수 있다. 상기 풀-다운 구동기는 상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 구동 코드의 각각의 비트가 상기 복수의 NMOS 트랜지스터들의 게이트에 각각 입력될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 코어 및 데이터 출력 버퍼를 포함한다. 상기 메모리 코어는 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성한다. 상기 데이터 출력 버퍼는 외부핀에 연결되고, 상기 외부핀에 연결된 전송선에 드라이버 저항을 제공하면서 상기 전송선을 통하여 외부로 상기 독출 데이터를 출력하는 드라이버 동작 또는 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다. 상기 드라이버 저항 및 상기 종단 저항은 상기 외부핀의 전압에 기초하여 결정된다.
본 발명의 실시예들에 따른 데이터 출력 버퍼는 데이터 출력 버퍼가 연결되는 외부핀의 전압을 피드백 받고, 상기 피드백 받은 외부핀의 전압에 기초하여 드라이버 저항 또는 종단 저항의 저항 값을 결정하므로, 외부핀에 연결되는 전송선의 임피던스와 데이터 출력 버퍼가 제공하는 드라이버 저항 또는 종단 저항을 정확하게 매칭시킬 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 외부핀의 전압을 피드백 받고, 상기 피드백 받은 외부핀의 전압에 기초하여 드라이버 저항 또는 종단 저항의 저항 값을 결정하는 데이터 출력 버퍼를 포함하므로, 메모리 컨트롤러와의 연결에서 임피던스 매칭이 정확하게 이루어질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 버퍼를 나타내는 블록도이다.
도 2는 도 1의 데이터 출력 버퍼의 일 예를 나타내는 블록도이다.
도 3은 도 2의 데이터 출력 버퍼에 포함되는 보정부의 일 예를 나타내는 블록도이다.
도 4는 도 3의 보정부에 포함되는 카운팅부의 일 예를 나타내는 블록도이다.
도 5는 도 3의 보정부에 포함되는 기준 전압 생성기의 일 예를 나타내는 회로도이다.
도 6은 도 2의 데이터 출력 버퍼에 포함되는 보정부의 다른 예를 나타내는 블록도이다.
도 7은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 일 예를 나타내는 블록도이다.
도 8은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 9는 도 2의 데이터 출력 버퍼에 포함되는 구동부의 일 예를 나타내는 블록도이다.
도 10은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 11은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 12는 도 2의 데이터 출력 버퍼에 포함되는 구동부의 다른 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 도 14의 메모리 시스템의 구동 방법을 나타내는 순서도이다.
도 16은 도 15의 풀-업 구동기의 저항 값을 결정하는 단계를 상세히 나타내는 순서도이다.
도 17은 도 15의 풀-다운 구동기의 저항 값을 결정하는 단계를 상세히 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 버퍼를 나타내는 블록도이다.
도 1을 참조하면, 데이터 출력 버퍼(100)는 제어부(CONTROL UNIT)(1000) 및 구동부(DRIVING UNIT)(2000)를 포함한다.
구동부(2000)는 외부핀(DQ)에 연결된다. 구동부(2000)는 외부핀(DQ)에 연결된 전송선(TL)에 드라이버 저항을 제공하면서 전송선(TL)을 통하여 외부로 독출 데이터(DOUT)를 출력하는 드라이버 동작 또는 전송선(TL)에 종단 저항을 제공하는 터미네이션(termination) 동작을 선택적으로 수행한다.
예를 들어, 구동부(2000)는 독출 모드(read mode)에서 전송선(TL)에 상기 드라이버 저항을 제공하면서 논리 하이 레벨 또는 논리 로우 레벨을 갖는 독출 데이터(DOUT)을 출력하는 드라이버 동작을 수행하고, 기입 모드(write mode) 또는 일반 모드(normal mode)에서 전송선(TL)에 상기 종단 저항을 제공하는 터미네이션 동작을 수행할 수 있다. 여기서, 일반 모드(normal mode)는, 기입 또는 독출 동작을 수행하지 않는 모드로서, 예를 들어, 아이들 모드(idle mode), 프리차지 모드(precharge mode), 파워다운 모드(power down mode), 리프레쉬 모드(refresh mode), 뱅크 액티브 모드(bank active mode), 대기 모드(standby mode) 등을 포함할 수 있다. 구동부(2000)가 논리 하이 레벨을 갖는 독출 데이터(DOUT)를 출력하는 경우의 상기 드라이버 저항과 논리 로우 레벨을 갖는 독출 데이터(DOUT)를 출력하는 경우의 상기 드라이버 저항은 서로 상이할 수 있다. 외부핀(DQ)은 입력 및 출력이 가능한 데이터 입출력 핀, 데이터 스트로브 핀 등일 수 있다.
제어부(1000)는 구동부(2000)에 연결되고 외부핀(DQ)의 전압을 피드백 받는다. 제어부(1000)는 제1 동작 모드 및 제2 동작 모드를 갖는다. 제어부(1000)는 상기 제1 동작 모드에서, 상기 피드백 받은 외부핀(DQ)의 전압에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 결정하고, 상기 제2 동작 모드에서, 구동부(2000)가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어한다.
제어부(1000)는 외부로부터 수신되는 보정 신호(CAL)에 기초하여 상기 제1 동작 모드 또는 상기 제2 동작 모드로 동작할 수 있다. 즉, 제어부(1000)는 보정 신호(CAL)에 의해 동작 모드가 결정될 수 있다. 실시예에 따라서, 제어부(1000)는 보정 신호(CAL)를 메모리 컨트롤러로부터 수신할 수 있다.
제어부(1000)는 출력 인에이블 신호(DOEN), 독출 데이터(DOUT), ZQ 코드(ZQCD) 및 보정 신호(CAL)에 기초하여 구동 코드(DCD) 및 턴오프 코드(OFF)를 생성하고 구동부(2000)에 구동 코드(DCD) 및 턴오프 코드(OFF)를 제공함으로써, 구동부(2000)가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어하고 구동부(2000)가 전송선(TL)에 제공하는 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 조절할 수 있다. 실시예에 따라서, 제어부(1000)는 ZQ 코드(ZQCD)를 ZQ 캘리브레이션(calibration) 회로로부터 수신할 수 있다. ZQ 코드(ZQCD)는 풀-업 ZQ 코드(UZQCD) 및 풀-다운 ZQ 코드(DZQCD)를 포함할 수 있고, 구동 코드(DCD)는 풀-업 구동 코드(UDCD) 및 풀-다운 구동 코드(DDCD)를 포함할 수 있고, 턴오프 코드(OFF)는 풀-업 턴오프 코드(UOFF) 및 풀-다운 턴오프 코드(DOFF)를 포함할 수 있다. 보정 신호(CAL)는 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)를 포함할 수 있다.
일반적으로 반도체 메모리 장치에는 복수의 데이터 입출력 핀들이 있고 복수의 데이터 출력 버퍼들이 각각의 데이터 입출력 핀에 연결된다. 종래의 복수의 데이터 출력 버퍼들은 ZQ 핀에 연결되는 ZQ 캘리브레이션 회로로부터 수신되는 ZQ 코드를 공통으로 사용하여 드라이버 저항 또는 종단 저항의 저항 값을 결정한다. 그러나 반도체 장치에서 각 핀의 위치에 따라 파워 라우팅(power routing)이 상이하고 각 핀의 저항이 상이하다. 따라서 각각의 핀에 연결되는 데이터 출력 버퍼들이 ZQ 캘리브레이션 회로로부터 수신되는 ZQ 코드를 공통으로 사용하여 드라이버 저항 또는 종단 저항을 결정하는 경우, 각각의 핀에 연결되는 전송선의 임피던스와 드라이버 저항 또는 종단 저항이 정확하게 매칭(matching)되지 않는 문제점이 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 데이터 출력 버퍼(100)는 데이터 출력 버퍼(100)가 연결되는 외부핀(DQ)의 전압을 피드백 받고, 상기 피드백 받은 외부핀(DQ)의 전압에 기초하여 드라이버 저항 또는 종단 저항의 저항 값을 결정하므로, 외부핀(DQ)에 연결되는 전송선(TL)의 임피던스와 데이터 출력 버퍼(100)가 제공하는 드라이버 저항 또는 종단 저항이 정확하게 매칭(matching)될 수 있다.
도 2는 도 1의 데이터 출력 버퍼의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 데이터 출력 버퍼(100)는 제어부(1000) 및 구동부(2000)를 포함한다. 제어부(1000)는 보정부(CALIBRATION UNIT)(1100) 및 스위칭부(SWITCHING UNIT)(1200)를 포함한다. 구동부(2000)는 풀-업 구동기(PULL-UP DRIVER)(2100) 및 풀-다운 구동기(PULL-DOWN DRIVER)(2200)를 포함한다.
풀-업 구동기(2100)는 전원 전압(VDDQ)과 외부핀(DQ) 사이에 연결될 수 있다. 풀-업 구동기(2100)는 제어부(1000)로부터 수신되는 풀-업 구동 코드(UDCD)에 기초하여 저항 값이 조절될 수 있고, 제어부(1000)로부터 수신되는 풀-업 턴오프 코드(UOFF)에 기초하여 턴오프(turn off)될 수 있다.
풀-다운 구동기(2200)는 접지 전압(VSSQ)과 외부핀(DQ) 사이에 연결될 수 있다. 풀-다운 구동기(2200)는 제어부(1000)로부터 수신되는 풀-다운 구동 코드(DDCD)에 기초하여 저항 값이 조절될 수 있고, 제어부(1000)로부터 수신되는 풀-다운 턴오프 코드(DOFF)에 기초하여 턴오프(turn off)될 수 있다.
제어부(1000)는 상기 제1 동작 모드에서 외부핀(DQ)의 전압의 크기와 기준 전압의 크기를 비교하고 상기 비교 결과를 기초로 풀-업 구동 코드(UDCD) 및 풀-다운 구동 코드(DDCD)의 값을 결정할 수 있다. 제어부(2000)는 상기 제2 동작 모드에서 풀-업 구동기(2100)에 풀-업 구동 코드(UDCD)를 제공하여 풀-업 구동기(2100)를 동작시키고 풀-다운 구동기(2200)에 풀-다운 턴오프 코드(DOFF)를 제공하여 풀-다운 구동기(2200)를 턴오프 시키거나, 풀-업 구동기(2100)에 풀-업 턴오프 신호(UOFF)를 제공하여 풀-업 구동기(2100)를 턴오프 시키고 풀-다운 구동기(2200)에 풀-다운 구동 코드(DDCD)를 제공하여 풀-다운 구동기(2200)를 동작시킬 수 있다.
구체적으로, 보정부(1100)는 외부로부터 수신되는 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 기초하여, 외부핀(DQ)의 전압의 크기와 기준 전압의 크기를 비교하여 풀-업 보정 코드(UCCD) 및 풀-다운 보정 코드(DCCD)를 생성할 수 있다.
보정부(1100)는 제1 보정 신호(CAL1)가 인에이블(enable) 되는 경우 상기 제1 동작 모드로 동작하고, 제1 보정 신호(CAL2)가 디스에이블(disable) 되는 경우 상기 제2 동작 모드로 동작할 수 있다. 보정부(1100)는 상기 제1 동작 모드에서 제2 보정 신호(CAL2)가 제1 논리 레벨이면 풀-업 보정 코드(UCCD)를 갱신하고, 제2 보정 신호(CAL2)가 제2 논리 레벨이면 풀-다운 보정 코드(DCCD)를 갱신할 수 있다. 보정부(1100)는 상기 제2 동작 모드에서는 풀-업 보정 코드(UCCD) 및 풀-다운 보정 코드(DCCD)를 스위칭부(1200)에 제공할 수 있다. 예를 들면, 상기 제1 논리 레벨은 논리 하이 레벨이고 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 또는, 상기 제1 논리 레벨은 논리 로우 레벨이고 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
스위칭부(1200)는 풀-업 보정 코드(UCCD), 풀-다운 보정 코드(DCCD), 풀-업 ZQ 코드(UZQCD) 및 풀-다운 ZQ 코드(DZQCD)에 기초하여 풀-업 구동 코드(UDCD) 및 풀-다운 구동 코드(DDCD)를 생성하고, 출력 인에이블 신호(DOEN), 독출 데이터(DOUT), 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 응답하여 풀-업 구동기(2100)에 풀-업 구동 코드(UDCD)를 제공하여 풀-업 구동기(2100)를 동작시키고 풀-다운 구동기(2200)에 풀-다운 턴오프 코드(DOFF)를 제공하여 풀-다운 구동기(2200)를 턴오프 시키거나, 풀-업 구동기(2100)에 풀-업 턴오프 신호(UOFF)를 제공하여 풀-업 구동기(2100)를 턴오프 시키고 풀-다운 구동기(2200)에 풀-다운 구동 코드(DDCD)를 제공하여 풀-다운 구동기(2200)를 동작시킬 수 있다.
스위칭부(1120)는 상기 제1 동작 모드에서는 제2 보정 신호(CAL2)의 논리 레벨에 응답하여 풀-업 구동기(2100)에 풀-업 구동 코드(UDCD)를 제공하여 풀-업 구동기(2100)를 동작시키고 풀-다운 구동기(2200)에 풀-다운 턴오프 코드(DOFF)를 제공하여 풀-다운 구동기(2200)를 턴오프 시키거나, 풀-업 구동기(2100)에 풀-업 턴오프 신호(UOFF)를 제공하여 풀-업 구동기(2100)를 턴오프 시키고 풀-다운 구동기(2200)에 풀-다운 구동 코드(DDCD)를 제공하여 풀-다운 구동기(2200)를 동작시킬 수 있다. 스위칭부(1120)는 제2 동작 모드에서는 독출 데이터(DOUT)의 반전 신호 및 출력 인에이블 신호(DOEN)에 대한 AND 연산 결과에 응답하여 풀-업 구동기(2100)에 풀-업 턴오프 신호(UOFF)를 제공하여 풀-업 구동기(2100)를 턴오프 시키고 풀-다운 구동기(2200)에 풀-다운 구동 코드(DDCD)를 제공하여 풀-다운 구동기(2200)를 동작시키거나, 풀-업 구동기(2100)에 풀-업 구동 코드(UDCD)를 제공하여 풀-업 구동기(2100)를 동작시키고 풀-다운 구동기(2200)에 풀-다운 턴오프 코드(DOFF)를 제공하여 풀-다운 구동기(2200)를 턴오프 시킬 수 있다.
풀-업 ZQ 코드(UZQCD)에 기초하여 풀-업 구동기(2100)의 초기 저항 값이 결정되고, 풀-업 보정 코드(UCCD)의 값의 변화를 통해 풀-업 구동기(2100)의 저항 값이 외부핀(DQ)에 연결되는 전송선(TL)의 임피던스와 정확히 매칭이 되도록 풀-업 구동기(2100)의 저항 값이 미세하게 조절된다. 따라서 풀-업 보정 코드(UCCD)의 비트수는 풀-업 ZQ 코드(UZQCD)의 비트수보다 작을 수 있다.
마찬가지로, 풀-다운 ZQ 코드(DZQCD)에 기초하여 풀-다운 구동기(2200)의 초기 저항 값이 결정되고, 풀-다운 보정 코드(DCCD)의 값의 변화를 통해 풀-다운 구동기(2200)의 저항 값이 외부핀(DQ)에 연결되는 전송선(TL)의 임피던스와 정확히 매칭이 되도록 풀-다운 구동기(2200)의 저항 값이 미세하게 조절된다. 따라서 풀-다운 보정 코드(DCCD)의 비트수는 풀-다운 ZQ 코드(DZQCD)의 비트수보다 작을 수 있다.
도 3은 도 2의 데이터 출력 버퍼에 포함되는 보정부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 보정부(1100a)는 내부 클럭 생성기(CLKGEN)(1110), 비교기(1120), 카운팅부(COUNTING UNIT)(1130), 제1 레지스터(REGISTER1)(1140) 및 제2 레지스터(REGISTER2)(1150)를 포함한다.
내부 클럭 생성기(1110)는 제1 보정 신호(CAL1)가 인에이블 되는 경우 내부 클럭 신호(CLK)를 생성하여 카운팅부(1130)에 제공하고, 제1 보정 신호(CAL1)가 디스에이블 되는 경우 내부 클럭 신호(CLK)를 생성하지 않을 수 있다. 즉, 내부 클럭 생성기(1110)는 제1 보정 신호(CAL1)가 인에이블 되는 상기 제1 동작 모드에서만 카운팅부(1130)를 동작시키고 제1 보정 신호(CAL1)가 디스에이블 되는 상기 제2 동작 모드에서는 카운팅부(1130)를 동작시키지 않는 역할을 한다.
비교기(1120)는 외부핀(DQ)의 전압과 기준 전압(VREF)의 크기를 비교하여 비교 신호(CMP)를 제공할 수 있다. 예를 들어, 비교기(1120)는 외부핀(DQ)의 전압이 기준 전압(VREF)보다 낮은 경우 논리 로우 레벨을 갖는 비교 신호(CMP)를 생성하고, 외부핀(DQ)의 전압이 기준 전압(VREF)보다 높은 경우 논리 하이 레벨을 갖는 비교 신호(CMP)를 생성할 수 있다.
카운팅부(1130)는 내부 클럭 생성기(1110)로부터 수신되는 내부 클럭 신호(CLK)에 기초하여 비교기(1120)로부터 수신되는 비교 신호(CMP)의 논리 레벨에 따라 카운트업(count up) 또는 카운트다운(count down) 동작을 수행하여 카운팅값(CNT)을 제공할 수 있다. 예를 들어, 카운팅부(1130)는 비교 신호(CMP)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 비교 신호(CMP)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다.
도 4는 도 3의 보정부에 포함되는 카운팅부의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 카운팅부(1130)는 카운터(1131) 및 디멀티플렉서(demultiplexer)(1133)를 포함한다.
카운터(1131)는 내부 클럭 신호(CLK)에 동기하여 비교 신호(CMP)의 논리 레벨에 따라 카운트업 또는 카운트다운 동작을 수행하여 카운팅값(CNT)을 생성하고, 제1 보정 신호(CAL1)가 인에이블 되는 시점에 카운팅값(CNT)을 리셋(reset)할 수 있다. 예를 들어, 카운터(1131)는 내부 클럭 신호(CLK)의 상승 에지에 동기하여 비교 신호(CMP)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 비교 신호(CMP)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다. 또는, 카운터(1131)는 내부 클럭 신호(CLK)의 하강 에지에 동기하여 비교 신호(CMP)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 비교 신호(CMP)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다.
디멀티플렉서(1133)는 제2 제어 신호(CAL2)의 논리 레벨에 기초하여 카운팅값(CNT)을 제1 레지스터(1140) 또는 제2 레지스터(1150)에 선택적으로 제공할 수 있다. 예를 들어, 디멀티플렉서(1133)는 제2 제어 신호(CAL2)가 논리 하이 레벨을 갖는 경우 카운팅값(CNT)을 제1 레지스터(1140)에 제공하고, 제2 제어 신호(CAL2)가 논리 로우 레벨을 갖는 경우 카운팅값(CNT)을 제2 레지스터(1150)에 제공할 수 있다.
다시 도 3을 참조하면, 제1 레지스터(1140)는 카운팅부(1130)로부터 카운팅값(CNT)을 수신하여 저장하고, 상기 저장된 카운팅값(CNT)을 풀-업 보정 코드(UCCD)로서 스위칭부(1200)에 제공할 수 있다.
제2 레지스터(1150)는 카운팅부(1130)로부터 카운팅값(CNT)을 수신하여 저장하고, 상기 저장된 카운팅값(CNT)을 풀-다운 보정 코드(DCCD)로서 스위칭부(1200)에 제공할 수 있다.
보정부(1100a)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(REFGEN)(1160)를 더 포함할 수 있다.
도 5는 도 3의 보정부에 포함되는 기준 전압 생성기의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 기준 전압 생성기(1160)는 전원 전압(VDDQ) 및 제1 노드(N1) 사이에 연결되는 제1 저항(R1) 및 제1 노드(N1) 및 접지 전압(VSSQ) 사이에 연결되는 제2 저항(R2)을 구비하고, 제1 노드(N1)를 통해 기준 전압(VREF)을 출력하는 전압 분배기로 구성될 수 있다.
후술하는 바와 같이, 보정부(1100a)가 상기 제1 동작 모드에서 제1 논리 레벨을 갖는 제2 보정 신호(CAL2)에 응답하여 풀-업 구동기(2100)의 저항을 조절하기 위한 풀-업 보정 코드(UCCD)를 갱신하는 동안 외부핀(DQ)에 연결되는 메모리 컨트롤러는 풀-다운으로 구동될 수 있다. 따라서 기준 전압 생성기(1160)에 포함되는 제1 저항(R1)과 제2 저항(R2)의 비율은 풀-업 구동기(2100)의 목표 저항 값과 상기 메모리 컨트롤러의 풀-다운 저항의 비율과 동일할 수 있다.
한편, 보정부(1100a)가 상기 제1 동작 모드에서 제2 논리 레벨을 갖는 제2 보정 신호(CAL2)에 응답하여 풀-다운 구동기(2200)의 저항을 조절하기 위한 풀-다운 보정 코드(DCCD)를 갱신하는 동안 외부핀(DQ)에 연결되는 메모리 컨트롤러는 풀-업으로 구동될 수 있다. 따라서 기준 전압 생성기(1160)에 포함되는 제1 저항(R1)과 제2 저항(R2)의 비율은 상기 메모리 컨트롤러의 풀-업 저항과 풀-다운 구동기(2200)의 목표 저항 값의 비율과 동일할 수 있다.
도 3에 도시된 보정부(1100a)는 동일한 기준 전압 생성기(1160)를 사용하여 풀-업 보정 코드(UCCD) 및 풀-다운 보정 코드(DCCD)를 갱신하므로 풀-업 구동기(2100)의 목표 저항 값과 상기 메모리 컨트롤러의 풀-다운 저항의 비율과 상기 메모리 컨트롤러의 풀-업 저항과 풀-다운 구동기(2200)의 목표 저항 값의 비율이 동일한 경우에 사용될 수 있다. 예를 들어, 상기 메모리 컨트롤러의 풀-업 저항의 저항 값 및 풀-업 구동기(2100)의 목표 저항 값은 60 Ω이고, 상기 메모리 컨트롤러의 풀-다운 저항의 저항 값 및 풀-다운 구동기(2200)의 목표 저항 값은 40 Ω일 수 있다.
도 6은 도 2의 데이터 출력 버퍼에 포함되는 보정부의 다른 예를 나타내는 블록도이다.
도 6을 참조하면, 보정부(1100b)는 내부 클럭 생성기(CLKGEN)(1111), 디멀티플렉서(1113), 제1 비교기(1121), 제2 비교기(1122), 제1 카운터(COUNTER1)(1135), 제2 카운터(COUNTER2)(1137), 제1 레지스터(REGISTER1)(1140) 및 제2 레지스터(REGISTER2)(1150)를 포함한다.
내부 클럭 생성기(1111)는 제1 보정 신호(CAL1)가 인에이블 되는 경우 내부 클럭 신호(CLK)를 생성하고, 제1 보정 신호(CAL1)가 디스에이블 되는 경우 내부 클럭 신호(CLK)를 생성하지 않을 수 있다.
디멀티플렉서(1113)는 제2 제어 신호(CAL2)의 논리 레벨에 기초하여 내부 클럭 신호(CLK)를 제1 카운터(1135) 또는 제2 카운터(1137)에 선택적으로 제공할 수 있다. 예를 들어, 디멀티플렉서(1113)는 제2 제어 신호(CAL2)가 논리 하이 레벨을 갖는 경우 내부 클럭 신호(CLK)를 제1 카운터(1135)에 제공하고, 제2 제어 신호(CAL2)가 논리 로우 레벨을 갖는 경우 내부 클럭 신호(CLK)를 제2 카운터(1137)에 제공할 수 있다.
즉, 내부 클럭 생성기(1111) 및 디멀티플렉서(1113)는 제1 보정 신호(CAL1)가 인에이블 되는 상기 제1 동작 모드에서만 제1 카운터(1135) 또는 제2 카운터(1137)를 선택적으로 동작시키고, 제1 보정 신호(CAL1)가 디스에이블 되는 상기 제2 동작 모드에서는 제1 카운터(1135) 및 제2 카운터(1137)를 동작시키지 않는 역할을 한다.
제1 비교기(1121)는 외부핀(DQ)의 전압과 제1 기준 전압(VREF1)의 크기를 비교하여 제1 비교 신호(CMP1)를 제공할 수 있다. 예를 들어, 제1 비교기(1121)는 외부핀(DQ)의 전압이 제1 기준 전압(VREF1)보다 낮은 경우 논리 로우 레벨을 갖는 제1 비교 신호(CMP1)를 생성하고, 외부핀(DQ)의 전압이 제1 기준 전압(VREF1)보다 높은 경우 논리 하이 레벨을 갖는 제1 비교 신호(CMP1)를 생성할 수 있다.
제2 비교기(1122)는 외부핀(DQ)의 전압과 제2 기준 전압(VREF2)의 크기를 비교하여 제2 비교 신호(CMP2)를 제공할 수 있다. 예를 들어, 제2 비교기(1122)는 외부핀(DQ)의 전압이 제2 기준 전압(VREF2)보다 낮은 경우 논리 로우 레벨을 갖는 제2 비교 신호(CMP2)를 생성하고, 외부핀(DQ)의 전압이 제2 기준 전압(VREF2)보다 높은 경우 논리 하이 레벨을 갖는 제2 비교 신호(CMP2)를 생성할 수 있다.
제1 카운터(1135)는 내부 클럭 신호(CLK)에 동기하여 제1 비교 신호(CMP1)의 논리 레벨에 따라 카운트업 또는 카운트다운 동작을 수행하여 제1 카운팅값(CNT1)을 생성하고, 제1 보정 신호(CAL1)가 인에이블 되는 시점에 제1 카운팅값(CNT1)을 리셋할 수 있다. 예를 들어, 제1 카운터(1135)는 내부 클럭 신호(CLK)의 상승 에지에 동기하여 제1 비교 신호(CMP1)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 제1 비교 신호(CMP1)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다. 또는, 제1 카운터(1135)는 내부 클럭 신호(CLK)의 하강 에지에 동기하여 제1 비교 신호(CMP1)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 제1 비교 신호(CMP1)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다.
제2 카운터(1137)는 내부 클럭 신호(CLK)에 동기하여 제2 비교 신호(CMP2)의 논리 레벨에 따라 카운트업 또는 카운트다운 동작을 수행하여 제2 카운팅값(CNT2)을 생성하고, 제1 보정 신호(CAL1)가 인에이블 되는 시점에 제2 카운팅값(CNT2)을 리셋할 수 있다. 예를 들어, 제2 카운터(1137)는 내부 클럭 신호(CLK)의 상승 에지에 동기하여 제2 비교 신호(CMP2)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 제2 비교 신호(CMP2)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다. 또는, 제2 카운터(1137)는 내부 클럭 신호(CLK)의 하강 에지에 동기하여 제2 비교 신호(CMP2)가 논리 하이 레벨을 갖는 경우 카운트업 동작을 수행하고, 제2 비교 신호(CMP2)가 논리 로우 레벨을 갖는 경우 카운트다운 동작을 수행할 수 있다.
제1 레지스터(1140)는 제1 카운터(1135)로부터 제1 카운팅값(CNT1)을 수신하여 저장하고, 상기 저장된 제1 카운팅값(CNT1)을 풀-업 보정 코드(UCCD)로서 스위칭부(1200)에 제공할 수 있다.
제2 레지스터(1150)는 제2 카운터(1137)로부터 제2 카운팅값(CNT2)을 수신하여 저장하고, 상기 저장된 제2 카운팅값(CNT2)을 풀-다운 보정 코드(DCCD)로서 스위칭부(1200)에 제공할 수 있다.
보정부(1100b)는 제1 기준 전압(VREF1)을 생성하는 제1 기준 전압 생성기(REFGEN1)(1161) 및 제2 기준 전압(VREF2)을 생성하는 제2 기준 전압 생성기(REFGEN2)(1162)를 더 포함할 수 있다. 제1 기준 전압 생성기(1161) 및 제2 기준 전압 생성기(1162)는 도 5에 도시된 기준전압 생성기를 사용하여 구성될 수 있으므로, 제1 기준 전압 생성기(1161) 및 제2 기준 전압 생성기(1162)의 구성 및 동작에 대한 상세한 설명은 생략한다.
도 6에 도시된 보정부(1100b)는 제1 기준 전압 생성기(1161)로부터 생성되는 제1 기준 전압(VREF1)을 사용하여 풀-업 보정 코드(UCCD)를 갱신하고, 제2 기준 전압 생성기(1162)로부터 생성되는 제2 기준 전압(VREF2)을 사용하여 풀-다운 보정 코드(DCCD)를 갱신하므로, 풀-업 구동기(2100)의 목표 저항 값과 상기 메모리 컨트롤러의 풀-다운 저항의 비율과 상기 메모리 컨트롤러의 풀-업 저항과 풀-다운 구동기(2200)의 목표 저항 값의 비율이 상이한 경우에 사용될 수 있다.
도 7은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 스위칭부(1200a)는 제1 결합부(COMBINE UNIT1)(1230), 제2 결합부(COMBINE UNIT2)(1240), 제1 선택부(1210) 및 제2 선택부(1220)를 포함한다.
풀-업 ZQ 코드(UZQCD)는 n1 비트를 포함하고, 풀-다운 ZQ 코드(DZQCD)는 n2 비트를 포함하고, 풀-업 보정 코드(UCCD)는 m1 비트를 포함하고, 풀-다운 보정 코드(DCCD)는 m2 비트를 포함한다. 여기서, n1, n2, m1 및 m2는 양의 정수를 나타낸다.
상술한 바와 같이, 풀-업 보정 코드(UCCD)의 비트수(m1)는 풀-업 ZQ 코드(UZQCD)의 비트수(n1)보다 작고, 풀-다운 보정 코드(DCCD)의 비트수(m2)는 풀-다운 ZQ 코드(DZQCD)의 비트수(n2)보다 작을 수 있다.
제1 결합부(1230)는 풀-업 보정 코드(UCCD)의 비트열과 풀-업 ZQ 코드(UZQCD)의 비트열을 연결함으로써 풀-업 구동 코드(UDCD)를 생성할 수 있다. 예를 들어, 제1 결합부(1230)는 n1 비트를 갖는 풀-업 ZQ 코드(UZQCD)의 비트열 우측에 m1 비트를 갖는 풀-업 보정 코드(UCCD)의 비트열을 연결함으로써 n1+m1 비트를 갖는 풀-업 구동 코드(UDCD)를 생성할 수 있다. 또는, 제1 결합부(1230)는 n1 비트를 갖는 풀-업 ZQ 코드(UZQCD)의 비트열 좌측에 m1 비트를 갖는 풀-업 보정 코드(UCCD)의 비트열을 연결함으로써 n1+m1 비트를 갖는 풀-업 구동 코드(UDCD)를 생성할 수 있다.
제2 결합부(1240)는 풀-다운 보정 코드(DCCD)의 비트열과 풀-다운 ZQ 코드(DZQCD)의 비트열을 연결함으로써 풀-다운 구동 코드(DDCD)를 생성할 수 있다. 예를 들어, 제2 결합부(1240)는 n2 비트를 갖는 풀-다운 ZQ 코드(DZQCD)의 비트열 우측에 m2 비트를 갖는 풀-다운 보정 코드(DCCD)의 비트열을 연결함으로써 n2+m2 비트를 갖는 풀-다운 구동 코드(DDCD)를 생성할 수 있다. 또는, 제2 결합부(1240)는 n2 비트를 갖는 풀-다운 ZQ 코드(DZQCD)의 비트열 좌측에 m2 비트를 갖는 풀-다운 보정 코드(DCCD)의 비트열을 연결함으로써 n2+m2 비트를 갖는 풀-다운 구동 코드(DDCD)를 생성할 수 있다.
제1 선택부(1210)는 출력 인에이블 신호(DOEN), 독출 데이터(DOUT), 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 응답하여 풀-업 구동기(2100)를 턴오프 시키는 풀-업 턴오프 코드(UOFF) 또는 풀-업 구동 코드(UDCD)를 선택적으로 풀-업 구동기(2100)에 제공할 수 있다.
제2 선택부(1220)는 출력 인에이블 신호(DOEN), 독출 데이터(DOUT), 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 응답하여 풀-다운 구동기(2200)를 턴오프 시키는 풀-다운 턴오프 코드(DOFF) 또는 풀-다운 구동 코드(DDCD)를 선택적으로 풀-다운 구동기(2200)에 제공할 수 있다.
제1 선택부(1210)는 제1 멀티플렉서(1211), 제2 멀티플렉서(1213), 제1 인버터(1215), 제1 AND 게이트(1217) 및 제3 멀티플렉서(1219)를 포함한다.
제1 멀티플렉서(1211)는 제2 보정 신호(CAL2)에 응답하여 전원 전압(VDDQ) 또는 풀-업 구동 코드(UDCD)를 선택적으로 출력할 수 있다. 예를 들어, 제1 멀티플렉서(1211)는 제2 보정 신호(CAL2)가 논리 하이 레벨을 갖는 경우 풀-업 구동 코드(UDCD)를 출력하고, 제2 보정 신호(CAL2)가 논리 로우 레벨을 갖는 경우 전원 전압(VDDQ)을 출력할 수 있다.
제1 인버터(1215)는 독출 데이터(DOUT)를 반전시켜 반전 독출 데이터를 출력할 수 있다.
제1 AND 게이트(1217)는 상기 반전 독출 데이터 및 출력 인에이블 신호(DOEN)에 대해 AND 연산을 수행할 수 있다.
제2 멀티플렉서(1213)는 제1 AND 게이트(1217)의 출력 신호에 응답하여 전원 전압(VDDQ) 또는 풀-업 구동 코드(UDCD)를 선택적으로 출력할 수 있다. 예를 들어, 제2 멀티플렉서(1213)는 제1 AND 게이트(1217)의 출력 신호가 논리 하이 레벨을 갖는 경우 전원 전압(VDDQ)을 출력하고, 제1 AND 게이트(1217)의 출력 신호가 논리 로우 레벨을 갖는 경우 풀-업 구동 코드(UDCD)를 출력할 수 있다.
제3 멀티플렉서(1219)는 제1 보정 신호(CAL1)에 응답하여 제1 멀티플렉서(1211)의 출력 신호 또는 제2 멀티플렉서(1213)의 출력 신호를 선택적으로 풀-업 구동기(2100)에 제공할 수 있다. 예를 들어, 제3 멀티플렉서(1219)는 제1 보정 신호(CAL1)가 논리 하이 레벨을 갖는 경우 제1 멀티플렉서(1211)의 출력 신호를 출력하고, 제1 보정 신호(CAL1)가 논리 로우 레벨을 갖는 경우 제2 멀티플렉서(1213)의 출력 신호를 출력할 수 있다.
제2 선택부(1220)는 제4 멀티플렉서(1221), 제5 멀티플렉서(1223), 제1 인버터(1215), 제1 AND 게이트(1217) 및 제6 멀티플렉서(1229)를 포함한다. 제2 선택부(1220)는 제1 선택부(1210)와 제1 인버터(1215) 및 제1 AND 게이트(1217)를 공유할 수 있다.
제4 멀티플렉서(1221)는 제2 보정 신호(CAL2)에 응답하여 접지 전압(VSSQ) 또는 풀-다운 구동 코드(DDCD)를 선택적으로 출력할 수 있다. 예를 들어, 제4 멀티플렉서(1221)는 제2 보정 신호(CAL2)가 논리 하이 레벨을 갖는 경우 접지 전압(VSSQ)를 출력하고, 제2 보정 신호(CAL2)가 논리 로우 레벨을 갖는 경우 풀-다운 구동 코드(DDCD)를 출력할 수 있다.
제5 멀티플렉서(1223)는 제1 AND 게이트(1217)의 출력 신호에 응답하여 풀-다운 구동 코드(DDCD) 또는 접지 전압(VSSQ)을 선택적으로 출력할 수 있다. 예를 들어, 제5 멀티플렉서(1223)는 제1 AND 게이트(1217)의 출력 신호가 논리 하이 레벨을 갖는 경우 풀-다운 구동 코드(DDCD)를 출력하고, 제1 AND 게이트(1217)의 출력 신호가 논리 로우 레벨을 갖는 경우 접지 전압(VSSQ)을 출력할 수 있다.
제6 멀티플렉서(1229)는 제1 보정 신호(CAL1)에 응답하여 제4 멀티플렉서(1221)의 출력 신호 또는 제5 멀티플렉서(1223)의 출력 신호를 선택적으로 풀-다운 구동기(2200)에 제공할 수 있다. 예를 들어, 제6 멀티플렉서(1229)는 제1 보정 신호(CAL1)가 논리 하이 레벨을 갖는 경우 제4 멀티플렉서(1221)의 출력 신호를 출력하고, 제1 보정 신호(CAL1)가 논리 로우 레벨을 갖는 경우 제5 멀티플렉서(1223)의 출력 신호를 출력할 수 있다.
이하, 제1 선택부(1210) 및 제2 선택부(1220)의 동작에 대해 설명한다.
제1 보정 신호(CAL1)가 논리 하이 레벨로 인에이블 되어 상기 제1 동작 모드로 동작하는 경우, 제2 보정 신호(CAL2)의 논리 레벨에 기초하여 제1 선택부(1210) 및 제2 선택부(1220)의 출력 코드가 결정될 수 있다. 구체적으로, 제2 보정 신호(CAL2)가 논리 하이 레벨이면 제1 선택부(1210)는 풀-업 구동 코드(UDCD)를 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)의 저항 값이 조절되도록 하고 제2 선택부(1220)는 접지 전압(VSSQ)을 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)를 턴오프 시키고, 제2 보정 신호(CAL2)가 논리 로우 레벨이면 제1 선택부(1210)는 전원 전압(VDDQ)을 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)를 턴오프 시키고 제2 선택부(1220)는 풀-다운 구동 코드(DDCD)를 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)의 저항 값이 조절되도록 할 수 있다. 후술하는 바와 같이, 풀-업 구동기(2100)는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함하므로 전원 전압(VDDQ)은 풀-업 턴오프 코드(UOFF)가 되고, 풀-다운 구동기(2200)는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함하므로 접지 전압(VDDQ)은 풀-다운 턴오프 코드(DOFF)가 될 수 있다.
제1 보정 신호(CAL1)가 논리 로우 레벨로 디스에이블 되어 상기 제2 동작 모드로 동작하는 경우, 출력 인에이블 신호(DOEN) 및 독출 데이터(DOUT)의 논리 레벨에 기초하여 제1 선택부(1210) 및 제2 선택부(1220)의 출력 코드가 결정될 수 있다. 구체적으로, 출력 인에이블 신호(DOEN)가 논리 하이 레벨인 독출 모드(read mode)에서 출력 데이터(DOUT)가 논리 로우 레벨이면 제1 선택부(1210)는 전원 전압(VDDQ)을 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)를 턴오프 시키고 제2 선택부(1220)는 풀-다운 구동 코드(DDCD)를 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)를 구동시킬 수 있다. 출력 인에이블 신호(DOEN)가 논리 하이 레벨인 독출 모드(read mode)에서 출력 데이터(DOUT)가 논리 하이 레벨이거나 출력 인에이블 신호(DOEN)가 논리 로우 레벨인 기입 모드(write mode) 또는 일반 모드(normal mode)에서는 제1 선택부(1210)는 풀-업 구동 코드(UDCD)를 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)를 구동시키고 제2 선택부(1220)는 접지 전압(VSSQ)을 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)를 턴오프 시킬 수 있다.
상술한 바와 같이, 구동부(2000)가 상기 터미네이션 동작을 수행하는 기입 모드(write mode) 또는 일반 모드(normal mode)에서 제어부(1000)는 풀-업 구동기(2100)를 구동시키고 풀-다운 구동기(2200)를 턴오프 시키므로 구동부(2000)는 상기 터미네이션 동작 수행시 풀-업 터미네이션 동작을 수행할 수 있다.
도 8은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 8을 참조하면, 스위칭부(1200b)는 제1 결합부(1230), 제2 결합부(1240), 제1 선택부(1250) 및 제2 선택부(1260)를 포함한다.
도 8의 스위칭부(1200b)는 제1 선택부(1250) 및 제2 선택부(1260)의 구성이 도 7의 스위칭부(1200a)에 포함되는 제1 선택부(1210) 및 제2 선택부(1220)와 상이하다는 점을 제외하고는 도 7의 스위칭부(1200a)와 동일하므로, 동일한 구성요소는 동일한 참조번호로 대체하고 중복되는 설명은 생략한다.
제1 선택부(1250)는 제7 멀티플렉서(1251), 제2 AND 게이트(1252), 제2 인버터(1253), 제3 인버터(1254), 제1 OR 게이트(1255), 제3 AND 게이트(1256) 및 제2 OR 게이트(1257)를 포함한다.
제2 AND 게이트(1252)는 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 대해 AND 연산을 수행할 수 있다. 제2 인버터(1253)는 제1 보정 신호(CAL1)에 대해 반전 동작을 수행할 수 있다. 제3 인버터(1254)는 출력 인에이블 신호(DOEN)에 대해 반전 동작을 수행할 수 있다. 제1 OR 게이트(1255)는 제3 인버터(1254)의 출력 신호 및 독출 데이터(DOUT)에 대해 OR 연산을 수행할 수 있다. 제3 AND 게이트(1256)는 제2 인버터(1253) 및 제1 OR 게이트(1255)의 출력 신호에 대해 AND 연산을 수행할 수 있다. 제2 OR 게이트(1257)는 제2 AND 게이트(1252)의 출력 신호 및 제3 AND 게이트(1256)의 출력 신호에 대해 OR 연산을 수행할 수 있다.
제7 멀티플렉서(1251)는 제2 OR 게이트(1257)의 출력 신호에 응답하여 풀-업 구동 코드(UDCD) 또는 전원 전압(VDDQ)를 선택적으로 출력할 수 있다. 예를 들어, 제7 멀티플렉서(1251)는 제2 OR 게이트(1257)의 출력 신호가 논리 하이 레벨을 갖는 경우 풀-업 구동 코드(UDCD)를 출력하고, 제2 OR 게이트(1257)의 출력 신호가 논리 로우 레벨을 갖는 경우 전원 전압(VDDQ)을 출력할 수 있다.
제2 선택부(1260)는 제8 멀티플렉서(1261), 제2 AND 게이트(1252), 제2 인버터(1253), 제3 인버터(1254), 제1 OR 게이트(1255), 제3 AND 게이트(1256) 및 제2 OR 게이트(1257)를 포함한다. 제2 선택부(1260)는 제1 선택부(1250)와 제2 AND 게이트(1252), 제2 인버터(1253), 제3 인버터(1254), 제1 OR 게이트(1255), 제3 AND 게이트(1256) 및 제2 OR 게이트(1257)를 공유할 수 있다.
제8 멀티플렉서(1261)는 제2 OR 게이트(1257)의 출력 신호에 응답하여 풀-다운 구동 코드(DDCD) 또는 접지 전압(VSSQ)를 선택적으로 출력할 수 있다. 예를 들어, 제8 멀티플렉서(1261)는 제2 OR 게이트(1257)의 출력 신호가 논리 하이 레벨을 갖는 경우 접지 전압(VSSQ)을 출력하고, 제2 OR 게이트(1257)의 출력 신호가 논리 로우 레벨을 갖는 경우 풀-다운 구동 코드(DDCD)를 출력할 수 있다.
출력 인에이블 신호(DOEN), 독출 데이터(DOUT), 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)에 응답하여 도 7의 제1 선택부(1210) 및 제2 선택부(1220)가 출력하는 코드 값과 도 8의 제1 선택부(1250) 및 제2 선택부(1260)가 출력하는 코드 값은 서로 동일하므로 도 8의 제1 선택부(1250) 및 제2 선택부(1260)의 동작에 대한 상세한 설명은 생략한다.
도 9는 도 2의 데이터 출력 버퍼에 포함되는 구동부의 일 예를 나타내는 블록도이다.
도 9에 도시된 구동부(2000a)는 도 2의 스위칭부(1200)가 도 7에 도시된 스위칭부(1200a) 또는 도 8에 도시된 스위칭부(1200b)로 구성되는 경우에 사용될 수 있는 일 실시예를 나타낸다.
도 9를 참조하면, 구동부(2000a)는 풀-업 구동기(2100a) 및 풀-다운 구동기(2200a)를 포함한다.
풀-업 구동기(2100a)는 공통 풀-업 저항부(2110) 및 핀별(per-pin) 풀-업 저항부(2120)를 포함한다.
공통 풀-업 저항부(2110)는 외부핀(DQ)에 일단이 연결되는 제3 저항(R3) 및 제3 저항(R3)의 타단과 전원 전압(VDDQ) 사이에 병렬로 연결되는 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1)을 포함할 수 있다. 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1)의 개수는 풀-업 ZQ 코드(UZQCD)의 비트수(n1)와 같고, 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1) 각각의 게이트에는 풀-업 구동 코드(UDCD)에 포함되는 풀-업 ZQ 코드(UZQCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 풀-업 ZQ 코드(UZQCD)의 최상위 비트(UZQCD<n1-1>)는 PMOS 트랜지스터(MP1n1)에 연결되고 풀-업 ZQ 코드(UZQCD)의 최하위 비트(UZQCD<0>)는 PMOS 트랜지스터(MP11)에 연결되는 방식으로 풀-업 ZQ 코드(UZQCD)의 비트열이 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1)의 게이트에 인가될 수 있다. 풀-업 ZQ 코드(UZQCD)의 상위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L)는 풀-업 ZQ 코드(UZQCD)의 하위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-업 ZQ 코드(UZQCD)의 최상위 비트(UZQCD<n1-1>)가 인가되는 PMOS 트랜지스터(MP1n1)의 크기(W/L)가 가장 크고 풀-업 ZQ 코드(UZQCD)의 최하위 비트(UZQCD<0>)가 인가되는 PMOS 트랜지스터(MP11)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-업 ZQ 코드(UZQCD)의 상위 비트의 제어하에 턴온되는 PMOS 트랜지스터는 풀-업 ZQ 코드(UZQCD)의 하위 비트의 제어하에 턴온되는 PMOS 트랜지스터보다 많은 전류를 구동할 수 있다.
도 9에는 공통 풀-업 저항부(2110)가 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1)과 외부핀(DQ) 사이에 하나의 저항(R3)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
핀별 풀-업 저항부(2120)는 외부핀(DQ)에 일단이 연결되는 제4 저항(R4) 및 제4 저항(R4)의 타단과 전원 전압(VDDQ) 사이에 병렬로 연결되는 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1)을 포함할 수 있다. 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1)의 개수는 풀-업 보정 코드(UCCD)의 비트수(m1)와 같고, 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1) 각각의 게이트에는 풀-업 구동 코드(UDCD)에 포함되는 풀-업 보정 코드(UCCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 풀-업 보정 코드(UCCD)의 최상위 비트(UCCD<m1-1>)는 PMOS 트랜지스터(MP2m1)에 연결되고 풀-업 보정 코드(UCCD)의 최하위 비트(UCCD<0>)는 PMOS 트랜지스터(MP21)에 연결되는 방식으로 풀-업 보정 코드(UCCD)의 비트열이 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1)의 게이트에 인가될 수 있다. 풀-업 보정 코드(UCCD)의 상위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L)는 풀-업 보정 코드(UCCD)의 하위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-업 보정 코드(UCCD)의 최상위 비트(UCCD<m1-1>)가 인가되는 PMOS 트랜지스터(MP2m1)의 크기(W/L)가 가장 크고 풀-업 보정 코드(UCCD)의 최하위 비트(UCCD<0>)가 인가되는 PMOS 트랜지스터(MP21)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-업 보정 코드(UCCD)의 상위 비트의 제어하에 턴온되는 PMOS 트랜지스터는 풀-업 보정 코드(UCCD)의 하위 비트의 제어하에 턴온되는 PMOS 트랜지스터보다 많은 전류를 구동할 수 있다. 한편, 풀-업 ZQ 코드(UZQCD)에 기초하여 풀-업 구동기(2100a)의 초기 저항 값이 결정되고, 풀-업 보정 코드(UCCD)의 값의 변화를 통해 풀-업 구동기(2100a)의 저항 값이 외부핀(DQ)에 연결되는 전송선(TL)의 임피던스와 정확히 매칭이 되도록 풀-업 구동기(2100a)의 저항 값이 미세하게 조절될 수 있다. 따라서 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1)의 크기(W/L)는 복수의 제1 PMOS 트랜지스터들(MP11, MP12,...., MP1n1)의 크기(W/L)에 비해 작을 수 있다.
도 9에는 핀별 풀-업 저항부(2120)가 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1)과 외부핀(DQ) 사이에 하나의 저항(R4)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제2 PMOS 트랜지스터들(MP21, MP22,...., MP2m1) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
풀-다운 구동기(2200a)는 공통 풀-다운 저항부(2210) 및 핀별 풀-다운 저항부(2220)를 포함한다.
공통 풀-다운 저항부(2210)는 외부핀(DQ)에 일단이 연결되는 제5 저항(R5) 및 제5 저항(R5)의 타단과 접지 전압(VSSQ) 사이에 병렬로 연결되는 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2)을 포함할 수 있다. 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2)의 개수는 풀-다운 ZQ 코드(DZQCD)의 비트수(n2)와 같고, 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2) 각각의 게이트에는 풀-다운 구동 코드(DDCD)에 포함되는 풀-다운 ZQ 코드(DZQCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 풀-다운 ZQ 코드(DZQCD)의 최상위 비트(DZQCD<n2-1>)는 NMOS 트랜지스터(MN1n2)에 연결되고 풀-다운 ZQ 코드(DZQCD)의 최하위 비트(DZQCD<0>)는 NMOS 트랜지스터(MN11)에 연결되는 방식으로 풀-다운 ZQ 코드(DZQCD)의 비트열이 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2)의 게이트에 인가될 수 있다. 풀-다운 ZQ 코드(DZQCD)의 상위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L)는 풀-다운 ZQ 코드(DZQCD)의 하위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-다운 ZQ 코드(DZQCD)의 최상위 비트(DZQCD<n2-1>)가 인가되는 NMOS 트랜지스터(MN1n2)의 크기(W/L)가 가장 크고 풀-다운 ZQ 코드(DZQCD)의 최하위 비트(DZQCD<0>)가 인가되는 NMOS 트랜지스터(MN11)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-다운 ZQ 코드(DZQCD)의 상위 비트의 제어하에 턴온되는 NMOS 트랜지스터는 풀-다운 ZQ 코드(DZQCD)의 하위 비트의 제어하에 턴온되는 NMOS 트랜지스터보다 많은 전류를 구동할 수 있다.
도 9에는 공통 풀-다운 저항부(2210)가 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2)과 외부핀(DQ) 사이에 하나의 저항(R5)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
핀별 풀-다운 저항부(2220)는 외부핀(DQ)에 일단이 연결되는 제6 저항(R6) 및 제6 저항(R6)의 타단과 접지 전압(VSSQ) 사이에 병렬로 연결되는 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2)을 포함할 수 있다. 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2)의 개수는 풀-다운 보정 코드(DCCD)의 비트수(m2)와 같고, 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2) 각각의 게이트에는 풀-다운 구동 코드(DDCD)에 포함되는 풀-다운 보정 코드(DCCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 풀-다운 보정 코드(DCCD)의 최상위 비트(DCCD<m2-1>)는 NMOS 트랜지스터(MN2m2)에 연결되고 풀-다운 보정 코드(DCCD)의 최하위 비트(DCCD<0>)는 NMOS 트랜지스터(MN21)에 연결되는 방식으로 풀-다운 보정 코드(DCCD)의 비트열이 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2)의 게이트에 인가될 수 있다. 풀-다운 보정 코드(DCCD)의 상위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L)는 풀-다운 보정 코드(DCCD)의 하위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-다운 보정 코드(DCCD)의 최상위 비트(DCCD<m2-1>)가 인가되는 NMOS 트랜지스터(MN2m2)의 크기(W/L)가 가장 크고 풀-다운 보정 코드(DCCD)의 최하위 비트(DCCD<0>)가 인가되는 NMOS 트랜지스터(MN21)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-다운 보정 코드(DCCD)의 상위 비트의 제어하에 턴온되는 NMOS 트랜지스터는 풀-다운 보정 코드(DCCD)의 하위 비트의 제어하에 턴온되는 NMOS 트랜지스터보다 많은 전류를 구동할 수 있다. 한편, 풀-다운 ZQ 코드(DZQCD)에 기초하여 풀-다운 구동기(2200a)의 초기 저항 값이 결정되고, 풀-다운 보정 코드(DCCD)의 값의 변화를 통해 풀-다운 구동기(2200a)의 저항 값이 외부핀(DQ)에 연결되는 전송선(TL)의 임피던스와 정확히 매칭이 되도록 풀-다운 구동기(2200a)의 저항 값이 미세하게 조절될 수 있다. 따라서 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2)의 크기(W/L)는 복수의 제1 NMOS 트랜지스터들(MN11, MN12,...., MN1n2)의 크기(W/L)에 비해 작을 수 있다.
도 9에는 핀별 풀-다운 저항부(2220)가 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2)과 외부핀(DQ) 사이에 하나의 저항(R6)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제2 NMOS 트랜지스터들(MN21, MN22,...., MN2m2) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
도 10은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 스위칭부(1200c)는 제1 덧셈부(ADDER1)(1270), 제2 덧셈부(ADDER2)(1280), 제1 선택부(1210) 및 제2 선택부(1220)를 포함한다.
풀-업 ZQ 코드(UZQCD)는 n1 비트를 포함하고, 풀-다운 ZQ 코드(DZQCD)는 n2 비트를 포함하고, 풀-업 보정 코드(UCCD)는 m1 비트를 포함하고, 풀-다운 보정 코드(DCCD)는 m2 비트를 포함한다.
상술한 바와 같이, 풀-업 보정 코드(UCCD)의 비트수(m1)는 풀-업 ZQ 코드(UZQCD)의 비트수(n1)보다 작고, 풀-다운 보정 코드(DCCD)의 비트수(m2)는 풀-다운 ZQ 코드(DZQCD)의 비트수(n2)보다 작을 수 있다.
제1 덧셈부(1270)는 풀-업 보정 코드(UCCD) 및 풀-업 ZQ 코드(UZQCD)를 합산함으로써 풀-업 구동 코드(UDCD)를 생성할 수 있다. 예를 들어, 제1 덧셈부(1270)는 n1 비트를 갖는 풀-업 ZQ 코드(UZQCD)와 m1 비트를 갖는 풀-업 보정 코드(UCCD)를 합산하여 n1 비트를 갖는 풀-업 구동 코드(UDCD)를 생성할 수 있다.
제2 덧셈부(1280)는 풀-다운 보정 코드(DCCD) 및 풀-다운 ZQ 코드(DZQCD)를 합산함으로써 풀-다운 구동 코드(DDCD)를 생성할 수 있다. 예를 들어, 제2 덧셈부(1280)는 n2 비트를 갖는 풀-다운 ZQ 코드(DZQCD)와 m2 비트를 갖는 풀-다운 보정 코드(DCCD)를 합산하여 n2 비트를 갖는 풀-다운 구동 코드(DDCD)를 생성할 수 있다.
도 10의 스위칭부(1200c)에 포함되는 제1 선택부(1210) 및 제2 선택부(1220)는 도 7의 스위칭부(1200a)에 포함되는 제1 선택부(1210) 및 제2 선택부(1220)와 구성 및 동작이 동일하므로 중복되는 설명은 생략한다.
도 11은 도 2의 데이터 출력 버퍼에 포함되는 스위칭부의 다른 예를 나타내는 블록도이다.
도 11을 참조하면, 스위칭부(1200d)는 제1 덧셈부(1270), 제2 덧셈부(1280), 제1 선택부(1250) 및 제2 선택부(1260)를 포함한다.
도 11의 스위칭부(1200d)에 포함되는 제1 덧셈부(1270) 및 제2 덧셈부(1280)는 도 10의 스위칭부(1200c)에 포함되는 제1 덧셈부(1270) 및 제2 덧셈부(1280)와 구성 및 동작이 동일하고, 도 11의 스위칭부(1200d)에 포함되는 제1 선택부(1250) 및 제2 선택부(1260)는 도 8의 스위칭부(1200b)에 포함되는 제1 선택부(1250) 및 제2 선택부(1260)와 구성 및 동작이 동일하므로 중복되는 설명은 생략한다.
도 12는 도 2의 데이터 출력 버퍼에 포함되는 구동부의 다른 예를 나타내는 블록도이다.
도 12에 도시된 구동부(2000b)는 도 2의 스위칭부(1200)가 도 10에 도시된 스위칭부(1200c) 또는 도 11에 도시된 스위칭부(1200d)로 구성되는 경우에 사용될 수 있는 일 실시예를 나타낸다.
도 12를 참조하면, 구동부(2000b)는 풀-업 구동기(2100b) 및 풀-다운 구동기(2200b)를 포함한다.
풀-업 구동기(2100b)는 외부핀(DQ)에 일단이 연결되는 제7 저항(R7) 및 제7 저항(R7)의 타단과 전원 전압(VDDQ) 사이에 병렬로 연결되는 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1)을 포함할 수 있다. 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1)의 개수는 풀-업 구동 코드(UDCD)의 비트수(n1)와 같고, 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1) 각각의 게이트에는 풀-업 구동 코드(UDCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 풀-업 구동 코드(UDCD)의 최상위 비트(UDCD<n1-1>)는 PMOS 트랜지스터(MPn1)에 연결되고 풀-업 구동 코드(UDCD)의 최하위 비트(UDCD<0>)는 PMOS 트랜지스터(MP1)에 연결되는 방식으로 풀-업 구동 코드(UDCD)의 비트열이 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1)의 게이트에 인가될 수 있다. 풀-업 구동 코드(UDCD)의 상위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L)는 풀-업 구동 코드(UDCD)의 하위 비트가 인가되는 PMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-업 구동 코드(UDCD)의 최상위 비트(UDCD<n1-1>)가 인가되는 PMOS 트랜지스터(MPn1)의 크기(W/L)가 가장 크고 풀-업 구동 코드(UDCD)의 최하위 비트(UDCD<0>)가 인가되는 PMOS 트랜지스터(MP1)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-업 구동 코드(UDCD)의 상위 비트의 제어하에 턴온되는 PMOS 트랜지스터는 풀-업 구동 코드(UDCD)의 하위 비트의 제어하에 턴온되는 PMOS 트랜지스터보다 많은 전류를 구동할 수 있다.
도 12에는 풀-업 구동기(2100b)가 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1)과 외부핀(DQ) 사이에 하나의 저항(R7)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제3 PMOS 트랜지스터들(MP1, MP2,...., MPn1) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
풀-다운 구동기(2200b)는 외부핀(DQ)에 일단이 연결되는 제8 저항(R8) 및 제8 저항(R8)의 타단과 접지 전압(VSSQ) 사이에 병렬로 연결되는 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2)을 포함할 수 있다. 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2)의 개수는 풀-다운 구동 코드(DDCD)의 비트수(n2)와 같고, 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2) 각각의 게이트에는 풀-다운 구동 코드(DDCD)의 각각의 비트가 인가될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 풀-다운 구동 코드(DDCD)의 최상위 비트(DDCD<n2-1>)는 NMOS 트랜지스터(MNn2)에 연결되고 풀-다운 구동 코드(DDCD)의 최하위 비트(DDCD<0>)는 NMOS 트랜지스터(MN1)에 연결되는 방식으로 풀-다운 구동 코드(DDCD)의 비트열이 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2)의 게이트에 인가될 수 있다. 풀-다운 구동 코드(DDCD)의 상위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L)는 풀-다운 구동 코드(DDCD)의 하위 비트가 인가되는 NMOS 트랜지스터의 크기(W/L) 보다 클 수 있다. 즉, 풀-다운 구동 코드(DDCD)의 최상위 비트(DDCD<n2-1>)가 인가되는 NMOS 트랜지스터(MNn2)의 크기(W/L)가 가장 크고 풀-다운 구동 코드(DDCD)의 최하위 비트(DDCD<0>)가 인가되는 NMOS 트랜지스터(MN1)의 크기(W/L)가 가장 작을 수 있다. 따라서 풀-다운 구동 코드(DDCD)의 상위 비트의 제어하에 턴온되는 NMOS 트랜지스터는 풀-다운 구동 코드(DDCD)의 하위 비트의 제어하에 턴온되는 NMOS 트랜지스터보다 많은 전류를 구동할 수 있다.
도 12에는 풀-다운 구동기(2200b)가 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2)과 외부핀(DQ) 사이에 하나의 저항(R8)을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 복수의 제3 NMOS 트랜지스터들(MN1, MN2,...., MNn2) 각각과 외부핀(DQ)사이에 각각의 저항을 포함할 수도 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이고, 도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13 및 14를 참조하면, 메모리 시스템(30)은 반도체 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함한다. 반도체 메모리 장치(10)는 메모리 코어(300), 데이터 출력 버퍼(100), 데이터 입력 버퍼(200), 커맨드 디코더(400) 및 ZQ 캘리브레이션 회로(500)를 포함한다.
메모리 컨트롤러(20)는 커맨드 신호(COMMAND)를 통해 반도체 메모리 장치(10)의 동작을 제어하고, 반도체 메모리 장치(10)와 데이터(DATA)를 송수신한다.
커맨드 디코더(400)는 메모리 컨트롤러(20)로부터 커맨드핀(CMD)을 통해 수신되는 커맨드 신호(COMMAND)를 디코딩하여 출력 인에이블 신호(DOEN), 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)를 생성하여 데이터 출력 버퍼(100)에 제공할 수 있다.
데이터 입력 버퍼(200)는 외부핀(DQ)에 연결되고, 메모리 컨트롤러(20)로부터 외부핀(DQ)을 통해 수신되는 기입 데이터를 메모리 코어(300)에 제공할 수 있다. 외부핀(DQ)는 데이터 입/출력핀일 수 있다.
메모리 코어(300)는 데이터 입력 버퍼(200)로부터 제공되는 기입 데이터를 저장하고, 독출 데이터(DOUT)를 생성하여 데이터 출력 버퍼(100)에 제공한다.
데이터 출력 버퍼(100)는 외부핀(DQ)에 연결되고, 외부핀(DQ)에 연결된 전송선에 드라이버 저항을 제공하면서 상기 전송선을 통하여 메모리 컨트롤러(20)로 독출 데이터(DOUT)를 출력하는 드라이버 동작 또는 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행한다.
설명의 편의상, 도 13에는 외부핀(DQ), 데이터 입력 버퍼(200) 및 데이터 출력 버퍼(100)가 하나씩 도시되어 있지만, 반도체 메모리 장치(10)는 복수의 외부핀들(DQ), 데이터 입력 버퍼들(200) 및 데이터 출력 버퍼들(100)을 포함한다.
ZQ 캘리브레이션 회로(500)는 ZQ핀(ZQ)에 연결되고, 복수의 데이터 출력 버퍼들(100)의 상기 드라이버 저항 또는 상기 종단 저항을 결정하기 위한 풀-업 ZQ 코드(UZQCD) 및 풀-다운 ZQ 코드(DZQCD)를 복수의 데이터 출력 버퍼들(100)에 제공할 수 있다.
각각의 외부핀들(DQ)에 연결되는 데이터 출력 버퍼들(100) 각각은 ZQ 캘리브레이션 회로(500)로부터 공통으로 수신되는 풀-업 ZQ 코드(UZQCD) 및 풀-다운 ZQ 코드(DZQCD)에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 초기 저항 값을 결정하고, 메모리 컨트롤러(20)와 연결된 상태에서의 외부핀(DQ)의 전압에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 미세 조절함으로써 외부핀들(DQ)에 연결되는 전송선의 임피던스와 상기 드라이버 저항 및 상기 종단 저항을 정확하게 매칭시킨다.
각각의 데이터 출력 버퍼들(100)은 풀-업 구동기 및 풀-다운 구동기를 포함하고, 상기 풀-업 구동기의 저항 값 및 상기 풀-다운 구동기의 저항 값을 조절함으로써 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 조절할 수 있다.
상기 풀-업 구동기의 저항 값을 결정하기 위해, 메모리 컨트롤러(20)는 풀-다운으로 구동하고, 데이터 출력 버퍼(100)는 상기 풀-다운 구동기는 턴오프 시킨 채 상기 풀-업 구동기를 동작시키면서 외부핀(DQ)의 전압이 제1 기준 전압과 일치하도록 상기 풀-업 구동기의 저항을 조절할 수 있다. 상기 제1 기준 전압의 크기는 상기 풀-업 구동기의 목표 저항 값과 메모리 컨트롤러(20)의 풀-다운 저항(R9)의 비율에 기초하여 결정될 수 있다.
마찬가지로, 상기 풀-다운 구동기의 저항 값을 결정하기 위해, 메모리 컨트롤러(20)는 풀-업으로 구동하고, 데이터 출력 버퍼(100)는 상기 풀-업 구동기는 턴오프 시킨 채 상기 풀-다운 구동기를 동작시키면서 외부핀(DQ)의 전압이 제2 기준 전압과 일치하도록 상기 풀-다운 구동기의 저항을 조절할 수 있다. 상기 제2 기준 전압의 크기는 상기 풀-다운 구동기의 목표 저항 값과 메모리 컨트롤러(20)의 풀-업 저항(R10)의 비율에 기초하여 결정될 수 있다.
상술한 바와 같이, 각각의 데이터 출력 버퍼들(100)은 각각의 외부핀들(DQ)의 전압에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 조절함으로써, 외부핀들(DQ) 각각에 연결되는 전송선의 임피던스와 데이터 출력 버퍼들(100) 각각이 제공하는 상기 드라이버 저항 및 상기 종단 저항이 정확하게 매칭될 수 있다.
한편, 메모리 컨트롤러(20)는 주기적으로 또는 비주기적으로 제1 보정 신호(CAL1) 및 제2 보정 신호(CAL2)를 반도체 메모리 장치(10)에 제공하여 데이터 출력 버퍼들(100) 각각이 제공하는 상기 드라이버 저항 및 상기 종단 저항을 외부핀들(DQ) 각각에 연결되는 전송선(TL)들의 임피던스와 매칭시킴으로써, 온도 또는 습도와 같은 동작 조건의 변화에도 불구하고 임피던스 매칭을 정확하게 이룰 수 있다.
도 13의 반도체 메모리 장치(10)에 포함되는 데이터 출력 버퍼(100)는 도 1에 도시된 데이터 출력 버퍼(100)로 구성될 수 있다. 도 1에 도시된 데이터 출력 버퍼(100)의 구성 및 동작에 대해서는 도 1 내지 12를 참조하여 상세히 설명하였으므로 도 13의 반도체 메모리 장치(10)에 포함되는 데이터 출력 버퍼(100)에 대한 상세한 설명은 생략한다.
도 15는 본 발명의 일 실시예에 따른 도 14의 메모리 시스템의 구동 방법을 나타내는 순서도이다.
도 1 내지 15를 참조하면, 반도체 메모리 장치(10)는 ZQ핀(ZQ)에 연결되는 ZQ 캘리브레이션 회로(500)를 사용하여 풀-업 ZQ 코드(UZQCD) 및 풀-다운 ZQ 코드(DZQCD)를 생성한다(단계 S100).
상기 제1 동작 모드에서 메모리 컨트롤러(20)는 풀-다운으로 구동하여 풀-다운 저항(R9)을 외부핀(DQ)에 연결되는 전송선(TL)에 제공하면서 반도체 메모리 장치(10)에 논리 하이 레벨로 인에이블된 제1 보정 신호(CAL1) 및 논리 하이 레벨을 갖는 제2 보정 신호(CAL2)를 제공함으로써 반도체 메모리 장치(10)가 풀-업 구동기(2100)의 저항 값을 결정하도록 한다(단계 S200).
또한, 상기 제1 동작 모드에서 메모리 컨트롤러(20)는 풀-업으로 구동하여 풀-업 저항(R10)을 외부핀(DQ)에 연결되는 전송선(TL)에 제공하면서 반도체 메모리 장치(10)에 논리 하이 레벨로 인에이블된 제1 보정 신호(CAL1) 및 논리 로우 레벨을 갖는 제2 보정 신호(CAL2)를 제공함으로써 반도체 메모리 장치(10)가 풀-다운 구동기(2200)의 저항 값을 결정하도록 한다(단계 S300).
상기 제2 동작 모드에서 메모리 컨트롤러(20)는 기입 동작 또는 독출 동작을 수행하고, 반도체 메모리 장치(10)에 포함되는 데이터 출력 버퍼(100)는 출력 인에이블 신호(DOEN) 및 독출 데이터(DOUT)에 기초하여 풀-업 구동기(2100) 또는 풀-다운 구동기(2200)를 선택적으로 구동시키면서 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행한다(단계 S400).
도 16은 도 15의 풀-업 구동기의 저항 값을 결정하는 단계(단계 S200)를 상세히 나타내는 순서도이다.
도 16을 참조하면, 데이터 출력 버퍼(100)에 포함되는 제어부(1000)는 논리 하이 레벨로 인에이블된 제1 보정 신호(CAL1) 및 논리 하이 레벨을 갖는 제2 보정 신호(CAL2)를 수신하는 경우, ZQ 캘리브레이션 회로(500)로부터 수신되는 풀-업 ZQ 코드(UZQCD) 및 풀-업 보정 코드(UCCD)의 초기 값에 기초하여 생성되는 풀-업 구동 코드(UDCD)를 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)를 구동시키고, 접지 전압(VSSQ)을 풀-다운 턴오프 코드(DOFF)로서 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)를 턴오프 시킨다(단계 S210).
외부핀(DQ)의 전압과 기준 전압(VREF)의 차이에 기초하여 풀-업 보정 코드(UCCD)는 카운트업 또는 카운트다운 되므로, 풀-업 보정 코드(UCCD)가 양의 방향과 음의 방향으로 동일한 오프셋을 가질 수 있도록 풀-업 보정 코드(UCCD)의 초기 값은 최상위 비트는 0이고 나머지 비트들은 1인 값으로 설정될 수 있다.
제어부(1000)는 풀-업 ZQ 코드(UZQCD) 및 풀-업 보정 코드(UCCD)의 초기 값에 기초하여 생성되는 풀-업 구동 코드(UDCD)로 풀-업 구동기(2100)를 구동시키면서 외부핀(DQ)의 전압을 센싱하여 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일한지 여부를 판단한다(단계 S220). 외부핀(DQ)의 전압과 기준 전압(VREF)이 상이한 경우, 제어부(1000)는 외부핀(DQ)의 전압이 기준 전압(VREF)보다 작은지 여부를 판단한다(단계 S230).
외부핀(DQ)의 전압이 기준 전압(VREF)보다 작은 경우, 제어부(1000)는 풀-업 보정 코드(UCCD)를 1만큼 감소시키고(단계 S240) 단계 S210 및 단계 S220을 반복 수행한다. 풀-업 보정 코드(UCCD)가 감소하는 경우 풀-업 구동기(2100)의 저항 값은 감소하고 외부핀(DQ)의 전압은 증가하게 된다.
반대로, 외부핀(DQ)의 전압이 기준 전압(VREF)보다 큰 경우, 제어부(1000)는 풀-업 보정 코드(UCCD)를 1만큼 증가시키고(단계 S250) 단계 S210 및 단계 S220을 반복 수행한다. 풀-업 보정 코드(UCCD)가 증가하는 경우 풀-업 구동기(2100)의 저항 값은 증가하고 외부핀(DQ)의 전압은 감소하게 된다.
상기 피드백 과정은 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일해질 때까지 반복되고, 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일해지는 경우 풀-업 구동기(2100)의 저항 값을 결정하는 단계(단계 S200)는 종료된다.
도 17은 도 15의 풀-다운 구동기의 저항 값을 결정하는 단계(단계 S300)를 상세히 나타내는 순서도이다.
도 17을 참조하면, 데이터 출력 버퍼(100)에 포함되는 제어부(1000)는 논리 하이 레벨로 인에이블된 제1 보정 신호(CAL1) 및 논리 로우 레벨을 갖는 제2 보정 신호(CAL2)를 수신하는 경우, ZQ 캘리브레이션 회로(500)로부터 수신되는 풀-다운 ZQ 코드(DZQCD) 및 풀-다운 보정 코드(DCCD)의 초기 값에 기초하여 생성되는 풀-다운 구동 코드(DDCD)를 풀-다운 구동기(2200)에 제공하여 풀-다운 구동기(2200)를 구동시키고, 전원 전압(VDDQ)을 풀-업 턴오프 코드(UOFF)로서 풀-업 구동기(2100)에 제공하여 풀-업 구동기(2100)를 턴오프 시킨다(단계 S310).
외부핀(DQ)의 전압과 기준 전압(VREF)의 차이에 기초하여 풀-다운 보정 코드(DCCD)는 카운트업 또는 카운트다운 되므로, 풀-다운 보정 코드(DCCD)가 양의 방향과 음의 방향으로 동일한 오프셋을 가질 수 있도록 풀-다운 보정 코드(DCCD)의 초기 값은 최상위 비트는 1이고 나머지 비트들은 0인 값으로 설정될 수 있다.
제어부(1000)는 풀-다운 ZQ 코드(DZQCD) 및 풀-다운 보정 코드(DCCD)의 초기 값에 기초하여 생성되는 풀-다운 구동 코드(DDCD)로 풀-다운 구동기(2200)를 구동시키면서 외부핀(DQ)의 전압을 센싱하여 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일한지 여부를 판단한다(단계S320). 외부핀(DQ)의 전압과 기준 전압(VREF)이 상이한 경우, 제어부(1000)는 외부핀(DQ)의 전압이 기준 전압(VREF)보다 작은지 여부를 판단한다(단계 S330).
외부핀(DQ)의 전압이 기준 전압(VREF)보다 작은 경우, 제어부(1000)는 풀-다운 보정 코드(DCCD)를 1만큼 감소시키고(단계 S340) 단계 S310 및 단계 S320을 반복 수행한다. 풀-다운 보정 코드(DCCD)가 감소하는 경우 풀-다운 구동기(2200)의 저항 값은 증가하고 외부핀(DQ)의 전압은 증가하게 된다.
반대로, 외부핀(DQ)의 전압이 기준 전압(VREF)보다 큰 경우, 제어부(1000)는 풀-다운 보정 코드(DCCD)를 1만큼 증가시키고(단계 S350) 단계 S310 및 단계 S320을 반복 수행한다. 풀-다운 보정 코드(DCCD)가 증가하는 경우 풀-다운 구동기(2200)의 저항 값은 감소하고 외부핀(DQ)의 전압은 감소하게 된다.
상기 피드백 과정은 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일해질 때까지 반복되고, 외부핀(DQ)의 전압과 기준 전압(VREF)이 동일해지는 경우 풀-다운 구동기(2200)의 저항 값을 결정하는 단계(단계 S300)는 종료된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(30)에서 반도체 메모리 장치(10)에 포함되는 데이터 출력 버퍼(100)는 메모리 컨트롤러(20)와 연결되는 외부핀(DQ)의 전압을 피드백 받고, 상기 피드백 받은 외부핀(DQ)의 전압에 기초하여 풀-업 구동기(2100) 및 풀-다운 구동기(2200)의 저항 값을 결정하므로, 외부핀(DQ)과 메모리 컨트롤러(20)를 연결하는 전송선(TL)의 임피던스와 데이터 출력 버퍼(100)가 제공하는 드라이버 저항 또는 종단 저항을 정확하게 매칭(matching)시킬 수 있다.
본 발명은 온-다이 터미네이션(On-Die Termination, ODT) 기능을 갖는 반도체 메모리 장치에 유용하게 이용될 수 있다. 특히 고속의 데이터 전송을 요구하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 외부핀에 연결되고, 상기 외부핀에 연결된 전송선에 드라이버 저항을 제공하면서 상기 전송선을 통하여 외부로 독출 데이터를 출력하는 드라이버 동작 또는 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행하는 구동부; 및
    상기 구동부에 연결되고, 제1 동작 모드에서 상기 외부핀의 전압에 기초하여 상기 드라이버 저항 및 상기 종단 저항의 저항 값을 결정하고, 제2 동작 모드에서 상기 구동부가 상기 드라이버 동작 또는 상기 터미네이션 동작을 선택적으로 수행하도록 제어하는 제어부를 포함하는 반도체 메모리 장치의 데이터 출력 버퍼.
  2. 제1 항에 있어서, 상기 구동부는,
    전원 전압과 상기 외부핀 사이에 연결되고, 풀-업 구동 코드에 기초하여 저항 값이 조절되는 풀-업 구동기; 및
    접지 전압과 상기 외부핀 사이에 연결되고, 풀-다운 구동 코드에 기초하여 저항 값이 조절되는 풀-다운 구동기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  3. 제2 항에 있어서, 상기 제어부는,
    외부로부터 수신되는 제1 보정 신호 및 제2 보정 신호에 기초하여, 상기 외부핀의 전압의 크기와 기준 전압의 크기를 비교하여 풀-업 보정 코드 및 풀-다운 보정 코드를 생성하는 보정부; 및
    상기 풀-업 보정 코드, 상기 풀-다운 보정 코드, 풀-업 ZQ 코드 및 풀-다운 ZQ 코드에 기초하여 상기 풀-업 구동 코드 및 상기 풀-다운 구동 코드를 생성하고, 출력 인에이블 신호, 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-업 구동 코드를 상기 풀-업 구동기에 제공하고 상기 풀-다운 구동기를 턴오프 시키거나, 상기 풀-업 구동기를 턴오프 시키고 상기 풀-다운 구동 코드를 상기 풀-다운 구동기에 제공하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  4. 제3 항에 있어서, 상기 보정부는,
    상기 제1 보정 신호가 인에이블 되는 경우 내부 클럭 신호를 생성하는 내부 클럭 생성기;
    상기 외부핀의 전압과 상기 기준 전압의 크기를 비교하여 비교 신호를 제공하는 비교기;
    상기 내부 클럭 신호에 기초하여 상기 비교 신호의 논리 레벨에 따라 카운트업 또는 카운트다운 동작을 수행하여 카운팅값을 제공하는 카운팅부;
    상기 카운팅값을 저장하고 상기 풀-업 보정 코드로서 제공하는 제1 레지스터; 및
    상기 카운팅값을 저장하고 상기 풀-다운 보정 코드로서 제공하는 제2 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  5. 제3 항에 있어서, 상기 스위칭부는,
    상기 출력 인에이블 신호, 상기 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-업 구동기를 턴오프 시키는 풀-업 턴오프 코드 또는 상기 풀-업 구동 코드를 선택적으로 상기 풀-업 구동기에 제공하는 제1 선택부; 및
    상기 출력 인에이블 신호, 상기 독출 데이터, 상기 제1 보정 신호 및 상기 제2 보정 신호에 응답하여 상기 풀-다운 구동기를 턴오프 시키는 풀-다운 턴오프 코드 또는 상기 풀-다운 구동 코드를 선택적으로 상기 풀-다운 구동기에 제공하는 제2 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  6. 제5 항에 있어서, 상기 스위칭부는,
    상기 풀-업 보정 코드의 비트열과 상기 풀-업 ZQ 코드의 비트열을 연결함으로써 상기 풀-업 구동 코드를 생성하는 제1 결합부; 및
    상기 풀-다운 보정 코드의 비트열과 상기 풀-다운 ZQ 코드의 비트열을 연결함으로써 상기 풀-다운 구동 코드를 생성하는 제2 결합부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  7. 제6 항에 있어서, 상기 풀-업 구동기는,
    상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 제1 PMOS 트랜지스터들을 구비하고, 상기 풀-업 ZQ 코드의 각각의 비트가 상기 복수의 제1 PMOS 트랜지스터들의 게이트에 각각 입력되는 공통 풀-업 저항부; 및
    상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 제2 PMOS 트랜지스터들을 구비하고, 상기 풀-업 보정 코드의 각각의 비트가 상기 복수의 제2 PMOS 트랜지스터들의 게이트에 각각 입력되는 핀별 풀-업 저항부를 포함하고,
    상기 풀-다운 구동기는,
    상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 제1 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 ZQ 코드의 각각의 비트가 상기 복수의 제1 NMOS 트랜지스터들의 게이트에 각각 입력되는 공통 풀-다운 저항부; 및
    상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 제2 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 보정 코드의 각각의 비트가 상기 복수의 제2 NMOS 트랜지스터들의 게이트에 각각 입력되는 핀별 풀-다운 저항부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  8. 제5 항에 있어서, 상기 스위칭부는,
    상기 풀-업 보정 코드 및 상기 풀-업 ZQ 코드를 합산함으로써 상기 풀-업 구동 코드를 생성하는 제1 덧셈부; 및
    상기 풀-다운 보정 코드 및 상기 풀-다운 ZQ 코드를 합산함으로써 상기 풀-다운 구동 코드를 생성하는 제2 덧셈부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  9. 제8 항에 있어서, 상기 풀-업 구동기는 상기 외부핀에 일단이 연결되는 제1 저항 및 상기 제1 저항의 타단과 상기 전원 전압 사이에 병렬로 연결되는 복수의 PMOS 트랜지스터들을 구비하고, 상기 풀-업 구동 코드의 각각의 비트가 상기 복수의 PMOS 트랜지스터들의 게이트에 각각 입력되고,
    상기 풀-다운 구동기는 상기 외부핀에 일단이 연결되는 제2 저항 및 상기 제2 저항의 타단과 상기 접지 전압 사이에 병렬로 연결되는 복수의 NMOS 트랜지스터들을 구비하고, 상기 풀-다운 구동 코드의 각각의 비트가 상기 복수의 NMOS 트랜지스터들의 게이트에 각각 입력되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
  10. 데이터를 저장하고, 상기 저장된 데이터에 기초하여 독출 데이터를 생성하는 메모리 코어; 및
    외부핀에 연결되고, 상기 외부핀에 연결된 전송선에 드라이버 저항을 제공하면서 상기 전송선을 통하여 외부로 상기 독출 데이터를 출력하는 드라이버 동작 또는 상기 전송선에 종단 저항을 제공하는 터미네이션 동작을 선택적으로 수행하는 데이터 출력 버퍼를 포함하고,
    상기 드라이버 저항 및 상기 종단 저항은 상기 외부핀의 전압에 기초하여 결정되는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995209B2 (en) 2012-12-03 2015-03-31 SK Hynix Inc. Semiconductor integrated circuit and method for monitoring reference voltage thereof
US9331697B2 (en) 2013-07-05 2016-05-03 SK Hynix Inc. Output apparatus and output system including the same
US9859869B1 (en) 2016-10-05 2018-01-02 SK Hynix Inc. Output circuit using calibration circuit, and semiconductor device and system including the same
KR20180041822A (ko) * 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 입/출력단 특성 조정 회로 및 이를 포함하는 반도체 장치
US10354703B2 (en) 2016-09-12 2019-07-16 SK Hynix Inc. Semiconductor device and system performing calibration operation
US10607667B2 (en) 2018-06-01 2020-03-31 SK Hynix Inc. Data output circuit

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
US9184748B2 (en) * 2011-12-30 2015-11-10 Stmicroelectronics International N.V. Adaptive buffer
US8988954B2 (en) * 2012-09-13 2015-03-24 Arm Limited Memory device and method of performing a read operation within such a memory device
KR20160105091A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 터미네이션 회로, 이를 포함하는 인터페이스 회로 및 시스템
US9912498B2 (en) * 2015-03-05 2018-03-06 Micron Technology, Inc. Testing impedance adjustment
TWI590247B (zh) 2015-08-27 2017-07-01 新唐科技股份有限公司 驅動電路
US9984741B2 (en) * 2015-11-05 2018-05-29 Dell Products, Lp System and method of transferring data over available pins
CN105489235B (zh) * 2015-11-26 2019-04-09 上海兆芯集成电路有限公司 数据接收芯片
CN105469817B (zh) * 2015-11-26 2018-06-12 上海兆芯集成电路有限公司 数据接收芯片
KR102529968B1 (ko) 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102584637B1 (ko) * 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
JP2018045743A (ja) 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10153013B2 (en) * 2017-02-13 2018-12-11 SK Hynix Inc. Data output buffer
US9948300B1 (en) * 2017-03-20 2018-04-17 Micron Technology, Inc. Apparatuses and methods for partial bit de-emphasis
US9825613B1 (en) * 2017-05-03 2017-11-21 Novatek Microelectronics Corp. Resistor calibration system
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102396741B1 (ko) * 2017-09-11 2022-05-12 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
JP2019053656A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102612009B1 (ko) 2017-12-11 2023-12-11 삼성전자주식회사 평행하게 배열된 패드들을 포함하는 반도체 메모리
US10205451B1 (en) * 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102429421B1 (ko) * 2018-02-14 2022-08-04 에스케이하이닉스 주식회사 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치
JP7200727B2 (ja) * 2019-02-14 2023-01-10 富士電機株式会社 スイッチング電源の制御装置
US10885955B2 (en) * 2019-04-03 2021-01-05 Micron Technology, Inc. Driver circuit equipped with power gating circuit
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
TWI714475B (zh) * 2020-03-17 2020-12-21 華邦電子股份有限公司 控制裝置以及記憶體系統
CN113448424B (zh) * 2020-03-27 2023-12-08 华邦电子股份有限公司 控制装置以及存储器系统
KR20220013072A (ko) * 2020-07-24 2022-02-04 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 송신기
KR20220036386A (ko) 2020-09-14 2022-03-23 삼성전자주식회사 메모리 장치, 그것의 신호 레벨 캘리브레이션 방법, 및 그것을 갖는 메모리저장 시스템
KR20220051657A (ko) 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 데이터 입력 버퍼 및 이를 포함하는 반도체 장치
US11489606B2 (en) * 2021-01-15 2022-11-01 Cirrus Logic, Inc. Device calibration for isochronous channel communication
KR20220114135A (ko) * 2021-02-08 2022-08-17 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템
US20230060813A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Data Masking for Pulse Amplitude Modulation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330194B1 (en) * 2000-06-26 2001-12-11 Micron Technology, Inc. High speed I/O calibration using an input path and simplified logic
US7109744B1 (en) * 2001-12-11 2006-09-19 Altera Corporation Programmable termination with DC voltage level control
US6949949B2 (en) 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
KR100518548B1 (ko) * 2002-12-30 2005-10-04 삼성전자주식회사 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법
US7227376B2 (en) 2004-11-05 2007-06-05 Ati Technologies Inc. Dynamic impedance compensation circuit and method
US7167020B2 (en) 2005-01-20 2007-01-23 Hewlett-Packard Development Company, L.P. Apparatus and method of tuning a digitally controlled input/output driver
US7535250B2 (en) 2005-08-22 2009-05-19 Micron Technology, Inc. Output impedance calibration circuit with multiple output driver models
KR100820783B1 (ko) * 2007-03-02 2008-04-11 주식회사 하이닉스반도체 미스매치를 줄인 온 다이 터미네이션 장치
KR101086502B1 (ko) * 2008-12-26 2011-11-25 주식회사 하이닉스반도체 위상혼합회로 및 그를 포함하는 지연고정루프회로
KR101605463B1 (ko) * 2009-03-04 2016-03-22 삼성전자 주식회사 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
US8531898B2 (en) * 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995209B2 (en) 2012-12-03 2015-03-31 SK Hynix Inc. Semiconductor integrated circuit and method for monitoring reference voltage thereof
US9331697B2 (en) 2013-07-05 2016-05-03 SK Hynix Inc. Output apparatus and output system including the same
US10354703B2 (en) 2016-09-12 2019-07-16 SK Hynix Inc. Semiconductor device and system performing calibration operation
US10522203B2 (en) 2016-09-12 2019-12-31 SK Hynix Inc. Semiconductor device and system performing calibration operation
US9859869B1 (en) 2016-10-05 2018-01-02 SK Hynix Inc. Output circuit using calibration circuit, and semiconductor device and system including the same
KR20180041822A (ko) * 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 입/출력단 특성 조정 회로 및 이를 포함하는 반도체 장치
US10607667B2 (en) 2018-06-01 2020-03-31 SK Hynix Inc. Data output circuit

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