CN113448424B - 控制装置以及存储器系统 - Google Patents

Abstract

本发明提供一种控制装置以及存储器系统。控制装置包括第一周边电路群以及第二周边电路群。第一周边电路群与存储器阵列在待机模式下通过第一电压被驱动。第一周边电路群在识别出命令串行是深度省电执行命令串行时提供控制命令。当第二周边电路群接收到控制命令时提供具有第一逻辑值的深度省电信号以停止提供第一电压，藉以使存储器系统进入深度省电模式。在深度省电模式，当第二周边电路群识别出命令串行是深度省电解除命令串行时提供具有第二逻辑值的深度省电信号以提供第一电压，藉以使存储器系统进入待机模式。

Description

控制装置以及存储器系统

技术领域

本发明涉及一种控制存储器阵列的控制装置以及存储器系统。

背景技术

一般来说，为了使存储器系统更为省电，现行的存储器系统会加入深度省电(deeppower-down)模式。深度省电模式的功率消耗可通过断开控制装置的部分组件的电源来实现。

在制程微缩时，制程线宽的缩小以及用于控制存储器阵列的控制装置的组件越多，都会提高深度省电模式的电流值。也就是说，在制程微缩时，深度省电模式的功率消耗会越大。因此，在深度省电模式中，越多控制装置的部分组件被禁能，深度省电模式的功率消耗会降低。然而，在考虑到深度省电模式的功率消耗的同时，仍要确定控制装置能够在深度省电模式中有效且正确地解除深度省电模式以进入待机模式。

发明内容

本发明提供一种控制装置以及存储器系统，能够进一步降低深度省电(deeppower-down)模式的功率消耗，并且能够有效且正确地解除深度省电模式。

本发明的控制装置适用于控制存储器阵列。控制装置包括第一周边电路群以及第二周边电路群。第一周边电路群耦接于存储器阵列。第一周边电路群经配置以与存储器阵列在待机模式下通过第一电压共同被驱动。第二周边电路群耦接于存储器阵列以及第一周边电路群。第二周边电路群经配置以通过第二电压被驱动。第二周边电路群包括输入输出缓充器以及解除命令串行译码器。输入输出缓充器耦接于第一周边电路群。输入输出缓充器经配置以接收命令串行。第一周边电路群在识别出命令串行是深度省电执行命令串行时，提供控制命令。解除命令串行译码器耦接于输入输出缓充器。解除命令串行译码器经配置以当接收到控制命令时，提供具有第一逻辑值的深度省电信号。第二周边电路群依据具有第一逻辑值的深度省电信号停止提供第一电压，并使控制装置以及存储器阵列进入深度省电模式。除此之外，在深度省电模式，解除命令串行译码器还经配置以当识别出命令串行是深度省电解除命令串行时，将深度省电信号的第一逻辑值转态为第二逻辑值。第二周边电路群依据具有第二逻辑值的深度省电信号提供第一电压，并使控制装置以及存储器阵列进入待机模式。

本发明的存储器系统包括存储器阵列以及上述的控制装置。控制装置经配置以对存储器阵列进行控制。

基于上述，在待机模式中，第一周边电路群在识别出命令串行是深度省电执行命令串行时，提供控制命令。第二周边电路群的解除命令串行译码器依据控制命令提供具有第一逻辑值的深度省电信号，使得存储器系统进入深度省电模式。此外，在深度省电模式中，解除命令串行译码器识别出命令串行是深度省电解除命令串行时，将深度省电信号的第一逻辑值转态为第二逻辑值，使得存储器系统进入待机模式。在深度省电模式中，第一周边电路以及存储器阵列都因为无法接收到第一电压而无法运作。因此，本发明能够进一步降低深度省电模式的功率消耗。除此之外，解除命令串行译码器是被配置于第二周边电路。本发明能够有效且正确地解除深度省电模式。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是依据本发明一实施例所示出的存储器系统的配置示意图；

图2是依据本发明一实施例所示出的模式转换流程图；

图3是依据本发明一实施例所示出的信号时序图；

图4A是依据本发明一实施例所示出的电压调节电路的电路示意图；

图4B是依据本发明另一实施例所示出的电压调节电路的电路示意图；

图5是依据本发明一实施例所示出的深度省电模式的操作电流值对应于待机模式的操作电流值的关系图。

附图标号说明

10：存储器系统；

100：存储器阵列；

110：控制装置；

120：第一周边电路群；

121：接口逻辑电路；

122：初始化缓存器；

123：行/列控制器；

124：紧连电路；

125：周边控制单元；

126：外部内存；

130：第二周边电路群；

131：输入输出缓充器；

132：解除命令串行译码器；

133：电平移位器；

134：锁存器；

135、135A、135B：电压调节电路；

1351：调节器；

1352：控制开关；

136：电源开关；

140：第三周边电路群；

141：上电电路；

142：能隙电路；

143：模拟电路；

150：高电压调节器；

500：关系图；

V1：第一电压；

V2：第二电压；

V3：第三电压；

CMDS：命令串行；

CCMD：控制命令；

DPDMD：深度省电信号；

P1：第一晶体管；

P2：第二晶体管；

P3：晶体管；

INT：反相器；

VREF：参考电压；

S110～S160：步骤；

POR：上电重置信号；

ICC1：待机模式的操作电流值；

ICC2：深度省电模式的操作电流值；

R1：第一分压电阻；

R2：第二分压电阻；

T1、T2、T3、T4：时间点。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。

请参考图1，图1是依据本发明一实施例所示出的存储器系统的配置示意图。在本实施例中，存储器系统10包括存储器阵列100以及对存储器阵列100进行控制的控制装置110。在待机模式，存储器阵列100通过第一电压V1被驱动。控制装置110包括第一周边电路群120以及第二周边电路群130。第一周边电路群120耦接于存储器阵列100。在待机模式，第一周边电路群120通过第一电压V1被驱动。也就是说，在待机模式，第一周边电路群120与存储器阵列100通过第一电压V1共同被驱动。第一周边电路群120可被视为VCC电源域区块。第二周边电路群130可被视为VDD电源域区块。

在本实施例中，第二周边电路群130耦接于存储器阵列100以及第一周边电路群120。第二周边电路群130通过第二电压V2被驱动。在本实施例中，第一周边电路群120、第二周边电路群130分别可以被规划为不同的制程组件。举例来说，第一周边电路群120可通过0.3微米制程来实现，而第二周边电路群130可通过0.5微米制程来实现。

第二周边电路群130包括输入输出缓充器131以及解除命令串行译码器132。输入输出缓充器131耦接于第一周边电路群120。输入输出缓充器131接收命令串行CMDS。命令串行CMDS具有多个位。本实施例的命令串行CMDS例如是8位的命令串行，本发明并不以此本实施例的命令串行CMDS的位数为限。

当输入输出缓充器131接收到命令串行CMDS时，会将所接收到的命令串行CMDS提供至第一周边电路群120以及解除命令串行译码器132。第一周边电路群120以及解除命令串行译码器132会分别对命令串行CMDS进行识别。当第一周边电路群120在识别出命令串行CMDS是深度省电(deep power-down)执行命令串行时，第一周边电路群120会提供控制命令CCMD。在另一方面，当第一周边电路群120识别出命令串行CMDS是其他串行时，第一周边电路群120则至少不会提供控制命令CCMD。

在本实施例中，解除命令串行译码器132耦接于输入输出缓充器131。解除命令串行译码器132在接收到控制命令CCMD时，会提供具有第一逻辑值的深度省电信号DPDMD。第二周边电路群130会依据具有第一逻辑值的深度省电信号DPDMD停止提供第一电压V1。如此一来，控制装置110以及存储器阵列100进入深度省电模式。在本实施例中，第一逻辑值是高逻辑值。

在本实施例中，解除命令串行译码器132会对命令串行CMDS进行译码，藉以识别命令串行CMDS是否是深度省电解除命令串行。在深度省电模式，当解除命令串行译码器132识别出命令串行CMDS是深度省电解除命令串行时，解除命令串行译码器132会将深度省电信号DPDMD的第一逻辑值转态为第二逻辑值。第二周边电路群130依据具有第二逻辑值的深度省电信号DPDMD提供第一电压V1。如此一来，控制装置110以及存储器阵列100进入待机模式。在另一方面，当解除命令串行译码器132识别出命令串行CMDS是其他串行时，则至少不会将深度省电信号DPDMD的第一逻辑值转态为第二逻辑值。在本实施例中，第二逻辑值是低逻辑值。

在此值得一提的是，在待机模式中，第一周边电路群120在识别出命令串行CMDS是深度省电执行命令串行时，解除命令串行译码器132依据控制命令CCMD提供具有第一逻辑值的深度省电信号DPDMD，并停止提供第一电压V1。因此，存储器系统10进入深度省电模式。此外，在深度省电模式中，解除命令串行译码器132识别出命令串行CMDS是深度省电解除命令串行时，将深度省电信号DPDMD的第一逻辑值转态为第二逻辑值。因此，存储器系统10进入待机模式。在深度省电模式中，由于第一周边电路群120以及存储器阵列100都因为无法接收到第一电压V1而无法运作。如此一来，存储器系统10能够进一步降低深度省电模式的功率消耗。除此之外，解除命令串行译码器132是被配置于第二周边电路群130。因此，解除命令串行译码器132在深度省电模式中不会被禁能。解除命令串行译码器132是对多位的命令串行CMDS进行识别。如此一来，存储器系统10能够有效且正确地解除深度省电模式。

在本实施例中，第二周边电路群130还包括电平移位器133、锁存器134、电压调节电路135、电源开关136以及第三周边电路群140。电平移位器133耦接于第一周边电路群120。电平移位器133对控制命令CCMD的电压电平进行移位。锁存器134耦接于电平移位器133以及解除命令串行译码器132。锁存器134对控制命令CCMD进行锁存，并将控制命令CCMD提供至解除命令串行译码器132。解除命令串行译码器132会依据锁存的控制命令CCMD提供具有第一逻辑值的深度省电信号DPDMD。除此之外，电平移位器133还对深度省电信号DPDMD的第一逻辑值进行移位。锁存器134则会依据深度省电信号DPDMD的第一逻辑值储存其他信息，例如是由深度省电模式进入待机模式的相关信息。

在本实施例中，电压调节电路135耦接于存储器阵列100、第一周边电路群120以及解除命令串行译码器132。电压调节电路135依据具有第二逻辑值的深度省电信号DPDMD将第二电压V2调节为第一电压V1，并将第一电压V1提供至存储器阵列100以及第一周边电路群120。电压调节电路135依据具有第一逻辑值的深度省电信号DPDMD停止将第一电压V1提供至存储器阵列100以及第一周边电路群120。

电源开关136耦接于第三周边电路群140以及解除命令串行译码器132。电源开关136依据具有第一逻辑值的深度省电信号DPDMD将第二电压V2提供至第三周边电路群140，并且依据具有第一逻辑值的深度省电信号DPDMD停止将第二电压V2提供至第三周边电路群140。在本实施例中，电源开关136可以是由P型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)或传输闸来实现。因此，第三周边电路群140在待机模式通过第二电压V2被驱动，并且在深度省电模式停止被驱动。也就是说，在深度省电模式，仅有输入输出缓充器131、解除命令串行译码器132、电平移位器133、锁存器134维持运作。

举例来说，第三周边电路群140例如是包括上电(power-on)电路141、能隙电路142以及模拟电路143等适用于进入待机模式所需的电路。应能理解的是，在本实施例中，第三周边电路群140以及第二周边电路群130可以被规划为相同的制程组件。举例来说，第三周边电路群140以及第二周边电路群130可通过0.5微米制程来实现。

在本实施例中，第一周边电路群120包括接口逻辑电路121以及初始化缓存器122。接口逻辑电路121耦接于输入输出缓充器131。接口逻辑电路121会经由输入输出缓充器131接收命令串行CMDS。在待机模式，接口逻辑电路121会对命令串行CMDS进行识别。在识别出命令串行CMDS是深度省电执行命令串行时，接口逻辑电路121会对深度省电执行命令串行进行译码以产生控制命令CCMD，并且将控制命令CCMD提供至第二周边电路群130。初始化缓存器122耦接于接口逻辑电路121。当第一周边电路群120接收到第一电压V1时，初始化缓存器122会被致能，并初始化接口逻辑电路121。

在本实施例中，第一周边电路群120至少还包括行/列控制器123、紧连电路124、周边控制单元125以及外部内存126。

控制装置110还进一步包括高电压调节器150。高电压调节器150耦接于电压调节电路135。高电压调节器150在待机模式将电压调节电路135所提供的第一电压V1调节为第三电压V3，并将第三电压V3提供至存储器阵列100。第三电压的电压值高于第二电压的电压值。在深度省电模式，高电压调节器150则无法接收到电压调节电路135所提供的第一电压V1。因此，高电压调节器150在深度模式被禁能而不会提供第三电压V3。

请同时参考图1、图2以及图3。图2是依据本发明一实施例所示出的模式转换流程图。图3是依据本发明一实施例所示出的信号时序图。在本实施例中，存储器系统10的控制装置110以及存储器阵列100在步骤S110进入待机模式。在步骤S110中，第二周边电路群130会提供第一电压V1。深度省电信号DPDMD处于第二逻辑值(低逻辑电平)。上电重置信号POR则处于高逻辑电平。上电重置信号POR处于高逻辑电平意味着控制装置110正在进行上电程序。

在步骤S120中，接口逻辑电路121会识别所接收到的命令串行CMDS是否是深度省电执行命令串行。如果命令串行CMDS被识别出是深度省电执行命令串行，接口逻辑电路121提供控制命令CCMD。控制命令CCMD的电平被移位并且被锁存后，被提供至解除命令串行译码器132。在步骤S130中，解除命令串行译码器132在时间点T1接收到控制命令CCMD依据控制命令CCMD提供具有第一电平的深度省电信号DPDMD。此时，锁存器134依据具有第一电平的深度省电信号DPDMD锁存相关信息。在本实施例中，上电重置信号POR的高逻辑电平会被锁存。在一些实施例中，上电重置信号POR的逻辑电平在时间点T1会被转态为低逻辑电平。在步骤S140中，电压调节电路135依据具有第一电平的深度省电信号DPDMD被禁能以停止提供第一电压V1。电源开关136依据具有第一逻辑电平的深度省电信号DPDMD被断开以停止传输第二电压V2。因此，控制装置110以及存储器阵列100会进入深度省电模式。在深度省电模式，存储器阵列100、第一周边电路群120、第三周边电路群140以及高电压调节器150会停止运作。

请回到步骤S120，在另一方面，如果命令串行CMDS被识别出并不是深度省电执行命令串行，模式转换流程会回到步骤S120。

在步骤S150中，在深度省电模式，解除命令串行译码器132会识别所接收到的命令串行CMDS是否是深度省电解除命令串行。如果命令串行CMDS被识别出是深度省电解除命令串行，模式转换流程会进入步骤S160。

在步骤S160中，解除命令串行译码器132会在时间点T2将深度省电信号DPDMD的第一逻辑电平转态为第二逻辑电平。在时间点T2，电压调节电路135依据具有第二逻辑电平的深度省电信号DPDMD被致能以将第二电压V2调节为第一电压V1，并提供第一电压V1。电源开关136依据具有第二逻辑电平的深度省电信号DPDMD被导通以传输第二电压V2。在时间点T2，第三周边电路群140开始运作。上电电路141提供具有低逻辑电平的上电重置信号POR，并且在时间点T3提供具有高逻辑电平的上电重置信号POR。应注意的是，时间点T3与时间点T2之间的上电延迟时间长度是被预设的，藉以确保第一电压V1的电压值能够上升到预期的电压电平。

在时间点T3，上电程序才会被开始。接下来，初始化缓存器122在时间点T3开始初始化接口逻辑电路121。在时间点T4，初始化结束。在时间点T4后，第一周边电路群120的接口逻辑电路121可开始正常运作。模式转换流程会回到S110以使控制装置110进入待机模式。也就是说，控制装置110以及存储器阵列100会在深度省电信号DPDMD转态为第二逻辑值(时间点T2)后经历时间点T3与时间点T2之间的上电延迟时间长度以及时间点T4与时间点T3之间的初使化延迟时间长度才会进入待机模式。

在本实施例中，时间点T3与时间点T2之间的上电延迟时间长度以及时间点T4与时间点T3之间的初使化延迟时间长度可以通过模拟电路143被设定。模拟电路143可以是通过定时器或计数器来实现。

请回到步骤S150，在另一方面，如果命令串行CMDS被识别出并不是深度省电解除命令串行，模式转换流程会回步骤S150。

进一步来说明电压调节电路的实施细节。请参考图4A，图4A是依据本发明一实施例所示出的电压调节电路的电路示意图。在本实施例中，电压调节电路135A包括调节器1351以及控制开关1352。调节器1351会依据参考电压VREF将第二电压V2调节为第一电压V1。控制开关1352耦接于调节器1351。控制开关1352依据具有第二逻辑电平的深度省电信号DPDMD致能调节器1351，并依据具有第一逻辑电平的深度省电信号DPDMD禁能调节器1351。

在本实施例中，调节器1351包括误差放大器EA、第一晶体管P1、第一分压电阻R1以及第二分压电阻R2。误差放大器EA的非反相输入端用以接收参考电压VREF。本实施例的参考电压VREF可例如是由能隙电路142所提供。本实施例的第一晶体管P1例如是由P型MOSFET来实现。第一晶体管P1的源极端用以接收第二电压V2。第一晶体管P1的栅极端耦接于误差放大器EA的输出端。第一晶体管P1的漏极端作为电压调节电路135A的输出端。第一分压电阻R1耦接于第一晶体管P1的漏极端与误差放大器EA的反相输入端之间。第二分压电阻R2耦接于误差放大器EA的反相输入端之间与参考低电压(例如是接地)之间。调节器1351可以由低压差稳压器(Low-dropout regulator，LDO)来实现。

在本实施例中，控制开关1352包括反相器INT以及第二晶体管P2。反相器INT的输入端用以接收深度省电信号DPDMD。第二晶体管P2的源极端用以接收第二电压V2。第二晶体管P2的栅极端耦接于反相器INT的输出端。第二晶体管P2的漏极端耦接于误差放大器EA的输出端。本实施例的第二晶体管P2例如是由P型MOSFET来实现。

图4A所示的电压调节电路135A可适用于第二电压V2的电压值不同于第一电压V1的电压值的情况，也可适用于第二电压V2的电压值相同于第一电压V1的电压值的情况。在此举例来说明，第二电压V2的电压值为3伏特。当控制开关1352接收到低逻辑电平的深度省电信号DPDMD时，深度省电信号DPDMD的逻辑电平被反相器INT反相，因此第二晶体管P2被断开。调节器1351被致能以对第一电压V1的电压值进行调节。在此例中，参考电压VREF的电压值为1.2伏特。若要使第一电压V1的电压值为1.8伏特，可将第二分压电阻R2的电阻值设定为第一分压电阻R1的电阻值的两倍。由此可知，基于设计上的需求，第一电压V1的电压值能够通过调整第一分压电阻R1的电阻值、第二分压电阻R2的电阻值以及参考电压VREF的电压值的至少一者被决定。本发明并不以此例为限。

在另一方面，当控制开关1352接收到高逻辑电平的深度省电信号DPDMD时，深度省电信号DPDMD的逻辑电平被反相器INT反相。第二晶体管P2被导通。第二晶体管P2的栅极端接收到第二电压V2而被强制断开。电压调节电路135A被禁能而不提供第一电压V1。

请参考图4B，图4B是依据本发明另一实施例所示出的电压调节电路的电路示意图。在本实施例中，电压调节电路135B包括晶体管P3。晶体管P3的源极端用以接收第二电压V2。晶体管P3的栅极端用以接收深度省电信号DPDMD。晶体管P3的漏极端用以作为电压调节电路135B的输出端。

图4B所示的电压调节电路135B适用于第二电压V2的电压值相同于第一电压V1的电压值的情况。当晶体管P3的栅极端接收到低逻辑电平的深度省电信号DPDMD时，晶体管P3被导通。因此，晶体管P3可将第二电压V2传输到晶体管P3的漏极端，藉以将第二电压V2作为第一电压V1。在另一方面，当晶体管P3的栅极端接收到高逻辑电平的深度省电信号DPDMD时，晶体管P3被断开。晶体管P3无法将第二电压V2传输到晶体管P3的漏极端。因此，电压调节电路135B无法提供第一电压V1。本实施例的晶体管P3例如是由P型MOSFET来实现。

请参考图5，图5是依据本发明一实施例所示出的深度省电模式的操作电流值对应于待机模式的操作电流值的关系图。关系图500示出了深度省电模式的操作电流值ICC2对应于待机模式的操作电流值ICC1的关系。待机模式的操作电流值ICC1例如是关连于制程线宽以及用于控制装置的组件数量。应注意的是，无论待机模式的操作电流值ICC1的多寡(0～50微安培)，深度省电模式的操作电流值ICC2都能够被控制在低于0.405微安培。甚至在待机模式的操作电流值ICC1的10～50微安培区间，深度省电模式的操作电流值ICC2被控制在低于0.2微安培。由此可知，深度省电模式的操作电流值ICC2明显低于一规格值(1微安培)。

综上所述，在待机模式中，第一周边电路群在识别出命令串行是深度省电执行命令串行时，提供控制命令。第二周边电路群的解除命令串行译码器依据控制命令提供具有第一逻辑值的深度省电信号，使得存储器系统进入深度省电模式。此外，在深度省电模式中，解除命令串行译码器识别出命令串行是深度省电解除命令串行时，将深度省电信号的第一逻辑值转态为第二逻辑值，使得存储器系统进入待机模式。在深度省电模式中，第一周边电路群以及存储器阵列都因为无法接收到第一电压而无法运作。因此，本发明能够进一步降低深度省电模式的功率消耗。除此之外，解除命令串行译码器是被配置于第二周边电路群。本发明能够有效且正确地解除深度省电模式。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种控制装置，适用于控制存储器阵列，其特征在于，包括：

第一周边电路群，耦接于所述存储器阵列，经配置以与所述存储器阵列在待机模式下通过第一电压共同被驱动；以及

第二周边电路群，耦接于所述存储器阵列以及所述第一周边电路群，经配置以通过第二电压被驱动，包括：

输入输出缓充器，耦接于所述第一周边电路群，经配置以接收命令串行，其中所述第一周边电路群在识别出所述命令串行是深度省电执行命令串行时提供控制命令；

解除命令串行译码器，耦接于所述输入输出缓充器，经配置以：

当接收到所述控制命令时，提供具有第一逻辑值的深度省电信号，使所述第二周边电路群依据具有所述第一逻辑值的所述深度省电信号停止提供所述第一电压，并使所述控制装置以及所述存储器阵列进入深度省电模式，并且

当在所述深度省电模式识别出所述命令串行是深度省电解除命令串行时，将所述深度省电信号的所述第一逻辑值转态为第二逻辑值，使所述第二周边电路群依据具有所述第二逻辑值的所述深度省电信号提供所述第一电压，并使所述控制装置以及所述存储器阵列进入所述待机模式，

其中在所述待机模式中，所述存储器阵列以及所述第一周边电路群被驱动，

其中在所述深度省电模式中，所述存储器阵列以及所述第一周边电路群停止被驱动。

2.根据权利要求1所述的控制装置，其特征在于，所述第二周边电路群还包括：

电平移位器，耦接于所述第一周边电路群，经配置以对所述控制命令的电压电平进行移位；以及

锁存器，耦接于所述电平移位器以及所述解除命令串行译码器，经配置以对所述控制命令进行锁存，并将所述控制命令提供至所述解除命令串行译码器。

3.根据权利要求1所述的控制装置，其特征在于，所述第二周边电路群还包括：

电压调节电路，耦接于所述存储器阵列、所述第一周边电路群以及所述解除命令串行译码器，经配置以依据具有所述第二逻辑值的所述深度省电信号将所述第二电压调节为第一电压并将所述第一电压提供至所述存储器阵列以及所述第一周边电路群，并且依据具有所述第一逻辑值的所述深度省电信号停止提供所述第一电压。

4.根据权利要求3所述的控制装置，其特征在于，所述电压调节电路包括：

调节器，经配置以依据参考电压将所述第二电压调节为所述第一电压；以及

控制开关，耦接于所述调节器，经配置以依据所述第二逻辑值致能所述调节器，并依据所述第一逻辑值禁能所述调节器。

5.根据权利要求4所述的控制装置，其特征在于，所述调节器包括：

误差放大器，所述误差放大器的非反相输入端用以接收所述参考电压；

第一晶体管，所述第一晶体管的源极端用以接收所述第二电压，所述第一晶体管的栅极端耦接于所述误差放大器的输出端，其中所述第一晶体管的漏极端作为所述电压调节电路的输出端；

第一分压电阻，耦接于所述第一晶体管的漏极端与所述误差放大器的反相输入端之间；以及

第二分压电阻，耦接于所述误差放大器的反相输入端之间与参考低电压之间。

6.根据权利要求5所述的控制装置，其特征在于，所述控制开关包括：

反相器，所述反相器的输入端用以接收所述深度省电信号；以及

第二晶体管，所述第二晶体管的源极端用以接收所述第二电压，所述第二晶体管的栅极端耦接于所述反相器的输出端，所述第二晶体管的漏极端耦接于比较器的输出端。

7.根据权利要求3所述的控制装置，其特征在于，所述第一电压的电压值等于所述第二电压的电压值，其中所述电压调节电路包括：

晶体管，所述晶体管的源极端用以接收所述第二电压，所述晶体管的栅极端用以接收所述深度省电信号，所述晶体管的漏极端用以作为所述电压调节电路的输出端。

8.根据权利要求1所述的控制装置，其特征在于，所述第二周边电路群还包括：

第三周边电路群，经配置以在所述待机模式通过所述第二电压被驱动，并且在所述深度省电模式停止被驱动。

9.根据权利要求8所述的控制装置，其特征在于，所述第二周边电路群还包括：

电源开关，耦接于所述第三周边电路群以及所述解除命令串行译码器，经配置以依据具有所述第二逻辑值的所述深度省电信号将所述第二电压提供至所述第三周边电路群，并且依据具有所述第一逻辑值的所述深度省电信号停止将所述第二电压提供至所述第三周边电路群。

10.根据权利要求1所述的控制装置，其特征在于，所述第一周边电路群包括：

接口逻辑电路，耦接于所述输入输出缓充器，经配置以经由所述输入输出缓充器接收所述命令串行，在识别出所述命令串行是所述深度省电执行命令串行时，对所述深度省电执行命令串行进行译码以产生所述控制命令，并且将所述控制命令提供至所述第二周边电路群。

11.根据权利要求1所述的控制装置，其特征在于，所述控制装置在所述深度省电信号转态为所述第二逻辑值后经历上电延迟时间长度以及初使化延迟时间长度以进入待机模式。

12.一种存储器系统，其特征在于，包括：

存储器阵列；以及

如权利要求1至11中的任一项的控制装置，经配置以对存储器阵列进行控制，

其中在所述待机模式中，所述存储器阵列以及所述第一周边电路群被驱动，

其中在所述深度省电模式中，所述存储器阵列以及所述第一周边电路群停止被驱动。