TWI625736B - 快閃記憶體儲存裝置 - Google Patents

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Abstract

一種快閃記憶體儲存裝置，具有多種操作模式。快閃記憶體儲存裝置包括記憶體控制電路以及記憶體晶胞陣列。記憶體控制電路用以控制快閃記憶體儲存裝置操作在多種操作模式其中之一。所述操作模式包括低待機電流模式。記憶體晶胞陣列耦接至記憶體控制電路。記憶體晶胞陣列用以儲存資料。所述資料包括唯讀記憶體資料。記憶體控制電路依據第一指令控制快閃記憶體儲存裝置進入低待機電流模式。記憶體控制電路依據第二指令從低待機電流模式喚醒快閃記憶體儲存裝置。快閃記憶體儲存裝置操作在低待機電流模式時，唯讀記憶體資料被保持。

Description

快閃記憶體儲存裝置
本發明是有關於一種記憶體儲存裝置，且特別是有關於一種快閃記憶體儲存裝置。
隨著電子科技的演進，電子裝置成為人們生活中必要的工具。而為了提供長效且大量的資料儲存的功能，非揮發性記憶體成為重要的資料儲存媒介。並且，在現今的電子產品中，快閃記憶體是為較為受歡迎的非揮發性記憶體中的一種。快閃記憶體儲存裝置的操作模式主要包括主動模式(active mode)、正常待機模式(normal standby mode)以及深度省電模式(deep power down mode)。
在現有技術中，快閃記憶體儲存裝置需要接收指令以進入深度省電模式。進入深度省電模式的快閃記憶體儲存裝置的動態操作均被停止，其優勢為所消耗的電流非常低，惟要喚醒進入深度省電模式的快閃記憶體儲存裝置通常需要花費相當多的時間。所花費的時間通常是用來復原快閃記憶體儲存裝置內部的電路設定。
另一方面，雖然在正常待機模式的快閃記憶體儲存裝置所消耗的電流較高，但是其喚醒時間較短。在正常待機模式的快閃記憶體儲存裝置所消耗的電流通常是由於在此模式中，電壓產生器電路仍需要工作以提供高電壓給字元線解碼器電路。因此，目前在正常待機模式的快閃記憶體儲存裝置所消耗的電流仍無法有效降低。
本發明提供一種快閃記憶體儲存裝置，其操作在低待機電流模式(low standby current mode)時，待機電流小且喚醒時間短。
本發明的快閃記憶體儲存裝置具有多種操作模式。快閃記憶體儲存裝置包括記憶體控制電路以及記憶體晶胞陣列。記憶體控制電路用以控制快閃記憶體儲存裝置操作在多種操作模式其中之一。所述操作模式包括低待機電流模式。記憶體晶胞陣列耦接至記憶體控制電路。記憶體晶胞陣列用以儲存資料。所述資料包括唯讀記憶體資料。記憶體控制電路依據第一指令控制快閃記憶體儲存裝置進入低待機電流模式。記憶體控制電路依據第二指令從低待機電流模式喚醒快閃記憶體儲存裝置。快閃記憶體儲存裝置操作在低待機電流模式時，唯讀記憶體資料(read-only memory data，ROM data)被保持。
本發明的快閃記憶體儲存裝置具有多種操作模式。快閃記憶體儲存裝置包括記憶體控制電路以及記憶體晶胞陣列。記憶體控制電路用以控制快閃記憶體儲存裝置操作在多種操作模式其中之一。所述操作模式包括低待機電流模式。記憶體晶胞陣列耦接至記憶體控制電路。記憶體晶胞陣列用以儲存資料。所述資料包括唯讀記憶體資料。記憶體控制電路依據第一指令控制快閃記憶體儲存裝置進入低待機電流模式。記憶體控制電路依據第二指令從低待機電流模式喚醒快閃記憶體儲存裝置。操作模式包括正常待機模式以及深度省電模式。快閃記憶體儲存裝置操作在低待機電流模式、正常待機模式以及深度省電模式分別具有第一電流、第二電流以及第三電流。第一電流小於第二電流並且大於第三電流。
基於上述，在本發明的示範實施例中，快閃記憶體儲存裝置依據指令控制進入或離開低待機電流模式。並且快閃記憶體儲存裝置操作在低待機電流模式時，唯讀記憶體資料被保持。因此，快閃記憶體儲存裝置操作在低待機電流模式時，其待機電流小且喚醒時間短。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、電磁波或任何其他一或多個訊號。
圖1繪示本發明一實施例之快閃記憶體儲存裝置的概要示意圖。請參考圖1，本實施例之快閃記憶體儲存裝置100包括記憶體控制電路110以及記憶體晶胞陣列120。記憶體晶胞陣列120耦接至記憶體控制電路110。記憶體控制電路110用以控制快閃記憶體儲存裝置100操作在多種操作模式其中之一。記憶體晶胞陣列120用以儲存資料。在本實施例中，快閃記憶體儲存裝置100的操作模式包括低待機電流模式、正常待機模式以及深度省電模式。
在本實施例中，記憶體控制電路110控制快閃記憶體儲存裝置100操作深度省電模式，以進一步降低記憶體控制電路110操作在正常待機模式時的待機電流。在深度省電模式中，降低待機電流的方式例如是停止(turn off)快閃記憶體儲存裝置100在正常待機模式時的各種操作，或者藉由電源阻障機制(power blocking scheme)來阻障(block)快閃記憶體儲存裝置100中各元件操作所需的電源。在本實施例中，記憶體控制電路110例如依據深度省電指令來控制快閃記憶體儲存裝置100進入深度省電模式，並且依據喚醒指令來控制快閃記憶體儲存裝置100離開深度省電模式進入正常待機模式。
因此，在本實施例中，快閃記憶體儲存裝置100操作在正常待機模式的電流(第二電流)大於操作在深度省電模式的電流(第三電流)。在本實施例中，快閃記憶體儲存裝置100從正常待機模式被喚醒的時間(第二喚醒時間)是短於從深度省電模式被喚醒的時間(第三喚醒時間)。在本實施例中，快閃記憶體儲存裝置100的操作模式更包括低待機電流模式。低待機電流模式的待機電流(第一電流)小於第二電流並且大於第三電流。低待機電流模式的喚醒時間(第一喚醒時間)長於第二喚醒時間並且短於第三喚醒時間。以下提出多個實施例來說明本發明的低待機電流模式。
在本實施例中，記憶體控制器電路110以及記憶體晶胞陣列120的電路架構可分別由所屬技術領域的任一種適合的電路來加以實施，本發明並不加以限制。其詳細步驟及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明，因此不再贅述。
圖2繪示本發明一實施例之字元線解碼器電路以及電壓產生器電路的概要示意圖。圖3繪示圖2實施例之各操作訊號的概要示意圖。請參考圖1至圖3，圖1的快閃記憶體儲存裝置100更包括電壓產生器電路200以及字元線解碼器電路300。在本實施例中，字元線解碼器電路300耦接至快閃記憶體儲存裝置100的一或多條字元線WL。電壓產生器電路200耦接至字元線解碼器電路300。電壓產生器電路200用以經由節點HV提供高電壓給字元線解碼器電路300以作為操作所需的電源。在圖3中，標示為HV的訊號是指位於節點HV處的電壓訊號。
具體而言，在本實施例中，電壓產生器電路200包括時脈產生器210、電荷磊220 (charge pump)、參考電壓產生器230以及電壓調節器240。參考電壓產生器230經由第一電晶體開關Q1耦接至第一電壓VP，電壓調節器240經由第二電晶體開關Q2耦接至第二電壓VSS。時脈產生器210包括第三電晶體開關(未繪示)。節點HV經由第四電晶體開關Q4耦接至第二電壓VSS。在本實施例中，時脈產生器210用以產生時脈訊號給電荷磊220。電荷磊220再依據時脈訊號來產生電壓訊號，並且輸出電壓訊號給電壓調節器240。參考電壓產生器230用以產生參考電壓訊號並且輸出參考電壓訊號給電壓調節器240。電壓調節器240依據參考電壓訊號以及電壓訊號來產生所述高電壓，並且輸出所述高電壓給字元線解碼器電路300。
在本實施例中，記憶體控制電路110依據第一指令CMD1控制快閃記憶體儲存裝置100進入低待機電流模式。記憶體控制電路110依據第二指令CMD2喚醒快閃記憶體儲存裝置100，從低待機電流模式進入正常待機模式。在本實施例中，在快閃記憶體儲存裝置100進入低待機電流模式時，控制訊號Vctrl拉高至高準位。在快閃記憶體儲存裝置100離開低待機電流模式時，控制訊號Vctrl降低至低準位。在低待機電流模式中，高準位的控制訊號Vctrl不導通第一電晶體開關Q1、第二電晶體開關Q2以及時脈產生器210中的第三電晶體開關。因此，電壓產生器電路200操作所需的電源，例如第一電壓VP以及第二電壓VSS，被阻障而不供應給其中的各電路元件，從而時脈產生器210、電荷磊220、參考電壓產生器230以及電壓調節器240停止操作。此外，在低待機電流模式中，第四電晶體開關Q4依據控制訊號Vctrl被導通，因此節點HV的電壓被拉低至第二電壓VSS，以進一步降低字元線解碼器電路的功率消耗。因此，在本實施例中，快閃記憶體儲存裝置100操作在低待機電流模式的電流(第一電流)小於操作在正常待機模式的電流(第二電流)。在圖2中，標示為 的訊號是指控制訊號Vctrl的反相訊號。
在本實施例中，記憶體晶胞陣列120儲存的資料包括唯讀記憶體資料，此唯讀記憶體資料例如是可程式化唯讀記憶體資料(programmable read-only memory data，PROM data)。快閃記憶體儲存裝置100操作在低待機電流模式時，唯讀記憶體資料被保持，例如被保持在一揮發性記憶體中。因此，快閃記憶體儲存裝置100被喚醒時從低待機電流模式進入正常待機模式或正常操作模式時，唯讀記憶體資料不需要重新被載入揮發性記憶體，因此其喚醒時間tLSTB短。在本實施例中，快閃記憶體儲存裝置100在深度省電模式中，唯讀記憶體資料不被保持。因此，快閃記憶體儲存裝置100在被喚醒時其唯讀記憶體資料需要重新被載入揮發性記憶體從而其喚醒時間長。因此，在本實施例中，快閃記憶體儲存裝置100從低待機電流模式被喚醒的時間(第一喚醒時間)短於從深度省電模式被喚醒的時間(第三喚醒時間)。
在本實施例中，電壓產生器電路200以及字元線解碼器電路300的電路架構可分別由所屬技術領域的任一種適合的電路來加以實施，本發明並不加以限制。其詳細步驟及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明，因此不再贅述。
圖4繪示本發明另一實施例之字元線解碼器電路以及電壓產生器電路的概要示意圖。圖5繪示圖4實施例之各操作訊號的概要示意圖。請參考圖2至圖5，本實施例之字元線解碼器電路以及電壓產生器電路類似於圖2實施例，惟兩者之間主要的差異例如在於節點HV沒有經由電晶體開關耦接至第二電壓VSS。在本實施例中，在低待機電流模式中，節點HV的電壓被浮接，因此以較慢的速度被拉低至第二電壓VSS。另外，本發明之實施例的記憶體儲存裝置的操作方法可以由圖1至圖3實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，在本發明的示範實施例中，快閃記憶體儲存裝置的操作模式包括低待機電流模式。快閃記憶體儲存裝置操作在低待機電流模式的待機電流較操作在正常待機模式的待機電流小。快閃記憶體儲存裝置依據指令進入低待機電流模式或離開低待機電流模式而回到正常待機模式。快閃記憶體儲存裝置從低待機電流模式被喚醒的時間較從深度省電模式被喚醒的時間短。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧快閃記憶體儲存裝置
110‧‧‧記憶體控制電路
120‧‧‧記憶體晶胞陣列
200‧‧‧電壓產生器電路
210‧‧‧時脈產生器
220‧‧‧電荷磊
230‧‧‧參考電壓產生器
240‧‧‧電壓調節器
300‧‧‧字元線解碼器電路
WL‧‧‧字元線
HV‧‧‧節點、節點的電壓訊號
Q1、Q2、Q4‧‧‧電晶體開關
VP‧‧‧第一電壓
VSS‧‧‧第二電壓
Vctrl‧‧‧控制訊號
‧‧‧控制訊號的反相訊號
CMD1‧‧‧第一指令
CMD2‧‧‧第二指令
tLSTB‧‧‧喚醒時間
圖1繪示本發明一實施例之快閃記憶體儲存裝置的概要示意圖。 圖2繪示本發明一實施例之字元線解碼器電路以及電壓產生器電路的概要示意圖。 圖3繪示圖2實施例之各操作訊號的概要示意圖。 圖4繪示本發明另一實施例之字元線解碼器電路以及電壓產生器電路的概要示意圖。 圖5繪示圖4實施例之各操作訊號的概要示意圖。

Claims (9)

  1. 一種快閃記憶體儲存裝置，具有多種操作模式，並且該快閃記憶體儲存裝置包括：一記憶體控制電路，用以控制該快閃記憶體儲存裝置操作在該些操作模式其中之一，其中該些操作模式包括一低待機電流模式；以及一記憶體晶胞陣列，耦接至該記憶體控制電路，用以儲存資料，該資料包括唯讀記憶體資料，其中該記憶體控制電路依據一第一指令控制該快閃記憶體儲存裝置進入該低待機電流模式，並且依據第二指令從該低待機電流模式喚醒該快閃記憶體儲存裝置，其中該快閃記憶體儲存裝置操作在該低待機電流模式時，該唯讀記憶體資料被保持，其中該些操作模式包括一正常待機模式以及一深度省電模式，以及該快閃記憶體儲存裝置操作在該低待機電流模式、該正常待機模式以及該深度省電模式分別具有一第一電流、一第二電流以及一第三電流，其中該第一電流小於該第二電流並且大於該第三電流。
  2. 如申請專利範圍第1項所述的快閃記憶體儲存裝置，其中該些操作模式包括一正常待機模式以及一深度省電模式，以及該快閃記憶體儲存裝置從該低待機電流模式、該正常待機模式以及該深度省電模式被喚醒分別需要一第一喚醒時間、一第二喚醒 時間以及一第三喚醒時間，其中該第一喚醒時間長於該第二喚醒時間並且短於該第三喚醒時間。
  3. 如申請專利範圍第1項所述的快閃記憶體儲存裝置，更包括：一字元線解碼器電路，耦接至該快閃記憶體儲存裝置的多條字元線；以及一電壓產生器電路，耦接至該字元線解碼器電路，用以經由一節點提供一高電壓給該字元線解碼器電路，其中在該低待機電流模式，該電壓產生器電路當中的多個電晶體開關依據一控制訊號不導通。
  4. 如申請專利範圍第3項所述的快閃記憶體儲存裝置，其中該電壓產生器電路包括一時脈產生器、一參考電壓產生器以及一電壓調節器，以及該參考電壓產生器經由一第一電晶體開關耦接至一第一電壓，該電壓調節器經由一第二電晶體開關耦接至一第二電壓，以及該時脈產生器包括一第三電晶體開關，其中在該低待機電流模式，該第一電晶體開關、該第二電晶體開關以及該第三電晶體開關依據該控制訊號不導通。
  5. 如申請專利範圍第4項所述的快閃記憶體儲存裝置，其中該節點經由一第四電晶體開關耦接至該第二電壓，在該低待機電流模式，該第四電晶體開關依據該控制訊號被導通，以將該節點的電壓拉至該第二電壓。
  6. 如申請專利範圍第3項所述的快閃記憶體儲存裝置，其中在該低待機電流模式，該節點被浮接。
  7. 一種快閃記憶體儲存裝置，具有多種操作模式，並且該快閃記憶體儲存裝置包括：一記憶體控制電路，用以控制該快閃記憶體儲存裝置操作在該些操作模式其中之一，其中該些操作模式包括一低待機電流模式；以及一記憶體晶胞陣列，耦接至該記憶體控制電路，用以儲存資料，該資料包括唯讀記憶體資料，其中該記憶體控制電路依據一第一指令控制該快閃記憶體儲存裝置進入該低待機電流模式，並且依據第二指令從該低待機電流模式喚醒該快閃記憶體儲存裝置，其中該些操作模式包括一正常待機模式以及一深度省電模式，以及該快閃記憶體儲存裝置操作在該低待機電流模式、該正常待機模式以及該深度省電模式分別具有一第一電流、一第二電流以及一第三電流，其中該第一電流小於該第二電流並且大於該第三電流。
  8. 如申請專利範圍第7項所述的快閃記憶體儲存裝置，更包括：一字元線解碼器電路，耦接至該快閃記憶體儲存裝置的多條字元線；以及 一電壓產生器電路，耦接至該字元線解碼器電路，用以經由一節點提供一高電壓給該字元線解碼器電路，其中在該低待機電流模式，該電壓產生器電路當中的多個電晶體開關依據一控制訊號不導通。
  9. 如申請專利範圍第8項所述的快閃記憶體儲存裝置，其中該電壓產生器電路包括一時脈產生器、一參考電壓產生器以及一電壓調節器，以及該參考電壓產生器經由一第一電晶體開關耦接至一第一電壓，該電壓調節器經由一第二電晶體開關耦接至一第二電壓，以及該時脈產生器包括一第三電晶體開關，其中在該低待機電流模式，該第一電晶體開關、該第二電晶體開關以及該第三電晶體開關依據該控制訊號不導通。
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