CN113724767A - 半导体存储装置及快闪存储器运行方法 - Google Patents

半导体存储装置及快闪存储器运行方法 Download PDF

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Abstract

本发明提供一种快闪存储器等半导体存储装置及快闪存储器运行方法，所述半导体存储装置，其可自动解除深度省电模式。本发明的半导体存储装置包含：标准命令I/F电路及DPD控制器，通过外部电源电压而运行；以及内部电路，通过从电压供给节点供给的内部电压而运行。DPD控制器在对标准命令I/F电路输入了标准命令时，检测是否为DPD模式，在检测到DPD模式的情况下，使内部电路从DPD模式恢复。在内部电路恢复后，执行标准命令。

Description

半导体存储装置及快闪存储器运行方法
技术领域
本发明涉及一种快闪存储器等半导体存储装置及快闪存储器运行方法，尤其涉及待机模式或深度省电模式的运行。
背景技术
与非(Not AND，NAND)型快闪存储器(flash memory)能以页面为单位进行读出或编程(program)，而且以块(block)为单位进行擦除。专利文献1所示的快闪存储器公开了下述技术，即：在待机模式(stand-by mode)与正常运行模式下，将不同的电源电压供给至页面缓冲器/读出电路，由此减少待机模式的消耗电力。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2006-252748号公报
发明内容
[发明所要解决的问题]
快闪存储器有主动模式和待机模式，所述主动模式响应来自用户的命令而进行读出、编程、擦除等，所述待机模式可受理来自用户的命令。待机模式下，限制内部电路的运行以使消耗电力成为一定以下，但在从用户输入了命令的情况下，必须立即响应所述命令。因此，即便称为待机模式，也在逻辑电路或寄存器(register)等的易失性电路产生扑电泄漏电流(off-leak current)，扑电泄漏电流伴随元件尺寸的缩小而增加，而且在使用内部电源电压的情况下必须使内部电源电压检测电路运行，而消耗某种程度的电力。即，难以削减待机模式下的消耗电流。
为了进一步削减待机模式下的消耗电力，视快闪存储器而定有时搭载着深度省电模式(deep power-down mode，以下称为DPD模式)。DPD模式下，关停向用于待机模式的一部分内部电路的内部供给电源，削减扑电泄漏电流。DPD模式例如通过DPD开始命令而进入所述模式，通过DPD解除命令而从所述模式复原。关于从DPD模式的复原，为了使关停的电路正常运行而需要一定的时间，但是另一方面，有可大幅度地减少消耗电力的优点。
图1A中表示搭载了串行外设接口(Serial Peripheral interface，SPI)功能的NAND型快闪存储器向DPD模式跳转时的运行波形的一例。待机模式时，通过将芯片选择信号/CS设为低电平从而选择快闪存储器，在此期间中与时钟信号同步地从数据输入端子DI输入DPDDPD命令(B9h)。快闪存储器在从输入DPD命令起经过了一定期间tDP的时刻TDPD，跳转至DPD模式，阻断向特定的内部电路的内部供给电压。时刻TDPD之前的期间中，消耗待机模式的电流，时刻TDPD之后的期间中，消耗DPD模式的电流。
另外，图1B中表示从DPD模式复原时的运行波形的一例。待机模式时，通过将芯片选择信号/CS设为低电平从而选择快闪存储器，在此期间中与时钟信号同步地从数据输入端子DI输入解除DPD模式的DPD解除命令(ABh)。快闪存储器从输入DPD解除命令起，在tRES的期间中对关停的内部电路供给电力，在时刻TST复原为内部电路进行正常运行的状态。在时刻TST之前，消耗DPD模式的电流，在时刻TST之后，消耗待机模式的电流。
图2为支持DPD模式的NAND型快闪存储器的内部框图。快闪存储器10包含DPD控制器20、存储器单元阵列(memory cell array)30、行解码器40、页面缓冲器/读出电路50、外围电路60及高电压电路70等。对快闪存储器10供给外部电源电压(例如3.3V)VCC，DPD控制器20直接使用外部电源电压VCC而运行。在外部电源电压VCC与内部电路之间连接P沟道金属氧化物半导体(Positive channel Metal Oxide Semiconductor，PMOS)晶体管P，对晶体管P的栅极施加DPD使能信号DPDEN。在主动模式及待机模式时，DPD控制器20生成L电平的DPD使能信号DPDEN，使晶体管P导通。由此，对各内部电路经由电压供给节点INTVDD供给内部电压VDD。在DPD模式时，DPD控制器20生成H电平的DPD使能信号DPDEN，将晶体管P设为非导通。由此，关停外部电源电压VCC的供给，内部电路的运行停止。
在解除DPD模式的情况下，如图1B所示，用户从外部输入DPD解除命令(ABh)。DPD控制器20响应DPD解除命令的输入，使DPD使能信号DPDEN过渡为L电平，使晶体管P导通，开始从外部电源电压VCC向内部电路供给电力。由此，内部电路在期间tRES后复原为可运行的状态。
如此，对于现有的快闪存储器来说，为了使用DPD模式，用户不仅必须输入DPD命令，而且必须输入DPD解除命令，对于不支持DPD命令及DPD解除命令的快闪存储器控制器来说，有无法使用DPD模式等问题。
本发明解决这种现有的问题，其目的在于提供一种半导体存储装置，此半导体存储装置无需用于解除深度省电模式的专用的命令而可解除深度省电模式。
[解决问题的技术手段]
本发明的快闪存储器的运行方法包括：当输入了包含读出、编程或擦除的标准命令时，检测是否为阻断向特定电路的电力供给的深度省电模式的步骤；在检测到深度省电模式的情况下，解除所述深度省电模式的步骤；以及在所述特定电路复原后，执行所述标准命令的步骤。
本发明的快闪存储器的一个实施方式中，在未检测到所述深度省电模式的情况下，不解除深度省电模式而执行所述输入的标准命令。本发明的快闪存储器的一个实施方式中，所述解除的步骤使根据所述标准命令的种类而选择的特定电路复原。本发明的快闪存储器的一个实施方式中，所述解除的步骤包含：使连接于电源电压与所述特定电路之间的切换晶体管导通。本发明的快闪存储器的一个实施方式中，所述深度省电模式从待机模式跳转，且进一步减少待机模式的消耗电力。
本发明的半导体存储装置包含：外围电路；检测部件，当从外部输入了包含读出、编程或擦除的标准命令时，检测是否为阻断向所述外围电路的一个或多个特定电路的电力供给的深度省电模式；解除部件，在检测到深度省电模式的情况下，解除所述深度省电模式；以及执行部件，在所述特定电路复原后，执行所述标准命令。
本发明的半导体存储装置的一个实施方式中，在未检测到所述深度省电模式的情况下，不通过所述解除部件解除深度省电模式而执行所述标准命令。本发明的半导体存储装置的一个实施方式中，所述解除部件使根据所述标准命令的种类而选择的特定电路复原。本发明的半导体存储装置的一个实施方式中，所述解除部件包含分别连接于外部电源电压与多个特定电路之间的多个切换晶体管，所述解除部件使所述多个晶体管的任一个导通。本发明的半导体存储装置的一个实施方式中，所述半导体存储装置为快闪存储器。
[发明的效果]
根据本发明，无需用于解除深度省电模式的专用的命令而可响应标准命令的输入来解除深度省电模式，且迅速执行所输入的标准命令。
附图说明
图1A为表示现有的快闪存储器的向DPD模式跳转时的运行波形的一例的图；
图1B为表示现有的快闪存储器的解除DPD模式时的运行波形的一例的图；
图2为表示现有的快闪存储器的内部构成的图；
图3为表示本发明的实施例的快闪存储器的内部构成的图；
图4为表示本发明的实施例的DPD模式的解除顺序的流程；
图5为表示本发明的另一实施例的标准命令与恢复的电压供给节点与复原时间的关系的表。
[符号的说明]
10、100：快闪存储器
20、120：DPD控制器
30、130：存储器单元阵列
40：行解码器
50：页面缓冲器/读出电路
60、160、170：外围电路
70：高电压电路
110：标准命令I/F电路
140：行解码器(外围电路)
150：页面缓冲器/读出电路(外围电路)
180：高电压电路(外围电路)
ABh：DPD解除命令
B9h：DPDDPD命令
DEC：解码结果
DI：数据输入端子
DPDEN、DPDEN1、DPDEN2：DPD使能信号
INTVDD、INTVDD1、INTVDD2：电压供给节点
P：PMOS晶体管
P1、P2：晶体管
S100～S130：步骤
TDPD、TST：时刻
tDP：一定期间
tRES：期间
VCC：外部电源电压
/CS：芯片选择信号
具体实施方式
本发明的半导体存储装置并无特别限定，例如在NAND型或者或非(Not OR，NOR)型的快闪存储器等中实施。
[实施例]
接下来，参照附图对本发明的实施例进行详细说明。图3为表示本发明的实施例的NAND型快闪存储器的概略内部构成的图。快闪存储器100包含：接受标准命令的标准命令接口(interface，I/F)电路110、控制向DPD模式的跳转及DPD模式的解除等的DPD控制器120、存储器单元阵列130、行解码器140、页面缓冲器/读出电路150、外围电路160、外围电路170及高电压电路180等内部电路。
本实施例的快闪存储器100能以多个电力消耗模式运行。主动模式不限制消耗电力而规格齐全(full specification)地执行标准命令(例如读出、编程、擦除)等运行。待机模式是在并非主动模式时，一边按照规定的消耗电力的要求使内部电路运行，一边以可对标准命令等的输入作出响应的方式执行运行。在待机模式下，例如停止高电压电路的电荷泵(charge pump)，或使内部供给电压降低。DPD模式为了进一步减少待机模式的消耗电力，而在待机模式时阻断向特定电路的电力供给。
标准命令I/F电路110及DPD控制器120直接使用外部电源电压VCC(例如3.3V)而运行，即，在待机模式及DPD模式时可运行。标准命令I/F电路110为用于从外部受理为了进行快闪存储器的标准运行而预先准备的标准命令的接口电路。标准命令例如为用于读出、编程、擦除等的命令。标准命令I/F电路110包含用于对输入的标准命令进行解码的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)逻辑器件，其解码结果DEC提供给DPD控制器120及外围电路160(包含用于控制标准命令的运行的控制器或状态机(state machine)等)。
DPD控制器120控制从待机模式向DPD模式的跳转及DPD模式的解除。在外部电源电压VCC与电压供给节点INTVDD1之间连接着PMOS晶体管P1，在外部电源电压VCC与电压供给节点INTVDD2之间连接着PMOS晶体管P2。在电压供给节点INTVDD1，连接着行解码器140、页面缓冲器/读出电路150、外围电路160及高电压电路180，在电压供给节点INTVDD2，连接着外围电路170。
DPD控制器120在主动模式及待机模式时，生成L电平的DPD使能信号DPDEN1、DPD使能信号DPDEN2，将晶体管P1、晶体管P2导通，向电压供给节点INTVDD1、电压供给节点INTVDD2供给外部电源电压VCC。另外，DPD控制器120在DPD模式时，使DPD使能信号DPDEN1、DPD使能信号DPDEN2过渡为H电平，将晶体管P1、晶体管P2设为非导通，阻断向电压供给节点INTVDD1、电压供给节点INTVDD2的外部电源电压VCC的电力供给。DPD使能信号DPDEN1及DPD使能信号DPDEN2例如可根据从跳转至待机模式的时间点起的经过时间以不同的时机过渡为H电平。
从待机模式向DPD模式跳转的方法并无特别限定，在某个形态中，DPD控制器120并未从用户输入用于向DPD模式跳转的命令，而响应来自外围电路160(包含控制快闪存储器的运行的控制器)的信号自动跳转至DPD模式。例如，若从外围电路160向DPD控制器120提供表示向待机模式跳转的信号，则DPD控制器120从表示向待机模式跳转的时间点起测量时间，当待机模式的持续时间超过一定时间后跳转至DPD模式，使DPD使能信号DPDEN1、DPD使能信号DPDEN2过渡为H电平，阻断来自外部电源电压VCC的电力供给。另外，在另一形态中，DPD控制器120也可响应来自用户的用于向DPD模式跳转的命令的输入而跳转至DPD模式。
关于解除DPD模式的方法，现有的快闪存储器中，需要从外部输入用于解除DPD模式的专用的命令，但本实施例中，具备不输入这种专用命令而自动解除DPD模式的功能。所述解除功能的详细将于后述，但若在DPD模式中，标准命令I/F电路110接收标准命令，则DPD控制器120响应所述标准命令而解除DPD模式，在DPD模式的复原所需要的时间经过后无缝地执行标准命令。
本实施例的DPD控制器120可使用硬件和/或软件来构成，例如可包含微型计算机、状态机、逻辑器件等。
存储器单元阵列130包含多个块，各块内包含多个NAND串(string)。NAND串可在基板上二维地形成，也可从基板的主面沿垂直方向三维地形成。另外，存储器单元可存储二值数据或多值数据。
外围电路160、外围电路170例如包含下述部分等：控制器或状态机，基于由标准命令I/F电路110所接收的标准命令等而控制快闪存储器100的运行；或错误检查和纠正(Error Checking and Correction，ECC)电路、列选择电路，进行数据的错误检测、订正。高电压电路180包含用于生成读出、编程、擦除所需要的高电压的电荷泵电路等。另外，快闪存储器100可搭载SPI(Serial Peripheral Interface)，在SPI，代替控制信号(允许地址锁存、允许命令锁存等)而与串行时钟信号同步地识别所输入的命令、地址、数据。
接下来，参照图4的流程对本实施例的快闪存储器的DPD模式的解除方法进行说明。若向标准命令I/F电路110输入标准命令(S100)，则标准命令I/F电路110将标准命令解码，将其解码结果DEC提供给DPD控制器120及外围电路160。DPD控制器120若接收解码结果DEC，则判定是否为DPD模式(S110)。在判定为DPD模式的情况下，DPD控制器120解除DPD模式(S120)。即，DPD控制器120使DPD使能信号DPDEN1、DPD使能信号DPDEN2从H电平过渡为L电平，将晶体管P1、晶体管P2设为导通状态，从外部电源电压VCC向电压供给节点INTVDD1、电压供给节点INTVDD2供给电力。由此，对行解码器140、页面缓冲器/读出电路150、外围电路160从电压供给节点INTVDD1供给内部电压VDD1，对外围电路170从电压供给节点INTVDD2供给内部电压VDD2。这些外围电路140～外围电路180在图1B所示的经过了tRES期间的时刻TST复原为可运行的状态。
若外围电路140～外围电路180的复原结束，则外围电路160基于来自标准命令I/F电路110的解码结果DEC而执行标准命令的运行(S130)。通过解除DPD模式从而进行外围电路的复原的期间中(tRES)为禁止向快闪存储器进行存取的忙碌期间，本实施例中，在经过tRES期间后无缝地执行标准命令。
另一方面，DPD控制器120在输入了标准命令时判定为并非DPD模式的情况下(S110)，不解除DPD(即，DPD使能信号DPDEN1、DPD使能信号DPDEN2已处于L电平)，通过外围电路160来立即执行标准命令的运行(S130)。
作为具体的运行例，若在DPD模式中，读出、编程或擦除命令输入至标准命令I/F电路110，则DPD控制器120为了解除DPD模式，而使DPD使能信号DPDEN1、DPD使能信号DPDEN2过渡为L电平以使晶体管P1、晶体管P2导通。接着，在图1B所示的tRES期间中进行内部电路的复原，然后立即执行读出、编程或擦除。
如此，根据本实施例，对输入标准命令作出响应而自动解除DPD模式，因此无需输入解除DPD模式的专用的命令，即便是不支持DPD模式的解除命令的快闪存储器，也可解除DPD模式。进而，若为自动控制从待机模式向DPD模式跳转的快闪存储器(即，无需用于向DPD模式跳转的专用的命令)，则可不进行与DPD模式相关的所有命令的用户输入，而自动进行向DPD模式的跳转及解除。
接下来，对本发明的另一实施例进行说明。所述实施例中，DPD控制器120响应标准命令的输入而使内部电路一律从DPD模式复原，但本实施例中，根据标准命令的种类来选择复原的内部电路。图5所示的表中，表示本实施例的标准命令、复原的电压供给节点与复原(恢复)时间的关系。标准命令中，除了读出、编程及擦除以外，有状态读取(Status Read)或标识符(Identifier，ID)读取等。状态读取为读出快闪存储器是否为准备(ready)状态，是否为写入保护模式，是否为编程/擦除运行中的命令，ID读取为读出制造厂商或制品识别的命令。
DPD控制器120在标准命令相当于状态读取或ID读取的情况下，仅使DPD使能信号DPDEN1过渡为L电平，使晶体管P1导通，仅恢复电压供给节点INTVDD1。此时，仅恢复电压供给节点INTVDD1便可，因而可加快恢复时间。另一方面，在标准命令相当于编程、读出、擦除的情况下，DPD控制器120使DPD使能信号DPDEN1、DPD使能信号DPDEN2两者过渡为L电平，使晶体管P1、晶体管P2导通，恢复电压供给节点INTVDD1、电压供给节点INTVDD2两者。此处，恢复时间为标准时间。
如此，根据本实施例，可根据标准命令的运行内容以适当的恢复时间解除DPD模式，执行标准命令。
所述实施例中，表示了对电压供给节点INTVDD1、电压供给节点INTVDD2供给外部电源电压VCC的示例，但其为一例，也可对电压供给节点INTVDD1、电压供给节点INTVDD2供给其它的内部电压而不从外部电源电压VCC直接供给。
对本发明的优选实施方式进行了详述，但本发明不限定于特定的实施方式，可在权利要求所记载的发明的主旨的范围内进行各种变形、变更。

Claims (10)

1.一种快闪存储器运行方法，包括：
当输入了包含读出、编程或擦除的标准命令时，检测是否为阻断向特定电路的电力供给的深度省电模式的步骤；
在检测到深度省电模式的情况下，解除所述深度省电模式的步骤；以及
在所述特定电路复原后，执行所述标准命令的步骤。
2.根据权利要求1所述的快闪存储器运行方法，其中，
在未检测到所述深度省电模式的情况下，不解除深度省电模式而执行所述输入的标准命令。
3.根据权利要求1所述的快闪存储器运行方法，其中，
所述解除的步骤使根据所述标准命令的种类而选择的特定电路复原。
4.根据权利要求1所述的快闪存储器运行方法，其中，
所述解除的步骤包含：使连接于电源电压与所述特定电路之间的切换晶体管导通。
5.根据权利要求1所述的快闪存储器运行方法，其中，
所述深度省电模式从待机模式跳转，且进一步减少待机模式的消耗电力。
6.一种半导体存储装置，包括：
外围电路；
检测部件，当从外部输入了包含读出、编程或擦除的标准命令时，检测是否为阻断向所述外围电路的一个或多个特定电路的电力供给的深度省电模式；
解除部件，在检测到深度省电模式的情况下，解除所述深度省电模式；以及
执行部件，在所述特定电路复原后，执行所述标准命令。
7.根据权利要求6所述的半导体存储装置，其中，
在未检测到所述深度省电模式的情况下，不通过所述解除部件解除深度省电模式而执行所述标准命令。
8.根据权利要求6所述的半导体存储装置，其中，
所述解除部件使根据所述标准命令的种类而选择的特定电路复原。
9.根据权利要求6所述的半导体存储装置，其中，
所述解除部件包含分别连接于外部电源电压与多个特定电路之间的多个切换晶体管，所述解除部件使所述多个晶体管的任一个导通。
10.根据权利要求6至9中任一项所述的半导体存储装置，其中，
所述半导体存储装置为快闪存储器。
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