JP7228657B2 - 半導体記憶装置 - Google Patents

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にスタンバイモードまたはディープパワーダウンモードの動作に関する。

ＮＡＮＤ型フラッシュメモリは、ページ単位で読出しやプログラムを行い、またブロック単位で消去を行うことが可能である。特許文献１に示すフラッシュメモリは、スタンバイモードとノーマル動作モードで異なる電源電圧をページバッファ／センス回路に供給することでスタンバイモードの消費電力を減少させる技術を開示している。

特開２００６－２５２７４８号公報

フラッシュメモリでは、ユーザーからのコマンドに応答して読出し、プログラム、消去等を行うアクティブモードと、ユーザーからのコマンドを受け付け可能なスタンバイモードとがある。スタンバイモードでは、消費電力が一定以下となるように内部回路の動作が制限されるが、ユーザーからコマンドが入力された場合には、それに即座に応答しなければならない。このため、スタンバイモードと言えども、ロジック回路やレジスタ等の揮発性回路にはオフリーク電流が発生し、オフリーク電流はデバイスサイズのシュリンクに伴い増加し、また内部電源電圧を使用する場合は内部電源電圧検出回路を動作させなければならず、ある程度の電力が消費されてしまう。つまり、スタンバイモードでの消費電流を削減することが難しくなっている。

スタンバイモードでの消費電力をさらに削減するため、フラッシュメモリによってはディープパワーダウンモード（以下、ＤＰＤモードという）が搭載されているものがある。ＤＰＤモードでは、スタンバイモードのための一部の内部回路への内部供給電源をカットオフし、オフリーク電流を削減する。ＤＰＤモードは、例えば、ＤＰＤ開始コマンドにより当該モードに突入し、ＤＰＤ解除コマンドにより当該モードから復帰する。ＤＰＤモードからの復帰は、カットオフした回路を正常に動作させるために一定の時間を要するが、その代わりに、消費電力を大幅に低減できるメリットがある。

図１Ａに、ＳＰＩ機能を搭載したＮＡＮＤ型フラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号／ＣＳをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してＤＰＤＤＰＤコマンド（Ｂ９ｈ）がデータ入力端子ＤＩから入力される。フラッシュメモリは、ＤＰＤコマンドの入力から一定期間ｔＤＰが経過した時刻Ｔ_ＤＰＤで、ＤＰＤモードに移行し、特定の内部回路への内部供給電圧を遮断する。時刻Ｔ_ＤＰＤの前の期間では、スタンバイモードの電流が消費され、時刻Ｔ_ＤＰＤの後の期間では、ＤＰＤモードの電流が消費される。

また、図１Ｂに、ＤＰＤモードから復帰するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号／ＣＳをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してＤＰＳモードを解除するＤＰＤ解除コマンド（ＡＢｈ）がデータ入力端子ＤＩから入力される。フラッシュメモリは、ＤＰＤ解除コマンドの入力からｔＲＥＳの期間中にカットオフした内部回路に電力を供給し、時刻Ｔ_ＳＴで内部回路が正常な動作を行える状態に復帰する。時刻Ｔ_ＳＴの前では、ＤＰＤモードの電流が消費され、時刻Ｔ_ＳＴの後では、スタンバイモードの電流が消費される。

図２は、ＤＰＤモードをサポートするＮＡＮＤ型フラッシュメモリの内部ブロック図である。フラッシュメモリ１０は、ＤＰＤコントローラ２０、メモリセルアレイ３０、行デコーダ４０、ページバッファ／センス回路５０、周辺回路６０、高電圧回路７０等を含む。フラッシュメモリ１０には、外部電源電圧（例えば、３．３Ｖ）ＶＣＣが供給され、ＤＰＤコントローラ２０は、外部電源電圧ＶＣＣを直接用いて動作する。外部電源電圧ＶＣＣと内部回路との間には、ＰＭＯＳトランジスタＰが接続され、トランジスタＰのゲートには、ＤＰＤイネーブル信号ＤＰＤＥＮが印加される。アクティブモードおよびモードスタンバイモードのとき、ＤＰＤコントローラ１０は、ＬレベルのＤＰＤイネーブル信号ＤＰＤＥＮを生成し、トランジスタＰを導通させる。これにより、各内部回路には電圧供給ノードＩＮＴＶＤＤを介して内部電圧ＶＤＤが供給される。ＤＰＤモードのとき、ＤＰＤコントローラ１０は、ＨレベルのＤＰＤイネーブル信号ＤＰＤＥＮを生成、トランジスタＰを非導通にする。これにより、外部電源電圧ＶＣＣの供給がカットオフされ、内部回路の動作が停止される。

ＤＰＤモードを解除する場合、ユーザーは、図１に示したように、外部からＤＰＤ解除コマンド（ＡＢｈ）を入力する。ＤＰＤコントローラ１０は、ＤＰＤ解除コマンドの入力に応答して、ＤＰＤイネーブ信号ＤＰＤＥＮをＬレベルに遷移し、トランジスタＰを導通させ、外部電源電圧ＶＣＣから内部回路への電力供給を開始させる。これにより、内部回路は、期間ｔＲＥＳ後に動作可能な状態に復帰する。

このように従来のフラッシュメモリでは、ＤＰＤモードを使用するには、ユーザーは、ＤＰＤコマンドだけでなく、ＤＰＤ解除コマンドを入力しなければならず、ＤＰＤコマンド及びＤＰＤ解除コマンドをサポートしていないフラッシュメモリコントローラーではＤＰＤモードを使用することができないという課題があった。

本発明は、このような従来の課題を解決するものであり、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなくディープパワーダウンモードを解除することができる半導体記憶装置を提供することを目的とする。

本発明に係るフラッシュメモリの動作方法は、読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出するステップと、ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除するステップと、前記特定回路の復帰後、前記標準コマンドを実行するステップとを有する。

ある実施態様では、前記ディープパワーダウンモードが検出されなかった場合、ディープパワーダウンモードを解除することなく前記入力された標準コマンドを実行する。ある実施態様では、前記解除するステップは、前記標準コマンドの種類に応じて選択された特定回路を復帰させる。ある実施態様では、前記解除するステップは、電源電圧と前記特定回路との間に接続されたスイッチングトランジスタを導通させることを含む。ある実施態様では、前記ディープパワーダウンモードは、スタンバイモードから移行され、かつスタンバイモードの消費電力をさらに低減する。

本発明に係る半導体記憶装置は、メモリセルアレイと、周辺回路と、読出し、プログラムまたは消去を含む標準コマンドが外部から入力されたとき、前記周辺回路の１つまたは複数の特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出する検出手段と、ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除する解除手段と、前記特定回路の復帰後、前記標準コマンドを実行する実行手段とを含む。

ある実施態様では、前記ディープパワーダウンモードが検出されなかった場合、前記解除手段によるディープパワーダウンモードを解除することなく前記標準コマンドを実行する。ある実施態様では、前記解除手段は、前記標準コマンドの種類に応じて選択された特定回路を復帰させる。ある実施態様では、前記解除手段は、外部電源電圧と複数の特定回路との間にそれぞれ接続された複数のスイッチングトランジスタとを含み、前記解除手段は、前記複数のトランジスタのいずれかを導通させる。ある実施態様では、前記半導体記憶装置は、フラッシュメモリである。

本発明によれば、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなく標準コマンドの入力に応答してディープパワーダウンモードを解除し、かつ入力された標準コマンドを迅速に実行することができる。

従来のフラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す図である。 従来のフラッシュメモリのＤＰＤモードを解除するときの動作波形の一例を示す図である。 従来のフラッシュメモリの内部構成を示す図である。 本発明の実施例に係るフラッシュメモリの内部構成を示す図である。 本発明の実施例に係るＤＰＤモードの解除シーケンスを示すフローである。 本発明の他の実施例に係る標準コマンドとリカバリする電圧供給ノードおよび復帰時間の関係を示すテーブルである。を説明する図である。

本発明の半導体記憶装置は、特に限定をされないが、例えば、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ等において実施される。

次に、本発明の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの概略内部構成を示す図である。フラッシュメモリ１００は、標準コマンドを受け取る標準コマンドＩ／Ｆ（インターフェイス）回路１１０、ＤＰＤモードへの移行およびＤＰＤモードの解除等を制御するＤＰＤコントローラ１２０、メモリセルアレイ１３０、行デコーダ１４０、ページバッファ／センス回路１５０、周辺回路１６０、周辺回路１７０、高電圧回路１８０等の内部回路を含んで構成される。

本実施例のフラッシュメモリ１００は、複数の電力消費モードで動作可能である。アクティブモードは、消費電力の制約なしにフルスペックで標準コマンド（例えば、読出し、プログラム、消去）等の動作を実行する。スタンバイモードは、アクティブモードでないとき、決められた消費電力の要求に従い内部回路を動作させつつ標準コマンド等の入力への応答できるように動作を実行する。スタンバイモードでは、例えば、高電圧回路のチャージポンプを停止したり、内部供給電圧を低下させたりする。ＤＰＤモードは、スタンバイモードの消費電力をさらに低減するため、スタンバイモード時に特定の回路への電力供給を遮断する。

標準コマンドＩ／Ｆ回路１１０およびＤＰＤコントローラ１２０は、外部電源電圧ＶＣＣ（例えば、３．３Ｖ）を直接用いて動作され、つまり、スタンバイモードおよびＤＰＤモード時に動作可能である。標準コマンドＩ／Ｆ回路１１０は、フラッシュメモリの標準動作のために予め用意された標準コマンドを外部から受け取るためのインターフェイス回路である。標準コマンドは、例えば、読出し、プログラム、消去等のためのコマンドである。標準コマンドＩ／Ｆ回路１１０は、入力された標準コマンドをデコードするためのＣＭＯＳロジックを含み、そのデコード結果ＤＥＣは、ＤＰＤコントローラ１２０および周辺回路１６０（標準コマンドの動作を制御するためのコントローラまたはステートマシン等を含む）に提供される。

ＤＰＤコントローラ１２０は、スタンバイモードからＤＰＤモードへの移行およびＤＰＤモードの解除を制御する。外部電源電圧ＶＣＣと電圧供給ノードＩＮＴＶＤＤ１との間には、ＰＭＯＳトランジスタＰ１が接続され、外部電源電圧ＶＣＣと電圧供給ノードＩＮＴＶＤＤ２との間には、ＰＭＯＳトランジスタＰ２が接続される。電圧供給ノードＩＮＴＶＤＤ１には、行デコーダ１４０、ページバッファ－／センス回路１５０、周辺回路１６０、高電圧回路１８０が接続され、電圧供給ノードＩＮＴＶＤＤ２には、周辺回路１８０が接続される。

ＤＰＤコントローラ１２０は、アクティブモードおよびスタンバイモードのとき、ＬレベルのＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２を生成し、トランジスタＰ１、Ｐ２を導通し、電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２には、外部電源電圧ＶＣＣが供給される。また、ＤＰＤコントローラ１２０は、ＤＰＤモードのとき、ＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２をＨレベルに遷移し、トランジスタＰ１、Ｐ２を非導通にし、電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２への外部電源電圧ＶＣＣの電力供給を遮断する。ＤＰＤイネーブル信号ＤＰＤＥＮ１およびＤＰＤイネーブル信号ＤＰＤＥＮ２は、例えば、スタンバイモードに移行した時点からの経過時間に応じて異なるタイミングでＨレベルに遷移することができる。

スタンバイモードからＤＰＤモードへの移行の方法は、特に限定されないが、ある態様では、ＤＰＤコントローラ１２０は、ユーザーからのＤＰＤモードへの移行のためのコマンドの入力なしに、周辺回路１６０（フラッシュメモリの動作を制御するコントローラを含む）からの信号に応答して自動的にＤＰＤモードに移行する。例えば、周辺回路１６０からスタンバイモードへの移行を表す信号がＤＰＤコントローラ１２０へ提供されると、ＤＰＤコントローラ１２０は、スタンバイモードへの移行を表す時点から時間を計測し、スタンバイモードの継続時間が一定時間を超えるとＤＰＤモードに移行し、ＤＰＤイネーブル信号ＤＰＤＥＮ１、ＥＮ２をＨレベルに遷移し、外部電源電圧ＶＣＣからの電力供給を遮断する。また、別の態様では、ＤＰＤコントローラ１２０は、ユーザーからのＤＰＤモードへの移行のためのコマンドの入力に応答してＤＰＤモードに移行させるようにしてもよい。

ＤＰＤモードを解除する方法は、従来のフラッシュメモリでは、ＤＰＤモードを解除するための専用のコマンドを外部から入力する必要があったが、本実施例では、そのような専用コマンドを入力することなくＤＰＤモードを自動で解除する機能を備える。この解除機能の詳細は後述するが、ＤＰＤコントローラ１２０は、ＤＰＤモード中に、標準コマンドＩ／Ｆ回路１１０が標準コマンドを受け取ると、これに応答してＤＰＤモードを解除し、ＤＰＤモードの復帰に要する時間経過後にシームレスに標準コマンドが実行される。

本実施例のＤＰＤコントローラ１２０は、ハードウエアおよび／またはソフトウェアを用いて構成することができ、例えば、マイクロコンピュータ、ステートマシン、ロジック等を含むことができる。

メモリセルアレイ１３０は、複数のブロックを含み、各ブロック内に複数のＮＡＮＤストリングを含んで構成される。ＮＡＮＤストリングは、基板上に２次元的に形成されるものであっても良いし、基板の主面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、２値データまたは多値データを記憶することが可能である。

周辺回路１６０、１７０は、例えば、標準コマンドＩ／Ｆ回路１１０で受け取られた標準コマンド等に基づきフラッシュメモリ１００の動作を制御するコントローラまたはステートマシンや、データの誤り検出・訂正を行うＥＣＣ回路、列選択回路等を含む。高電圧回路１８０は、読出し、プログラム、消去に必要な高電圧を生成するためのチャージポンプ回路等を含む。また、フラッシュメモリ１００は、ＳＰＩ（Serial Peripheral Interface）を搭載することができ、ＳＰＩでは、制御信号（アドレスラッチイネーブル、コマンドラッチイネーブル等）の代わりにシリアルクロック信号に同期して、入力されたコマンド、アドレス、データを識別する。

次に、本実施例に係るフラッシュメモリのＤＰＤモードの解除方法について図４のフローを参照して説明する。標準コマンドＩ／Ｆ回路１１０に標準コマンドが入力されると（Ｓ１００）、標準コマンドＩ／Ｆ回路１１０は標準コマンドをデコードし、そのデコード結果ＤＥＣがＤＰＤコントローラ１２０および周辺回路１６０へ提供される。ＤＰＤコントローラ１２０は、デコード結果ＤＥＣを受け取ると、ＤＰＤモードであるか否かを判定する（Ｓ１１０）。ＤＰＤモードであると判定した場合、ＤＰＤコントローラ１２０は、ＤＰＤモードを解除する（Ｓ１２０）。すなわち、ＤＰＤコントローラ１２０は、ＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２をＨレベルからＬレベルに遷移し、トランジスタＰ１、Ｐ２を導通状態にし、外部電源電圧ＶＣＣから電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２へ電力を供給させる。これにより、行デコーダ１４０、ページバッファ／センス回路１５０、周辺回路１６０には、電圧供給ノードＩＮＴＶＤＤ１から内部電圧ＶＤＤ１が供給され、周辺回路１７０には、電圧供給ノードＩＮＴＶＤＤ２から内部電圧ＶＤＤ２が供給される。これらの周辺回路１４０～１８０は、図１に示すｔＲＥＳ期間が経過した時刻Ｔ_ＳＴで動作可能な状態に復帰する。

周辺回路１４０～１８０の復帰が終了すると、周辺回路１６０は、標準コマンドＩ／Ｆ回路１１０からのデコード結果ＤＥＣに基づき標準コマンドの動作を実行する（Ｓ１３０）。ＤＰＤモードの解除により周辺回路の復帰が行われている期間中（ｔＲＥＳ）は、フラッシュメモリへのアクセスが禁止されるビジー期間であり、本実施例では、ｔＲＥＳ期間の経過後にシームレスに標準コマンドが実行される。

他方、ＤＰＤコントローラ１２０は、標準コマンドが入力されたときにＤＰＤモードでないと判定された場合には（Ｓ１１０）、ＤＰＤを解除することなく（つまり、ＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２は既にＬレベルにある）、周辺回路１６０によって標準コマンドの動作が即座に実行される（Ｓ１３０）。

具体的な動作例として、ＤＰＤモード中に、読出し、プログラムまたは消去コマンドが標準コマンドＩ／Ｆ回路１１０に入力されると、ＤＰＤコントローラ１２０は、ＤＰＤモードを解除するため、トランジスタＰ１、Ｐ２を導通すべくＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２をＬレベルに遷移する。そして、図１に示すｔＲＥＳ期間中に内部回路の復帰が行われ、その後、即座に、読出し、プログラムまたは消去が実行される。

このように本実施例によれば、標準コマンドが入力されたことに応答してＤＰＤモードを自動的に解除するようにしたので、ＤＰＤモードを解除する専用のコマンドの入力が不要となり、ＤＰＤモードの解除コマンドをサポートしていないフラッシュメモリでもＤＰＤモードを解除することができる。さらに、スタンバイモードからＤＰＤモードへの移行を自動的に制御するフラッシュメモリであれば（つまり、ＤＰＤモードへの移行のための専用のコマンドを必要としない）、ＤＰＤモードに関する全てのコマンドのユーザー入力なしに、ＤＰＤモードへの移行および解除を自動的に行うことが可能になる。

次に、本発明の他の実施例について説明する。上記実施例では、ＤＰＤコントローラ１２０は、標準コマンドの入力に応答して一律にＤＰＤモードからの内部回路を復帰させたが、本実施例では、標準コマンドの種類に応じて復帰させる内部回路を選択する。図５に示すテーブルは、本実施の標準コマンドと、復帰させる電圧供給ノードと、復帰（リカバリ）時間の関係を示している。標準コマンドには、読出し、プログラムおよび消去の他に、ステータスリード（Status Read）やＩＤリードなどがある。ステータスリードは、フラッシュメモリがレディ状態か否か、書込み保護モードか否か、プログラム／消去動作中か否かを読み出すコマンドであり、ＩＤリードは、製造メーカや製品識別を読み出すコマンドである。

ＤＰＤコントローラ１２０は、標準コマンドがステータスリードまたはＩＤリードに該当する場合には、ＤＰＤイネーブル信号ＤＰＤＥＮ１のみをＬレベルに遷移し、トランジスタＰ１導通させ、電圧供給ノードＩＮＴＶＤＤ１のみをリカバリする。この場合、電圧供給ノードＩＮＴＶＤＤ１だけでのリカバリで良いため、リカバリ時間を速くすることができる。他方、標準コマンドがプログラム、読出し、消去に該当する場合には、ＤＰＤコントローラ１２０は、ＤＰＤイネーブル信号ＤＰＤＥＮ１、ＤＰＤＥＮ２の双方をＬレベルに遷移し、トランジスタＰ１、Ｐ２を導通させ、電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２の双方をリカバリする。この場合、リカバリ時間は標準である。

このように本実施例によれば、標準コマンドの動作内容に応じて適切なリカバリ時間でＤＰＤモードを解除し、標準コマンドを実行させることができる。

上記実施例では、電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２に外部電源電圧ＶＣＣが供給される例を示したが、これは一例であり、電圧供給ノードＩＮＴＶＤＤ１、ＩＮＴＶＤＤ２には、外部電源電圧ＶＣＣから直接ではなく、他の内部電圧が供給されるようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：標準コマンドＩ／Ｆ回路
１２０：ＤＰＤコントローラ
１３０：メモリセルアレイ
１４０：行デコーダ
１５０：ページバッファ／センス回路
１６０、１７０：周辺回路
１８０：高電圧回路

Claims (10)

1. 読出し、プログラムまたは消去を含む標準コマンドを外部から受け取るための標準コマンドインターフェイス回路を含むフラッシュメモリの動作方法であって、
   コマンドを受け付け可能なスタンバイモードから、電力供給源から特定回路への電力供給を遮断するディープパワーダウンモードに移行するステップと、
   前記標準コマンドインターフェイス回路を介して前記標準コマンドを受け取るステップと、
   受け取られた標準コマンドをデコードするステップと、
   前記標準コマンドのデコード結果を受け取ったことに応答してディープパワーダウンモードか否かを判定するステップと、
   ディープパワーダウンモードであると判定された場合、前記ディープパワーダウンモードを解除するステップと、
   前記特定回路の復帰後、前記標準コマンドを実行するステップとを有し、
   前記解除するステップは、前記標準コマンドの種類に応じて前記特定回路の中の選択された回路を復帰させる、動作方法。
2. 前記標準コマンドインターフェイス回路は、シリアルクロック信号に同期して前記標準コマンドを受け取るＳＰＩを含む、請求項１に記載の動作方法。
3. 前記ディープパワーダウンモードでないと判定された場合、ディープパワーダウンモードを解除することなく前記入力された標準コマンドを実行する、請求項１に記載の動作方法。
4. 前記特定回路は、メモリセルアレイを含む第１の特定回路と、第２の特定回路とを含み、
   前記解除するステップは、前記標準コマンドが読出し、プログラムまたは消去であるとき、前記第１および第２の特定回路を復帰させ、前記標準コマンドがステータスリードまたはＩＤリードであるとき、前記第２の特定回路を復帰させ、前記第２の特定回路の復帰時間は、前記第１の特定回路の復帰時間よりも短い、請求項３に記載の動作方法。
5. 前記フラッシュメモリは、ＮＡＮＤ型のフラッシュメモリである、請求項１に記載の動作方法。
6. メモリセルアレイと、
   周辺回路と、
   コマンドを受け付け可能なスタンバイモードから、電力供給源から前記周辺回路の１つまたは複数の特定回路への電力供給を遮断するディープパワーダウンモードに移行する移行手段と、
   読出し、プログラムまたは消去を含む標準コマンドを外部から受け取るための標準コマンドインターフェイス回路と、
   前記標準コマンドインターフェイス回路を介して前記標準コマンドを入力する入力手段と、
   前記入力手段から入力された前記標準コマンドをデコードするデコード手段と、
   前記デコード手段によるデコード結果を受け取ったことに応答して、ディープパワーダウンモードか否かを判定する判定手段と、
   ディープパワーダウンモードであると判定された場合、前記ディープパワーダウンモードを解除する解除手段と、
   前記特定回路の復帰後、前記標準コマンドを実行する実行手段とを含み、
   前記解除手段は、前記標準コマンドの種類に応じて前記特定回路の中の選択された回路を復帰させる、半導体記憶装置。
7. 前記標準コマンドインターフェイス回路は、シリアルクロック信号に同期して前記標準コマンドを受け取るＳＰＩを含む、請求項６に記載の半導体記憶装置。
8. 前記判定手段により前記ディープパワーダウンモードでないと判定された場合、前記実行手段は、前記解除手段によるディープパワーダウンモードを解除することなく前記標準コマンドを実行する、請求項６に記載の半導体記憶装置。
9. 前記特定回路は、メモリセルアレイを含む第１の特定回路と、第２の特定回路とを含み、前記解除手段は、前記標準コマンドが読出し、プログラムまたは消去であるとき、前記第１および第２の特定回路を復帰させ、前記標準コマンドがステータスリードまたはＩＤリードであるとき、前記第２の特定回路を復帰させ、前記第２の特定回路の復帰時間は、前記第１の特定回路の復帰時間よりも短い、請求項８に記載の半導体記憶装置。
10. 前記半導体記憶装置は、フラッシュメモリである、請求項６ないし９いずれか１つに記載の半導体記憶装置。

Images