JP3850264B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、この半導体装置の内部電圧を外部電源電圧から生成する内部電圧発生回路の構成に関する。より特定的には、内部電圧の発生動作を停止するディープパワーダウンモードの制御の構成に関する。
【０００２】
【従来の技術】
図２１は、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のアレイ部の構成を概略的に示す図である。図２１において、ビット線ＢＬおよびＺＢＬとワード線ＷＬの交差部に対応してメモリセルＭＣが配置される。図２１においては、ビット線ＢＬとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、行列状に配列され、各メモリセル行に対応してワード線ＷＬが配置され、各メモリセル列に対応してビット線ＢＬおよびＺＢＬの対が配置される。このビット線対の一方のビット線とワード線の交差部に対応してメモリセルＭＣが配置される。
【０００３】
ビット線ＢＬおよびＺＢＬに対し、スタンバイ状態時に、ビット線ＢＬおよびＺＢＬをビット線プリチャージ電圧Ｖｂｌレベルにプリチャージしかつイコライズするビット線イコライズ回路ＢＰＥと、活性化時、ビット線ＢＬおよびＺＢＬの電圧を差動増幅しかつラッチするセンスアンプＳＡが設けられる。このセンスアンプＳＡに対して、センスアンプ活性化信号／ＳＡＰの活性化時導通し、センスアンプＳＡにハイレベル電源ノードのアレイ電源電圧Ｖｄｄｓを伝達するセンス電源線に結合するセンス活性化トランジスタＡＳＰＴと、センスアンプ活性化信号ＳＡＮの活性化時導通し、活性化時センスアンプＳＡのローレベル電源ノードを接地電圧Ｖｓｓを伝達するセンス接地線に結合するセンスアンプ活性化トランジスタＡＳＮＴが設けられる。
【０００４】
メモリセルＭＣは、この電荷の形態で情報を記憶するメモリキャパシタＭＱと、ワード線ＷＬ上の信号電圧に従ってメモリセルキャパシタＭＱを対応のビット線ＢＬ（またはＺＢＬ）に結合するアクセストランジスタＭＴを含む。このアクセストランジスタＭＴは、通常、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、そのバックゲートに、負のバイアス電圧Ｖｂｂが与えられる。負のバイアス電圧ＶｂｂをアクセストランジスタＭＴのバックゲートに与えることにより、しきい値電圧の安定化、信号線と基板領域との間の寄生容量の低減およびアクセストランジスタのドレイン／ソースの接合容量の低減の実現を図る。
【０００５】
ビット線イコライズ回路ＢＰＥは、アレイ電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）のビット線プリチャージ電圧Ｖｂｌをビット線イコライズ指示信号ＢＬＥＱに従ってビット線ＢＬおよびＺＢＬに伝達する。
【０００６】
ワード線ＷＬは、選択時、アレイ電源電圧Ｖｄｄｓよりも高い電圧レベルの高電圧Ｖｐｐレベルに駆動される。選択ワード線ＷＬを高電圧Ｖｐｐレベルに駆動することにより、メモリセルのアクセストランジスタＭＴのしきい値電圧損失を伴うことなくメモリキャパシタＭＱの記憶ノードに、アレイ電源電圧ＶｄｄｓレベルのＨデータを格納する。
【０００７】
メモリキャパシタＭＱは、データを記憶するストレージノードと対向する電極ノード（セルプレートノード）に、一定のセルプレート電圧Ｖｃｐを受ける。通常、このセルプレート電圧Ｖｃｐも、アレイ電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）の電圧レベルである。
【０００８】
上述のように、ＤＲＡＭにおいては、それぞれ電圧レベルの異なる複数種類の電圧が用いられる。これらの複数種類の電圧を、外部で発生してＤＲＡＭに与える場合、システムの規模が大きくなり、またシステム全体の消費電流も増大する（配線損失が生じるため）。また、ＤＲＡＭにおいても、電源端子数が増大する。したがってこれらの複数種類の電圧は、ＤＲＡＭ内部で生成される。
【０００９】
図２２は、ＤＲＡＭの内部電圧に関連する部分の構成を概略的に示す図である。図２２において、ＤＲＡＭは、行列状に配列される複数のメモリセル（図２１のメモリセルＭＣ）を有するメモリセルアレイ９０２と、外部からのコマンドＣＭＤに従って、このコマンドが指定する動作モードを実現するための動作制御信号を生成する制御回路９０４と、制御回路９０４の制御のもとに活性化され、外部からの行アドレス信号ＲＡに従ってメモリセルアレイ９０２のアドレス指定された行に対応して配置されたワード線を選択状態へ駆動するための行選択回路９０６と、制御回路９０４により選択的に活性化され、活性化時、行選択回路９０６により選択された行上のメモリセルのデータを検知し増幅しかつラッチするセンスアンプ群９０８と、制御回路９０４の制御のもとに動作し、活性化時、外部からの列アドレス信号ＣＡに従ってメモリセルアレイ９０２のアドレス指定された列に対応するメモリセルを選択する列選択回路９１０と、外部電源電圧ＥＸＶＤＤに従って各種内部電源Ｖｐｐ、Ｖｂｂ、Ｖｂｌ、Ｖｃｐ、Ｖｄｄｓ、およびＶｄｄｐを生成する内部電圧発生回路９００を含む。
【００１０】
内部電圧発生回路９００からの周辺電源電圧Ｖｄｄｐは、制御回路９０４および行選択回路９０６へ与えられる。内部電圧発生回路９００からの高電圧Ｖｐｐは、また、行選択回路９０６へ与えられる。行選択回路９０６においては、周辺電源電圧Ｖｄｄｐを動作電源電圧として受ける行デコード回路により行選択信号が生成され、この行選択信号に従って選択された行に対応して配置されたワード線へ高電圧Ｖｐｐレベルのワード線選択信号を伝達するワードドライバとが配置される。
【００１１】
メモリセルアレイ９０２へは、ビット線プリチャージ電圧Ｖｂｌ、セルプレート電圧Ｖｃｐ、およびこのアレイの基板領域に印加される負のバイアス電圧Ｖｂｂが与えられる。センスアンプ群９０８へは、アレイ電源電圧Ｖｄｄｓが動作電源電圧として与えられる。列選択回路９１０へは、通常、周辺電源電圧Ｖｄｄｐが動作電源電圧として与えられる（列選択信号がアレイ電源電圧Ｖｄｄｓレベルであっても良い）。
【００１２】
制御回路９０４等の周辺回路を周辺電源電圧Ｖｄｄｐで動作させ、メモリセルアレイ９０２に関連するセンスアンプ群９０８をアレイ電源電圧Ｖｄｄｓに従って動作させることにより、周辺回路を高速動作させて高速アクセスを実現し、またメモリセルのアクセストランジスタおよびメモリセルキャパシタの絶縁耐圧を保証して安定にデータを記憶する。
【００１３】
図２３は、図２２に示す内部電圧発生回路９００の構成を概略的に示す図である。図２３において、内部電圧発生回路９００は、外部電源電圧ＥＸＶＤＤから一定の定電流を生成する定電流源９５０と、定電流源９５０からの定電流を電圧に変換してそれぞれ、高電圧用の基準電圧Ｖｒｅｆｄ、周辺電源電圧用の基準電圧Ｖｒｅｆｐおよびアレイ電源電圧用の基準電圧Ｖｒｅｆｓを生成する基準電圧発生回路９５１、９５２、９５３と、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けて負電圧Ｖｂｂを生成する負電圧発生回路９５４と、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けて、高電圧Ｖｐｐを生成する高電圧発生回路９５５を含む。
【００１４】
負電圧発生回路９５４は、定電流源９５０の駆動電流に対応する大きさの電流を動作電流として発振動作を行なう発振回路と、この発振回路の出力信号に従ってチャージポンプ動作を行なって負電圧を発生するポンプ回路を含む。
【００１５】
高電圧発生回路９５５は、定電流源９５０の駆動電流により動作電流が決定され、所定の周期で発振動作を行なう発振回路と、この発振回路の発振信号に従ってチャージポンプ動作を行なって高電圧Ｖｐｐを生成するポンプ回路と、このポンプ回路の出力電圧をレベルシフトして、基準電圧発生回路９５１からの基準電圧Ｖｒｅｆｄとを比較し、その比較結果に従ってポンプ動作を選択的に活性化する回路とを含む。
【００１６】
負電圧発生回路９５４においても、負電圧Ｖｂｂの電圧レベルを検出する回路を設けられているが、通常、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧を用いたレベル検出回路が、この負電圧Ｖｂｂのレベル検出のために用いられる。
【００１７】
内部電圧発生回路９００は、さらに、基準電圧発生回路９５２からの基準電圧Ｖｒｅｆｐに基いて外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生成する周辺電源回路９５６と、基準電圧発生回路９５３からの基準電圧Ｖｒｅｆｓに従って外部電源電圧ＥＸＶＤＤからアレイ電源電圧Ｖｄｄｓを生成するアレイ電源回路９５７と、アレイ電源電圧Ｖｄｄｓから、その中間電圧レベルのセルプレート電圧Ｖｃｐを生成するセルプレート電圧発生回路９５８と、アレイ電源電圧Ｖｄｄｓを動作電源電圧として受け、その中間電圧レベルのビット線プリチャージ電圧Ｖｂｌを生成するプリチャージ電圧発生回路９５９を含む。
【００１８】
周辺電源回路９５６は、この半導体記憶装置において内部動作が行われるアクティブサイクル時に動作して、大きな電流駆動力で外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生成し、内部回路動作時における周辺電源電圧Ｖｄｄｐの低下を抑制するためのアクティブ電源回路９５０ａと、スタンバイ状態時およびアクティブサイクル時に常時動作し、小さな消費電流で外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生成するスタンバイ電源回路９５０ｂを含む。このスタンバイ電源回路９５０ｂにより、スタンバイサイクル時において、リーク電流などにより、周辺電源電圧Ｖｄｄｐの電圧レベルが低下するのを防止する。
【００１９】
アレイ電源回路９５７は、同様、アクティブサイクル時に活性化され、大きな電流駆動力で、外部電源電圧ＥＸＶＤＤからアレイ電源電圧Ｖｄｄｓを生成するアクティブ電源回路９５７ａと、スタンバイサイクル時およびアクティブサイクル時において動作し、小さな消費電流で、このアレイ電源電圧Ｖｄｄｓのリーク電流による低下を抑制するスタンバイ電源回路９５７ｂを含む。
【００２０】
セルプレート電圧発生回路９５８およびプリチャージ電圧発生回路９５９は、それぞれ、このアレイ電源電圧Ｖｄｄｓの１／２の電圧レベルの中間電圧を、それぞれ、セルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧Ｖｂｌとして生成する。
【００２１】
図２４は、図２３に示す周辺電源回路９５６の構成の一例を示す図である。図２４において、アクティブ電源回路９５６ａは、活性化時、基準電圧Ｖｒｅｆｐと周辺電源線９６０上の周辺電源電圧Ｖｄｄｐとを比較する比較回路９６１と、比較回路９６１の出力信号に従って外部電源ノードから周辺電源線９６９へ電流を供給する電流ドライブトランジスタ９６２と、アクティブサイクル指示信号ＡＣＴに従って比較回路９６１の動作電流経路を形成する電源活性化トランジスタ９６３と、アクティブサイクル指示信号ＡＣＴの非活性化時、外部電源ノードと比較回路９６１の出力ノードとを結合するＰチャネルＭＯＳトランジスタ９６４を含む。
【００２２】
スタンバイ電源回路９５６ｂは、周辺電源線９６９上の周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐとを比較する比較回路９６５と、比較回路９６５の出力信号に従って外部電源ノードから周辺電源線９６９へ電流を供給する電流ドライブトランジスタ９６６を含む。
【００２３】
アクティブ電源回路９５６ａにおいて、電流ドライブトランジスタ９６２がＰチャネルＭＯＳトランジスタで構成され、電源活性化トランジスタ９６３は、ＮチャネルＭＯＳトランジスタで構成される。アクティブサイクル指示信号ＡＣＴがＬレベルのときには、電源活性化トランジスタ９６３がオン状態、ＭＯＳトランジスタ９６４がオン状態となる。この状態においては、電流ドライブトランジスタ９６２のゲートは、外部電源電圧ＥＸＶＤＤレベルであり、電流ドライブトランジスタ９６２はオフ状態を維持する。また比較回路９６１も、その動作電流の経路が遮断されるため、比較動作が停止される。
【００２４】
アクティブサイクル指示信号ＡＣＴがＨレベルとなると、電源活性化トランジスタ９６３がオン状態となり、比較回路９６１の動作電流が流れる経路が形成される。またＭＯＳトランジスタ９６４がオフ状態となり、外部電源ノードと比較回路９６１の出力ノードとを切離す。この状態において、電源ドライブトランジスタ９６２は、基準電圧Ｖｒｅｆｐと周辺電源電圧Ｖｄｄｐの差に応じた電流を外部電源ノードから周辺電源線９６９に供給する。たとえば、周辺電源電圧Ｖｄｄｐが、基準電圧Ｖｒｅｆｐよりも低い場合には、比較回路９６０の出力信号が電圧差に応じてローレベルとなり、電流ドライブトランジスタ９６２が、外部電源ノードから周辺電源線９６０に電流を供給する。周辺電源電圧Ｖｄｄｐが、基準電圧Ｖｒｅｆｐよりも高くなった場合には、比較回路９６１の出力信号はＨレベルとなり、電源ドライブトランジスタ９６２はオフ状態を維持する。
【００２５】
スタンバイ電源回路９５６ｂは、このアクティブ電源回路９５０ａが、アクティブサイクル指示信号ＡＣＴがＨレベルの活性状態のときに行う動作と同様の動作を行なう。このスタンバイ電源回路９５６ｂは、単に周辺電源線９６９の周辺電源電圧Ｖｄｄｐがスタンバイ時においてリーク電流により低下するのを防止するだけであり、比較回路９６５の動作電流および電源ドライブトランジスタ９６６の駆動電流は小さくされる。
【００２６】
一方、内部電源回路９５６ａは、周辺電源電圧Ｖｄｄｐを利用する回路動作時において、大きな電流が消費されるため、この大きな消費電流を補償するため、比較回路９６１および電流ドライブトランジスタ９６２は、大きな電流駆動力を有し、周辺電源電圧Ｖｄｄｐを所定の電圧レベルに維持する。安定状態時においては、したがってこの図２５に示す構成においては、周辺電源電圧Ｖｄｄｐは、基準電圧Ｖｒｅｆｐと同一の電圧レベルとなる。
【００２７】
アレイ電源回路９５７も、図２４に示す周辺電源回路９５６と同様の構成を有する。アレイ電源回路９５７においては、基準電圧Ｖｒｅｆｐに代えて、基準電圧Ｖｒｅｆｓが用いられ、生成される電源電圧は、周辺電源電圧Ｖｄｄｐではなく、アレイ電源電圧Ｖｄｄｓである。
【００２８】
半導体装置においては、システム規模が増大するにつれ、発熱などを防止するため、低電力消費が強く要求される。特に、電池を電源とする携帯機器の用途においては、この電池寿命の観点からも消費電流を低減する必要がある。特に、データのアクセスが行なわれないスタンバイ状態は、実際にデータ処理が行われる時間よりもその時間が長くまた、ＤＲＡＭにおいては単にデータを保持することが要求されるだけであり、このスタンバイ状態時の消費電流を低減することが強く要求される。
【００２９】
このようなスタンバイ状態時における消費電流を低減する１つの方法として、従来パワーダウンモードという動作モードが用いられている。このパワーダウンモードにおいては、データ保持に関係しないアドレス入力バッファ回路などにおいて、動作電源電圧の供給を停止する。これにより、データ保持に無関係な回路の直流電流経路を遮断して、回路のリーク電流を低減し、消費電流を低減する。
【００３０】
しかしながら、最近、さらにスタンバイ電流を低減することが要求され、このような超低スタンバイ電流の要求に従って、「ディープパワーダウンモード」と呼ばれるモードが用いられる。このディープパワーダウンモード時においては、内部電圧発生回路の内部電圧発生動作を停止させる。ただし、パワーダウンモードは外部からのコマンドにより設定されるため、コマンドを受けるコマンドデコーダ等のパワーダウンモード解除に関連する回路には、電源電圧が与えられる。
【００３１】
図２５は、ディープパワーダウンモードの制御を行なう部分の構成を概略的に示す図である。図２５において、制御回路９０４は、外部からのコマンドＣＭＤが、ディープパワーダウンモードを指定するときには、周辺電源電圧Ｖｄｄｐレベルのパワーカット信号ＰＣＵＴを生成する。ディープパワーダウンモード時においては、定電流源９５０および基準電圧発生回路９５２の動作を停止させるため、これらの外部電源電圧を動作電源電圧として受ける回路を制御するために、制御回路９０４からのパワーカット信号ＰＣＵＴは、レベル変換回路９６０により、外部電源電圧ＥＸＶＤＤレベルの振幅を有するパワーカットイネーブル信号ＰＣＵＴｅに変換される。基準電圧発生回路９５２および定電流源９５０は、このパワーカットイネーブル信号ＰＣＵＴｅが活性化されると、定電流発生動作および基準電圧発生動作を停止する。このパワーカットイネーブル信号ＰＣＵＴｅは、また周辺回路にも与えられ、各周辺回路の電流経路が遮断される。
【００３２】
ディープパワーダウンモード時において、必要な回路部分以外において、電流が消費されないため、また周辺回路の電流経路の遮断により、リーク電流の発生が防止され、消費電流を大きく低減することができる。
【００３３】
【発明が解決しようとする課題】
図２６は、図２５に示すレベル変換回路９６０の構成の１例を示す図である。図２６において、レベル変換回路９６０は、制御回路９０４の出力するパワーカット信号ＰＣＵＴを受けるインバータＩＶ１と、ノードＮＤ０と接地ノードの間に接続されかつそのゲートにインバータＩＶ１の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮＤ１と接地ノードの間に接続されかつそのゲートに制御回路９０４からのパワーカット信号ＰＣＵＴを受けるＮチャネルＭＯＳトランジスタＮＱ２と、外部電源ノードとノードＮＤ０の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、外部電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートがノードＮＤ０に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ノードＮＤ1の信号を反転してパワーカットイネーブル信号ＰＣＵＴｅを生成するインバータＩＶ２を含む。インバータＩＶ１は、周辺電源電圧Ｖｄｄｐを動作電源電圧として受け、インバータＩＶ２は外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。
【００３４】
この図２６に示すレベル変換回路においては、パワーカット信号ＰＣＵＴがＬレベルのときには、インバータＩＶ１が出力するＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態となる。したがって、ノードＮＤ０が、ＭＯＳトランジスタＮＱ１により放電されて、その電圧レベルが低下し、ＭＯＳトランジスタＰＱ２のコンダクタンスが上昇し、ノードＮＤ１の電圧レベルが上昇する。応じて、ＭＯＳトランジスタＰＱ１のコンダクタンスが低下し、ノードＮＤ０は、接地電圧レベルとなり、ノードＮＤ１は、ＭＯＳトランジスタＰＱ２により充電されて、外部電源電圧ＥＸＶＤＤレベルとなる。この状態においては、ノードＮＤ１の信号を受けるインバータＩＶ２の出力するパワーカットイネーブル信号ＰＣＵＴｅは、Ｌレベルとなる。
【００３５】
逆に、パワーカット信号ＰＣＵＴがＨレベルのときには、インバータＩＶ１の出力信号がＬレベルであり、ＭＯＳトランジスタＮＱ１がオフ状態、ＭＯＳトランジスタＮＱ２がオン状態となる。この状態では、上述の状態と逆に、ノードＮＤ１が接地電圧レベル、ノードＮＤ０が、外部電源電圧ＥＸＶＤＤレベルとなり、パワーカットイネーブル信号ＰＣＵＴｅが、外部電源電圧ＥＸＶＤＤレベルの信号となる。すなわち、このレベル変換回路９６０は、制御回路９０４からのパワーカット信号ＰＣＵＴの論理レベルを維持しつつ、その振幅を変換している。
【００３６】
周辺電源電圧Ｖｄｄｐは、外部電源電圧ＥＸＶＤＤに従って生成される。したがって、この外部電源電圧ＥＸＶＤＤの投入時においては、図２７に示すように、周辺電源電圧Ｖｄｄｐは、外部電源電圧ＥＸＶＤＤよりも遅れて安定化する。このとき、レベル変換回路９６０において、ノードＮＤ１がＨレベルに保持されている場合には、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルであり、確実に、定電流源９５０および基準電圧発生回路９５２が動作して周辺電源電圧Ｖｄｄｐを所定の電圧レベルにまで上昇させることができる。
【００３７】
しかしながら、この外部電源電圧ＥＸＶＤＤの投入時においては、周辺電源電圧Ｖｄｄｐは接地電圧レベルであり、パワーカット信号ＰＣＵＴもＬレベルである。このときまた、図２６に示すインバータＩＶ１の出力信号もＬレベルであり、ＭＯＳトランジスタＮＱ１およびＮＱ２がともにオフ状態となる。この状態で、外部電源電圧ＥＸＶＤＤの電圧レベルが上昇した場合、内部ノードＮＤ０およびＮＤ１の電圧レベルは不定状態であり、図２７に示すように、ノードＮＤ１の電圧レベルが中間電圧レベルに上昇することが考えられる。このノードＮＤ１の電圧レベルが中間電圧レベルに上昇した場合、インバータＩＶ２の出力するパワーカットイネーブル信号ＰＣＵＴｅが、中間電圧レベルとなり、定電流源９５０および基準電圧発生回路９５２は、中途半端に、その定電流発生動作および基準動作発生動作が禁止されるため、基準電圧Ｖｒｅｆｐが所定の電圧レベルにまで上昇せず、周辺電源電圧Ｖｄｄｐを所定の電圧レベルにまで上昇させることができなくなる。
【００３８】
また、電源投入時において、図２８に示すように、外部電源電圧ＥＸＶＤＤの安定化に従って、この中間電圧レベルのパワーカットイネーブル信号ＰＣＵＴｅがＨレベルに設定された場合には、定電流源９５０および基準電圧発生回路９５２の動作は完全に停止されるため、周辺電源電圧Ｖｄｄｐは生成されない。この状態においては、制御回路９０４からのパワーカット信号ＰＣＵＴがＬレベルの状態を維持するため、このレベル変換回路９６０の電源投入時の不安定な状態に従って、パワーカットイネーブル信号ＰＣＵＴｅが、電源投入時に初期設定された状態を維持するため、所望の電圧レベルの周辺電源電圧Ｖｄｄｐを生成することができない状態が継続される。
【００３９】
このような状態が、実使用時において発生した場合、外部でこのパワーカットイネーブル信号ＰＣＵＴｅのデッドロック状態における周辺電源電圧の非発生を検出することができず、システム全体の誤動作を生じる。
【００４０】
また、ディープパワーダウンモードは、外部からのコマンドに従ってエントリおよびイグジットが設定される。したがって、このコマンドを受付けるために、少なくともこのディープパワーダウンモードを指定するコマンドに関連する回路部分に対しては、ディープパワーダウンモード時においても、動作電源電圧を供給する必要がある。
【００４１】
図２９は、ディープパワーダウンモードを指定するディープパワーダウンコマンドに関連する回路に対して動作電源電圧を供給するための基準電圧発生回路９５２の構成の一例を示す図である。図２９において、周辺電源回路９５２は、外部電源電圧ＥＸＶＤＤから参照電圧Ｖｒｅｆｐ０を生成する参照電圧発生回路９７０と、この参照電圧Ｖｒｅｆｐ０をバッファ処理して基準電圧Ｖｒｅｆｐを生成するアナログバッファを含む。参照電圧発生回路９７０は、その消費電流を低減するために電流駆動能力は十分小さくされる。アナログバッファを用いて、この参照電圧Ｖｒｅｆｐ０をバッファ処理（増幅）することにより、高速で、基準電圧Ｖｒｅｆｐ０を安定化し、かつ安定に、この基準電圧Ｖｒｅｆｐを周辺電源回路へ供給することができる。
【００４２】
アナログバッファは、外部電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＮＤ２と、外部電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ４と、ノードＮＤ２とノードＮＤ４の間に接続されかつそのゲートに参照電圧Ｖｒｅｆｐ０を受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノードＮＤ３とノードＮＤ４の間に接続されかつそのゲートがノードＮＤ３に接続されるＮチャネルＭＯＳトランジスタＮＱ４と、ＮＤ４と接地ノードの間に接続される定電流源９７１と、ノードＮＤ４と接地ノードの間に接続されかつそのゲートに基準電圧安定化検出信号ＰＯＲｓを受けるＮチャネルＭＯＳトランジスタＮＱ５を含む。
【００４３】
このアナログバッファは、ＭＯＳトランジスタＰＱ３およびＰＱ４がカレントミラー段を構成し、ＭＯＳトランジスタＮＱ３およびＮＱ４が差動段を構成する。参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐよりも高い場合には、ノードＮＤ３の電圧レベルが上昇し、基準電圧Ｖｒｅｆｐの電圧レベルが上昇する。一方、参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐよりも低い場合には、ノードＮＤ３の電圧レベルが低下し、基準電圧ｖｒｅｆｐの電圧レベルが低下する。したがって、この基準電圧Ｖｒｅｆｐは、参照電圧Ｖｒｅｆｐ０と同じ電圧レベルとなる。
【００４４】
基準電圧安定化検出信号ＰＯＲｓは、外部電源電圧ＥＸＶＤＤの投入時に、アレイ電源用の基準電圧Ｖｒｅｆｓの電圧レベルが所定電圧レベルに到達するかまたは所定の電圧レベルで安定化すると活性化され、このアナログバッファの動作電流を大きくし、高速で、基準電圧Ｖｒｅｆｐを安定状態へ駆動する。
【００４５】
しかしながら、周辺電源回路９５２が、ディープパワーダウンモード時においても、ディープパワーダウンモード解除のコマンドを受け付けるために制御回路を活性化させる必要があり、活性化されている場合には、このディープパワーダウンモード時においても基準電圧Ｖｒｅｆｐを生成する必要がある。この場合には、ディープパワーダウンモード解除時において、基準電圧安定化検出信号ＰＯＲｓを非活性状態のＬレベルに保持する必要がある。すでに、ディープパワーダウンモード時においても、基準電圧発生回路９５２が動作し基準電圧Ｖｒｅｆｐが生成されており、必要以上に電流が消費されるのを防止するためである。
【００４６】
この基準電圧安定化検出信号ＰＯＲｓは、図２４に示す他の基準電圧発生回路９５１および９５３へも与えられる。この基準電圧安定化検出信号に従って、これらの基準電圧発生回路のアナログバッファの動作電流を電源投入時において大きくする必要があるためである。
【００４７】
図３０は、周辺電源用の基準電圧以外の基準電圧を発生する基準電圧発生回路のアナログバッファの構成を概略的に示す図である。図３０に示す基準電圧発生回路におけるアナログバッファは、外部電源ノードとノードＮＤ５の間に、電流遮断用のＰチャネルＭＯＳトランジスタＰＱ４が配置されることを除いて、図２９に示すアナログバッファと同じ構成である。したがって図３０に示すアナログバッファの図２９に示すアナログバッファと対応する構成要素については、同一参照番号を付してその詳細説明は省略する。
【００４８】
電流遮断用のＰチャネルＭＯＳトランジスタＰＱ４のゲートに、パワーカットイネーブル信号ＰＣＵＴｅが与えられる。この図３０に示す基準電圧発生回路においては、ディープパワーダウンモード時において、パワーカットイネーブル信号ＰＣＵＴｅが、外部電源電圧ＥＸＶＤＤレベルとなり、ＭＯＳトランジスタＰＱ４がオフ状態となり、基準電圧Ｖｒｅｆは接地電圧レベルに低下する。ディープパワーダウンモード解除時においては、この基準電圧Ｖｒｅｆを高速で安定状態へ駆動するため、基準電圧検出信号ＰＯＲｓをＨレベルに設定する必要がある。
【００４９】
図２９に示す基準電圧発生回路とこの図３０に示す基準電圧発生回路に対しては、同じ基準電圧検出信号ＰＯＲｓが与えられる。したがって、ディープパワーダウンモード解除時において、このディープパワーダウン時においても動作する図２９に示す基準電圧発生回路において基準電圧安定化検出信号ＰＯＲｓをＬレベルに設定した場合、図３０に示す基準電圧安定化検出信号ＰＯＲｓもＬレベルとなる。したがって、このディープパワーダウンモード解除時においては、この基準電圧発生回路のアナログバッファの電流駆動能力は、正常状態時の定電流源９７１により与えられる動作電流だけであり、高速で基準電圧Ｖｒｅｆを安定化させることができない。したがって、この基準電圧Ｖｒｅｆに基いて、アレイ電源電圧などの内部電源電圧が生成され、このアレイ電源電圧に従って、中間電圧が生成されるため、高速で内部電圧を所定電圧レベルに駆動することができなくなるという問題が生じる。
【００５０】
図３１は、基準電圧安定化検出信号発生部の構成を概略的に示す図である。図３１においては、アレイ電源電圧に対する基準電圧Ｖｒｅｆｓの安定化を検出する電圧安定検出回路９７５により、基準電圧安定化検出信号ＰＯＲｓが生成される。この場合、図３１に示す基準電圧発生回路に対する基準電圧安定化検出信号ＰＯＲｓは、ディープパワーダウンモード解除時において非活性状態に維持するために、この電圧安定検出回路９７５にディープパワーダウンモード指示信号ＤＰＤを与える。この場合、電圧安定検出回路９７５からの基準電圧安定化検出信号ＰＯＲｓがすべての基準電圧発生回路に共通に与えられるため、図３０に示す基準電圧発生回路も、ディープパワーダウンモード解除時において、電流源となるＭＯＳトランジスタＮＱ５を活性化することができない。
【００５１】
このディープパワーダウンモード解除時において、ディープパワーダウンモード解除指示信号ＤＰＤＷを発生して、電圧安定検出回路９７５の検出動作を停止させる場合、このディープパワーダウンモード解除指示信号ＤＰＤＷとしては、パワーカットイネーブル信号ＰＣＵＴｅの立下がりに応答して所定期間活性状態となる信号を発生する必要がある。ディープパワーダウンモード解除指示信号ＤＰＤＷを発生する回路において電流が消費され、消費電流が増大する。
【００５２】
また、電圧安定検出回路９７５においては、常時、この基準電圧Ｖｒｅｆｓの電圧レベルを検出する動作を行なわせ、図２９に示す基準電圧発生回路に対し、基準電圧安定化検出信号ＰＯＲｓとディープパワーダウンモード解除指示信号ＤＰＤＷの論理をとった信号を電流制御信号として与えることが考えられる。しかしながら、この場合においても、ディープパワーダウンモード解除指示信号ＤＰＤＷを発生する回路を設ける必要があり、消費電流が増大する。
【００５３】
また、このようなディープパワーダウンモード解除指示信号ＤＰＤＷを利用する場合、前述のパワーカットイネーブル信号ＰＣＵＴｅと同様の問題が生じ、電源投入時においてディープパワーモード解除指示信号ＤＰＤＷが電源投入時において誤って活性化されると、基準電圧を高速で安定状態に設定することができず、応じて内部電圧の安定化が遅れる。
【００５４】
それゆえに、この発明の目的は、内部電源電圧回復時に内部電源電圧に関連する内部電圧を高速で安定化させることのできる内部電圧発生回路を提供することである。
【００５５】
この発明の他の目的は、電源電圧投入時高速で確実に内部電圧を生成することのできる内部電圧発生回路を提供することである。
【００５６】
この発明のさらに他の目的は、電源投入時正確に内部電源電圧を生成することのできる内部電圧発生回路を提供することである。
【００５７】
この発明のさらに他の目的は、ディープパワーダウンモード解除時において高速で内部電源電圧を生成することのできる内部電圧発生回路を提供することである。
【００５８】
この発明のさらに他の目的は、ディープパワーダウンモード時の消費電流を増加させることなくディープパワーダウンモード解除時において内部電圧生成用の基準電圧を高速でかつ安定に生成することのできる内部電圧発生回路を提供することである。
【００５９】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受け、動作モード指示に従って、第１の電源制御信号を生成する制御回路と、この第１の電源制御信号を第２の電源電圧レベルの振幅の第２の電源制御信号に変換して出力するためのレベル変換回路と、このレベル変換回路の出力信号を第２の電源電圧投入時に所定の電圧レベルに設定するための初期化回路と、第２の電源制御信号に従って選択的に活性化され、活性化時、第２の電源電圧から第１の電源電圧を生成する電源回路を含む。
【００６０】
好ましくは、レベル回路は、相補信号を出力する第１および第２の出力ノードを有する。この構成において、初期化回路は、第１の出力ノードと第２の電源電圧を供給する電源ノードの間に接続される第１の容量素子と第２の出力ノードと第２の電源電圧と極性の異なる電圧を供給する参照ノードとの間に接続される第２の容量素子の少なくとも一方を含む。
【００６１】
これに代えて、好ましくは、レベル変換回路は、第２の電源電圧を動作電源電圧として受け、レベル変換回路の出力ノードの電圧をラッチしかつ転送するラッチ回路とを備える。
【００６２】
またこれに代えて、好ましくは、初期化回路は、第２の電源電圧の投入を検出する電源投入検出回路と、この電源投入検出回路の出力信号とレベル変換回路の出力信号とを受けて第２の制御信号を生成する論理回路とを含む。
【００６３】
この発明の第２の観点に係る半導体装置は、第１の電源電圧を受け、第１の電源電圧から第２の電源電圧を生成する内部電圧発生回路と、第２の電源電圧を動作電源電圧として受け、外部からの動作モード指示に従って内部動作制御信号を生成する内部回路と、この内部回路からの所定の制御信号の振幅を第１の電源電圧レベルの振幅に変換して特定動作制御信号を生成するレベル変換回路と、この第１の電源電圧を動作電源電圧として受け、特定動作制御信号に論理処理を施してバッファ制御信号を生成する論理回路と、この論理回路の出力するバッファ制御信号に従って第２の電源電圧を伝達する電源線を、第１の電源電圧を供給する電源ノードに結合するスイッチ回路を含む。
【００６４】
好ましくは、スイッチ回路は、Ｐチャネルの絶縁ゲート型電界効果トランジスタである。
【００６５】
好ましくは、内部電圧発生回路は、特定動作制御信号に応答して選択的に活性化され、活性化時、第１の電源電圧から所定の電圧レベルの基準電圧を生成する基準電圧発生回路と、この基準電圧と第２の電源電圧とを比較し、その比較結果に従って第１の電源電圧を供給する電源ノードから第２の電源電圧を伝達する電源線との間に電流を流す内部電源回路とを含む。
【００６６】
この発明の第３の観点に係る半導体装置は、第１の電源電圧から第２の電源電圧を生成する第１の内部電源回路と、第２の電源電圧を動作電源電圧として受け、与えられた動作モード指示信号に従って動作制御信号を生成する第１の内部回路と、第１の電源電圧を動作電源電圧として受け、第１の内部回路からの特定の動作制御信号を第１の電源電圧レベルの振幅の信号に変換するレベル変換回路と、このレベル変換回路の出力信号に従って選択的に活性化され、活性化時、第１の電源電圧から第２の電源電圧と異なる内部電圧を生成する内部電圧発生回路とを含む。第１の内部電源回路は、レベル変換回路の出力信号と独立に動作する。
【００６７】
好ましくは、第１の内部電源回路は、少なくともこの半導体装置のスタンバイ状態において動作して第１の電源電圧から第２の電源電圧を生成する。
【００６８】
好ましくは、第１の内部電源回路は、レベル変換回路の出力信号に従って選択的に活性化され、活性化時、一定の電流を生成する定電流源と、この定電流源の生成する定電流を電圧に変換して基準電圧を生成する電流／電圧変換回路と、レベル変換回路の出力信号に従って定電流源と相補的に活性化され、活性化時、電流／電圧変換回路の出力ノードを、第１の電源電圧を供給する電源ノードに結合するスイッチ回路と、この電流／電圧変換回路の出力ノードの電圧と第２の電源電圧を伝達する電源線の電圧とを比較し、該比較結果に従って電源線と第１の電源電圧を供給する電源ノードとの間で電流を流す内部電源回路とを含む。
【００６９】
好ましくは、スイッチ回路は、電源ノードと電流／電圧変換回路の出力ノードとの間に接続され、そのゲートにレベル変換回路の出力信号を受けるＮチャネルの絶縁ゲート型電界効果トランジスタである。
【００７０】
またこれに代えて、好ましくは、スイッチ回路は、レベル変換回路の出力信号に応答して選択的に導通し、導通時、電源ノードと電流／電圧変換回路の出力ノードを電気的に接続するＰチャネルの絶縁ゲート型電界効果トランジスタである。
【００７１】
この発明の第４の観点に係る半導体装置は、内部電源線の電圧を動作電源電圧として受け、動作モード指示信号に従って内部動作制御信号を生成する内部制御回路と、この内部制御回路からの特定の動作制御信号を第１の電源電圧レベルの振幅の信号に変換するレベル変換回路と、このレベル変換回路の出力信号と第１および第２のモードの一方を指定するモード指示信号とに従って有効動作制御信号を生成するモード制御回路と、このモード制御回路からの有効動作制御信号に応答して選択的に活性化され、活性化時、第１のモードにおいては第１の電源電圧から第２の電源電圧を内部電源線に生成し、かつ第２のモード時においては、第１の電源電圧に対応する電圧を前記内部電源線に生成する内部電源回路を含む。
【００７２】
好ましくは、モード制御回路は、モード指示信号が第１のモードを指定するときには、レベル変換回路の出力信号に従って有効動作制御信号を選択的に活性化し、モード指示信号が第２のモードを指定するときには、レベル変換回路の出力信号に係らず、内部電源回路を常時活性状態とする論理レベルに有効動作制御信号を設定する。
【００７３】
この発明の第５の観点に係る半導体装置は、動作モード指示信号に応答して選択的に活性化され、活性化時、第１の電源電圧から第１の参照電圧を発生するための第１の参照電圧発生回路と、第１の電源電圧を動作電源電圧として受け、第１の参照電圧に対応する電圧レベルの第１の基準電圧を生成する第１の基準電圧発生回路と、動作モード指示信号に応答して選択的に活性化され、活性化時、第１の電源電圧から第２の参照電圧を生成する第２の参照電圧発生回路と、第１の電源電圧を動作電源電圧として受け、第２の参照電圧に従って第２の参照電圧に対応する電圧レベルの第２の基準電圧を生成する第２の基準電圧発生回路と、第１の参照電圧と第１の基準電圧との電圧関係に基いて第１の基準電圧が所定の電圧レベルに到達したことを検出する基準電圧レベル検出回路と、この基準電圧レベル検出回路の出力信号と動作モード指示信号とに従って電源制御信号を生成する電源制御回路と、第１の基準電圧発生回路に配置され、電源制御信号に応答して、第１の基準電圧発生回路の電流駆動力を増大させるための第１の補助回路と、第２の基準電圧発生回路に配置され、電源制御信号に応答して第２の基準電圧発生回路の電流駆動力を増大させる第２の補助回路と、動作モード指示信号に応答して第１の基準電圧発生回路の出力ノード出圧を所定電圧レベルへ固定するための電圧固定回路とを含む。
【００７４】
好ましくは、基準電圧レベル検出回路は、第１の参照電圧を動作電源電圧として受け、かつ第１の基準電圧を入力信号として受けるインバータと、このインバータの入出力信号に従ってラッチノードの信号の論理レベルが設定されるラッチ回路と、このラッチ回路の出力信号をバッファ処理して出力するバッファ回路とを含む。
【００７５】
好ましくは、基準電圧レベル検出回路は、動作モード指示信号に応答して、基準電圧レベル検出回路の出力信号を保持するためのラッチ回路を含む。
【００７６】
これに代えて好ましくは、基準電圧レベル検出回路は、第１の参照電圧を動作電源電圧として受け、かつ第１の基準電圧を入力信号として受けるインバータと、第１の電源電圧を動作電源電圧として受け、相補信号を第１および第２のラッチノードに生成するラッチ回路と、インバータの出力信号に従って、第１のラッチノードを第１の電圧レベルに駆動するための第１の電圧設定素子と、第１の基準電圧に従ってラッチ回路の第２のラッチノードの電圧を第１の電圧レベルに駆動するための第２の電圧設定素子と、このラッチ回路の出力信号をバッファ処理して出力するバッファ回路を含む。
【００７７】
好ましくは、基準電圧レベル検出回路は、さらに、動作モード指示信号の活性化時、第１の電圧設定素子の電圧設定操作を検知する検知回路を含む。
【００７８】
また、好ましくは、第２の電圧設定素子は、第１の電源電圧の電圧レベルに従ってその電流駆動力が変更されるトランジスタ素子を含む。
【００７９】
第２の電源制御信号を生成するレベル変換回路の出力信号を、第２の電源電圧投入時に所定電圧レベルに設定する初期化回路を設けることにより、第２の電源電圧投入時、確実にこのレベル変換回路の出力信号の電圧が不定状態になるのを防止することができ、確実に、第２の電源制御信号を所定電圧レベルに設定することができる。これにより、電源投入時、この第２の電源制御信号が不安定な電圧レベルとなるのを防止でき、電源回路から所定の第１の電源電圧を生成することができる。
【００８０】
また、動作制御信号を生成する内部回路の電源線を、特定のバッファ制御信号に従って第１の電源電圧供給ノードに結合することにより、電源投入時において、この内部回路の動作電源電圧を第１の電源電圧に設定することができ、応じて、内部回路を動作させて、特定の動作制御信号を所定の論理レベルに設定することができる。
【００８１】
また、特定のバッファ制御信号を生成する第１の内部回路と、常時動作する第１の内部電源回路とが、第２の電源電圧を動作電源電圧として使用することにより、この電源投入時において動作制御信号が既に所定の状態に設定されており、内部動作を正確に所定の状態に設定することができる。
【００８２】
また、内部電源線の電圧レベルがモードに応じて異なる場合には、このモードを指定する信号と特定の動作制御信号に従って有効動作制御信号を生成し、この有効動作制御信号に従って内部電源回路の動作を制御することにより、電源投入時において、動作制御信号に従って正確に所定の電圧レベルの内部基準電圧を生成することができる。
【００８３】
また、動作モード指示信号に応答して基準電圧発生回路の出力ノードを特定動作モード期間中においては所定電圧レベルに固定し、特定動作モード解除時にこの基準電圧発生回路の出力ノードの基準電圧が所定の電圧レベルに到達したことを検出し、その検出結果と動作モード指示に従って電源制御信号を生成し、この電源制御信号に従って基準電圧発生回路の電流駆動能力を調整することにより、ディープパワーダウンモード解除時において、確実に、パワーダウンされた基準電圧を、高速で、その電流駆動能力を増大させて所定の電圧レベルにまで駆動することができ、安定にかつ高速で基準電圧を生成することができる。
【００８４】
【発明の実施の形態】
［実施の形態１］
図１はこの発明の実施の形態１に従う内部電圧発生回路の要部の構成を概略的に示す図である。図１においては、パワーカットイネーブル信号ＰＣＵＴｅを発生する回路の構成を概略的に示す。図１に示す構成においては、制御回路９０４からのパワーカット信号ＰＣＵＴの振幅を変換するレベル変換回路９６０において、ノードＮＤ０に、容量素子１が接続され、またノードＮＤ１に容量素子２が接続される。
【００８５】
容量素子１は、ノードＮＤ０と接地ノードの間に接続され、容量素子２は、外部電源ノードとノードＮＤ１の間に接続される。これらの容量素子１および２は、ＭＯＳキャパシタで構成される。すなわち、容量素子１は、ＮチャネルＭＯＳトランジスタで構成され、容量素子２が、ＰチャネルＭＯＳトランジスタで構成される。
【００８６】
このレベル変換回路９６０の出力部に、さらに、インバータ３ＩＶ２の出力信号に従って、ノードＮＤ１を選択的に外部電源電圧ＥＸＶＤＤレベルに充電するＰチャネルＭＯＳトランジスタ４が設けられる。インバータＩＶ２からパワーカットイネーブル信号ＰＣＵＴｅが出力されて、図２５に示す定電流源９５０等へ与えられる。この図１に示すレベル変換回路９６０の他の構成は、図２６に示すレベル変換回路９６０の構成と同じであり、対応する部分には同一参照符号を付し、それらの詳細説明については省略する。
【００８７】
図２は、図１に示すパワーカットイネーブル信号発生部の動作を示す信号波形図である。以下、図２を参照して、図１に示す回路の動作について説明する。
【００８８】
外部電源電圧ＥＸＶＤＤが投入されると、外部電源ノードの外部電源電圧ＥＸＶＤＤの電圧レベルが上昇する。この外部電源電圧ＥＸＶＤＤの電圧レベルの上昇に従って、容量素子２の容量結合により、ノードＮＤ１の電圧レベルが上昇する。この電源投入時においては周辺電源電圧Ｖｄｄｐは、まだ生成されていない。外部電源電圧ＥＸＶＤＤに従って、周辺電源電圧用内部電源回路（周辺電源回路）９５６により、周辺電源電圧Ｖｄｄｐが生成される。したがって、外部電源電圧ＥＸＶＤＤの投入時においては、制御回路９０４の出力するパワーカット信号ＰＣＵＴおよびインバータＩＶ１の出力信号はともにＬレベルであり、ＭＯＳトランジスタＮＱ１およびＮＱ２は、ともにオフ状態にある。
【００８９】
したがって、ノードＮＤ０およびＮＤ１が電気的にフローティング状態にあるため、容量素子２により、ノードＮＤ１の電圧レベルが電源電圧ＥＸＶＤＤの電圧レベルの上昇とともに上昇する。ノードＮＤ１の電圧レベルがインバータ３の入力論理しきい値電圧を越えて上昇すると、インバータ３の出力信号がＬレベルとなり、ＭＯＳトランジスタ４がオン状態となり、ノードＮＤ１が外部電源電圧レベルに駆動されて、その電圧レベルが、インバータ３およびＭＯＳトランジスタ４によりラッチされる。ノードＮＤ０と接地ノードとの間には容量素子１が結合されており、電源投入時においてノードＮＤ０を接地電圧レベルに保持する。従って、この電源投入時において、ＭＯＳトランジスタＰＱ２がオン状態を維持しており、外部電源電圧投入時において、ノードＮＤ１の電圧レベルを確実に上昇させる。
【００９０】
このラッチ状態においては、ノードＮＤ１が外部電源電圧レベルに保持されるため、インバータＩＶ２の出力する信号パワーカットイネーブル信号ＰＣＵＴｅはＬレベルに固定される。したがって、ノードＮＤ１の電圧レベルが電源投入時に中間電圧レベルに上昇しても、確実に、インバータＩＶ２およびＭＯＳトランジスタ４により、ノードＮＤ１は外部電源電圧ＥＸＶＤＤレベルに保持されて、パワーカットイネーブル信号ＰＣＵＴｅが確実にＬレベル保持される。
【００９１】
上述のように、この電源投入時において、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定されるため、図２５に示す定電流源９５０が動作して定電流を供給し、基準電圧発生回路９５２および周辺電源回路９５６により、周辺電源電圧Ｖｄｄｐが所定の電圧レベルに駆動されて安定化される。
【００９２】
この周辺電源電圧Ｖｄｄｐが安定化されると、制御回路９０４からのパワーカット信号ＰＣＵＴがＬレベルに設定され、インバータＩＶ１の出力信号がＨレベルとなる。インバータＩＶ１の出力信号がＨレベルに立上ると、レベル変換回路９６０において、ＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態となる。応じて、ノードＮＤ０が接地電圧レベルに放電され、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１が外部電源電圧レベルに充電される。この状態においては、インバータＩＶ２の出力するパワーカットイネーブル信号ＰＣＵＴｅがＬレベルに維持され、ＭＯＳトランジスタ４も導通状態を維持する。
【００９３】
以上のように、外部電源電圧ＥＸＶＤＤが投入されると、容量素子２の容量結合が生じ、また容量素子１によりＭＯＳトランジスタＰＱ２がオン状態を維持するため、ノードＮＤ１の電圧レベルが上昇し、インバータＩＶ２の出力する信号は、確実にＬレベルとなる。したがって、パワーカットイネーブル信号ＰＣＵＴｅは、外部電源電圧ＥＸＶＤＤの投入後、確実にＬレベルに維持される。
【００９４】
通常動作モード時において、ディープパワーダウンモードを設定する場合には、制御回路９０４へコマンドＣＭＤとして、ディープパワーダウンモードコマンドＤＰＤが与えられ、制御回路９０４からのパワーカット信号ＰＣＵＴがＨレベルに設定される。
【００９５】
パワーカット信号ＰＣＵＴがＨレベルに設定されると、インバータＩＶ１の出力信号がＬレベルとなる。インバータＩＶ２およびＭＯＳトランジスタ４により構成されるラッチ回路のラッチ能力が十分小さくされており、パワーカット信号ＰＣＵＴに従って、ノードＮＤ１がＭＯＳトランジスタＮＱ２により放電されて接地電圧レベルとなり、またノードＮＤ０が、ＭＯＳトランジスタＰＱ１により充電されて、外部電源電圧ＥＸＶＤＤレベルとなる。応じて、インバータＩＶ２の出力するパワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなり、定電流源９５０の基準電流発生動作が停止され、応じて内部の各規準電圧の発生動作が停止し、内部電圧の発生が停止される。
【００９６】
このディープパワーダウンモード時において、インバータＩＶ２の出力信号ＰＣＵＴｅに従って、ＭＯＳトランジスタ４がオフ状態となり、ノードＮＤ１に対する充電動作が停止される。従って、ディープパワーダウンモード時において、たとえ制御回路９０４に対し周辺電源電圧の供給を停止してもパワーカットイネーブル信号ＰＣＵＴｅは、外部電源電圧ＥＸＶＤＤが供給されているため、Ｈレベルに維持される。
【００９７】
基準電圧発生回路の動作の非活性化においては、周辺電源電圧に関連する基準電圧を除く基準電圧は、それらの発生動作が禁止される。周辺電源電圧に対する基準電圧については、周辺回路の構成に応じて異なる。後に説明するように、周辺回路において制御回路９０４が他の回路と共通に周辺電源電圧を受けている場合には、このディープパワーダウンモード時においても周辺電源電圧用の基準電圧は、発生する必要がある。これはディープパワーダウンモード解除のためのコマンドを受け付ける必要があり、ディープパワーダウンモード時において、常時、コマンドをモニタする必要があるためである。
【００９８】
制御回路９０４が、他の回路と別系統で周辺電源電圧を受けている場合には、制御回路を除く周辺回路に対する周辺電源電圧の発生は停止される。この場合、制御回路を除く周辺回路に対して周辺基準電圧発生回路が配置されている場合には、この周辺基準電圧発生回路はディープパワーダウンモード時において基準電圧発生動作が停止され、一方、制御回路に対する基準電圧発生回路は、基準電圧を発生する。
【００９９】
また、周辺電源電圧Ｖｄｄｐについて、ディープパワーダウンモードを指定するコマンドＤＰＤに従って動作する回路に対しては、常時、周辺電源電圧Ｖｄｄｐを与える必要がある。このディープパワーダウンモードの設定のための制御動作に関連しない周辺回路に対しては、周辺電源電圧Ｖｄｄｐの供給をパワーカットイネーブル信号ＰＣＵＴｅに従って停止する。
【０１００】
インバータ３およびＭＯＳトランジスタ４で構成されるラッチ回路は、そのラッチ能力が十分に小さくされており、ＭＯＳトランジスタＮＱ２のオン状態時においては、ノードＮＤ１は、接地電圧レベルへ放電され、ＭＯＳトランジスタ４はオフ状態を維持する。
【０１０１】
図１に示すように、レベル変換回路９６０の内部ノードＮＤ１に、外部電源投入時、その電圧レベルを、外部電源電圧レベルに駆動してラッチするラッチ回路および容量素子を設けることにより、このレベル変換回路９６０の内部ノードＮＤ１の電圧レベルが、電源投入時、不定状態となるのを防止して、確実にノードＮＤ１の電圧レベルを外部電源電圧ＥＸＶＤＤレベルに設定するができる。これにより、電源投入時において確実にパワーカットイネーブル信号ＰＣＵＴｅを非活性状態のＬレベルに設定することができる。
【０１０２】
なお、ノードＮＤ０は、容量素子１により、その電圧レベルの浮き上がりが抑制され、ＭＯＳトランジスタＰＱ２をオン状態に設定している。ノードＮＤ１が外部電源電圧レベルに設定されるとＭＯＳトランジスタＰＱ２は、ソース／ドレインが同一電圧レベルとなり、そのゲート電圧が不定状態であってもオフ状態となり、また、ノードＮＤ１が外部電源電圧レベルに保持され、ＭＯＳトランジスタＰＱ１が、そのゲート電圧とソース電圧とが等しくなってオフ状態となる。従って、インバータＩＶ２およびＭＯＳトランジスタ４で構成されるラッチ回路と容量素子２により、電源投入時においてノードＮＤ２の電圧レベルが十分に上昇させることができる場合には、この容量素子１は省略されても良い。
【０１０３】
以上のように、電源投入においてレベル変換回路の出力ノードＮＤ１を外部電源電圧ＥＸＶＤＤレベルに保持することにより、レベル変換回路９６０の内部ノードＮＤ０およびＮＤ１が中間電圧レベルに浮き上がるのを防止でき、不安定な状態のパワーカットイネーブル信号ＰＣＵＴｅが生成されるのを防止することができる。
【０１０４】
特に、このレベル変換回路の出力部に、外部電源ノードとノードＮＤ１との間に容量素子を接続することにより、その容量結合によりノードＮＤ１の電圧レベルを外部電源電圧レベルの上昇に従って上昇させ、ノードＮＤ１の電圧レベルが不定状態となるのを防止することができ、確実に、電源投入時から、パワーカットイネーブル信号ＰＣＵＴｅを、不活性状態のＬレベルに指示することができ、周辺電源回路等において、確実に、電源電圧発生動作を行なわせることができ、内部電圧を確実に生成することができる。
【０１０５】
なお、図１に示す構成において、インバータＩＶ１の出力信号をＭＯＳトランジスタＮＱ２のゲートに与える場合、２段の縦続接続されるインバータをレベル変換回路の出力ノードＮＤ１に接続し、その最終段のインバータの出力信号に従って、ノードＮＤ１を接地電圧レベルに駆動する構成が用いられても良い。これらの２段のインバータの動作電源電圧としては、外部電源電圧を与える。最終段のインバータからパワーカットイネーブル信号ＰＣＵＴｅが出力される。
【０１０６】
この構成においては、ノードＮＤ１の電圧レベルが浮き上がったときには、２段のインバータの最終段のインバータの出力信号がＨレベルとなり、初期設定のための放電用ＭＯＳトランジスタがオン状態となり、ノードＮＤ１を接地電圧レベルに保持する。すなわち、２段のインバータと１つのＭＯＳトランジスタとでノードＮＤ１を接地電圧レベルに保持するラッチ回路を構成する。
【０１０７】
ノードＮＤ１の電圧レベルがローレルであれば、最終段のインバータの出力信号がＬレベルとなり、このＭＯＳトランジスタがオフ状態となる。従って、ノードＮＤ１の電圧を確実に接地電圧レベルに保持するために、初段のインバータの入力論理しきい値は、十分に小さくする。このような構成であっても、上述の図１に示す構成と同様の効果を得ることができる。
【０１０８】
以上のように、この発明の実施の形態１に従えば、外部電源電圧レベルのパワーカットイネーブル信号を生成するレベル変換回路の出力ノードに容量素子およびラッチ回路を設け、そのレベル変換回路の内部ノードの電圧が不安定となるのを防止しており、確実に、所望の電圧レベルのパワーカットイネーブル信号を生成して、電源投入において、内部電源電圧生成動作が禁止されるのを防止することができる。
【０１０９】
また、このラッチ回路の次段に、電源投入検出信号とラッチ回路の出力信号を受ける論理ゲートを配置することにより、確実に、通常動作時のモード設定に悪影響を及ぼすことなく、電源投入時においてパワーカットイネーブル信号を非活性状態に保持することができる。
【０１１０】
［実施の形態２］
図３は、この発明の実施の形態２に従う内部電圧発生部の構成を概略的に示す図である。図３において、内部電圧発生回路は、レベル変換回路９６０の出力信号を受けるインバータ回路１５と、インバータ回路１５の出力信号ＺＰＣＵＴｅがＬレベルのとき導通し、周辺電源線９６０を外部電源電圧ＥＸＶＤＤレベルに充電するＰチャネルＭＯＳトランジスタ１７を含む。
【０１１１】
レベル変換回路９６０は、先の図１に示す構成と同様の構成を有し、制御回路９０４からのパワーカット信号ＰＣＵＴの論理レベルを維持して、その振幅を変換して、Ｈレベルが外部電源電圧レベルのパワーカットイネーブル信号ＰＣＵＴｅを生成する。このレベル変換回路９６０からのパワーカットイネーブル信号ＰＣＵＴｅは、定電流源９５０などへ与えられる。なお、このレベル変換回路９６０において、ラッチ回路および容量素子が設けられていなくてもよい。
【０１１２】
図４は、図３に示す内部電圧発生部の動作を示すタイミング図である。以下、図４を参照して、図３に示す内部電圧発生部の動作について説明する。
【０１１３】
外部電源電圧ＥＸＶＤＤが投入されるとき、レベル変換回路９６０において、図１に示すノードＮＤ１が、接地電圧レベルまたはそれに近い電圧レベルに保持された場合、レベル変換回路９６０の出力するＰＣＵＴｅがＨレベルとなり、インバータ１５が出力する信号ＺＰＣＵＴｅが、Ｌレベルに設定され、ＭＯＳトランジスタ１７がオン状態となる。応じて、周辺電源線９６０が外部電源ノードに電気的に接続され、周辺電源電圧Ｖｄｄｐが、電源電圧ＥＸＶＤＤレベルとなる。
【０１１４】
したがって、制御回路９０４が、この外部電源電圧ＥＸＶＤＤを動作電源電圧として動作し、パワーカット信号ＰＣＵＴを、初期状態のＬレベルに設定する。応じて、このレベル変換回路９６０において、図１に示すＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態となり、このノードＮＤ１が外部電源電圧ＥＸＶＤＤレベルに充電され、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定される。
【０１１５】
このパワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定されると、定電流源９５０が、安定に定電流を発生させ、この定電流を受ける基準電圧発生回路および内部電源回路が内部電圧発生動作を行なう。
【０１１６】
この内部電圧発生時において、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定されると、インバータ１５の出力信号ＺＰＣＵＴｅがＨレベルとなり、ＭＯＳトランジスタ１７はオフ状態を維持する。したがって、周辺電源電圧Ｖｄｄｐは、外部電源ノードから分離され、周辺電源回路により、所定の電圧レベルに設定される。
【０１１７】
なお、ディープパワーダウンモードが設定されると、レベル変換回路９６０の出力するパワーカット信号ＰＣＵＴがＨレベルとなり、インバータ１５の出力信号ＺＰＣＵＴｅが、Ｌレベルとなり、ＭＯＳトランジスタ１７がオン状態となる。この場合、制御回路９０４が、コマンドＣＭＤを受け付けており、このディープパワーダウンモード時においても動作する必要があり、特に問題は生じない。
【０１１８】
以上のように、この発明の実施の形態２に従えば、外部電源電圧ＥＸＶＤＤの投入時において、レベル変換回路の内部ノードが不定状態になり、その電圧レベルが浮き上がり、応じて、パワーカットイネーブル信号ＰＣＵＴｅの電圧レベルが上昇し、ディープパワーダウンモードが設定された状態に近い状態に初期設定された場合には、周辺電源線９６０を外部電源ノードに結合する。これにより、制御回路９０４が外部電源電圧を動作電源電圧として動作して、パワーカット信号ＰＣＵＴをＬレベルに初期設定する。応じて、レベル変換回路９６０を正確に、初期設定することができ、パワーカットイネーブル信号ＰＣＵＴｅを、非活性状態の接地電圧レベルに維持することができる。
【０１１９】
これにより、電源投入時のパワーカットイネーブル信号ＰＣＵＴｅの電圧レベルの上昇による内部電源電圧発生動作のデッドロックを禁止することができ、電源投入後、安定に内部電圧を確実に生成することができる。
【０１２０】
［実施の形態３］
図５は、この発明の実施の形態３に従う内部電圧発生回路の構成を概略的に示す図である。図５において、パワーカットイネーブル信号ＰＣＵＴｅは、周辺電源電圧Ｖｄｄｐを設定する回路部分には与えられない。すなわち、パワーカットイネーブル信号ＰＣＵＴｅは、高電圧用の基準電圧Ｖｒｅｆｄを生成する基準電圧発生回路９５１と、アレイ電源電圧用の基準電圧Ｖｒｅｆｓを生成する基準電圧発生回路９５３へ与えられ、基準電圧発生回路９５２は、ディープパワーダウンモード時においても、定電流源９５０からの定電流に従って基準電圧Ｖｒｅｆｐを生成する。周辺電源回路９５６においては、スタンバイ電源回路９５６ｂが、このディープパワーダウンモードにおいても動作し、基準電圧Ｖｒｅｆｓと周辺電源線上の電圧とに従って周辺電源電圧Ｖｄｄｐを生成して制御回路９０４へ与える。
【０１２１】
一方、アレイ電源回路９５７においては、スタンバイ電源回路９５７ｂに対しパワーカットイネーブル信号ＰＣＵＴｅが与えられる。アクティブ電源回路９５６ａおよび９５７ａは、ディープパワーダウンモード時においては、活性化信号（ＡＣＴ）が非活性状態であり、ともに、非活性状態を維持する。
【０１２２】
また、パワーカットイネーブル信号ＰＣＵＴｅが、負電圧発生回路９５４、高電圧発生回路９５５、セルプレート電圧発生回路９５８、およびプリチャージ電圧発生回路９５９へ与えられる。
【０１２３】
したがって、本実施の形態３においては、周辺電源電圧Ｖｄｄｐに関連する基準電圧発生回路９５２およびスタンバイ電源回路９５６ｂは、ディープパワーダウンモード時においても動作して、周辺電源電圧Ｖｄｄｐを生成し、残りの電圧発生部は、その電圧発生動作を、ディープパワーダウンモード時に停止する。
【０１２４】
制御回路９０４は、周辺電源電圧Ｖｄｄｐを動作電源電圧として受けて動作し、外部からのコマンドに従って、パワーカット信号ＰＣＵＴを生成する。レベル変換回路９６０は、この制御回路９０４からのパワーカット信号ＰＣＵＴのレベルを変換してパワーカットイネーブル信号ＰＣＵＴｅを生成する。パワーカット信号ＰＣＵＴとパワーカットイネーブル信号ＰＣＵＴｅは、論理レベルは同じである。
【０１２５】
外部電源電圧ＥＸＶＤＤの投入時、レベル変換回路９６０の内部ノードの電圧レベルが不定状態となり、不安定な電圧レベルのパワーカットイネーブル信号ＰＣＵＴｅが生成された状態を考える。この状態においても、外部電源電圧ＥＸＶＤＤが投入に従って、定電流源９５０および基準電圧発生回路９５２は、このパワーカットイネーブル信号ＰＣＵＴｅと独立に動作して、基準電圧Ｖｒｅｆｐを生成する。周辺電源回路９５６が、外部電源電圧ＥＸＶＤＤを動作電源電圧として動作し、基準電圧Ｖｒｅｆｐに従って周辺電源電圧Ｖｄｄｐを生成する。
【０１２６】
周辺電源電圧Ｖｄｄｐが外部電源電圧ＥＸＶＤＤの投入に従って生成されると、制御回路９０４の出力するパワーカット信号ＰＣＵＴがＬレベルに初期設定され、また、その反転信号が、Ｈレベルとなる。応じて、レベル変換回路９６０において内部ノード（図１のノードＮＤ０およびＮＤ１）の電圧レベルが初期化され、パワーカットイネーブル信号ＰＣＵＴｅは、Ｌレベルに設定される。
【０１２７】
これにより、残りの電圧発生部においても、内部電圧を発生する回路が動作し、正確に、内部電圧を生成することができる。これにより、電源電圧投入時のレベル変換回路９６０の不安定な内部状態による内部電圧発生動作のデッドロックを防止することができる。
【０１２８】
［変更例］
図６は、この発明の実施の形態３の変更例の構成を概略的に示す図である。図６においては、周辺電源電圧Ｖｄｄｐを動作電源電圧として利用する回路が、ディープパワーダウンモードを設定するためのＤＰＤ制御回路２４と、他のアドレスデコーダおよびメモリセル選択回路などの周辺回路２６に分割される。ＤＰＤ制御回路２４は、例えば、コマンドＣＭＤをデコードする回路と、このコマンドデコード回路の出力信号がディープパワーダウンモードエントリを示すときにセットされ、かつディープパワーダウンモードの解除を指定するときリセットされるフリップフロップを含む。
【０１２９】
このＤＰＤ制御回路２４に対してＤＰＤ電源回路２０が設けられ、周辺回路２６に対し、周辺電源回路２２が配置される。この周辺電源回路２２は、スタンバイモード時に、リーク電流を補償するスタンバイ電源回路２２ａと、アクティブサイクル時に、大きな電流駆動力で周辺電源電圧Ｖｄｄｐを生成するアクティブ電源回路２２ｂを含む。このスタンバイ電源回路２２ａに対し、パワーカットイネーブル信号ＰＣＵＴｅが与えられる。
【０１３０】
これらのＤＰＤ電源回路２０および周辺電源回路２２に対しては、基準電圧発生回路９５２からの基準電圧Ｖｒｅｆｐが与えられる。これらの基準電圧発生回路９５２およびＤＰＤ電源回路２０は、パワーカットイネーブル信号ＰＣＵＴｅと独立に常時動作する。
【０１３１】
この図６に示す構成の場合、ディープパワーダウンモードに関連する必要最小限の回路のみを常時動作させ、データアクセスに関連する周辺回路２６においては、ディープパワーダウンモード時、電源電圧の供給を停止する。この図６に示す構成においても、ＤＰＤ制御回路２４は、外部電源電圧ＥＸＶＤＤが投入されて、ＤＰＤ電源回路２０の出力する周辺電源電圧Ｖｄｄｐが安定化すると、パワーカット信号ＰＣＵＴをＬレベルに初期設定し、その反転信号がＬレベルに初期設定される。したがって、パワーカット信号ＰＣＵＴを受けるレベル変換回路は、その内部ノードが初期状態に設定され、パワーカットイネーブル信号ＰＣＵＴｅはＬレベルに設定される。これにより、周辺電源回路のスタンバイ電源回路２２ａが周辺電源電圧Ｖｄｄｐを生成することができる。
【０１３２】
また、他のアレイ電源電圧および負電圧などの内部電圧を発生する回路部分においても、パワーカットイネーブル信号ＰＣＵＴｅが、ＤＰＤ電源回路２０の出力する周辺電源電圧Ｖｄｄｐが安定化するとＬレベルに設定されるため、確実に、所定の内部電圧を生成することができる。
【０１３３】
以上のように、この発明の実施の形態３に従えば、ディープパワーダウンモードに関連する回路に対し常時電源電圧を与えて動作させており、外部電源電圧投入時においても、このパワーカット信号をＬレベルに初期設定して、パワーカットイネーブル信号ＰＣＵＴｅをＬレベルに設定することができる。これにより、内部電圧を確実に発生させることができ、内部電圧発生が停止されるデッドロック状態を防止することができ、安定に内部電圧を生成することができる。
【０１３４】
［実施の形態４］
図７は、この発明の実施の形態４に従う内部電圧発生回路の構成を概略的に示す図である。この図７に示す内部電圧発生回路は、図５に示す内部電圧発生回路と以下の点が異なっている。すなわち、パワーカットイネーブル信号ＰＣＵＴｅが、定電流源９５０および周辺用の基準電圧Ｖｒｅｆｐを生成する基準電圧発生回路９５２に対しても与えられる。この基準電圧発生回路９５２の出力ノードと外部電源ノードとの間に、そのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＮチャネルＭＯＳトランジスタ３０が接続される。このＮチャネルＭＯＳトランジスタ３０は、低しきい値電圧ＶｔｈｎのＭＯＳトランジスタである。
【０１３５】
レベル変換回路９６０において、電源投入時、その内部状態が不安定となり、パワーカットイネーブル信号ＰＣＵＴｅがハイレベルとなったとき、ＭＯＳトランジスタ３０がオン状態となる。特に、パワーカットイネーブル信号ＰＣＵＴｅが、外部電源電圧ＥＸＶＤＤレベルに設定された場合には、このＭＯＳトランジスタ３０が強いオン状態となり、基準電圧Ｖｒｅｆｐは、ＥＸＶＤＤ−Ｖｔｈｎの電圧レベルにクランプされる。したがって、このＭＯＳトランジスタ３０の供給する電圧に従って、周辺電源回路９５６において、スタンバイ電源回路が動作して、周辺電源電圧Ｖｄｄｐを発生する。この周辺電源電圧Ｖｄｄｐが生成されると、制御回路９０４からのパワーカット信号ＰＣＵＴおよびその反転信号が、それぞれＬレベルおよびＨレベルとなり、レベル変換回路９６０が初期設定され、その出力するパワーカットイネーブル信号ＰＣＵＴｅは、確実に、Ｌレベルに設定される。
【０１３６】
ＭＯＳトランジスタ３０のしきい値電圧Ｖｔｈｎを十分小さくすることにより、確実に、基準電圧Ｖｒｅｆｐの電圧レベルを、パワーカットイネーブル信号ＰＣＵＴｅの電圧レベルに応じた電圧レベルに設定して、周辺電源電圧Ｖｄｄｐを生成することができる。この場合、パワーカットイネーブル信号ＰＣＵＴｅの電圧レベルが、外部電源電圧ＥＸＶＤＤレベルよりも低い場合でも、制御回路等の構成要素のＭＯＳトランジスタのしきい値電圧よりも高い電圧レベルに周辺電源電圧Ｖｄｄｐの電圧レベル設定されると、制御回路９０４が動作して、パワーカット信号ＰＣＵＴをＬレベルに設定することができる。また、この状態において、レベル変換回路９６０に対して相補信号を生成するためのインバータ（図１のインバータＩＶ１）の出力信号がレベル変換回路９６０の内部ノード放電用のＭＯＳトランジスタ（図１に示すＭＯＳトランジスタＮＱ１）のしきい値電圧以上の電圧レベルとなれば、この図１に示すＭＯＳトランジスタＮＱ１をオン状態として、図１に示すレベル変換回路９６０の内部ノードＮＤ０を接地電圧レベル、また、ノードＮＤ１を外部電源電圧ＥＸＶＤＤレベルに設定することができ、確実にパワーカットイネーブル信号ＰＣＵＴｅを、接地電圧レベルに保持することができる。
【０１３７】
パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定されると、ＭＯＳトランジスタ３０はオフ状態となり、基準電圧発生回路９５２により、所定の電圧レベルの基準電圧Ｖｒｅｆｐが生成される。
【０１３８】
［変更例］
図８は、この発明の実施の形態４の変更例の構成を示す図である。図８においては、図７に示すＮチャネルＭＯＳトランジスタ３０に代えて、パワーカットイネーブル信号ＰＣＵＴｅを受けるインバータ３２と、このインバータ３２の出力信号に従って基準電圧発生回路９５２の出力ノードを外部電源ノードに結合するＰチャネルＭＯＳトランジスタ３４が設けられる。インバータ３２へは、動作電源電圧として外部電源電圧ＥＸＶＤＤが与えられる。この図８に示す内部電圧発生回路の他の構成は、図７に示す内部電圧発生回路の構成と同じである。
【０１３９】
定電流源９５０および基準電圧発生回路９５２は、パワーカットイネーブル信号ＰＣＵＴｅに応じてディープパワーダウンモード時その動作が停止される。周辺電源回路９５６は、この基準電圧発生回路９５２の出力ノードの電圧Ｖｒｅｆｐに従って周辺電源電圧を生成する。
【０１４０】
したがって、外部電源電圧ＥＸＶＤＤの投入時、パワーカットイネーブル信号ＰＣＵＴｅの電圧レベルが、レベル変換回路９６０の内部ノードの不安定状態により上昇した場合、インバータ３２により、ＭＯＳトランジスタ３４をオン状態として、基準電圧Ｖｒｅｆｐを外部電源電圧ＥＸＶＤＤレベルに設定することができる。このインバータ３２をレシオ回路で構成し、その入力論理しきい値を十分低い電圧レベルに設定することにより、パワーカットイネーブル信号ＰＣＵＴｅが、中間電圧レベルであっても確実に、この基準電圧Ｖｒｅｆｐを、外部電源電圧ＥＸＶＤＤレベルに設定して、周辺電源電圧Ｖｄｄｐを生成することができる。
【０１４１】
パワーカットイネーブル信号ＰＣＵＴｅがローレベルのときには、インバータ３２の出力信号は外部電源電圧ＥＸＶＤＤレベルであり、ＭＯＳトランジスタ３４を確実にオフ状態とすることができる。したがって、この状態においては、定電流源９５０および基準電圧発生回路９５２により基準電圧Ｖｒｅｆｐを確実に生成することができる。
【０１４２】
以上のように、この発明の実施の形態４に従えば、ディープパワーダウンモード時においては、定電流源およびそれぞれの基準電圧発生回路の動作を停止させ、この周辺電源電圧を生成するための基準電圧発生回路の出力ノードをパワーカットイネーブル信号ＰＣＵＴｅに従って外部電源電圧に対応する電圧レベルに駆動しており、パワーカットイネーブル信号ＰＣＵＴｅの電圧レベルが電源投入時においてハイレベルとなっても、周辺電源回路９５６が、周辺電源電圧Ｖｄｄｐを生成して、レベル変換回路の不安定状態を解除することができる。これにより、電源投入時のレベル変換回路の内部ノードの不安定状態による内部電圧発生のデッドロックを防止することができ、安定に内部電圧を生成することができる。
【０１４３】
［実施の形態５］
図９は、この発明の実施の形態５に従う内部電圧発生回路の要部の構成を概略的に示す図である。図９において、内部電圧発生回路は、外部電源電圧ＥＸＶＤＤの投入を検出する電源投入検出回路４０と、電源投入検出回路４０の出力信号ＰＯＲとレベル変換回路９６０の出力信号ＰＣＵＴｅｆとを受けるＡＮＤ回路４２を含む。このＡＮＤ回路４２から、パワーカットイネーブル信号ＰＣＵＴｅが生成される。ＡＮＤ回路４２は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。図１０は、図９に示す回路の動作を示す信号波形図である。以下、図１０を参照して図９に示す回路の動作について簡単に説明する。
【０１４４】
外部電源電圧ＥＸＶＤＤが投入され、レベル変換回路９６０において、その内部状態が不安定となり、その出力信号ＰＣＵＴｅｆが中間電圧レベルに上昇した場合を考える。この状態においても、電源投入検出回路４０の出力信号ＰＯＲはＬレベルを維持しており、ＡＮＤ回路４２から出力されるパワーカットイネーブル信号ＰＣＵＴｅはＬレベルを維持する。これにより、定電流源９５０からの定電流に従って各内部電圧が生成される。周辺電源電圧Ｖｄｄｐが発生されると、制御回路９０４からのパワーカット信号ＰＣＵＴがＬレベルに設定され、またその反転信号の電圧レベルも上昇する。
【０１４５】
パワーカット信号ＰＣＵＴの反転信号の電圧レベルが上昇し、レベル変換回路９６０において内部ノード（図１のノードＮＤ０）を駆動するＭＯＳトランジスタ（図１のＭＯＳトランジスタＮＱ１）がオン状態となると、このレベル変換回路９６０の出力信号ＰＣＵＴｅｆがＬレベルとなる。この時点で電源投入検出回路４０の出力信号ＰＯＲがＨレベルとなっても、レベル変換回路９６０の出力信号ＰＣＵＴｅｆはＬレベルであり、ＡＮＤ回路４０からのパワーカットイネーブル信号ＰＣＵＴｅはＬレベルを維持する。これにより、レベル変換回路９６０が電源投入時不安定状態となってその出力信号ＰＣＵＴｅの電圧レベルが上昇しても、確実に、内部電圧を発生することができ、内部電圧発生のデッドロックを防止することができる。
【０１４６】
なお、電源投入検出回路４０の出力信号ＰＯＲがＨレベルとなる期間は、このレベル変換回路９６０が確実に初期設定される時間に合わせて適当な値に設定されればよい。
【０１４７】
なお、この図９に示す構成において、レベル変換回路９６０は、入力するパワーカット信号ＰＣＵＴと出力するパワーカットイネーブル信号ＰＣＵＴｅの論理レベルが維持されてその信号振幅の変換が行われる構成であれば、その構成は任意である。
【０１４８】
以上のように、この発明の実施の形態５に従えば、パワーカットイネーブル信号を生成するレベル変換回路の出力信号と電源電圧の投入を検出する電源投入検出信号とに従ってパワーカットイネーブル信号を生成しており、確実に、電源投入時において、レベル変換回路の出力信号の電圧レベルが上昇しても、パワーカットイネーブル信号ＰＣＵＴｅをＬレベルに固定して内部電圧を生成することができ、内部電圧発生のデッドロックを防止することができる。
【０１４９】
［実施の形態６］
図１１は、この発明の実施の形態６に従う内部電圧発生回路の構成を概略的に示す図である。この図１１に示す内部電圧発生回路においては、外部電源電圧ＥＸＶＤＤが、２．５Ｖであるか、３．３Ｖであるかを設定するためのモード設定回路５０と、モード設定回路５０の出力するモード設定信号ＭＯＤ２．５とレベル変換回路９６０からのパワーカットイネーブル信号ＰＣＵＴｅとを受けるＡＮＤ回路５２が設けられる。このＡＮＤ回路５２の出力信号が定電流源９５０と基準電圧発生回路９５２と周辺電源回路９５６に含まれるスタンバイ電源回路９５６ｂへ与えられる。この図１１に示す内部電圧発生回路の他の構成は、図５に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５０】
この半導体記憶装置のインターフェイスとして、１．８Ｖ系インターフェイスが用いられる場合、外部電源電圧ＥＸＶＤＤとしては、２．５Ｖが用いられる場合と、３．３Ｖが用いられる場合がある。外部電源電圧ＥＸＶＤＤが、３．３Ｖの場合には、周辺電源回路９５６は、降圧動作を行なって、所定電圧レベルの周辺電源電圧Ｖｄｄｐを生成する。一方、この外部電源電圧ＥＸＶＤＤが、２．５Ｖの場合には、外部電源電圧ＥＸＶＤＤが、周辺電源電圧Ｖｄｄｐとして用いられる。外部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用いられる場合には、外部電源電圧投入時においては、周辺電源電圧Ｖｄｄｐもパワーカットイネーブル信号ＰＣＵＴｅと無関係に生成される。
【０１５１】
したがって、外部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとしても用いられる場合には、モード設定回路５０により、モード設定信号ＭＯＤ２．５をＨレベルに設定する。ＡＮＤ回路５２により、パワーカットイネーブル信号ＰＣＵＴｅに従って、定電流源９５０も、このディープパワーダウンモード時にその定電流発生動作を停止させる。同様、周辺電源電圧用の基準電圧Ｖｒｅｆｐを生成する基準電圧発生回路９５２に対しても、パワーカットイネーブル信号ＰＣＵＴｅを受けるＡＮＤ回路５２の出力信号に従って、ディープパワーダウンモード時、その基準電圧発生動作を停止させる。
【０１５２】
一方、外部電源電圧ＥＸＶＤＤが３．３Ｖの場合には、モード設定回路５０により、モード設定信号ＭＯＤ２．５をＬレベルに設定する。この状態においては、ＡＮＤ回路５２の出力信号はＬレベルに固定されるため、定電流源９５０および基準電圧発生回路９５２は、ディープパワーダウンモード時においても動作する。これにより、外部からのコマンドＣＭＤに従ってパワーカット信号ＰＣＵＴを生成する制御回路９０４をディープパワーダウンモード時においても動作させる。
【０１５３】
周辺電源回路９５６においては、モード設定信号ＭＯＤ２．５をスタンバイ電源回路９５６ｂへ与える。すなわち、モード設定信号ＭＯＤ２．５がＨレベルであり、外部電源電圧ＥＸＶＤＤが、周辺電源電圧Ｖｄｄｐとして用いられる場合には、スタンバイ電源回路９５６ｂにおいては、外部電源ノードと周辺電源線とを直接接続する。この場合、アクティブ電源回路９５６ａにおいては、この基準電圧Ｖｒｅｆｐが、外部電源電圧ＥＸＶＤＤの電圧レベルに対応する電圧レベルに設定され、アクティブサイクル時大きな電流駆動力で、外部電源ノードから周辺電源線へ、大きな電流駆動力で電流を供給する。
【０１５４】
この基準電圧発生回路９５２に対してもモード設定信号ＭＯＤ２．５が与えられ、外部電源電圧ＥＸＶＤＤが周辺電源電圧として用いられる場合には、外部電源電圧ＥＸＶＤＤが基準電圧Ｖｆｅｆｐとして用いられても良い。
【０１５５】
また、周辺電源回路９５６のアクティブ電源回路９５６ａにおいても、モード設定信号ＭＯＤ２．５に従って、選択的に、周辺電源線と外部電源ノードを接続するスイッチングトランジスタが配置されていても良い。
【０１５６】
図１２は、図１１に示すモード設定回路５０の構成の一例を示す図である。図１２において、モード設定回路５０は、パッド５０ａに結合されるノードＮＤ１０と接地ノードの間に接続される高抵抗の電流駆動素子５０ｂと、ノードＮＤ１０の電圧の論理レベルを反転して出力するインバータ５０ｄと、インバータ５０ｄの出力信号を反転してモード設定信号ＭＯＤ２．５を生成するインバータ５０ｅと、インバータ５０ｄの出力信号がＨレベルのとき導通し、導通時、ノードＮＤ１０を接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ５０ｃを含む。
【０１５７】
外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖであり、この外部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用いられる場合には、パッド５０ａは、外部電源電圧を受ける電源端子にボンディングワイヤを介して接続される。この場合、電流駆動素子５０ｂは高抵抗の素子であり、プルダウン素子として機能するため、ノードＮＤ１０は、電源投入後、外部電源電圧ＥＸＶＤＤレベルに設定される。したがって、インバータ５０ｄの出力信号がＬレベルとなり、応じてインバータ５０ｅからのモード設定信号ＭＯＤ２．５が外部電源電圧ＥＸＶＤＤレベルに設定される。この状態においては、ＭＯＳトランジスタ５０ｃは、ゲートに、インバータ５０ｄからのＬレベルの信号を受けて、オフ状態にある。
【０１５８】
一方、外部電源電圧ＥＸＶＤＤが、たとえば３．３Ｖであり、外部電源電圧を降圧して周辺電源電圧Ｖｄｄｐを生成する場合には、このパッド５０ａに対しては、ボンディングは行なわれない。この場合、電流駆動素子５０ｂにより、ノードＮＤ１０の電圧レベルの浮き上がりが防止され、続いて、インバータ５０ｄが、このノードＮＤ１０の電圧レベルに従って、Ｈレベルの信号を出力し、ＭＯＳトランジスタ５０ｃをオン状態へ駆動する。したがって、このインバータ５０ｄとＭＯＳトランジスタ５０ｃにより、ノードＮＤ１０は、接地電圧レベルに保持される。インバータ５０ｅが、このインバータ５０ｄの出力信号を反転して、Ｈレベルのモード設定信号ＭＯＤ２．５を生成する。
【０１５９】
すなわち、外部電源電圧ＥＸＶＤＤが、３．３Ｖであり、この外部電源電圧ＥＸＶＤＤを降圧して周辺電源電圧Ｖｄｄｐを生成する場合には、モード設定信号ＭＯＤ２．５は、Ｌレベルに設定される。一方、外部電源電圧ＥＸＶＤＤが２．５Ｖであり、この外部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用いられる場合には、モード設定信号ＭＯＤ２．５は、Ｈレベルに設定される。
【０１６０】
なお、図１２において、パッド５０ａに対するボンディングワイヤの選択的な形成によりモード設定信号ＭＯＤ２．５を生成している。しかしながら、このモード設定信号ＭＯＤ２．５は、メタルマスク配線により、外部電源電圧ＥＸＶＤＤレベルまたは接地電圧レベルに設定されてもよい。
【０１６１】
また、電流駆動素子５０ｂに代えて、レーザなどのエネルギ線で溶断可能なリンク素子が用いられても良い。このリンク素子を用いる場合には、電源ノードとノードＮＤ１０の間にリンク素子を接続する。また、ＭＯＳトランジスタ５０ｃと並列に、ゲートにリセット信号を受けるＮチャネルＭＯＳトランジスタを配置する。このリセット信号は、電源投入時またはシステムリセット時に活性化される。リンク素子が溶断されていれば、ノードＮＤ１０が、Ｌレベルに保持され、モード設定信号ＭＯＤ２．５がＬレベルとなる。リンク素子が非溶断状態のときには、ノードＮＤ１０は、リンク素子によりＨレベルに保持され、モード設定信号ＭＯＤ２．５がＨレベルに設定される。
【０１６２】
図１３は、図１１に示すスタンバイ電源回路９５６ｂの構成の一例を示す図である。図１３において、スタンバイ電源回路９５６ｂは、比較回路９６５の内部電源ノードと接地ノードの間に接続されかつそのゲートにモード設定信号ＭＯＤ２．５をインバータ６８を介して受けるＮチャネルＭＯＳトランジスタ６７と、外部電源ノードと比較回路９６５の出力ノードの間に接続されかつそのゲートにインバータ６８の出力信号を受けるＰチャネルＭＯＳトランジスタ６９と、外部電源ノードと周辺電源線９６９の間に接続されかつそのゲートに比較回路９６５の出力信号を受けるＰチャネルＭＯＳトランジスタ９６６とを含む。インバータ６８は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。
【０１６３】
モード設定信号ＭＯＤ２．５がＨレベルであり、外部電源電圧ＥＸＶＤＤが２．５Ｖであることを示す場合には、ＭＯＳトランジスタ６７がオフ状態、ＭＯＳトランジスタ６９がオン状態となり、比較回路９６５の出力ノード、すなわち、電流ドライブ用ＭＯＳトランジスタ９６６のゲートは、外部電源電圧ＥＸＶＤＤレベルに設定される。したがって、ＭＯＳトランジスタ９６６は、常時オフ状態に設定される。また、比較回路９６５は、ＭＯＳトランジスタ６７がオフ状態であり、非活性状態に維持される。外部電源電圧ＥＸＶＤＤが２．５Ｖのときには、周辺電源線９６９は、メタル配線７０を介して外部電源ノードに接続される。
【０１６４】
一方、モード設定信号ＭＯＤ２．５がＬレベルに設定され、外部電源電圧ＥＸＶＤＤが、３．３Ｖであることを示す場合には、ＭＯＳトランジスタ６７がオン状態、ＭＯＳトランジスタ６９がオフ状態となる。したがって、この電源電圧モードにおいては、メタル配線７０は形成されず、比較回路９６５が周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐとに従ってＭＯＳトランジスタ９６６のゲート電圧を調整する。
【０１６５】
なお、外部電源ノードと周辺電源線との接続をメタル配線７０により行っている。このメタル配線７０は、スライス工程において使用外部電源電圧の電圧レベルに応じてマスク配線により形成される。しかしながら、外部電源ノードと周辺電源線９６０との間に、モード設定信号ＭＯＤ２．５の反転信号をゲートに受けるＰチャネルＭＯＳトランジスタが配置されていてもよい。
【０１６６】
周辺電源回路９５６において、アクティブ電源回路９５６ａは、モード設定信号ＭＯＤ２．５と独立に、周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐとに従って外部電源ノードから周辺電源線９６０へ電流を供給する。これは、メタル配線７０が形成された場合においても、その配線抵抗によりアクティブサイクル時周辺電源線９６０の電源電圧が低下するのを防止するためである。しかしながら、このメタル配線７０が、その線幅が十分広くされ、配線抵抗が十分小さくされており、アクティブサイクル時においても十分な電流を供給することができる場合には、この周辺電源回路９５６において、アクティブ電源回路もモード設定信号ＭＯＤ２．５がＨレベルに設定され、外部電源電圧ＥＸＶＤＤが２．５Ｖであることを示す場合には、動作不能状態に設定されてもよい。
【０１６７】
なお、周辺電源回路９５６においてアクティブ電源回路９５６ａが、電源電圧レベルに係らず周辺電源線の電圧と基準電圧Ｖｒｅｆｐとの関係に従って、周辺電源線に電流を供給する場合には、外部電源電圧ＥＸＶＤＤのの電圧レベルに応じて周辺電源電圧の電圧レベルが変更される場合には、基準電圧Ｖｒｅｆｐは、モード設定信号ＭＯＤ２．５に従ってその電圧レベルが変更される。
【０１６８】
以上のように、この発明の実施の形態６に従えば、外部電源電圧が周辺電源電圧として用いられるか否かに従って選択的に、ディープパワーダウンモード時において周辺電源電圧に関連する回路部分を活性状態に維持しており、外部電源電圧が周辺電源電圧として用いられる場合および外部電源電圧を降圧して周辺電源電圧を生成する場合いずれにおいても、外部電源電圧投入時において、外部電源電圧に従って周辺電源電圧を生成される。従って、たとえパワーカットイネーブル信号ＰＣＵＴｅがレベル変換回路９６０の不安定状態によりその電圧レベルが上昇しても、パワーカット信号は、この周辺電源電圧Ｖｄｄｐを受ける制御回路により確実にＬレベルに設定され、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設定されるため、内部電圧の発生のデッドロックを確実に防止して、確実に内部電圧を生成することができる。
【０１６９】
［実施の形態７］
図１４は、この発明の実施の形態７に従う内部電圧発生回路の構成を概略的に示す図である。図１４において、内部電圧発生回路は、パワーカットイネーブル信号ＰＣＵＴｅに応答して基準電圧発生回路９５３が出力する基準電圧Ｖｒｅｆｓを接地電圧レベルに設定するＮチャネルＭＯＳトランジスタ７５と、この基準電圧発生回路９５３が生成する参照電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆｓとに従って基準電圧Ｖｒｅｆが安定化したかを検出する安定化検出回路８０を含む。
【０１７０】
この安定化検出回路８０は、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのディープパワーダウンモードの間その出力信号ＳＬＩＶＥをＨレベルに固定する。パワーカットイネーブル信号ＰＣＵＴｅがＬレベルのときには、この安定化検出回路８０は、基準電圧Ｖｒｅｆｓと参照電圧Ｖｒｅｆ０の電圧関係に従ってワンショットのパルス信号を生成する。
【０１７１】
この安定化検出回路８０の出力信号が、基準電圧発生回路９５１−９５３へ与えられ、これらの基準電圧発生回路９５１−９５３に含まれるアナログバッファの電流駆動能力を、この信号ＳＬＩＶＥの活性化期間、大きくして、高速で基準電圧Ｖｒｅｆｓ、Ｖｒｅｆｐ、およびＶｒｅｆｄを立上げる。
【０１７２】
定電流源９５０は、ディープパワーダウンモード中も動作し、定電流を供給する。これは、周辺電源電圧Ｖｄｄｐを制御回路９０４が消費して、外部からのコマンドＣＭＤに従ってパワーカット信号ＰＣＵＴを非活性化する必要があるためである。
【０１７３】
外部電源電圧ＥＸＶＤＤの投入時、安定化検出回路８０の出力信号ＳＬＩＶＥに従って、基準電圧発生のためのアナログバッファの電流駆動力を大きくしており、高速で基準電圧Ｖｒｅｆｄ、ＶｒｅｆｐおよびＶｒｅｆｓを立上げることができる。
【０１７４】
また、ディープパワーダウンモード解除時においても、たとえ周辺電源電圧Ｖｄｄｐが生成されていても、この安定化検出回路８０の出力信号ＳＬＩＶＥに従って、残りの基準電圧ＶｒｅｆｄおよびＶｒｅｆｓの電圧レベルを高速で立上げることができる。この場合、周辺電源電圧Ｖｄｄｐはパワーダウンモード時に発生されており、このディープパワーダウンモード解除時において基準電圧発生回路９５２におけるアナログバッファの動作電流が増大する。しかしながら、この周辺電源電圧用の基準電圧Ｖｒｅｆｐを発生する基準電圧発生回路９５２において、単なる外部電源電圧投入時およびディープパワーダウンモード解除時において同一の制御回路を用いてアナログバッファの動作電流を大きくすることができ、その制御回路の規模が低減される。
【０１７５】
この図１４に示す内部電圧発生回路の他の構成は、図１１に示す先の実施の形態と同じであり、対応する部分には、同一参照番号を付して、その詳細説明は省略する。
【０１７６】
図１５は、図１４に示す基準電圧発生回路９５１および９５３の構成を示す図である。これらの基準電圧発生回路９５１および９５３は同一構成を有するため、図１５においては、基準電圧発生回路１００としてこれらの基準電圧発生回路９５１および９５３を代表的に示す。
【０１７７】
図１５において、基準電圧発生回路１００は、定電流源９５０からの定電流（バイアス電圧ＶＢＩＡＳ）に従って参照電圧Ｖｒｅｆ０を生成する参照電圧生成回路１０２と、参照電圧生成回路１０２の出力信号をバッファ処理して基準電圧Ｖｒｅｆを生成するアナログバッファ１０４を含む。
【０１７８】
参照電圧発生回路１０２は、外部電源ノードとノードＮＤ２０の間に接続される定電流源１０２ａと、ノードＮＤ２０と接地ノードの間に直列に接続されるＭＯＳトランジスタ１０２ｂおよび抵抗素子１０２ｃを含む。ＭＯＳトランジスタ１０２ｂの非導通時、抵抗素子１０２ｃがノードＮＤ２０から分離される。
【０１７９】
定電流源１０２ａは、定電流源からの定電流に従って一定の大きさの定電流を供給するＰチャネルＭＯＳトランジスタを含む。図１５においては、この定電流源トランジスタは、定電流源９５０からのバイアス電圧ＶＢＩＡＳに従って駆動電流が調整されるように示す。この定電流源１０２ａの構成は任意であり、定電流源９５０の供給する定電流に対応する電流を供給する構成であればよい。
【０１８０】
ＭＯＳトランジスタ１０２ｂは、そのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受ける。参照電圧Ｖｒｅｆ０は、定電流回路１０２ａの供給する定電流と抵抗素子１０２ｃの抵抗値とにより決定される。消費電流を低減するために、この定電流回路１０２ａの駆動電流は小さく、また、抵抗素子１０２ｃの抵抗値は十分大きくされる。したがって、ノードＮＤ２０は、高抵抗状態であり、この参照電圧発生回路１０２の電流駆動力は小さい。
【０１８１】
アナログバッファ１０４は、外部電源ノードとノードＮＤ２１の間に接続されかつそのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネルＭＯＳトランジスタ１０４ａと、ノードＮＤ２１とノードＮＤ２２の間に接続されかつそのゲートがノードＮＤ２２に接続されるＰチャネルＭＯＳトランジスタ１０４ｂと、ノードＮＤ２１とノードＮＤ２３の間に接続されかつそのゲートがノードＮＤ２２に接続されるＰチャネルＭＯＳトランジスタ１０４ｃと、ノードＮＤ２２とノードＮＤ２４の間に接続されかつそのゲートに参照電圧Ｖｒｅｆ０を受けるＮチャネルＭＯＳトランジスタ１０４ｄと、ノードＮＤ２３とノードＮＤ２４の間に接続されかつそのゲートがノードＮＤ２３に接続されるＮチャネルＭＯＳトランジスタ１０４ｅと、ノードＮＤ２４と接地ノードの間に接続される定電流源１０４ｆと、ノードＮＤ２４と接地ノードの間に接続されかつそのゲートに信号ＳＬＩＶＥをインバータ１０３を介して受けるＮチャネルＭＯＳトランジスタ１０４ｇを含む。ＭＯＳトランジスタ１０４ｇのゲートおよびドレインノード（ノードＮＤ２３）から基準電圧Ｖｒｅｆが生成される。
【０１８２】
この図１５に示すアナログバッファ１０４は、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのときには、その電流経路が遮断され、その出力する基準電圧Ｖｒｅｆは、接地電圧レベルとなる。一方、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルのときには、ＭＯＳトランジスタ１０４ａがオン状態となり、参照電圧Ｖｒｅｆ０に応じた基準電圧Ｖｒｅｆを生成する。
【０１８３】
信号ＳＬＩＶＥは、活性化時、Ｌレベルであり、インバータ１０３により、この信号ＳＬＩＶＥが活性状態のときにＭＯＳトランジスタ１０４ｇがオン状態となり、このアナログバッファ１０４の駆動電流が大きくなり、基準電圧Ｖｒｅｆは、高速で所定電圧レベルに立上がる。
【０１８４】
また、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのときには、参照電圧発生回路１０２においては、ＭＯＳトランジスタ１０２ｂがオフ状態となり、ノードＮＤ２０は、外部電源電圧ＥＸＶＤＤレベルに駆動される。これは、定電流源９５０が常時動作している場合において、定電流源１０２ａからの電流の放電経路が遮断されるためである。また、たとえ、定電流源９５０の定電流発生動作が停止される場合においても、その場合には、バイアス電圧ＶＢＩＡＳが接地電圧レベルとなり、ＭＯＳトランジスタ１０２ａがオン状態となり、同様、ノードＮＤ２０が外部電源電圧ＥＸＶＤＤレベルに設定される。
【０１８５】
図１６は、図１４に示す安定化検出回路８０の構成を示す図である。図１６において、安定化検出回路８０は、参照電圧Ｖｒｅｆ０を動作電源電圧としかつ基準電圧Ｖｒｅｆｓを入力信号とするインバータ８０ａと、インバータ８０ａの入出力信号に従ってそのラッチ信号の電圧レベルが設定されるラッチ回路８０ｂと、ラッチ回路８０ｂのラッチノードＮＤ３１の信号を反転して信号ＳＬＩＶＥ０を生成するインバータ８０ｃと、インバータ８０ｃの出力信号ＳＬＩＶＥ０とパワーカットイネーブル信号ＰＣＵＴｅを受けて検出信号ＳＬＩＶＥを生成するゲート回路８０ｄを含む。
【０１８６】
インバータ回路８０ａは、基準電圧Ｖｒｅｆｓに従って参照電圧Ｖｒｅｆｓ０をノードＮＤ３０に伝達するＰチャネルＭＯＳトランジスタＰＱ１０と、基準電圧Ｖｒｅｆｓに従ってノードＮＤ３０を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタＮＱ１０を含む。このインバータ８０ａは、参照電圧Ｖｒｅｆｓ０に従って、基準電圧Ｖｒｅｆｓの電圧レベルが上昇すると、ノードＮＤ３０を、接地電圧レベルに放電する。
【０１８７】
ディープパワーダウンモード時において、基準電圧Ｖｒｅｆｓ０は、図１４に示すＭＯＳトランジスタ７５により、接地電圧レベルに保持される。一方、この参照電圧Ｖｒｅｆｓ０は、図１５に示すように参照電圧発生回路１０２において、ＭＯＳトランジスタ１０２ｂにより、外部電源電圧ＥＸＶＤＤレベルに設定される。したがって、このディープパワーダウンモード時においては、ノードＮＤ３０は、外部電源電圧ＥＸＶＤＤレベルに保持される。一方、ディープパワーダウンモードが解除されると、基準電圧Ｖｒｅｆｓの電圧レベルが上昇し、参照電圧Ｖｒｅｆｓ０の電圧レベルは所定電圧レベルに低下し、ノードＮＤ３０は、ＭＯＳトランジスタＮＱ１０により放電される。したがって、このインバータ８０ａにより、ディープパワーダウンモード解除時において、基準電圧Ｖｒｅｆｓが、所定電圧レベルに到達したときに、ノードＮＤ３０の電圧レベルが変化する。
【０１８８】
外部電源電圧投入時においても、まず参照電圧Ｖｒｅｆｓ０が安定化し、次いでアナログバッファ１０４により、基準電圧Ｖｒｅｆｓが安定化する。したがって、ノードＮＤ３０の電圧レベルは、電源投入直後にまず、参照電圧Ｖｒｅｆｓ０に従ってＨレベルとなり、基準電圧Ｖｒｅｆｓが安定化すると、Ｌレベルとなる。
【０１８９】
ラッチ回路８０ｂは、ノードＮＤ３１と接地ノードの間に接続されかつそのゲートがノードＮＤ３０に接続されるＮチャネルＭＯＳトランジスタＮＱ１１と、ノードＮＤ３２と接地ノードの間に接続されかつそのゲートに基準電圧Ｖｒｅｆｓを受けるＮチャネルＭＯＳトランジスタＮＱ１４と、外部電源ノードとノードＮＤ３１の間に接続されかつそのゲートがノードＮＤ３２に接続されるＰチャネルＭＯＳトランジスタＰＱ１１と、外部電源ノードとノードＮＤ３２の間に接続されかつそのゲートがノードＮＤ３１に接続されるＰチャネルＭＯＳトランジスタＰＱ１２と、ノードＮＤ３１と接地ノードの間に結合され、かつそのゲートがノードＮＤ３２に接続されるＮチャネルＭＯＳトランジスタＮＱ１２と、ノードＮＤ３２と接地ノードの間に接続されかつそのゲートがノードＮＤ３１に接続されるＮチャネルＭＯＳトランジスタＮＱ１３を含む。
【０１９０】
ＭＯＳトランジスタＰＱ１１およびＰＱ１２は、ノードＮＤ３１およびＮＤ３２のうちの高電位のノードを外部電源電圧ＥＸＶＤＤレベルにプルアップする。一方、ＭＯＳトランジスタＮＱ１２およびＮＱ１３は、ノードＮＤ３１およびＮＤ３２の低電位のノードを接地電圧レベルにプルダウンする。ノードＮＤ３１およびＮＤ３２は、インバータ８０ａの出力信号および入力信号を受けるＭＯＳトランジスタＮＱ１１およびＮＱ１４によりその電圧レベルが設定される。
【０１９１】
ディープパワーダウンモード解除時において、ノードＮＤ３０が、Ｈレベルのときには、ノードＮＤ３１が接地電圧レベル、ノードＮＤ３２が外部電源電圧ＥＸＶＤＤレベルである。ディープパワーダウンモード解除時または電源投入後、基準電圧Ｖｒｅｆｓが、参照電圧Ｖｒｅｆｓ０に従って安定化すると、インバータ８０ａの出力信号がＬレベルとなり、ノードＮＤ３２が接地電圧レベル、ノードＮＤ３１が外部電源電圧ＥＸＶＤＤレベルとなる。したがって、このラッチ回路８０ｂにより、インバータ８０ａの出力信号に従ってそのラッチ状態を変化させることにより、インバータ８０ｃの出力信号ＳＬＩＶＥ０を、基準電圧Ｖｒｅｆｓが安定化したか否かに応じて変化させることができる。
【０１９２】
基準電圧Ｖｒｅｆｓが安定化すると、インバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルとなる。ここで、インバータ８０ｃは外部電源電圧を動作電源電圧として受けており、信号ＳＬＩＶＥ０は、外部電源電圧レベルのＨレベルとなる。
【０１９３】
ゲート回路８０ｄは、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのときには、その出力信号ＳＬＩＶＥをＨレベルに固定する。したがって、図１５に示すように、アナログバッファ１０４においては、電流源のＭＯＳトランジスタ１０４ｇは、オフ状態を維持する。一方、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルとなると、このゲート回路８０ｄは、バッファ回路として動作する。基準電圧Ｖｒｅｆｓが安定化するまでは、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＬレベルであり、このゲート回路８０ｄの出力信号ＳＬＩＶＥは、Ｌレベルを維持する。基準電圧Ｖｒｅｆｓが安定化するとインバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルとなり、再びゲート回路８０ｄの出力信号ＳＬＩＶＥがＨレベルとなる。
【０１９４】
ここで、ゲート回路８０ｄは、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け、ディープパワーダウンモード中においても、その出力信号ＳＬＩＶＥをパワーカットイネーブル信号ＰＣＵＴｅに従ってＨレベルに保持する。
【０１９５】
図１７は、図１６に示す安定化検出回路８０の動作を示す信号波形図である。以下、図１７を参照して、図１６に示す安定化検出回路の動作について説明する。
【０１９６】
通常動作モード時においてはパワーカットイネーブル信号ＰＣＵＴｅはＬレベルである。この状態においては、参照電圧Ｖｒｅｆｓ０はたとえば２．０Ｖの所定の電圧レベルに保持され、また基準電圧Ｖｒｅｆｓも参照電圧Ｖｒｅｆｓ０と同じ電圧レベルにある。この状態においては、インバータ８０ａの出力ノードＮＤ３０は、接地電圧レベルであり、ＭＯＳトランジスタＮＱ１４がオン状態、ＭＯＳトランジスタＮＱ１１がオフ状態であり、ノードＮＤ３２は、接地電圧レベルに維持される。したがって、この状態においては、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＨレベルであり、応じてゲート回路８０ｄの出力信号ＳＬＩＶＥもＨレベルである。
【０１９７】
ディープパワーダウンモード（ＤＰＤ）が設定され、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルに立上がると、図１７に示すように、参照電圧Ｖｒｅｆｓ０の電圧レベルが、外部電源電圧ＥＸＶＤＤレベルに上昇する。一方、基準電圧Ｖｒｅｆｓは、図１５に示すＭＯＳトランジスタ７５により、接地電圧レベルに固定される。アナログバッファ１０４は、ＭＯＳトランジスタ１０４ａがオフ状態であり、電流経路が遮断されて、非活性状態となる。
【０１９８】
基準電圧ＶｒｅｆｓがＬレベルとなると、図１６において、インバータ８０ａのノードＮＤ３０の電圧レベルは、外部電源電圧ＥＸＶＤＤレベルとなる。このノードＮＤ３０の電圧レベルの立上りに従って、ＭＯＳトランジスタＮＱ１１がオン状態となり、ノードＮＤ３１が接地電圧レベルへ放電される。このノードＮＤ３１が接地電圧レベルへ駆動されると、ラッチ回路８０ｂにおいてＭＯＳトランジスタＰＱ１２がオン状態となり、ノードＮＤ３２の電圧レベルが外部電源電圧ＥＸＶＤＤレベルにプルアップされる。
【０１９９】
また、このノードＮＤ３２のプルアップ動作により、ノードＮＤ３１は、ＭＯＳトランジスタＮＱ１２により、接地電圧レベルにプルダウンされる。ノードＮＤ３２が、ＭＯＳトランジスタＰＱ１１およびＰＱ１２により外部電源電圧ＥＸＶＤＤレベルに駆動されると、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＬレベルとなる。一方、パワーカットイネーブル信号ＰＣＵＴｅはＨレベルにあり、ゲート回路８０ｄの出力信号はＨレベルを維持する。ディープパワーダウンモードの間、この状態が維持される。
【０２００】
ディープパワーダウンモードを解除するパワーダウンモードイグジットコマンドが与えられると、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルとなる。このとき、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＬレベルであり、ゲート回路８０ｄの出力信号ＳＬＩＶＥがＬレベルに立下がる。この検出信号ＳＬＩＶＥがＬレベルに立下がると、アナログバッファ１０４（図１５参照）において、ＭＯＳトランジスタ１０４ｇがオン状態となり、このアナログバッファ１０４の動作電流が増大され、参照電圧Ｖｒｅｆ０に従って基準電圧Ｖｒｅｆ（Ｖｒｅｆｓ，Ｖｒｅｆｄ）が生成される。
【０２０１】
また、参照電圧発生回路１０２においては、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルであり、ＭＯＳトランジスタ１０２ｂがオン状態となり、ノードＮＤ２０からの参照電圧Ｖｒｅｆ０（Ｖｒｅｆｓ０）が通常の電圧レベルに高速で到達する（定電流源が動作しているため）。この参照電圧Ｖｒｅｆｓ０が所定電圧レベルに到達すると、この参照電圧Ｖｒｅｆ０に従って基準電圧Ｖｒｅｆが生成される。このときには、既に、図１４に示すＭＯＳトランジスタ７５はオフ状態であり、アナログバッファ１０４により、基準電圧Ｖｒｅｆｓ（Ｖｒｅｆ）の電圧レベルが上昇する。この基準電圧Ｖｒｅｆｓの電圧レベルの上昇に従って、ＭＯＳトランジスタＮＱ１０のコンダクタンスが増大し、ＭＯＳトランジスタＰＱ１０のコンダクタンスが低下する。この基準電圧Ｖｒｅｆｓが、図１６に示すＭＯＳトランジスタＮＱ１０のしきい値電圧を超えると、ＭＯＳトランジスタＮＱ１０が導通状態となり、ノードＮＤ３０の電圧レベルを低下させる。
【０２０２】
ラッチ回路８０ｂにおいてＭＯＳトランジスタＮＱ１４のコンダクタンスは増加し、ノードＮＤ３２の電圧レベルを低下させる。基準電圧Ｖｒｅｆｓが所定電圧レベル以上となると、ＭＯＳトランジスタＮＱ１１のコンダクタンスよりもＭＯＳトランジスタＮＱ１４のコンダクタンスが大きくなり、ノードＮＤ３２が、接地電圧レベルに駆動されて、ラッチ回路８０ｂのラッチ状態が反転する。このラッチ回路８０ｂのラッチ状態が反転すると、ノードＮＤ３２が接地電圧レベル、ノードＮＤ３１が外部電源電圧ＥＸＶＤＤレベルとなる。応じて、インバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルとなり、応じてゲート回路８０ｄの出力信号ＳＬＩＶＥがＨレベルに立上がる。これにより、アナログバッファ１０４において、ＭＯＳトランジスタ１０４ｇがオフ状態となり、アナログバッファ１０４の駆動電流量が低減される。このときには、基準電圧Ｖｒｅｆｓの電圧レベルは十分に上昇しており、高速で、アナログバッファの出力信号を所定電圧レベルに駆動することができる。
【０２０３】
外部電源電圧ＥＸＶＤＤの投入時においては、参照電圧Ｖｒｅｆｓ０が、接地電位レベルから所定の電圧レベル（たとえば２．０Ｖ）に上昇する点を除いて、図１７に示すディープパワーダウンモードイグジット（ＤＰＤイグジットモード）時の動作と同様の動作が、安定化検出回路８０において行なわれる。これにより、外部電源電圧投入時においても、基準電圧Ｖｒｅｆｓ，ＶｒｅｆｄおよびＶｒｅｆｐを高速で安定状態へ駆動することができる。
【０２０４】
上述の安定化検出回路の構成においては、アレイ電源電圧のための基準電圧Ｖｒｅｆｓと参照電圧Ｖｒｅｆｓ０を用いて、基準電圧の安定化を検出している。しかしながら、この安定化検出のために用いられる基準電圧としては、他の電圧が用いられてもよい。たとえば、基準電圧Ｖｒｅｆｐが用いられてもよい。周辺電源電圧用の基準電圧Ｖｒｅｆｐは、ディープパワーダウンモード時においても、コマンド受付のために制御回路を動作させる必要があり、このディープパワーダウンモード時においても所定電圧レベルに維持されるため、この安定化検出には用いられない。
【０２０５】
以上のように、この発明の実施の形態７に従えば、所定の基準電圧と対応の参照電圧との電圧関係に従って基準電圧が安定化されたかを判定し、その判定結果に従って基準電圧を生成するアナログバッファの動作電流を調整しており、外部電源電圧投入時およびディープパワーダウンモードイジェクト時において高速で基準電圧を所定電圧レベルに駆動でき、応じて内部電圧を高速で所定の安定状態へ駆動することができる。
【０２０６】
［実施の形態８］
図１８は、この発明の実施の形態８に従う安定化検出回路８０の構成を示す図である。この図１８に示す安定化検出回路８０の構成においては、インバータ８０ａの出力信号をゲートに受けるＭＯＳトランジスタＮＱ１１と直列に、パワーカットイネーブル信号ＰＣＵＴｅをインバータ８０ｅを介して受けるＮチャネルＭＯＳトランジスタＮＱ１５が設けられる。この図１８に示す安定化検出回路８０の他の構成は、図１６に示す回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２０７】
この図１８に示す安定化検出回路８０の構成において、通常動作モード時において、パワーカットイネーブル信号ＰＣＵＴｅはＬレベルであり、インバータ８０ｅの出力信号はＨレベルとなり、ＭＯＳトランジスタＮＱ１５がオン状態となる。参照電圧Ｖｒｅｆｓ０および基準電圧Ｖｒｅｆｓはともに、所定の電圧レベルにあり、ノードＮＤ３０は接地電圧レベルに保持される。したがって、ＭＯＳトランジスタＮＱ１１がオフ状態、ＭＯＳトランジスタＮＱ１４がオン状態であり、このラッチ回路８０ｂは、ノードＮＤ３２をＬレベル、ノードＮＤ３１をＨレベルにラッチする。
【０２０８】
ディープパワーダウンモードが設定されたとき、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなり、応じてインバータ８０ｅの出力信号がＬレベルとなる。このディープパワーダウンモード時において、基準電圧Ｖｒｅｆｓが接地電圧レベルのＬレベルとなり、ノードＮＤ３０は、参照電圧Ｖｒｅｆｓ０の電圧レベルとなる。この状態において、ＭＯＳトランジスタＮＱ１１がオン状態となっても、ＭＯＳトランジスタＮＱ１５がオフ状態であり、ラッチ回路３０ｂは、図１９の信号波形図に示すように、このパワーカットイネーブル信号ＰＣＵＴｅがＨレベルに立上がる直前の状態を維持している。
【０２０９】
ディープパワーダウンモード時において、ＭＯＳトランジスタＮＱ１４およびＮＱ１５がともにオフ状態となり、このＭＯＳトランジスタＰＱ１１およびＰＱ１２およびＮＱ１２およびＮＱ１３は、それぞれ、ラッチ状態にあり、貫通電流は生じない。したがって、このディープパワーダウンモード時においてラッチ回路８０ｂにおける貫通電流を低減でき、ディープパワーダウンモード時の消費電流をより低減することができる。
【０２１０】
ディープパワーダウンモードが解除されると、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルとなり、ＭＯＳトランジスタＮＱ１５がオン状態となる。この状態において、基準電圧Ｖｒｅｆｓが、接地電圧レベルであり、また参照電圧Ｖｒｅｆｓ０が、所定の電圧レベル（たとえば２．０Ｖ）であり、ラッチ回路８０ｂのラッチ状態が反転し、ノードＮＤ３２の電圧レベルが外部電源電圧ＥＸＶＤＤレベルとなり、応じてインバータ８０ｃの出力信号ＳＬＩＶＥ０がＬレベルとなる。応じて、ゲート回路８０ｄからの検出信号ＳＬＩＶＥがＬレベルとなる。
【０２１１】
したがって、この図１８に示すように、ディープパワーダウンモード時オン状態となるＭＯＳトランジスタと直列にパワーカットイネーブル信号に従ってオフ状態となるＭＯＳトランジスタをラッチ回路内に設けることにより、ディープパワーダウンモード時のラッチ回路の貫通電流を低減することができ、消費電流を低減することができる。
【０２１２】
［実施の形態９］
図２０は、この発明の実施の形態９に従う安定化検出回路８０の構成を示す図である。図２０においては、ノードＮＤ３２と接地ノードの間に、互いに、ＮチャネルＭＯＳトランジスタＮＱ１６およびＮＱ１７が設けられる。これらのＭＯＳトランジスタＮＱ１６およびＮＱ１７は、導通時、ＭＯＳトランジスタＮＱ１４と並列の放電経路を形成する。図２０に示す安定化検出回路の他の構成は、図１８に示す安定化検出回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１３】
ＭＯＳトランジスタＮＱ１６のゲートへは、基準電圧Ｖｒｅｆｓが与えられ、ＭＯＳトランジスタＮＱ１７のゲートへは、外部電源電圧ＥＸＶＤＤの電圧レベルを指定するモード設定信号／ＭＯＤ２．５が与えられる。このモード設定信号／ＭＯＤ２．５は、図１２に示す回路から生成されるモード設定信号ＭＯＤ２．５と相補な信号である。すなわち、外部電源電圧ＥＸＶＤＤが、２．５Ｖに設定される場合には、このモード設定信号／ＭＯＤ２．５はＬレベルに設定され、外部電源電圧ＥＸＶＤＤが３．３Ｖに設定される場合には、モード設定信号／ＭＯＤ２．５がＨレベルに設定される。
【０２１４】
基準電圧Ｖｒｅｆｓが接地電圧レベルからその電圧レベルが上昇すると、ノードＮＤ３２のディープパワーダウンモード時のＨレベルが接地電圧レベルへ放電される。このノードＮＤ３２の電圧レベルが、インバータ８０ｃの入力論理しきい値を超えて低下すると、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＨレベルとなる。したがって、このインバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルに立上がるタイミング（時間）は、外部電源電圧ＥＸＶＤＤに依存する。したがって、外部電源電圧ＥＸＶＤＤが２．５Ｖのときには、モード設定信号／ＭＯＤ２．５をＬレベルに設定して、ＭＯＳトランジスタＮＱ１７をオフ状態とする。ノードＮＤ３２は、ＭＯＳトランジスタＮＱ１４のみで放電される。
【０２１５】
一方、外部電源電圧ＥＸＶＤＤが、たとえば３．３Ｖの場合には、モード設定信号／ＭＯＤ２．５をＨレベルに設定し、このノードＮＤ３２を、ＭＯＳトランジスタＮＱ１４およびＮＱ１６により放電する。これにより、外部電源電圧ＥＸＶＤＤがたとえば３．３Ｖと高い電圧レベルであっても、高速でノードＮＤ３２を放電することができ、電源電圧ＥＸＶＤＤの電圧レベルにかかわらず、ほぼ同じパルス幅の、検出信号ＳＬＩＶＥを生成することができる。この結果、外部電源電圧ＥＸＶＤＤの電圧レベルにかかわらず、基準電圧Ｖｒｅｆｓの電圧レベルに応じて、検出信号ＳＬＩＶＥを所定期間活性化することができる。
【０２１６】
以上のように、この発明の実施の形態９に従えば、基準電圧が所定電圧レベルに到達したかを検出する検出回路において、ラッチノードの放電トランジスタのサイズ（チャネル長とチャネル幅の比）を外部電源電圧の電圧レベルに応じて変更しており、外部電源電圧の電圧レベルにかかわらず、ほぼ同じ活性化期間を有する検出信号ＳＬＩＶＥを生成することができる。
【０２１７】
なお、図２０に示す構成においては、外部電源電圧ＥＸＶＤＤが２．５Ｖのときと外部電源電圧ＥＸＶＤＤが３．３Ｖのときに、ノードＮＤ３２の駆動トランジスタのサイズが、１対２に設定されている。しかしながら、この駆動力の比は、１対２の整数比ではなく、たとえば１対１．５のように設定されてもよい。例えば、単位トランジスタを２個、ＭＯＳトランジスタＮＱ１４を構成するために用い、ＭＯＳトランジスタＮＱ１４を３個の単位トランジスタで構成する。これにより、駆動力の比２対３を実現することができる。
【０２１８】
以上のように、この発明の実施の形態９に従えば、外部電源電圧の電圧レベルに応じて安定化検出信号を生成するラッチ回路のラッチノードの駆動力を変更しており、外部電源電圧の電圧レベルにかかわらず、所定の時間幅の検出信号を生成して、所定の期間、基準電圧を発生するアナログバッファの動作電流を増大させることができる。
【０２１９】
なお、上述の実施の形態１から９においては、半導体記憶装置の内部電源電圧を安定に発生するための構成について説明している。半導体記憶装置としては、外部電源電圧から複数種類の内部電圧を生成し、かつ特定動作モード時所定の内部電圧の生成を停止する動作モードを有する半導体記憶装置であれば本発明は適用可能である。
【０２２０】
【発明の効果】
以上のように、この発明に従えば、ディープパワーダウンモードを有する半導体装置において、内部電圧立上げ時において確実にかつ高速で内部電圧を発生することができる。
【０２２１】
すなわち、第２の電源制御信号に従って第１の電源電圧を発生する電源回路に対し、この第２の電源制御信号を発生するレベル変換回路の出力信号を、初期化回路により第２の電源電圧投入時、所定電圧レベルに設定しており、第２の電源電圧投入時においても確実に、第２の電源制御信号を所定電圧レベルに初期化することができ、第１の電源電圧を安定に発生することができる。
【０２２２】
この初期化回路として、レベル変換回路の出力ノードに接続される容量素子を用いることにより、容易に、電源投入時の不安定な状態時においても確実に容量結合により、所定の電圧レベルにこのレベル変換回路の出力ノードを設定することができる。
【０２２３】
また、この初期化回路を、第２の電源電圧を動作電源電圧として受けて、レベル変換回路の出力ノードの電圧をラッチしかつ転送する回路で構成することにより、確実に、レベル変換回路の出力ノードを容易に所定電圧レベルに初期設定することができる。
【０２２４】
また、この初期化回路として、第２の電源電圧の投入を検出する電源投入検出回路と、この電源投入検出回路の出力信号とレベル変換回路の出力信号とに従って第２の電源制御信号を生成する論理回路とで構成することにより、仮にレベル変換回路の出力ノードの電圧レベルが不定状態となっても、確実に、電源投入検出信号により、第２の電流制御信号を初期状態に設定することができ、確実に、電源回路において第１の電源電圧を生成することができる。
【０２２５】
また、電源制御信号のレベル変換を行なうレベル変換回路の出力信号をバッファ処理するバッファ回路により、第１の電源電圧を供給する電源ノードを第２の電源電圧を伝達する電源線に電気的に結合することにより、レベル変換回路の内部ノードの電圧の不定状態により、動作制御信号が不安定な場合には、その不安定な状態に従って、バッファ制御信号を生成して、第２の電源電圧として第１の電源電圧を供給することができる。これにより、この第１の電源電圧に従って内部回路が動作制御信号を生成することができ、応じて、このレベル変換回路の不定状態を、容易に解除して、安定に内部電源電圧を生成することができる。
【０２２６】
このスイッチ回路としてＰチャネルの絶縁ゲート型電界効果トランジスタを用いることにより、レベル変換回路の内部ノードの電圧レベルが浮上がった場合でも、論理回路により、その浮上がった電圧を反転して、スイッチトランジスタを導通状態として、第１の電源電圧を第２の電源電圧伝達線に伝達することができる。
【０２２７】
また、内部電圧発生回路において、レベル変換回路からの特定の動作制御信号に従って基準電圧を生成する基準電圧発生回路を選択的に活性化することにより、容易に、この特定の動作制御信号に従って内部電圧の発生を停止させることができる。また、この内部電圧発生動作停止時においては、スイッチ回路により、第１の電源電圧を第２の電源電圧伝達線に伝達することにより、内部回路を動作させることができ、応じて。特定動作制御信号を初期化して、内部電圧発生を行うことができる。
【０２２８】
また、内部電圧発生回路の活性／非活性を制御する動作制御信号をレベル変換するレベル変換回路の出力信号と独立に、第１の内部電源回路を動作させて内部電源電圧を生成して第１の内部回路を動作させて、特定動作制御信号を初期化することにより、レベル変換回路の出力ノードの電圧レベルが不定状態となり、特定の動作制御信号が活性状態となる状態に設定されても、第１の内部電源回路をこのレベル変換された特定動作制御信号とは独立に動作させることにより、第１の内部回路に対する電源電圧を生成して第１の内部回路を動作させて特定動作制御信号を初期設定して、レベル変換回路の出力信号の不定状態を解放することができる。これにより、他の内部電源電圧発生回路を確実に動作させて、内部電圧を生成することができる。
【０２２９】
この特定の動作制御信号と独立に動作する第１の内部電源回路を、スタンバイ状態時において少なくとも動作して第１の電源電圧から第２の電源電圧を生成する回路で構成することにより、不必要に、電源投入時に、電流が消費されるのを防止することができる。
【０２３０】
また、この第１の内部電源回路を、活性化時、定電流源からの定電流に従って基準電圧を生成する基準電圧生成回路の出力ノードを、レベル変換回路の出力する特定動作制御信号に従って定電流源の活性化と相補的に、第１の電源電圧供給ノードに結合するとともに、この基準電圧出力ノードの電圧と内部電源線との電圧に従って内部電源線上に電流を供給して第２の電源電圧を生成する様に構成することにより、容易に、この特定動作制御信号が活性化されたときに、第１の電源電圧に従って第２の電源電圧を生成し、応じて高速で、第１の内部回路へ動作電源電圧を供給して、第１の内部回路を初期設定して、動作制御信号を非活性化することができる。
【０２３１】
この基準電圧出力ノードを第１の電源電圧を伝達する電源線に結合するスイッチ回路として、レベル変換回路の出力する特定動作制御信号に従って選択的に導通するＮチャネルＭＯＳトランジスタで構成することにより、この基準電圧を、第１の電源電圧からこのＭＯＳトランジスタのしきい値電圧だけ低い電圧に設定することができ、必要以上に高い電圧が、内部回路に伝達されるのを防止することができる。
【０２３２】
また、これに代えて、このスイッチ回路として、レベル変換回路の出力信号に応答するＰチャネルＭＯＳトランジスタを利用することにより、そのしきい値電圧損失を伴うことなく、基準電圧レベルを、第１の電源電圧レベルに設定することができ、高速で、第２の電源電圧を上昇させて、内部回路に対する動作制御信号を生成して第１の内部回路を初期設定することができる。
【０２３３】
また、第１および第２のモードを指定するモード指示信号とレベル変換回路の出力信号とに従って有効動作制御信号を生成し、この有効動作制御信号に従って選択的に内部電源回路の生成する電源電圧レベルを変更することにより、このレベル変換回路の出力信号が不定状態となった場合においても、このモード指示信号に従って有効動作制御信号を非活性状態に保持することにより、レベル変換回路の出力信号と独立に、内部電源回路を動作させることができ、レベル変換回路が電源投入時不定状態となっても、その影響を受けることなく正確に、内部電源電圧を生成することができる。
【０２３４】
また、第１のモードのときには、レベル変換回路の出力信号に従って有効動作制御信号を選択的に活性化し、このモード指示信号が第２のモードを指定するときには、レベル変換回路の出力信号の論理レベルにかかわらず内部電源回路を常時活性状態とすることにより、第２のモード時においては、たとえレベル変換回路が不定状態となっても安定に内部電源回路を生成することができる。また、第１のモード時においては、第１の電源電圧から第２の電源電圧を生成しており、たとえレベル変換回路が不定状態となっても、内部電源回路は、正確に、所望の電圧レベルの内部電源電圧を生成でき、応じて、内部回路を動作させてレベル変換回路を初期設定することができる。
【０２３５】
また、動作モード指示信号の活性化時、第１の基準電圧発生回路の出力ノードの電圧を所定電圧レベルに固定し、この動作モード指示信号の非活性化時、この第１の基準電圧とこれに対応する第１の参照電圧とに従ってこの第１の基準電圧レベルを検出し、このレベル検出信号に従って電源制御信号を生成し、この電源制御信号に従って各基準電圧発生回路の電流駆動力を増大させることにより、内部電源発生時、正確に、第１の基準電圧が所定電圧レベルに到達するまで、これらの基準電圧発生回路の電流駆動力を増大させることができ、高速で内部電圧を安定状態へ駆動することができる。
【０２３６】
また、基準電圧レベル検出回路を、第１の参照電圧を動作電源電圧として受け、第１の基準電圧入力信号として受けるインバータと、このインバータの入出力信号に従ってそのラッチノードの状態が変化するラッチ回路と、このラッチ回路の出力信号をバッファ処理するバッファ回路とで構成することにより、確実に、この基準電圧が所定電圧レベルに到達したかを検出することができる。
【０２３７】
また、この基準電圧レベル検出回路の出力信号を、ラッチするラッチ回路を設けることにより、基準電圧レベル検出結果に従って高速でラッチ回路の出力信号を変化させることができ、また、このラッチ回路のラッチ状態において、貫通電流が生じるのを防止することができ、消費電流を低減することができる。
【０２３８】
また、この基準電圧レベル検出回路を、第１の参照電圧を動作電源電圧として受け第１の基準電圧は入力信号として受けるインバータと、このインバータの入出力信号に従ってラッチ回路のラッチノードの電圧を相補的に設定する第１および第２の電圧設定素子と、このラッチ回路の第２のラッチ回路の出力信号をバッファ処理するバッファ回路とで構成することにより、正確にかつ高速で、基準電圧と参照電圧との関係に従って基準電圧レベルが所定電圧レベルに到達したかを検出することができ、正確な基準電圧レベルの検出を行なうことができる。また、インバータの相補な入出力信号で、ラッチ回路の相補ラッチノードを駆動することにより、高速で、このインバータの入出力信号に従ってラッチ回路のラッチ状態を設定でき、インバータの入出力信号に従って高速で基準電圧の電圧レベルの検出を行なうことができる。
【０２３９】
また、この基準電圧レベル検出回路において、ラッチ回路のラッチノードの電圧レベルをインバータの出力信号に従って設定する第１の電圧発生素子の電圧設定動作を、動作モード指示信号に従って禁止することにより、ラッチ回路を動作モード指示信号の活性状態の間ラッチ状態に維持することができ、このラッチ回路から第１の電圧設定素子を介して流れる貫通電流を防止することができ、この動作モード指示信号が設定する動作モード時における消費電流を低減することができる。
【０２４０】
また、ラッチ回路の出力ノードの電圧をインバータの入力信号に従って設定する第２の電圧設定素子を、その電流駆動力が、第１の電源電圧のレベルに従って変更されるトランジスタで構成することにより、第１の電源電圧のレベルが変更される場合においても、正確に、バッファ回路の出力信号の活性期間を実質的に一定値に設定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うパワーカットイネーブル信号発生部の構成を示す図である。
【図２】 図１に示す回路の動作を示す信号波形図である。
【図３】 この発明の実施の形態２に従う内部電圧発生回路の要部の構成を概略的に示す図である。
【図４】 図３に示す回路の動作を示す信号波形図である。
【図５】 この発明の実施の形態３に従う内部電圧発生回路の構成を概略的に示す図である。
【図６】 この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図７】 この発明の実施の形態４に従う内部電圧発生回路の構成を概略的に示す図である。
【図８】 この発明の実施の形態４の変更例を概略的に示す図である。
【図９】 この発明の実施の形態５に従うパワーカットイネーブル信号発生部の構成を概略的に示す図である。
【図１０】 図９に示す回路の動作を示す信号波形図である。
【図１１】 この発明の実施の形態６に従う内部電圧発生回路の構成を概略的に示す図である。
【図１２】 図１１に示すモード設定回路の構成の一例を示す図である。
【図１３】 図１１に示す周辺電源回路内のスタンバイ電源回路の構成の一例を示す図である。
【図１４】 この発明の実施の形態７に従う内部電圧発生回路の構成を概略的に示す図である。
【図１５】 図１４に示す基準電圧発生回路の構成の一例を示す図である。
【図１６】 図１４に示す安定化検出回路の構成の一例を示す図である。
【図１７】 図１６に示す安定化検出回路の動作を示す信号波形図である。
【図１８】 この発明の実施の形態８に従う安定化検出回路の構成を示す図である。
【図１９】 図１８に示す安定化検出回路の動作を示す信号波形図である。
【図２０】 この発明の実施の形態９に従う安定化検出回路の構成を示す図である。
【図２１】 従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図２２】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２３】 図２２に示す内部電圧発生回路の構成を概略的に示す図である。
【図２４】 図２３に示す周辺電源回路の構成の一例を示す図である。
【図２５】 従来の電源制御部の構成を概略的に示す図である。
【図２６】 図２５に示すレベル変換回路の構成の一例を示す図である。
【図２７】 図２６に示すレベル変換回路の動作を示す信号波形図である。
【図２８】 図２６に示すレベル変換回路の動作を示す信号波形図である。
【図２９】 図２３に示す周辺電源電圧用の基準電圧発生回路の構成を示す図である。
【図３０】 図２３に示す他の基準電圧発生回路の構成を示す図である。
【図３１】 図２９および３０に示す電源投入検出信号を生成する部分の構成を概略的に示す図である。
【符号の説明】
１，２ 容量素子、３ インバータ、４ ＭＯＳトランジスタ、５ ＮＯＲゲート、１５ インバータ、１７ ＭＯＳトランジスタ、２０ ＤＰＤ電源回路、２４ ＤＰＤ制御回路、２２ 周辺電源回路、２２ａ スタンバイ電源回路、２２ｂ アクティブ電源回路、３２ インバータ、３４ ＭＯＳトランジスタ、４０ 電源投入検出回路、４２ ＡＮＤ回路、５０ モード設定回路、５２ ＡＮＤ回路、６７，６９ ＭＯＳトランジスタ、６８ インバータ、７０ メタル配線、７５ ＭＯＳトランジスタ、８０ 安定化検出回路、１０２ 参照電圧発生回路、１０４ アナログバッファ、８０ａ インバータ、８０ｂ ラッチ回路、８０ｃ インバータ、８０ｄ ゲート回路、８０ｅ インバータ、ＮＱ１０−ＮＱ１７ ＭＯＳトランジスタ、ＰＱ１０−ＰＱ１２ ＰチャネルＭＯＳトランジスタ、９００ 内部電圧発生回路、９０４ 制御回路、９５０ 定電流源、９５１，９５２，９５３ 基準電圧発生回路、９５４ 負電圧発生回路、９５５ 高電圧発生回路、９５６ 周辺電源回路、９５６ａ アクティブ電源回路、９５６ｂ スタンバイ電源回路、９５７ アレイ電源回路、９５７ａ アクティブ電源回路、９５７ｂ スタンバイ電流回路、９５８ セルプレート電圧発生回路、９５９ プリチャージ電圧発生回路、９６０ レベル変換回路。

Claims (20)

1. 第１の電源電圧を動作電源電圧として受け、動作モード指示に従って第１の電源制御信号を生成する制御回路、
   前記第１の電源制御信号を第２の電源電圧レベルの振幅の第２の電源制御信号に変換して出力するためのレベル変換回路、
   前記レベル変換回路の出力信号を前記第２の電源電圧投入時に所定の電圧レベルに設定するための初期化回路、および
   前記第２の電源制御信号に従って選択的に活性化され、活性化時、前記第２の電源電圧から前記第１の電源電圧を生成する電源回路を備える、半導体装置。
2. 前記レベル変換回路は相補信号を生成する第１および第２の出力ノードを有し、
   前記初期化回路は、
   前記レベル変換回路の前記第１の出力ノードと前記第２の電源電圧を供給する電源ノードとの間に接続される第１の容量素子と前期第２の出力ノードと前記第２の電源電圧と極性の異なる電圧を供給する参照ノードとの間に接続される第２の容量素子の少なくとも一方を備える、請求項１記載の半導体装置。
3. 前記初期化回路は、
   前記第２の電源電圧を動作電源電圧として受け、前記レベル変換回路の出力ノードの電圧をラッチしかつ転送するラッチ回路を備える、請求項１記載の半導体装置。
4. 前記初期化回路は、
   前記第２の電源電圧の投入を検出する電源投入検出回路と、
   前記電源投入検出回路の出力信号と前記レベル変換回路の出力信号とを受けて前記第２の電源制御信号を生成する論理回路を備える、請求項１記載の半導体装置。
5. 第１の電源電圧を受け、前記第１の電源電圧から第２の電源電圧を生成する内部電圧発生回路、
   前記第２の電源電圧を動作電源電圧として受け、外部からの動作モード指示に従って内部動作制御信号を生成する内部回路、
   前記内部回路からの所定の内部動作制御信号の振幅を前記第１の電源電圧レベルの振幅に変換して特定動作制御信号を生成するレベル変換回路、
   前記第１の電源電圧を動作電源電圧として受け、前記特定動作制御信号に論理処理を施してバッファ制御信号を生成する論理回路、および
   前記論理回路の出力するバッファ制御信号に従って、前記第２の電源電圧を伝達する電源線を前記第１の電源電圧を供給する電源ノードに結合するスイッチ回路を備える、半導体装置。
6. 前記スイッチ回路は、Ｐチャネルの絶縁ゲート型電界効果トランジスタである、請求項５記載の半導体装置。
7. 前記内部電圧発生回路は、
   前記特定動作制御信号に応答して選択的に活性化され、活性化時、前記第１の電源電圧から所定の電圧レベルの基準電圧を生成する基準電圧発生回路と、
   前記基準電圧と前記第２の電源電圧とを比較し、該比較結果に従って前記第１の電源電圧を供給する電源ノードから前記第２の電源電圧を伝達する電源線との間に電流を流す内部電源回路とを備える、請求項５記載の半導体装置。
8. 第１の電源電圧から第２の電源電圧を生成する第１の内部電源回路、
   前記第２の電源電圧を動作電源電圧として受け、与えられた動作モード指示信号に従って動作制御信号を生成する第１の内部回路、
   前記第１の電源電圧を動作電源電圧として受け、前記第１の内部回路からの特定の動作制御信号を前記第１の電源電圧レベルの振幅の信号に変換するレベル変換回路、および
   前記レベル変換回路の出力信号に従って選択的に活性化され、活性化時、前記第１の電源電圧から前記第２の電源電圧と異なる内部電圧を生成する内部電圧発生回路を備え、前記第１の内部電源回路は、前記レベル変換回路の出力信号と独立に動作をする、半導体装置。
9. 前記第１の内部電源回路は、少なくとも前記半導体装置のスタンバイ状態において動作して前記第１の電源電圧から前記第２の電源電圧を生成する、請求項８記載の半導体装置。
10. 前記第１の内部電源回路は、
    前記レベル変換回路の出力信号に従って選択的に活性化され、活性化時、一定の電流を生成する定電流源と、
    前記定電流源の生成する定電流を電圧に変換して基準電圧を生成する電流／電圧変換回路と、
    前記レベル変換回路の出力信号に従って前記定電流源と相補的に活性化され、活性化時、前記電流／電圧変換回路の出力ノードを前記第１の電源電圧を供給する電源ノードに結合するスイッチ回路と、
    前記電流／電圧変換回路の出力ノードの電圧と前記第２の電源電圧を伝達する電源線の電圧とを比較し、該比較結果に従って前記電源線と前記第１の電源電圧を供給する電源ノードとの間で電流を流す内部電源回路とを備える、請求項９記載の半導体装置。
11. 前記スイッチ回路は、前記電源ノードと前記電流／電圧変換回路の出力ノードとの間に接続され、そのゲートに前記レベル変換回路の出力信号を受けるＮチャネル絶縁ゲート型電界効果トランジスタを備える、請求項１０記載の半導体装置。
12. 前記スイッチ回路は、前記レベル変換回路の出力信号に応答して選択的に導通し、導通時、前記電源ノードと前記電流／電圧変換回路の出力ノードとを電気的に接続するＰチャネル絶縁ゲート型電界効果トランジスタを備える、請求項１０記載の半導体装置。
13. 内部電源線上の電圧を動作電源電圧として受け、動作モード指示信号に従って内部動作制御信号を生成する内部制御回路、
    前記内部制御回路からの特定の動作指示信号を第１の電源電圧レベルの振幅の信号に変換するレベル変換回路、
    前記レベル変換回路の出力信号と第１および第２のモードの一方を指定するモード指示信号とに従って有効動作制御信号を生成するモード制御回路、および
    前記モード制御回路からの有効動作制御信号に応答して選択的に活性化され、活性化時、前記第１のモードにおいては、前記第１の電源電圧から第２の電源電圧を前記内部電源線上に生成し、かつ前記第２のモードにおいては、前記第１の電源電圧に対応する電圧を前記内部電源線に生成する内部電源回路を備える、半導体装置。
14. 前記モード制御回路は、
    前記モード指示信号が第１のモードを指定するときには、前記レベル変換回路の出力信号に従って前記有効動作制御信号を選択的に活性化し、前記モード指示信号が前記第２のモードを指定するときには、前記レベル変換回路の出力信号に関わらず、前記内部電源回路を常時活性状態とする論理レベルに前記有効動作制御信号を設定する、請求項１３記載の半導体装置。
15. 動作モード指示信号に応答して選択的に活性化され、活性化時、第１の電源電圧から第１の参照電圧を生成するための第１の参照電圧発生回路、
    前記第１の電源電圧を動作電源電圧として受け、前記第１の参照電圧に従って前記第１の参照電圧に対応する電圧レベルの第１の基準電圧を生成する第１の基準電圧発生回路、
    前記動作モード指示信号に応答して選択的に活性化され、活性化時、前記第１の電源電圧から第２の参照電圧を生成する第２の参照電圧発生回路、
    前記第１の電源電圧を動作電源電圧として受け、前記第２の参照電圧に従って前記第２の参照電圧に対応する電圧レベルの第２の基準電圧を生成する第２の基準電圧発生回路、
    前記第１の参照電圧と前記第１の基準電圧との電圧関係に基づいて前記第１の基準電圧が所定電圧レベルに到達したことを検出する基準電圧レベル検出回路、
    前記基準電圧レベル検出回路の出力信号と前記動作モード指示信号とに従って電源制御信号を生成する電源制御回路、
    前記第１の基準電圧発生回路に配置され、前記電源制御信号に応答して、前記第１の基準電圧発生回路の電流駆動力を増大させるための第１の補助回路、
    前記第２の基準電圧発生回路に配置され、前記電源制御信号に応答して、前記第２の基準電圧発生回路の電流駆動力を増大させるための第２の補助回路、および
    前記動作モード指示信号に応答して、前記第１の基準電圧発生回路の出力ノードを所定電圧レベルに固定するための電圧固定回路を備える、半導体装置。
16. 前記基準電圧レベル検出回路は、
    前記第１の参照電圧を動作電源電圧として受け、かつ前記第１の基準電圧を入力信号として受けるインバータ回路と、
    ラッチノードを有し、前記インバータ回路の入出力信号に従って前記ラッチノードの信号の論理レベルが変化するラッチ回路と、
    前記ラッチ回路の出力信号をバッファ処理して出力するバッファ回路を備える、請求項１５記載の半導体装置。
17. 前記基準電圧レベル検出回路は、前記動作モード指示信号に応答して、前記基準電圧レベル検出回路の出力信号を保持するためのラッチ回路を備える、請求項１５記載の半導体装置。
18. 前記基準電圧レベル検出回路は、
    前記第１の参照電圧を動作電源電圧として受け、前記第１の基準電圧を入力信号として受けるインバータ回路と、
    前記第１の電源電圧を動作電源電圧として受け、相補信号を第１および第２のラッチノードに生成するラッチ回路と、
    前記インバータ回路の出力信号に従って、前記第１のラッチノードを第１の電圧レベルに駆動するための第１の電圧設定素子と、
    前記第１の基準電圧に従って前記ラッチ回路の前記第２のラッチノードの電圧を前記第１の電圧レベルに駆動するための第２の電圧設定素子と、
    前記ラッチ回路の出力信号をバッファ処理して出力するバッファ回路とを備える、請求項１５記載の半導体装置。
19. 前記基準電圧レベル検出回路は、さらに、前記動作モード指示信号の活性化時、前記第１の電圧設定素子の電圧設定動作を禁止する禁止回路を備える、請求項１８記載の半導体装置。
20. 前記第２の電圧設定素子は、前記第１の電源電圧のレベルに従って、その電流駆動力が変更されるトランジスタ素子を備える、請求項１８または１９記載の半導体装置。

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