JP2012209004A

JP2012209004A - 半導体記憶装置

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Publication number: JP2012209004A
Application number: JP2011075562A
Authority: JP
Inventors: Akira Katayama; 山明片
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-30
Filing date: 2011-03-30
Publication date: 2012-10-25
Also published as: US20120250400A1; US8711632B2

Abstract

【課題】データの読み出しマージンの改善を図ることが可能な半導体記憶装置を提供する。
【解決手段】制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。第１の参照電流設定回路は、第１の参照セルの読み出し電流に第１の調整電流を加算して得られた電流を第１の参照電流として設定する。第２の参照電流設定回路は、第２の参照セルの読み出し電流に第２の調整電流を加算して得られた電流を第２の参照電流として設定する。
【選択図】図１

Description

本実施形態は、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の半導体記憶装置に関する。

近年、半導体集積回路の高集積化や電源電圧の低減に伴い、ＭＲＡＭメモリマクロ内部のメモリセルの動作マージン性不良の増加する可能性がある。

例えば、ＭＲＡＭセルは、記憶素子と、トランジスタとを有する。このＭＲＡＭセルに、１本のワード線、及び１本のビット線が接続される。

このＭＲＡＭセルのデータの読み出し動作では、読み出し対象のＭＲＡＭセルに接続されたビット線の信号と比較する参照ビット線の信号が必要となる。

この参照ビット線の信号として、２つ以上の記憶素子にそれぞれ異なる２つの状態を保持しその平均値を用いる方法がある。

また、他の方式では、参照ビット線の信号の候補専用のＭＲＡＭメモリアレイを複数用意しておき、その中から読み出しマージンが最大となる、参照ビット線を選択しその信号を用いるものがある。

ＴｓｕｃｈｉｄａＫ．， "Ａ６４ＭｂＭＲＡＭｗｉｔｈＣｌａｍｐｅｄ−ＲｅｆｅｒｅｎｃｅａｎｄＡｄｅｑｕａｔｅ−ＲｅｆｅｒｅｎｃｅＳｃｈｅｍｅｓ，"ＩＳＳＣＣ２０１０

データの読み出しマージンの改善を図ることが可能な半導体記憶装置を提供する。

実施例に従った半導体記憶装置は、抵抗変化素子の抵抗値に応じて２値の論理を記憶するメモリセルを用いた半導体記憶装置である。半導体記憶装置は、抵抗変化素子と選択トランジスタとが異なるビット線間で直列に接続された複数の第１のメモリセルが、マトリクス状に配置された第１のセルアレイを備える。半導体記憶装置は、抵抗変化素子と選択トランジスタとが異なるビット線間で直列に接続された複数の第２のメモリセルが、マトリクス状に配置された第２のセルアレイを備える。半導体記憶装置は、前記選択トランジスタの制御端子にそれぞれ接続された複数のワード線の電圧を制御するワード線ドライバを備える。半導体記憶装置は、前記第１のセルアレイの前記第１のメモリセルに接続された前記ビット線に接続された第１のカラム選択スイッチ回路を備える。半導体記憶装置は、前記第２のセルアレイの前記第２のメモリセルに接続された前記ビット線に接続された第２のカラム選択スイッチ回路を備える。半導体記憶装置は、前記第１のセルアレイの複数の第１のメモリセルの中から参照用に選定された第１の参照セルに流れる電流に基づいて、第１の参照電流を出力する第１の参照電流設定回路を備える。半導体記憶装置は、前記第２のセルアレイの複数の第２のメモリセルの中から参照用に選定された第２の参照セルに流れる電流に基づいて、第２の参照電流を出力する第２の参照電流設定回路を備える。半導体記憶装置は、前記第１のセルアレイの選択された第１のメモリセルに対する読み出し動作時において、前記第１のカラム選択スイッチ回路により選択されたビット線に流れる電流と前記第２の参照電流とを比較し、その比較結果に応じた第１の読み出し信号を出力し、一方、前記第２のセルアレイの選択された第２のメモリセルに対する読み出し動作時において、前記第２のカラム選択スイッチ回路により選択されたビット線に流れる電流と前記第１の参照電流とを比較し、その比較結果に応じた第２の読み出し信号を出力するセンスアンプ回路を備える。半導体記憶装置は、前記第１、第２のカラム選択スイッチ回路、および、前記第１、第２の参照電流設定回路を制御する制御回路を備える。

前記制御回路は、前記複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを前記第１の参照セルとして前記第１のセルアレイから選定し、一方、前記複数の第２のメモリセルの全てに抵抗値が大きくなる同じ前記第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを前記第２の参照セルとして前記第２のセルアレイから選定する。

前記第１の参照電流設定回路は、前記第１の参照セルの読み出し電流に第１の調整電流を加算して得られた電流を前記第１の参照電流として設定する。

前記第２の参照電流設定回路は、前記第２の参照セルの読み出し電流に第２の調整電流を加算して得られた電流を前記第２の参照電流として設定する。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。図２は、図１に示すメモリセルＭ１の具体的な構成の一例を示す図である。図３は、図１に示すビット線／ＢＬを共有する２つのメモリセルＭ１の具体的な構成の一例を示す図である。図４は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。図５は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。図６は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布、および、論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。

半導体集積回路の高集積化や電源電圧の低下に伴い、ＭＲＡＭメモリマクロ内部のメモリセルの動作マージン性不良の増加する可能性がある。

実施例では、ＭＲＡＭセルのデータの読み出しマージンを改善する方法について提案する。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。

図１に示す半導体記憶装置（例えば、スピン注入型ＭＲＡＭ）１００は、抵抗変化素子Ｒの抵抗値に応じて２値の論理（“０”または“１”）を記憶するメモリセルＭ１、Ｍ２を用いる。

図１に示すように、この半導体記憶装置１００は、複数のワード線ＷＬ１、ＷＬ２と、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、ワード線ドライバ１と、第１のセルアレイ２ａと、第２のセルアレイ２ｂと、第１のカラム選択スイッチ回路３ａと、第２のカラム選択スイッチ回路３ｂと、センスアンプ回路４と、制御回路５と、第１の参照電流設定回路６ａと、第２の参照電流設定回路６ｂと、可変電流生成回路７と、を備える。

複数のワード線ＷＬ１、ＷＬ２は、ロウ方向に並んで配置されている。

複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２は、カラム方向に並んで配置されている。

第１のセルアレイ２ａは、抵抗変化素子Ｒと選択トランジスタＴｒとが異なるビット線ＢＬ１、／ＢＬ１間で直列に接続された複数の第１のメモリセルＭ１が、マトリクス状に配置されている。

第２のセルアレイ２ｂは、抵抗変化素子Ｒと選択トランジスタＴｒとが異なるビット線ＢＬ２、／ＢＬ２間で直列に接続された複数の第２のメモリセルＭ２が、マトリクス状に配置されている。

ここで、図２は、図１に示すメモリセルＭ１の具体的な構成の一例を示す図である。

図２に示すように、選択トランジスタＴｒは、ＭＯＳトランジスタであり、選択トランジスタＴｒの制御端子（ゲート）は、ワード線ＷＬ１に接続されている。選択トランジスタＴｒの電流経路の一端は、ビット線／ＢＬに接続され、他端は抵抗変化素子Ｒに接続されている。なお、本実施例では、選択トランジスタＴｒの一端（ソース）は、ビット線ＢＬに接続されている。そして、抵抗変化素子Ｒは、選択トランジスタＴｒの他端（ドレイン）とビット線／ＢＬとの間に接続されている。

抵抗変化素子Ｒは、ビット線ＢＬとビット線／ＢＬとの間で選択トランジスタＴｒと直列に接続されている。この抵抗変化素子Ｒの抵抗値は、流れる電流に応じて変化する。

なお、図１に示すメモリセルＭ２も、図２に示すメモリセルＭ２と同様の構成を有する。

この抵抗変化素子Ｒは、ビット線ＢＬとビット線／ＢＬとの電位差により、第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有する。一方、抵抗変化素子Ｒは、ビット線ＢＬとビット線／ＢＬとの電位差により、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する。

すなわち、抵抗変化素子Ｒは、所定値以上の電流が流れた場合には、抵抗値が変化する。この抵抗変化素子Ｒは、本実施例では、磁気抵抗素子（例えば、ＭＴＪ素子）である。

また、例えば、同じワード線ＷＬ１に接続され、且つ隣接する２つのメモリセルＭ１は、１つのビット線を共有するようにしてもよい。図３は、図１に示すビット線／ＢＬを共有する２つのメモリセルＭ１の具体的な構成の一例を示す図である。

例えば、図３に示すように、同じワード線ＷＬ１に接続され、且つ隣接する２つのメモリセルＭ１は、１つのビット線／ＢＬを共有している。

なお、図１に示す同じワード線ＷＬ２が接続され且つ隣接する２つのメモリセルＭ２も、図３に示すメモリセルＭ１と同様にビット線を共有するようにしてもよい。

また、図１に示すように、ワード線ドライバ１は、選択トランジスタＴｒの制御端子（ゲート）にそれぞれ接続された複数のワード線ＷＬ１、ＷＬ２それぞれの電圧を制御する。このワード線ＷＬ１、ＷＬ２の電圧を制御することにより、各選択トランジスタＴｒのオン／オフが制御される。

第１のカラム選択スイッチ回路３ａは、第１のセルアレイ２ａの第１のメモリセルＭ１に接続されたビット線ＢＬ１、／ＢＬ１に接続されている。例えば、この第１のカラム選択スイッチ回路３ａは、複数のビット線ＢＬ１、／ＢＬ１の中から、１つの第１のメモリセルＭ１に接続された１組のビット線ＢＬ１、／ＢＬ１を選択する。

第２のカラム選択スイッチ回路３ｂは、第２のセルアレイ２ｂの第２のメモリセルＭ２に接続されたビット線ＢＬ２、／ＢＬ２に接続されている。例えば、この第２のカラム選択スイッチ回路３ｂは、複数のビット線ＢＬ２、／ＢＬ２の中から、１つの第２のメモリセルＭ２に接続された１組のビット線ＢＬ２、／ＢＬ２を選択する。

第１の参照電流設定回路６ａは、第１のセルアレイ２ａの複数の第１のメモリセルＭ１の中から参照用に選定された第１の参照セル（図１ではＳ１と表記）に流れる電流に基づいて、第１の参照電流Ｉｒｅｆ１をセンスアンプ回路４に出力する。

第２の参照電流設定回路６ｂは、第２のセルアレイ２ｂの複数の第２のメモリセルＭ２の中から参照用に選定された第２の参照セル（図１ではＳ２と表記）に流れる電流に基づいて、第２の参照電流Ｉｒｅｆ２をセンスアンプ回路４に出力する。

センスアンプ回路４は、第１のセルアレイ２ａの選択された第１のメモリセルＭ１に対する読み出し動作時において、第１のカラム選択スイッチ回路３ａにより選択されたビット線ＢＬ１、／ＢＬ１に流れる電流と該第２の参照電流Ｉｒｅｆ２とを比較し、その比較結果に応じた第１の読み出し信号を出力する。この第１の読み出し信号に基づいて、第１のメモリセルＭ１に記憶されている論理が判断される。

一方、このセンスアンプ回路４は、第２のセルアレイ２ｂの選択された第２のメモリセルＭ２に対する読み出し動作時において、第２のカラム選択スイッチ回路３ｂにより選択されたビット線ＢＬ２、／ＢＬ２に流れる電流と第１の参照電流Ｉｒｅｆ１とを比較し、その比較結果に応じた第２の読み出し信号を出力する。この第２の読み出し信号に基づいて、第２のメモリセルＭ２に記憶されている論理が判断される。

可変電流生成回路７は、可変の比較電流Ｉｃを出力する。

制御回路５は、ワード線ドライバ１、第１、第２のカラム選択スイッチ回路３ａ、３ｂ、センスアンプ回路４、第１、第２の参照電流設定回路６ａ、６ｂ、および、可変電流生成回路７を制御する。

次に、以上のような構成を有する半導体記憶装置１００の参照電流を設定する動作の例について説明する。なお、以下の図４から図６では、一例として、第１の参照電流Ｉｒｅｆ１を設定する場合について説明するが、第２の参照電流Ｉｒｅｆ２を設定する場合も同様に説明される。

先ず、メモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例について説明する。

例えば、制御回路５は、ワード線ドライバ１、第１のカラム選択スイッチ回路３ａ、およびセンスアンプ回路４を制御して、複数の第１のメモリセルＭ１の全てに抵抗値が大きくなる同じ論理（例えば“０”）を記憶させた状態にする。

そして、制御回路５は、上記状態で、ワード線ドライバ１、第１のカラム選択スイッチ回路３ａ、センスアンプ回路４、および、可変電流生成回路７を制御して、比較電流Ｉｃを徐々に上昇させて、比較電流Ｉｃと選択トランジスタＴｒをオンして流れる読み出し電流とを、センスアンプ回路４により比較する。

そして、制御回路５は、この比較結果に基づいて、選択トランジスタＴｒをオンして流れる読み出し電流が一番大きくなる第１のメモリセルＭ１を第１の参照セルＳ１として第１のセルアレイ２ａから選定する（後述の図４において、電流Ｉｒｅａｄ“０”ｍａｘを有する第１のメモリセルＭ１を第１の参照セルＳ１とする）。すなわち、比較電流Ｉｃを徐々に上昇させて、第１のセルアレイ２ａ内の複数のメモリセルのうち、最後までオン状態を維持したメモリセルを第１の参照セルＳ１とする。

最後に、第１の参照電流設定回路６ａは、第１の参照セルＳ１の読み出し電流に第１の調整電流を加算（後述の図４において、調整電流Ｉｍ“０”を加算）して得られた電流を第１の参照電流Ｉｒｅｆ１として設定する。

一方、制御回路５は、ワード線ドライバ１、第２のカラム選択スイッチ回路３ｂ、および、センスアンプ回路４を制御して、複数の第２のメモリセルＭ２の全てに抵抗値が大きくなる同じ論理（例えば、“０”）を記憶させた状態にする。

そして、制御回路５は、上記状態で、ワード線ドライバ１、第２のカラム選択スイッチ回路３ｂ、センスアンプ回路４、および、可変電流生成回路７を制御して、比較電流Ｉｃを徐々に上昇させて、比較電流Ｉｃと選択トランジスタＴｒをオンして流れる読み出し電流とを、センスアンプ回路４により比較する。

そして、制御回路５は、この比較結果に基づいて、選択トランジスタＴｒをオンして流れる読み出し電流が一番大きくなる第２のメモリセルＭ２を第２の参照セルＳ２として第２のセルアレイ２ｂから選定する（後述の図４において、電流Ｉｒｅａｄ“０”ｍａｘを有する第２のメモリセルＭ２を第２の参照セルＳ２とする）。すなわち、比較電流Ｉｃを徐々に上昇させて、第２のセルアレイ２ｂ内の複数のメモリセルのうち、最後までオン状態を維持したメモリセルを第２の参照セルＳ２とする。

最後に、第２の参照電流設定回路６ｂは、第２の参照セルＳ２の読み出し電流に第２の調整電流を加算（後述の図４において、調整電流Ｉｍ“０”を加算）して得られた電流を第２の参照電流Ｉｒｅｆ２として設定する。

ここで、図４は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。

図４に示すように、第１のメモリセルアレイ２ａの第１のメモリセルＭ１の全てに抵抗値が小さくなる論理“０”を記憶させた状態で流れる読み出し電流のうち最大の読み出し電流Ｉｒｅａｄ“０”ｍａｘを抽出する。そして、この最大の読み出し電流Ｉｒｅａｄ“０”ｍａｘから、所定の調整電流Ｉｍ“０”を加算した電流を、第１の参照電流Ｉｒｅｆ１に設定する。

これにより、第１の参照電流Ｉｒｅｆ１を、論理“０”を記憶した第１のメモリセルＭ１の読み出し電流の分布の最大値よりも大きく設定することができるため、論理“０”を記憶したメモリセルの読み出しをより確実にすることができる。

さらに、例えば、比較例では、論理“０”を記憶したメモリセルの読み出し電流と、論理“１”を記憶したメモリセルの読み出し電流との中間の電流を参照電流に設定する。生成される参照電流は分布を持つため、この比較例では、読み出しマージンが小さくなり得る。

しかし、図４の例では、上述のように、参照電流を、論理“０”を記憶した第１のメモリセルＭ１の読み出し電流の分布の最大値よりも確実に大きく設定することができる。本実施形態は、比較例と比較して、第１の参照電流Ｉｒｅｆ１を小さく設定することが可能となる。

その結果、第１の参照電流Ｉｒｅｆ１をより適切な値に設定し、読み出しマージンを大きくすることができる。

次に、メモリセルアレイの論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例について説明する。

例えば、制御回路５は、ワード線ドライバ１、第１のカラム選択スイッチ回路３ａ、およびセンスアンプ回路４を制御して、複数の第１のメモリセルＭ１の全てに抵抗値が小さくなる同じ論理（例えば、“１”）を記憶させた状態にする。

そして、制御回路５は、上記状態で、ワード線ドライバ１、第１のカラム選択スイッチ回路３ａ、センスアンプ回路４、および、可変電流生成回路７を制御して、比較電流Ｉｃと選択トランジスタＴｒをオンして流れる読み出し電流とを、センスアンプ回路４により比較する。

そして、制御回路５は、この比較結果に基づいて、読み出し電流が一番小さくなる第１のメモリセルＭ１を第１の参照セルＳ１として第１のセルアレイ２ａから選定する。

最後に、第１の参照電流設定回路６ａは、第１の参照セルＳ１の読み出し電流から第１の調整電流を減算して得られた電流を第１の参照電流Ｉｒｅｆ１として設定する。

一方、制御回路５は、ワード線ドライバ１、第２のカラム選択スイッチ回路３ｂ、および、センスアンプ回路４を制御して、複数の第２のメモリセルＭ２の全てに抵抗値が小さくなる同じ論理（例えば、“１”）を記憶させた状態にする。

そして、制御回路５は、上記状態で、ワード線ドライバ１、第２のカラム選択スイッチ回路３ｂ、センスアンプ回路４、および、可変電流生成回路７を制御して、比較電流Ｉｃと選択トランジスタＴｒをオンして流れる読み出し電流とを、センスアンプ回路４により比較する。

そして、制御回路５は、この比較結果に基づいて、読み出し電流が一番小さくなる第２のメモリセルＭ２を第２の参照セルＳ２として第２のセルアレイ２ｂから選定する。

最後に、第２の参照電流設定回路６ｂは、第２の参照セルＳ２の読み出し電流から第２の調整電流を減算して得られた電流を第２の参照電流Ｉｒｅｆ２として設定する。

ここで、図５は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。

図５に示すように、第１のメモリセルアレイ２ａの第１のメモリセルＭ１の全てに抵抗値が大きくなる論理“１”を記憶させた状態で流れる読み出し電流のうち最小の読み出し電流Ｉｒｅａｄ“１”ｍｉｎを抽出する。そして、この最小の読み出し電流Ｉｒｅａｄ“１”ｍｉｎから、所定の調整電流Ｉｍ“１”を引いた電流を、第１の参照電流Ｉｒｅｆ１に設定するようにしてもよい。

これにより、第１の参照電流Ｉｒｅｆ１を、論理“１”を記憶したメモリセルの読み出し電流の分布の最大値よりも大きく設定することができるため、論理“１”を記憶したメモリセルの読み出しをより確実にすることができる。

さらに、図５の例では、上述のように、参照電流を、論理“１”を記憶したメモリセルの読み出し電流の分布の最大値よりも確実に大きく設定することができる。本実施形態は、比較例と比較して、第１の参照電流Ｉｒｅｆ１を大きく設定することが可能となる。

これにより、論理“０”を記憶したメモリセルの読み出しもより確実にすることができる。

その結果、参照電流Ｉｒｅｆをより適切な値に設定し、読み出しマージンを大きくすることができる。

最後に、メモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布、および、論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例について説明する。

第１の参照電流設定回路６ａは、複数の第１のメモリセルＭ１の全てに抵抗値が大きくなる同じ第１の論理（例えば、“０”）を記憶させた状態で、選択トランジスタＴｒをオンして流れる読み出し電流が一番大きくなる第１のメモリセルＭ１の第１の読み出し電流と、複数の第１のメモリセルＭ１の全てに抵抗値が小さくなる第２の論理（例えば、“１”）を記憶させた状態で、選択トランジスタＴｒをオンして流れる読み出し電流が一番小さくなる第１のメモリセルＭ１の第２の読み出し電流と、の間の電流を、第１の参照電流Ｉｒｅｆ１として設定する。

なお、第１の参照電流設定回路６ａは、該第１の読み出し電流の分布の第１の標準偏差と該第２の読み出し電流の分布の第２の標準偏差との割合に基づいて、第１の参照電流Ｉｒｅｆ１を設定する。

例えば、第１の参照電流Ｉｒｅｆ１と該第１の読み出し電流との差と、第１の参照電流Ｉｒｅｆ１と該第２の読み出し電流との差との比を、該第１の標準偏差と該第２の標準偏差との比となるように第１の参照電流Ｉｒｅｆ１を設定する。

一方、第２の参照電流設定回路６ｂは、複数の第２のメモリセルＭ２の全てに該第１の論理（例えば、“０”）を記憶させた状態で、選択トランジスタＴｒをオンして流れる読み出し電流が一番大きくなる第２のメモリセルＭ２の第３の読み出し電流と、複数の第２のメモリセルＭ２の全てに第２の論理（例えば、“１”）を記憶させた状態で、選択トランジスタＴｒをオンして流れる読み出し電流が一番小さくなる第２のメモリセルＭ２の第４の読み出し電流と、の間の電流を、第２の参照電流Ｉｒｅｆ２として設定する。

なお、第２の参照電流設定回路６ｂは、該第３の読み出し電流の分布の第３の標準偏差と該第４の読み出し電流の分布の第４の標準偏差との割合に基づいて、第２の参照電流Ｉｒｅｆ２を設定する。

例えば、第２の参照電流Ｉｒｅｆ２と該第３の読み出し電流との差と、第２の参照電流Ｉｒｅｆ２と該第４の読み出し電流との差との比を、該第３の標準偏差と該第４の標準偏差との比となるように第２の参照電流Ｉｒｅｆ２を設定する。

ここで、図６は、図１に示す半導体記憶装置１００のメモリセルアレイの論理“０”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布、および、論理“１”を記憶したメモリセルの読み出し時に流れる読み出し電流の分布から、参照電流を設定する例を示す図である。

図６に示すように、第１のメモリセルアレイ２ａの第１のメモリセルＭ１の全てに抵抗値が大きくなる論理“１”を記憶させた状態で流れる読み出し電流のうち最小の読み出し電流Ｉｒｅａｄ“１”ｍｉｎを抽出する。さらに、第１のメモリセルアレイ２ａの第１のメモリセルＭ１の全てに抵抗値が小さくなる論理“０”を記憶させた状態で流れる読み出し電流のうち最大の読み出し電流Ｉｒｅａｄ“０”ｍａｘを抽出する。そして、この最小の読み出し電流Ｉｒｅａｄ“１”ｍｉｎと最大の読み出し電流Ｉｒｅａｄ“０”ｍａｘとの間の電流を第１の参照電流Ｉｒｅｆ１に設定するようにしてもよい。

これにより、第１の参照電流Ｉｒｅｆ１を、論理“１”を記憶した第１のメモリセルＭ１の読み出し電流の分布（標準偏差ρ“１”）の最小値よりも小さく、且つ、論理“０”を記憶した第１のメモリセルＭ１の読み出し電流の分布（標準偏差ρ“０”）の最大値よりも大きく設定することができるため、論理“１”または“０”を記憶したメモリセルの読み出しをより確実にすることができる。

特に、図６の例では、第１の参照電流Ｉｒｅｆと読み出し電流Ｉｒｅａｄ“０”ｍａｘとの差Ｉｍ“０”と、参照電流Ｉｒｅｆと読み出し電流Ｉｒｅａｄ“１”ｍｉｎとの差Ｉｍ“１”との比は、標準偏差ρ“１”と標準偏差ρ“１”との比に設定される。

なお、既述のように、第１のメモリセルＭ１の読み出し動作時は、第２の参照電流Ｉｒｅｆ２と第１のメモリセルＭ１の読み出し電流とを比較し、一方、第２のメモリセルＭ２の読み出し動作時は、第１の参照電流Ｉｒｅｆ１と第２のメモリセルＭ２の読み出し電流とを比較することになる。

すなわち、或るセルアレイの読み出し電流の分布から生成した参照電流を、異なるセルアレイの読み出しに用いている。

しかし、第１のセルアレイ２ａと第２のセルアレイ２ｂとは同じプロセスで形成され、読み出し電流の分布も第１のセルアレイ２ａと第２のセルアレイ２ｂとは同様になる。

したがって、本実施例のように、或るセルアレイの読み出し電流の分布から、異なるセルアレイの読み出しに用いる参照電流を生成しても、参照電流をより適切な値に設定することができると考えられる。

以上のように、本実施例１に係る半導体記憶装置によれば、データの読み出しマージンの改善を図ることができる。

なお、本実施例は、参照電流用のメモリセルを別途設ける必要がなくなり、回路面積の削減を図ることができる。

また、参照セルに選定されたメモリセルは、一般的な冗長技術により、冗長セル（図示せず）に置き換えられて、データの読み出し・書き込みの対象から外される。

なお、本実施例においては、メモリセルが２値を記憶する場合について説明した。しかし、メモリセルが多値を記憶する場合も、隣接する値の組み合わせに対して上記２値の場合と同様の条件で参照電流が設定され、同様の作用効果を奏することができる。

また、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ワード線ドライバ
２ａ第１のセルアレイ
２ｂ第２のセルアレイ
３ａ第１のカラム選択スイッチ回路
３ｂ第２のカラム選択スイッチ回路
４センスアンプ回路
５制御回路
６ａ第１の参照電流設定回路
６ｂ第２の参照電流設定回路
７可変電流生成回路
１００半導体記憶装置

Claims

第１の抵抗変化素子と第１の選択トランジスタとを有する第１のメモリセルが、マトリクス状に配置された第１のセルアレイと、
第２の抵抗変化素子と第２の選択トランジスタとを有する第２のメモリセルが、マトリクス状に配置された第２のセルアレイと、
前記第１のセルアレイの複数の第１のメモリセルの中から参照用に選定された第１の参照セルに流れる電流に基づいて、第１の参照電流を出力する第１の参照電流設定回路と、
前記第２のセルアレイの複数の第２のメモリセルの中から参照用に選定された第２の参照セルに流れる電流に基づいて、第２の参照電流を出力する第２の参照電流設定回路と、
前記第１のセルアレイの選択された第１のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第２の参照電流とを比較し、その比較結果に応じた第１の読み出し信号を出力し、一方、前記第２のセルアレイの選択された第２のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第１の参照電流とを比較し、その比較結果に応じた第２の読み出し信号を出力するセンスアンプ回路と、
前記第１、第２の参照電流設定回路を制御する制御回路と、を備え、
前記制御回路は、
前記複数の第１のメモリセル全の抵抗値を大きくした状態で、第１の選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを前記第１の参照セルとして前記第１のセルアレイから選定し、
一方、前記複数の第２のメモリセル全抵抗値を大きくした状態で、第２の選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを前記第２の参照セルとして前記第２のセルアレイから選定し、
前記第１の参照電流設定回路は、
前記第１の参照セルの読み出し電流に第１の調整電流を加算して得られた電流を前記第１の参照電流として設定し、
前記第２の参照電流設定回路は、
前記第２の参照セルの読み出し電流に第２の調整電流を加算して得られた電流を前記第２の参照電流として設定する
ことを特徴とする半導体記憶装置。
比較電流を出力する可変電流生成回路を、さらに備え、
前記制御回路は、
前記複数の第１のメモリセル全の抵抗値を大きくした状態で、前記比較電流と第１の選択トランジスタをオンして流れる読み出し電流とを、前記センスアンプ回路により比較し、この比較結果に基づいて、読み出し電流が一番大きくなる第１のメモリセルを前記第１の参照セルとして前記第１のセルアレイから選定し、
一方、前記複数の第２のメモリセル全の抵抗値を大きくした状態で、前記比較電流と第２の選択トランジスタをオンして流れる読み出し電流とを、前記センスアンプ回路により比較し、この比較結果に基づいて、読み出し電流が一番大きくなる第２のメモリセルを前記第２の参照セルとして前記第２のセルアレイから選定する
ことを特徴とする請求項１に記載の半導体記憶装置。
第１の抵抗変化素子と第１の選択トランジスタとを有する第１のメモリセルが、マトリクス状に配置された第１のセルアレイと、
第２の抵抗変化素子と第２の選択トランジスタとを有する第２のメモリセルが、マトリクス状に配置された第２のセルアレイと、
前記第１のセルアレイの複数の第１のメモリセルの中から参照用に選定された第１の参照セルに流れる電流に基づいて、第１の参照電流を出力する第１の参照電流設定回路と、
前記第２のセルアレイの複数の第２のメモリセルの中から参照用に選定された第２の参照セルに流れる電流に基づいて、第２の参照電流を出力する第２の参照電流設定回路と、
前記第１のセルアレイの選択された第１のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第２の参照電流とを比較し、その比較結果に応じた第１の読み出し信号を出力し、一方、前記第２のセルアレイの選択された第２のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第１の参照電流とを比較し、その比較結果に応じた第２の読み出し信号を出力するセンスアンプ回路と、
前記第１、第２の参照電流設定回路を制御する制御回路と、を備え、
前記制御回路は、
前記複数の第１のメモリセル全ての抵抗値が小さくした状態で、第１の選択トランジスタをオンして流れる読み出し電流が一番小さくなる第１のメモリセルを前記第１の参照セルとして前記第１のセルアレイから選定し、
一方、前記複数の第２のメモリセルの全ての抵抗値を小さくした状態で、第２の選択トランジスタをオンして流れる読み出し電流が一番小さくなる第２のメモリセルを前記第１の参照セルとして前記第２のセルアレイから選定し、
前記第１の参照電流設定回路は、
前記第１の参照セルの読み出し電流から第１の調整電流を減算して得られた電流を前記第１の参照電流として設定し、
前記第２の参照電流設定回路は、
前記第２の参照セルの読み出し電流から第２の調整電流を減算して得られた電流を前記第２の参照電流として設定する
ことを特徴とする半導体記憶装置。
比較電流を出力する可変電流生成回路を、さらに備え、
前記制御回路は、
前記複数の第１のメモリセル全ての抵抗値が小さくした状態で、前記比較電流と第１の選択トランジスタをオンして流れる読み出し電流とを、前記センスアンプ回路により比較し、この比較結果に基づいて、前記読み出し電流が一番小さくなる第１のメモリセルを前記第１の参照セルとして前記第１のセルアレイから選定し、
一方、前記複数の第２のメモリセル全ての抵抗値が小さくした状態で、前記比較電流と第２の選択トランジスタをオンして流れる読み出し電流とを、前記センスアンプ回路により比較し、この比較結果に基づいて、読み出し電流が一番小さくなる第２のメモリセルを前記第２の参照セルとして前記第２のセルアレイから選定する
ことを特徴とする請求項３に記載の半導体記憶装置。
第１の抵抗変化素子と第１の選択トランジスタとを有する第１のメモリセルが、マトリクス状に配置された第１のセルアレイと、
第２の抵抗変化素子と第２の選択トランジスタとを有する第２のメモリセルが、マトリクス状に配置された第２のセルアレイと、
第１の参照電流を出力する第１の参照電流設定回路と、
第２の参照電流を出力する第２の参照電流設定回路と、
前記第１のセルアレイの選択された第１のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第２の参照電流とを比較し、その比較結果に応じた第１の読み出し信号を出力し、一方、前記第２のセルアレイの選択された第２のメモリセルに対する読み出し動作時において、選択されたビット線に流れる電流と前記第１の参照電流とを比較し、その比較結果に応じた第２の読み出し信号を出力するセンスアンプ回路と、
および、前記第１、第２の参照電流設定回路を制御する制御回路と、を備え、
前記第１の参照電流設定回路は、
前記複数の第１のメモリセル全ての抵抗値を大きくした状態で、第１の選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルの第１の読み出し電流と、前記複数の第１のメモリセル全ての抵抗値を小さくした状態で、第１の選択トランジスタをオンして流れる読み出し電流が一番小さくなる第１のメモリセルの第２の読み出し電流と、の間の電流を、前記第１の参照電流として設定し、
前記第２の参照電流設定回路は、
前記複数の第２のメモリセル全ての抵抗値を大きくした状態で、第２の選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルの第３の読み出し電流と、前記複数の第２のメモリセル全ての抵抗値を小さくした状態で、第２の選択トランジスタをオンして流れる読み出し電流が一番小さくなる第２のメモリセルの第４の読み出し電流と、の間の電流を、前記第２の参照電流として設定する
ことを特徴とする半導体記憶装置。
前記第１の参照電流設定回路は、
前記第１の読み出し電流の分布の第１の標準偏差と前記第２の読み出し電流の分布の第２の標準偏差との割合に基づいて、前記第１の参照電流を設定し、
前記第２の参照電流設定回路は、
前記第３の読み出し電流の分布の第３の標準偏差と前記第４の読み出し電流の分布の第４の標準偏差との割合に基づいて、前記第２の参照電流を設定する
ことを特徴とする請求項５に記載の半導体記憶装置。
前記第１の参照電流と前記第１の読み出し電流との差と、前記第１の参照電流と前記第２の読み出し電流との差との比は、前記第１の標準偏差と前記第２の標準偏差との比であり、
前記第２の参照電流と前記第３の読み出し電流との差と、前記第２の参照電流と前記第４の読み出し電流との差との比は、前記第３の標準偏差と前記第４の標準偏差との比である
ことを特徴とする請求項６に記載の半導体記憶装置。
前記抵抗変化素子は、
第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有し、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する
ことを特徴とする請求項１ないし７のいずれか一項に記載の半導体記憶装置。
前記抵抗変化素子は、磁気抵抗素子であることを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置。
前記磁気抵抗素子は、ＭＴＪ素子であることを特徴とする請求項９に記載の半導体記憶装置。
前記半導体記憶装置は、スピン注入型ＭＲＡＭであることを特徴とする請求項１ないし１０のいずれか一項に記載の半導体記憶装置。