JP2021501956A

JP2021501956A - 不揮発性メモリにマルチビットデータを記憶するためのシステム及び方法

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Publication number: JP2021501956A
Application number: JP2020524440A
Authority: JP
Inventors: ティワリ、ビピン; ドー、ナン; バントラン、ヒュー
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Filing date: 2018-10-02
Publication date: 2021-01-21
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Abstract

第１の読み出し電流を生成するために複数のメモリセルの第１のメモリセルを読み出し、第２の読み出し電流を生成するために複数のメモリセルの第２のメモリセルを読み出し、第２の読み出し電流に第１のオフセット値を適用し、次いで、第３の読み出し電流を形成するために第１及び第２の読み出し電流を合わせ、次いで、第３の読み出し電流を使用してプログラム状態を決定することにより、複数のメモリセルを有するメモリデバイスを読み出す方法と、そのために構成されたデバイス。代替的に、第１の電圧は第１の読み出し電流から生成され、第２の電圧は第２の読み出し電流から生成され、それにより、オフセット値は第２の電圧に適用され、第１及び第２の電圧が合わされて第３の電圧を形成し、次いで、第３の電圧を使用してプログラム状態が決定される。【選択図】図６Ｂ

Description

（関連出願）
本出願は、２０１７年１１月３日出願の米国仮特許出願第６２／５８１，４８９号及び２０１８年１０月１日出願の米国特許出願第１６／１４８，３０４号の利益を主張するものである。

（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、その中に記憶することができるビット数を増加させることに関する。

不揮発性メモリセルは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（チャネル領域の伝導度を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。

不揮発性メモリセルの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号は、ソース領域の上方にプログラム／消去ゲートを更に含むメモリセルを開示している。米国特許第７，８６８，３７５号は、ソース領域の上方に消去ゲート、及び浮遊ゲートの上方に結合ゲートを更に含むメモリセルを開示している。

図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を示す。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、チャネル領域１８の第１の部分から絶縁されている（かつ部分的にソース領域１４の上方に配設され、部分的にソース領域１４から絶縁されている）。制御ゲート（ワードラインゲート又は選択ゲートとも称される）２２は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された下部、及び浮遊ゲート２０の上方に延びた上部（すなわち、制御ゲート２２が、浮遊ゲート２０の上端の周りを包む）を有する。

メモリセル１０は、制御ゲート２２に高い正電圧を、ソース領域１４及びドレイン領域１６に基準電位をかけることにより消去することができる。浮遊ゲート２０と制御ゲート２２との間の大きな電圧降下は、浮遊ゲート２０の電子を、浮遊ゲート２０から制御ゲート２２へと、周知のファウラー・ノルドハイムトンネリング機構によって、介在する絶縁体を通ってトンネリングさせる（浮遊ゲート２０をより正に帯電したままにする−消去状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧を印加することによりプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、ドレイン領域１６からソース領域１４に向かって流れ、それによって、電子が浮遊ゲート２０に注入される（浮遊ゲートを負に帯電したままにする−プログラム状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧をかけることにより読み出され得る（制御ゲート２２下のチャネル領域をオンする）。浮遊ゲートがより正に帯電（消去）される場合は、制御ゲートの正電圧は、浮遊ゲートに少なくとも部分的に結合して浮遊ゲートの下のチャネル領域部分をオンにし、電流がソース領域１４からドレイン領域１６に流れる（すなわち、メモリセル１０が、感知された電流フローに基づいてその消去された「１」状態にあることが感知される）。浮遊ゲート２０が、負に帯電している（プログラムされている）場合は、制御ゲート２２からの結合電圧は、浮遊ゲートの負電荷を克服できず、浮遊ゲート下のチャネル領域は、わずかにオン又はオフにされ、それによって、あらゆる電流を低減又は阻止する（すなわち、メモリセル１０が、低電流又は電流が流れないことが検知されたことに基づいて、そのプログラムされた「０」状態にあることが検知される）。

図２は、メモリセル１０と同一の素子を備えるが、ソース領域１４の上方に配設され、かつソース領域１４から絶縁されたプログラム／消去（ＰＥ）ゲート３２を更に備えた代替のスプリットゲートメモリセル３０を示す（すなわち、これは３ゲート設計である）。メモリセル３０は、ＰＥゲート３２に高電圧をかけて、浮遊ゲート２０からＰＥゲート３２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル３０は、制御ゲート２２、ＰＥゲート３２、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６に正電圧をかけ、電流の流れを検知することにより読み出され得る。

図３は、メモリセル１０と同一の素子を備えるが、ソース領域１４の上方に配設され、かつソース領域１４から絶縁された消去ゲート４２、及び浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁された結合ゲート４４を更に備えた代替のスプリットゲートメモリセル４０を示す。メモリセル４０は、消去ゲート４２に高電圧、（かつ所望により結合ゲート４４に負電圧）をかけて、浮遊ゲート２０から消去ゲート４２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル４０は、制御ゲート２２、消去ゲート４２、結合ゲート４４、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６（並びに所望により、消去ゲート４２及び／又は結合ゲート４４）に正電圧をかけ、電流の流れを検知することにより読み出され得る。

上記の全てのメモリセルについては、それらがプログラムされた状態にあるか又は消去された状態にあるかを決定するために、プログラム、消去、及び読み出し動作の各々で電圧が印加されて、メモリセルを「０」状態にプログラムし、メモリセルを「１」状態に消去し、かつメモリセルを読み出す。このようなメモリデバイスの１つの欠点は、各メモリセルが１ビットのデータのみを記憶することができることである（すなわち、セルは２つの可能な状態のみを有する）。各メモリセル内に１ビットを超えるデータをプログラムする必要がある。メモリセルが２つのバイナリ値（すなわち、丁度１ビットの情報）だけでなくそれ以上を記憶することができるように、アナログ方式で上記のメモリセルを動作させることも知られている。例えば、メモリセルは、それらの閾値電圧未満で動作することができ、これは、メモリセルを完全にプログラムするか又は完全に消去する代わりに、それらを部分的にプログラムするか又は部分的に消去するだけでよく、メモリセルが、それらの閾値電圧未満のアナログ方式で動作することができることを意味する。閾値電圧を上回る複数のプログラム状態のうちの１つにメモリセルをプログラムすることもまた可能である。しかしながら、離散プログラミング状態が所望される場合は、様々な状態の読み出し電流値が互いに非常に近くなるため、メモリセルを確実にプログラム及び読み出しすることは困難であり得る。

前述の問題及び必要性は、第１の読み出し電流を生成するために複数のメモリセルの第１のメモリセルを読み出すステップと、第２の読み出し電流を生成するために複数のメモリセルの第２のメモリセルを読み出すステップと、第２の読み出し電流に第１のオフセット値を適用するステップと、次いで、第３の読み出し電流を形成するために第１及び第２の読み出し電流を合わすステップと、及び、次いで、第３の読み出し電流を使用してプログラム状態を決定するステップと、によって、複数のメモリセルを有するメモリデバイスを読み出す方法によって対処される。

複数のメモリセルを有するメモリデバイスを読み出す方法は、第１の読み出し電流を生成するために複数のメモリセルの第１のメモリセルを読み出すステップと、第２の読み出し電流を生成するために複数のメモリセルの第２のメモリセルを読み出すステップと、第１の読み出し電流から第１の電圧を生成するステップと、第２の読み出し電流から第２の電圧を生成するステップと、第２の電圧に第１のオフセット値を適用するステップと、次いで、第３の電圧を形成するために第１及び第２の電圧を合わすステップと、次いで、第３の電圧を使用してプログラム状態を決定するステップと含む。

メモリデバイスは、半導体基板と、半導体基板に形成された複数のメモリセルと、半導体基板に形成され、第１の読み出し電流を生成するために複数のメモリセルの第１のメモリセルを読み出し、第２の読み出し電流を生成するために複数のメモリセルの第２のメモリセルを読み出し、第２の読み出し電流に第１のオフセット値を適用し、次いで、第３の読み出し電流を形成するために第１及び第２の読み出し電流を合わせ、次いで、第３の読み出し電流を使用してプログラム状態を決定するように構成された回路と、を備える。

メモリデバイスは、半導体基板と、半導体基板に形成された複数のメモリセルと、半導体基板に形成され、第１の読み出し電流を生成するために複数のメモリセルの第１のメモリセルを読み出し、第２の読み出し電流を生成するために複数のメモリセルの第２のメモリセルを読み出し、第1の読み出し電流から第1の電圧を生成し、第２の読み出し電流から第２の電圧を生成し、第２の電圧に第１のオフセット値を適用し、次いで、第３の電圧を形成するために第１及び第２の電圧を合わせ、次いで、第３の電圧を使用してプログラム状態を決定するように構成された回路と、を備える。

本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。

第１の従来のスプリットゲート不揮発性メモリセルの側面断面図である。第２の従来のスプリットゲート不揮発性メモリセルの側面断面図である。第３の従来のスプリットゲート不揮発性メモリセルの側面断面図である。不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を示すグラフである。２つの不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を示すグラフである。２つの不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を示すグラフである。第２のセルのプログラム状態が第１のプログラム状態に対してシフトされた、２つの不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を示すグラフである。第２のセルのプログラム状態が第１のプログラム状態に対してシフトされた、２つの不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を示すグラフである。２つの不揮発性メモリセルの８つのプログラム状態についての電流対電圧特性を集合的に示すグラフである。メモリデバイスアーキテクチャの平面図である。メモリセルのアレイの配置の一部分を示す概略図である。

本発明は、各メモリセルに１ビットを超える情報を記憶することができる不揮発性メモリデバイスを対象とする。これは、閾値電圧を超えて、かつ／又は閾値電圧未満でメモリセルを動作させることによってなされ得る。例えば、メモリセルを完全にプログラムするか又は完全に消去する代わりに、メモリセルを、部分的にプログラムするか又は部分的に消去して、アナログ方式で動作させることができる。以下の説明は、メモリセルの閾値電圧未満で動作するメモリセルに焦点を当てている。しかしながら、以下の説明は、メモリセルの閾値電圧を超えて動作するメモリセルにも同様に適用される。

本発明を最良に示すために、制御ゲート電圧の関数としてのチャネル電流間のサブ閾値関係が説明される。メモリセルの任意の所定のプログラム状態に関して、制御ゲート電圧が徐々に増大するにつれて、チャネル電流は徐々に上昇する。チャネル電流の対数の関数としてプロットされるとき、この関係は線形である。更に、メモリセルのプログラミング状態が変更されると（例えば、浮遊ゲートにプログラムされた電子の数が変化すると）、制御ゲート電圧の関数としての電流の線形対数関係は上下にシフトする。

この関係を図４に示す。制御ゲート電圧の関数としての電流（チャネル領域を通る）の線形対数関係が、複数の異なるプログラム状態につき表される。プログラム状態ｎ＝０は、メモリセルの最も高いプログラム状態（すなわち、依然として電流の読み出しを可能にする、浮遊ゲートの最多の電子−この点を超えたプログラミングは、メモリセルを読み出すのに使用される全ての制御ゲート電圧につきメモリセル電流を基本的にオフにする）を表し、また、ｎ＝７は、メモリセルの最も低いプログラム状態（すなわち、最高の消去状態に対応する、浮遊ゲートの最少の電子）を表す。図４によって表されるメモリセルは、８つの異なる状態にプログラムすることができるので、理論上は、複数ビットの情報を記憶することができる。読み出し電圧Ｖ_Rなどの１つ以上の特定の制御ゲート電圧で電流を測定することによって、プログラム状態ｎを決定することができる。

図４に示されるようなｎ個のプログラム状態を記憶するように構成されたメモリセルに関する１つの問題は、状態ｎの数がごくわずか超えるときに、信頼できる動作にとって２つの隣接するプログラム状態の読み出し電流の差が小さすぎる（すなわち、プログラム状態が互いに接近しすぎる）ことである。互いに接近しすぎたプログラム状態は、プログラムのノイズ及び／又はメモリセルの読み出しの影響を受けやすい。例えば、メモリセルをどのように確実に任意の所定のプログラム状態にプログラムすることができるかに関して、小さい変動範囲が存在するであろう。同様に、読み出し電流を測定することにより、セルの状態をどのように確実に読み取ることができるかに関して、小さい変動範囲が存在するであろう。したがって、ｎ個の状態は、互いに接近しすぎて位置することができず、そうでなければ、互いに確実に区別することができないであろう。これは、単一のメモリセルにプログラムすることができる状態ｎの数に実用限界を課し、これは、メモリデバイスに記憶され得る状態ｎの数に実用限界があることを意味する。

図５Ａ、５Ｂは、上記の問題に対する解決策を示す。具体的には、異なる状態ｎを、複数のメモリセルに記憶することができる。例えば、図４の単一メモリセルに記憶された８つのプログラム状態は、２つの異なるセルに記憶することができ、最初の４つの状態（ｎ＝０〜ｎ＝３）は、第１のセル（図５Ａ、セル１）に記憶することができ、最後の４つの状態（ｎ＝４〜ｎ＝７）は、第２のセル（図５Ｂ、セル２）に記憶することができる。２つのセルを使用して、同じ数の全体状態を記憶することができるが、より良好な信頼性にするために隣接するプログラム状態間の間隔が２倍である。あるいは、別の言い方をすれば、単一のセルのみを使用することに対して、２倍の状態を、２つのメモリセルを使用して、隣接するプログラム状態間の所定の分離間隔で記憶することができる。

上述のように２つ（又はそれ以上）のセルにプログラム状態を分割することは、プログラム状態の分離問題を解決するが、別の問題を生み出す。理想的には、設計構成及び動作を単純化するために、両方のセルの読み出し電流を加算して、この合わされた読み出し電流を使用して、８つの可能なビットのうちのどれ（８つの可能なプログラム状態のうちの１つに対応する）が、メモリセルの対にプログラムされるかを決定する。しかしながら、図から明らかなように、図５Ａ、５Ｂは、異なるセル内の異なる状態は、同じ電流／電圧特性を有している。例えば、セル１における状態ｎ＝０は、セル２における状態ｎ＝４と同じ読み出し電流出力を生成する。他の状態（ｎ＝１及びｎ＝５が同じ読み出し電流を生成するなど）についても同様である。したがって、読み出し電圧ＶＲが印加されたときに１つのセルがオフになるように完全にプログラムされている場合であっても、読み出し電流がどの状態に印加されるかを決定する方法はない。例えば、ビット値がプログラム状態ｎ＝６に対応し、セル２がｎ＝６にプログラムされ、セル１がオフになるようにプログラムされる場合は、２つのセルからの合わされた読み出し電流を後で逆読み出しするとき、合わされた読み出し電流がプログラム状態６に対応するか又はプログラム状態２に対応するかを決定することはできないであろう。

この問題を克服するために、セル２からの読み出し電流の読み出し値が、セル１からの可能な電流の読み出し値のどんな値よりも上方に効果的にシフトされるようにセル２からの読み出し電流にオフセットＸが適用される。例えば、セル１における状態３の電流レベルは、セル２の読み出し電流に加算され得るであろう。したがって、セル１内の４つの状態の可能な読み出し電流は全て、セル２内の４つの状態の可能な読み出し電流のいずれとも重ならないであろう。これを図６Ａ、６Ｂに表す。したがって、セル１のｎ＝３のプログラミング状態が、両方のセルの最大プログラム状態であると仮定すると（すなわち、プログラム状態ｎ＝３について示される読み出し電流は各メモリセルの最大読み出し電流である）と仮定すると、セル２の全ての可能なプログラム状態につき、プログラミング状態ｎ＝３の読み出し電流を超える非重複読み出し電流をセル２によって提供することができる。全ての可能なプログラム状態（セル１についてはｎ＝０〜３、セル２についてはｎ＝４〜７）の両方のセルの読み出し電流を集合的に図６Ｃに示す。これは、２つのセル電流が加算された後に、制御ゲートの単一の読み出し電圧ＶＲを使用して、両方のセルのプログラム状態を一意的に決定することができるが、セル２の読み出し電流が、そうでなければセルによって生成され得る最大読み出し電流を超えることが可能であるので、十分に分離されることを意味する。例えば、１対のセルに記憶されているビットがプログラム状態ｎ＝６に対応する場合は、セル２は状態ｎ＝６にプログラムされ、セル１はオフになるようにプログラムされる。次いで、読み出し動作中に、ｎ＝６の状態が、他の状態のいずれかから一意的に読み取られ得る。同様に、１対のセルに記憶されているビットがプログラム状態ｎ＝１に対応する場合は、セル１は状態ｎ＝１にプログラムされ、セル２はオフになるようにプログラムされる。次いで、読み出し動作中に、ｎ＝１の状態が、他の状態のいずれかから一意的に読み取られ得る。

セル２のオフセットＸを実装することは、セル２からの読み出し電流がセル１からのセル電流に加算される前に、セル２からの読み出し電流に電流オフセットＸを加算する加算回路を使用して行うことができる（例えば、加算回路は、セルを通る電流を検出するために使用されるセンス増幅器の一部である）。又は、加算回路は、セル２を介して検出されている電流を反映するために、センス増幅器によって生成される電圧信号に電圧オフセットＸを加算することができる。この場合、メモリセルの対からどのプログラム状態が読み出されたかを、合わされた電圧信号から決定する前に加算されるのは、電圧信号（検出された電流レベルに対応する）となるであろう。あるいは、セル１の電流／電圧信号に加算される前に、セル２の電流又は電圧信号を乗算するために、乗算回路が、センス増幅器の一部として又はその下流に存在することができる。オフセットＸは、電圧オフセット又は電流オフセットであるかどうかに関わらず、適切なオフセット量が、その所与のダイのためのセル２の電圧又は電流信号に確実に適用されるように、基準セル（すなわち、この目的のための専用のメモリセルアレイ内のメモリセル）に記憶され得るであろう。

例示的なメモリデバイスのアーキテクチャを図７に示す。メモリデバイスは、不揮発性メモリセルのアレイ５０を含み、それは２つの分離した平面（平面Ａ５２ａ及び平面Ｂ５２ｂ）に隔離され得る。メモリセルは、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１〜図３に示されたタイプであることができる。不揮発性メモリセルのアレイに隣接して、アドレスデコーダ（例えば、ＸＤＥＣ５４（行デコーダ）、ＳＬＤＲＶ５６、ＹＭＵＸ５８（列デコーダ）、及びＨＶＤＥＣ６０）及びビット線コントローラ（ＢＬＩＮＨＣＴＬ６２）があり、それらは、選択されたメモリセルに対する読み出し、プログラム、消去動作中、アドレスをデコードし、様々なメモリセルゲートと領域に様々な電圧を提供するために使用される。列デコーダ５８は、読み出し動作中にビット線の電圧又は電流を測定するためのセンス増幅器を備える。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセルで実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。オフセットＸ及び信号加算は、例えば、コントローラ６６内の回路を用いて実装することができる。代替的に又は追加的に、オフセットＸ及び信号加算は、列デコーダＹＭＵＸ５８のセンス増幅器部分内の回路を用いて実装することができる。

上記の実施形態は、２つのメモリセル及び８つの状態ｎの文脈で示されたが、異なる数のセル、全状態ｎ、及びメモリセル当たりの状態ｎは変化し得る。合計ビット数、したがって状態は、ｎ個の状態を記憶するために使用されるセルの数を増やすだけで、任意の所望の数に拡大することができる。例えば、３つのセルが使用される場合は、次いで、第１のオフセットが第２のセルの読み出し電流又は電圧に適用され、第２の（異なる）オフセットが第３のセルの読み出し電流又は電圧に適用されるため、全ての３個のセルについてのプログラム状態読み出し電流／電圧は重複しない。

図８は、メモリセルが行及び列に配置されている、図１の２ゲートメモリセルのアレイ構成を示す。このアレイ構成は、図２，３のメモリセルに等しく適用され、ここで、追加のゲートに追加の線が追加されるはずである。ワード線ＷＬはそれぞれ、メモリセルの１つの行の制御ゲートに接続する。ビット線ＢＬはそれぞれ、メモリセルの１つの列のドレイン領域に接続する。ソース線ＳＬはそれぞれ、１対のメモリセルの１つの行のソース領域に接続する。好ましくは、読み出し電流又は読み出し電圧が加算されたセルの各々は、読み出しプロセスがより速くなるように、異なる列に配設される。したがって、２つのメモリセルが使用される上記の実施例では、セル１は、ビット線ＢＬ０に接続された列１内にあり、セル２は、ビット線ＢＬ１に接続された列２にあるはずである。読み出し動作中、セル１の読み出し電流はビット線ＢＬ０で検出され、セル２の読み出し電流は、ビット線ＢＬ１で検出される。センス増幅器内又はそこから下流の回路は、ビット線ＢＬ１の読み出し電流（又はそれに対応する電圧）にオフセットＸを加算し、次いで、両方のセルからの読み出し電流（又は電圧）を加算し、次いで、合わされた読み出し電流／電圧から、どんなプログラム状態がメモリセルの対にプログラムされるかを決定する。

本発明は、上述の、及び本明細書に示される実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。本発明は、メモリセルのサブ閾値動作に関して説明されているが、閾値を上回って動作するメモリセル（この場合、電流と電圧との対数関係はもはや適用されなくてもよい）。図面に示される最も高いプログラム状態にセルをプログラムすることは、最も高いプログラム状態が完全消去メモリセルである消去動作を実際に伴うことが留意されるべきである。オフセットＸを適用することは、量Ｘだけ電流又は電圧の値に加算する（増大させる）ことによって、上記で開示される。しかしながら、オフセットＸを適用することは、負のオフセットを含むこともでき、これは、量Ｘだけ電流又は電圧の値から減算する（を減少させる）ことによって達成することができる。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が示されたのと違わない順序で行われる必要があるわけではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を共に電気的に接続する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を共に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims

第１の読み出し電流を生成するために、複数のメモリセルの第１のメモリセルを読み出すステップと、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出すステップと、
前記第２の読み出し電流に第１のオフセット値を適用するステップと、次いで
第３の読み出し電流を形成するために、前記第１及び第２の読み出し電流を合わすステップと、次いで、
前記第３の読み出し電流を使用してプログラム状態を決定するステップと、を含む、複数のメモリセルを有するメモリデバイスの読み出し方法。
前記合わすステップは、前記第１及び第２の読み出し電流を加算することを含む、請求項１に記載の方法。
第４の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出すステップと、
前記第４の読み出し電流に第２のオフセット値を適用するステップと、を更に含み、
前記合わすステップは、前記第３の読み出し電流を形成するために、前記第１、第２、及び第４の読み出し電流を合わすステップを含む、請求項１に記載の方法。
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項３に記載の方法。
前記合わすステップは、前記第１、第２、及び第４の読み出し電流を加算することを含む、請求項３に記載の方法。
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、第１のメモリセルは、前記列の第１の列に配設され、前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１に記載の方法。
第１の読み出し電流を生成するために、複数のメモリセルの第１のメモリセルを読み出すステップと、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出すステップと、
前記第１の読み出し電流から第１の電圧を生成するステップと、
前記第２の読み出し電流から第２の電圧を生成するステップと、
前記第２の電圧に第１のオフセット値を適用するステップと、次いで、
第３の電圧を形成するために前記第１及び第２の電圧を合わすステップと、次いで、
前記第３の電圧を使用してプログラム状態を決定するステップと、を含む、複数のメモリセルを有するメモリデバイスの読み出し方法。
前記合わすステップは、前記第１及び第２の電圧を加算することを含む、請求項７に記載の方法。
第３の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出すステップと、
前記第３の読み出し電流から第４の電圧を生成するステップと、
前記第４の電圧に第２のオフセット値を適用するステップと、を更に含み、
前記合わすステップは、前記第３の電圧を形成するために前記第１、第２、及び第４の電圧を合わすステップを含む、請求項７に記載の方法。
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項９に記載の方法。
前記合わすステップは、前記第１、第２、及び第４の電圧を加算することを含む、請求項９に記載の方法。
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、第１のメモリセルは、前記列の第１の列に配設され、前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項７に記載の方法。
メモリデバイスであって、該メモリデバイスは、
半導体基板と、
前記半導体基板に形成された複数のメモリセルと、
前記半導体基板に形成された回路とを備え、該回路は、
第１の読み出し電流を生成するために、前記複数のメモリセルの第１のメモリセルを読み出し、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出し、
前記第２の読み出し電流に第１のオフセット値を適用し、次いで、
第３の読み出し電流を形成するために、前記第１及び第２の読み出し電流を合わせ、次いで、
前記第３の読み出し電流を使用してプログラム状態を決定するように構成された回路である、メモリデバイス。
前記合わすことは、前記第１及び第２の読み出し電流を加算することを含む、請求項１３に記載のデバイス。
前記回路は、
第４の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出し、
前記第４の読み出し電流に第２のオフセット値を適用するように更に構成され、
前記合わすことは、前記第３の読み出し電流を形成するために、前記第１、第２、及び第４の読み出し電流を合わすことを含む、請求項１３に記載のデバイス。
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項１５に記載のデバイス。
前記合わすことは、前記第１、第２、及び第４の読み出し電流を加算することを含む、請求項１５に記載のデバイス。
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、
前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、
前記第１のメモリセルは、前記列の第１の列に配設され、
前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１３に記載のデバイス。
メモリデバイスであって、該メモリデバイスは、
半導体基板と、
前記半導体基板に形成された複数のメモリセルと、
前記半導体基板に形成された回路とを備え、該回路は、
第１の読み出し電流を生成するために、前記複数のメモリセルの第１のメモリセルを読み出し、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出し、
前記第１の読み出し電流から第１の電圧を生成し、
前記第２の読み出し電流から第２の電圧を生成し、
前記第２の電圧に第１のオフセット値を適用し、次いで
第３の電圧を形成するために、前記第１及び第２の電圧を合わせ、次いで
前記第３の電圧を使用してプログラム状態を決定するように構成された回路である、メモリデバイス。
前記合わすことは、前記第１及び第２の電圧を加算することを含む、請求項１９に記載のデバイス。
前記回路は、
第３の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出し、
前記第３の読み出し電流から第４の電圧を生成し、
前記第４の電圧に第２のオフセット値を適用するように更に構成され、
前記合わすことは、前記第３の電圧を形成するために前記第１、第２、及び第４の電圧を合わすことを含む、請求項１９に記載のデバイス。
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項２１に記載のデバイス。
前記合わすことは、前記第１、第２、及び第４の電圧を加算することを含む、請求項２１に記載のデバイス。
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、
前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、
前記第１のメモリセルは、前記列の第１の列に配設され、
前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１９に記載のデバイス。