JPH0817196A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0817196A JPH0817196A JP16743494A JP16743494A JPH0817196A JP H0817196 A JPH0817196 A JP H0817196A JP 16743494 A JP16743494 A JP 16743494A JP 16743494 A JP16743494 A JP 16743494A JP H0817196 A JPH0817196 A JP H0817196A
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- line
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Abstract
(57)【要約】
【目的】 高集積化と高速性能を両立させたＲＯＭを提
供する。 【構成】 メモリセルアレイ１は、一つのワード線ＷＬ
１により駆動される第１及び第２のメモリトランジスタ
Ｍ11，Ｍ12が対をなしてそれらの一端が一つのビット線
ＢＬ１に接続され、第１のメモリトランジスタＭ11の他
端にバイアス回路２が接続され、第２のメモリトランジ
スタＭ12の他端がＶSS線に接続されて構成される。ビッ
ト線ＢＬ１の一端はカラムセレクタ３を介してセンスア
ンプ４に接続され、他端には電流源５が設けられる。第
１，第２のメモリトランジスタＭ11，Ｍ12はそれぞれ二
つのしきい値状態のいずれかに設定されて不揮発にデー
タ書込みがなされる。ワード線ＷＬ１の選択により、ビ
ット線ＢＬ１には、第１，第２のメモリトランジスタＭ
11，Ｍ12の各しきい値状態の４つの組み合わせに対応し
て４値出力が得られる。
供する。 【構成】 メモリセルアレイ１は、一つのワード線ＷＬ
１により駆動される第１及び第２のメモリトランジスタ
Ｍ11，Ｍ12が対をなしてそれらの一端が一つのビット線
ＢＬ１に接続され、第１のメモリトランジスタＭ11の他
端にバイアス回路２が接続され、第２のメモリトランジ
スタＭ12の他端がＶSS線に接続されて構成される。ビッ
ト線ＢＬ１の一端はカラムセレクタ３を介してセンスア
ンプ４に接続され、他端には電流源５が設けられる。第
１，第２のメモリトランジスタＭ11，Ｍ12はそれぞれ二
つのしきい値状態のいずれかに設定されて不揮発にデー
タ書込みがなされる。ワード線ＷＬ１の選択により、ビ
ット線ＢＬ１には、第１，第２のメモリトランジスタＭ
11，Ｍ12の各しきい値状態の４つの組み合わせに対応し
て４値出力が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にマスクプログラム等によってデータが不揮発に
記憶される読出し専用メモリ（ＲＯＭ）に関する。
り、特にマスクプログラム等によってデータが不揮発に
記憶される読出し専用メモリ（ＲＯＭ）に関する。
【０００２】
【従来の技術】マスクＲＯＭには従来より、図３に示す
ＮＯＲ型メモリセルが多く用いられている。各メモリト
ランジスタは例えば、選択的なチャネルイオン注入によ
って、通常のエンハンスメント状態（Ｅ型）かまたは、
電源電圧でもオンしない高しきい値状態（HiVt状態）に
設定される。これがデータ書込みである。選択ワード線
を駆動したとき、これにつながるメモリトランジスタが
Ｅ型であれば、ビット線に電流が流れ、HiVt状態であれ
ばビット線に電流が流れない。これによりデータ読出し
ができる。
ＮＯＲ型メモリセルが多く用いられている。各メモリト
ランジスタは例えば、選択的なチャネルイオン注入によ
って、通常のエンハンスメント状態（Ｅ型）かまたは、
電源電圧でもオンしない高しきい値状態（HiVt状態）に
設定される。これがデータ書込みである。選択ワード線
を駆動したとき、これにつながるメモリトランジスタが
Ｅ型であれば、ビット線に電流が流れ、HiVt状態であれ
ばビット線に電流が流れない。これによりデータ読出し
ができる。
【０００３】図３のＮＯＲ型メモリセル構成は、個々の
メモリトランジスタのソース，ドレインをそれぞれ接地
線，ビット線に接続することが必要であり、コンタクト
数が多く、これが集積度向上を妨げている。これに対し
て、集積度向上に有利なメモリセル構成として、図４に
示すＮＡＮＤ型メモリセルが知られている。
メモリトランジスタのソース，ドレインをそれぞれ接地
線，ビット線に接続することが必要であり、コンタクト
数が多く、これが集積度向上を妨げている。これに対し
て、集積度向上に有利なメモリセル構成として、図４に
示すＮＡＮＤ型メモリセルが知られている。
【０００４】図４のＮＡＮＤ型メモリセルでは、メモリ
トランジスタはＥ型または、デプレション型（Ｄ型）の
いずれかに設定されてデータ書込みがなされる。データ
読出しは、選択ワード線に読出し電圧を与えてビット線
に電流が流れるか否かを検出することにより行われる。
このとき非選択ワード線には高レベル電圧を印加して、
非選択のメモリトランジスタを導通状態に保つ。このＮ
ＡＮＤ型メモリセルでは、複数のメモリトランジスタに
ついて、ビット線コンタクト、接地線コンタクトがそれ
ぞれ一つずつで済み、従ってＮＯＲ型メモリセルに比べ
て高集積化に有利である。
トランジスタはＥ型または、デプレション型（Ｄ型）の
いずれかに設定されてデータ書込みがなされる。データ
読出しは、選択ワード線に読出し電圧を与えてビット線
に電流が流れるか否かを検出することにより行われる。
このとき非選択ワード線には高レベル電圧を印加して、
非選択のメモリトランジスタを導通状態に保つ。このＮ
ＡＮＤ型メモリセルでは、複数のメモリトランジスタに
ついて、ビット線コンタクト、接地線コンタクトがそれ
ぞれ一つずつで済み、従ってＮＯＲ型メモリセルに比べ
て高集積化に有利である。
【０００５】しかし、ＮＡＮＤ型メモリセル構成では、
一つのメモリトランジスタのデータを読み出すのに、前
述のようにＮＡＮＤセル内の他のメモリトランジスタの
チャネルを通して電流を流さなければならない。このた
め、実質的にメモリトランジスタのチャネル長を極めて
長い状態にしたと等価になり、高速性能を得ることが難
しい。
一つのメモリトランジスタのデータを読み出すのに、前
述のようにＮＡＮＤセル内の他のメモリトランジスタの
チャネルを通して電流を流さなければならない。このた
め、実質的にメモリトランジスタのチャネル長を極めて
長い状態にしたと等価になり、高速性能を得ることが難
しい。
【０００６】
【発明が解決しようとする課題】以上のように、従来知
られているＲＯＭのメモリセル構成では、高集積化と高
速性能を両立させることが難しいという問題があった。
この発明は、上記の点に鑑みなされたもので、高集積化
と高速性能を両立させることを可能としたＲＯＭを提供
することを目的としている。
られているＲＯＭのメモリセル構成では、高集積化と高
速性能を両立させることが難しいという問題があった。
この発明は、上記の点に鑑みなされたもので、高集積化
と高速性能を両立させることを可能としたＲＯＭを提供
することを目的としている。
【０００７】
【課題を解決するための手段】この発明に係るＲＯＭ
は、一つのワード線により駆動される第１及び第２のメ
モリトランジスタが対をなしてそれらの一端が一つのビ
ット線に接続され、前記第１のメモリトランジスタの他
端にバイアス回路が接続され、前記第２のメモリトラン
ジスタの他端が基準電位に設定されてメモリセルアレイ
が構成され、前記第１及び第２のメモリトランジスタは
それぞれ二つのしきい値状態のいずれかに設定されて不
揮発にデータ書込みがなされ、前記ワード線の選択によ
り、前記ビット線に、前記第１及び第２のメモリトラン
ジスタの各しきい値状態の４つの組み合わせに対応して
４値出力が得られるようにしたことを特徴としている。
は、一つのワード線により駆動される第１及び第２のメ
モリトランジスタが対をなしてそれらの一端が一つのビ
ット線に接続され、前記第１のメモリトランジスタの他
端にバイアス回路が接続され、前記第２のメモリトラン
ジスタの他端が基準電位に設定されてメモリセルアレイ
が構成され、前記第１及び第２のメモリトランジスタは
それぞれ二つのしきい値状態のいずれかに設定されて不
揮発にデータ書込みがなされ、前記ワード線の選択によ
り、前記ビット線に、前記第１及び第２のメモリトラン
ジスタの各しきい値状態の４つの組み合わせに対応して
４値出力が得られるようにしたことを特徴としている。
【０００８】
【作用】この発明によると、一つのワード線により駆動
される二つのメモリトランジスタを対として、一つのビ
ット線に４値出力が得られるようにしている。従来のＮ
ＯＲ型メモリセル構成でも、一つのワード線により選択
される二つのメモリトランジスタを対として見れば、そ
れらのデータ状態の組み合わせは４通りになる。しかし
この場合、その二つのメモリトランジスタのデータは互
いに異なるビット線に読み出されることになる。つまり
この発明の場合、従来のＮＯＲ型メモリセル構成に比べ
てビット線数が１／２で済む。更に二つのメモリトラン
ジスタは全く別のものでよいため、ＴＦＴまたはＳＯＩ
方式等の２階建て構造が可能となり、その場合メモリ面
積を１／２にすることができる。またこの発明では、Ｎ
ＡＮＤ型メモリセル構成のように複数のメモリトランジ
スタが一つのビット線に直列につながることはないか
ら、通常のＮＯＲ型メモリセル構成の場合と同様の高速
性能が実現できる。
される二つのメモリトランジスタを対として、一つのビ
ット線に４値出力が得られるようにしている。従来のＮ
ＯＲ型メモリセル構成でも、一つのワード線により選択
される二つのメモリトランジスタを対として見れば、そ
れらのデータ状態の組み合わせは４通りになる。しかし
この場合、その二つのメモリトランジスタのデータは互
いに異なるビット線に読み出されることになる。つまり
この発明の場合、従来のＮＯＲ型メモリセル構成に比べ
てビット線数が１／２で済む。更に二つのメモリトラン
ジスタは全く別のものでよいため、ＴＦＴまたはＳＯＩ
方式等の２階建て構造が可能となり、その場合メモリ面
積を１／２にすることができる。またこの発明では、Ｎ
ＡＮＤ型メモリセル構成のように複数のメモリトランジ
スタが一つのビット線に直列につながることはないか
ら、通常のＮＯＲ型メモリセル構成の場合と同様の高速
性能が実現できる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るマスクＲ
ＯＭの要部構成を示す。メモリセル１は、互いに交差し
て配設されたワード線ＷＬｉとビット線ＢＬｊ、及びこ
れらの交差位置に配置されたｎチャネルのメモリＭＯＳ
トランジスタＭｉｊにより構成される。一つのビット線
ＢＬ１と一つのワード線ＷＬ１に着目して説明すると、
このワード線ＷＬ１により駆動される二つのメモリトラ
ンジスタＭ11とＭ12とは対をなして、一つのメモリセル
ＭＣを構成している。
説明する。図１は、この発明の一実施例に係るマスクＲ
ＯＭの要部構成を示す。メモリセル１は、互いに交差し
て配設されたワード線ＷＬｉとビット線ＢＬｊ、及びこ
れらの交差位置に配置されたｎチャネルのメモリＭＯＳ
トランジスタＭｉｊにより構成される。一つのビット線
ＢＬ１と一つのワード線ＷＬ１に着目して説明すると、
このワード線ＷＬ１により駆動される二つのメモリトラ
ンジスタＭ11とＭ12とは対をなして、一つのメモリセル
ＭＣを構成している。
【００１０】メモリセルＭＣを構成する第１のメモリト
ランジスタＭ11と第２のメモリトランジスタＭ12のそれ
ぞれ一端は、同じビット線ＢＬ１に接続されている。第
１のメモリトランジスタＭ11の他端はバイアス回路２に
より所定のバイアスが与えられるＶｐ線に接続され、第
２のメモリトランジスタＭ12の他端は基準電位線である
ＶSS線に接続されている。バイアス回路２は、ゲート・
ドレインをＶｐ線に接続しソースをＶDDに接続したｐチ
ャネルＭＯＳトランジスタＱP1と、ｎチャネルＭＯＳト
ランジスタＱN1とから構成されている。
ランジスタＭ11と第２のメモリトランジスタＭ12のそれ
ぞれ一端は、同じビット線ＢＬ１に接続されている。第
１のメモリトランジスタＭ11の他端はバイアス回路２に
より所定のバイアスが与えられるＶｐ線に接続され、第
２のメモリトランジスタＭ12の他端は基準電位線である
ＶSS線に接続されている。バイアス回路２は、ゲート・
ドレインをＶｐ線に接続しソースをＶDDに接続したｐチ
ャネルＭＯＳトランジスタＱP1と、ｎチャネルＭＯＳト
ランジスタＱN1とから構成されている。
【００１１】ビット線ＢＬ１に隣接するビット線ＢＬ２
についても同様であり、詳細な説明は省くが、この実施
例の場合図示のように、ＶSS線を挟んでＢＬ１側の部分
とＢＬ２側の部分とが反転パターンをなしてレイアウト
されている。これによりメモリトランジスタの２階建て
構造が可能となる。そしてこれらビット線ＢＬ１，ＢＬ
２はこの実施例の場合、ｎチャネルＭＯＳトランジスタ
ＱN3，ＱN4からなるカラムセレクタ３を介してセンスア
ンプ４に接続されている。
についても同様であり、詳細な説明は省くが、この実施
例の場合図示のように、ＶSS線を挟んでＢＬ１側の部分
とＢＬ２側の部分とが反転パターンをなしてレイアウト
されている。これによりメモリトランジスタの２階建て
構造が可能となる。そしてこれらビット線ＢＬ１，ＢＬ
２はこの実施例の場合、ｎチャネルＭＯＳトランジスタ
ＱN3，ＱN4からなるカラムセレクタ３を介してセンスア
ンプ４に接続されている。
【００１２】センスアンプ４は、ビット線ＢＬの電位変
化を検知するインバータＩと、このインバータＩの入出
力によりそれぞれソース、ゲートが制御され、ドレイン
が出力端子ＯＵＴにつながるｎチャネルＭＯＳトランジ
スタＱN5と、電流源用のｐチャネルＭＯＳトランジスタ
ＱP2とにより構成されている。ビット線ＢＬのセンスア
ンプ４と反対側の端部には、ｎチャネルＭＯＳトランジ
スタＱN2からなる電流源５が設けられている。ＭＯＳト
ランジスタＱN2はドレイン・ゲートが共通にビット線Ｂ
Ｌに接続され、ソースはＶSS線に接続されている。これ
によりビット線の電位上昇が抑えられるようになってい
る。
化を検知するインバータＩと、このインバータＩの入出
力によりそれぞれソース、ゲートが制御され、ドレイン
が出力端子ＯＵＴにつながるｎチャネルＭＯＳトランジ
スタＱN5と、電流源用のｐチャネルＭＯＳトランジスタ
ＱP2とにより構成されている。ビット線ＢＬのセンスア
ンプ４と反対側の端部には、ｎチャネルＭＯＳトランジ
スタＱN2からなる電流源５が設けられている。ＭＯＳト
ランジスタＱN2はドレイン・ゲートが共通にビット線Ｂ
Ｌに接続され、ソースはＶSS線に接続されている。これ
によりビット線の電位上昇が抑えられるようになってい
る。
【００１３】メモリセルアレイ１へのデータ書込みは、
例えば選択的なチャネルイオン注入による。一つのメモ
リトランジスタに着目すると、通常のＮＯＲ型メモリセ
ルと同様に、Ｅ型状態か、または電源電圧でもオンしな
い高しきい値のHiVt状態のいずれかに設定される。この
とき、対をなす二つのメモリトランジスタからなる一つ
のメモリセルＭＣに着目すると、データ状態の組み合わ
せは４通りになる。そしてこの実施例では、この４通り
のデータ状態に対応してそれぞれ電圧レベルが異なる４
値出力がビット線ＢＬに得られるようになっている。
例えば選択的なチャネルイオン注入による。一つのメモ
リトランジスタに着目すると、通常のＮＯＲ型メモリセ
ルと同様に、Ｅ型状態か、または電源電圧でもオンしな
い高しきい値のHiVt状態のいずれかに設定される。この
とき、対をなす二つのメモリトランジスタからなる一つ
のメモリセルＭＣに着目すると、データ状態の組み合わ
せは４通りになる。そしてこの実施例では、この４通り
のデータ状態に対応してそれぞれ電圧レベルが異なる４
値出力がビット線ＢＬに得られるようになっている。
【００１４】具体的に図２を参照して、４値データの読
出し動作を説明すると、次の通りである。データ読出し
時、選択ワード線には例えばＶDDが与えられる。図２
は、メモリセルＭＣの４通りのデータ状態〜と、そ
れぞれのデータ状態に応じてセンスアンプ４に読み出さ
れる出力の関係を示している。まず、第１及び第２のメ
モリトランジスタＭ11，Ｍ12が共にHiVt状態であるデー
タ状態のときは、ワード線ＷＬ１が選択されてもメモ
リトランジスタＭ11，Ｍ12ともにオフである。このと
き、ビット線ＢＬ１は、電流源５による引き込み電流で
決まる中間レベルになる。これがセンスアンプ４で増幅
されて、出力端子ＯＵＴには電圧レベルＶ２で示す出力
が得られる。
出し動作を説明すると、次の通りである。データ読出し
時、選択ワード線には例えばＶDDが与えられる。図２
は、メモリセルＭＣの４通りのデータ状態〜と、そ
れぞれのデータ状態に応じてセンスアンプ４に読み出さ
れる出力の関係を示している。まず、第１及び第２のメ
モリトランジスタＭ11，Ｍ12が共にHiVt状態であるデー
タ状態のときは、ワード線ＷＬ１が選択されてもメモ
リトランジスタＭ11，Ｍ12ともにオフである。このと
き、ビット線ＢＬ１は、電流源５による引き込み電流で
決まる中間レベルになる。これがセンスアンプ４で増幅
されて、出力端子ＯＵＴには電圧レベルＶ２で示す出力
が得られる。
【００１５】次に、第１のメモリトランジスタＭ11がＥ
状態、第２のメモリトランジスタＭ12がHiVt状態のデー
タ状態の場合、ワード線ＷＬ１が選択されると、第１
のメモリトランジスタＭ11がオン、第２のメモリトラン
ジスタＭ12がオフである。従って第１のメモリトランジ
スタＭ11を介してバイアス回路２からビット線ＢＬ１に
電流が供給され、これが電流源５による電流に加算され
て、ビット線ＢＬ１は電位上昇する。このビット線電位
上昇がセンスアンプ４により検出されて、出力端子ＯＵ
Ｔにはデータ状態に比べてより高いレベルＶ２の出力
が得られる。
状態、第２のメモリトランジスタＭ12がHiVt状態のデー
タ状態の場合、ワード線ＷＬ１が選択されると、第１
のメモリトランジスタＭ11がオン、第２のメモリトラン
ジスタＭ12がオフである。従って第１のメモリトランジ
スタＭ11を介してバイアス回路２からビット線ＢＬ１に
電流が供給され、これが電流源５による電流に加算され
て、ビット線ＢＬ１は電位上昇する。このビット線電位
上昇がセンスアンプ４により検出されて、出力端子ＯＵ
Ｔにはデータ状態に比べてより高いレベルＶ２の出力
が得られる。
【００１６】次に、第１及び第２のメモリトランジスタ
Ｍ11，Ｍ12が共にＥ状態であるデータ状態の場合、ワ
ード線ＷＬ１が選択されると、これらのメモリトランジ
スタＭ11，Ｍ12が同時にオンになる。これにより、バイ
アス回路２により第１のメモリトランジスタＭ11を介し
てビット線ＢＬ１に電流が供給されると同時に、第２の
メモリトランジスタＭ12によりビット線ＢＬ１からＶSS
に電流が引き込まれる。このとき、後者のＶSSへの引き
込み電流の方が供給電流より大きくなるように回路条件
を予め設計すれば、ビット線ＢＬ１の電位はデータ状態
の場合より低下する。これをセンスアンプ４が検出し
て、出力端子ＯＵＴには、データ状態に比べて低いレ
ベルＶ３の出力が得られる。
Ｍ11，Ｍ12が共にＥ状態であるデータ状態の場合、ワ
ード線ＷＬ１が選択されると、これらのメモリトランジ
スタＭ11，Ｍ12が同時にオンになる。これにより、バイ
アス回路２により第１のメモリトランジスタＭ11を介し
てビット線ＢＬ１に電流が供給されると同時に、第２の
メモリトランジスタＭ12によりビット線ＢＬ１からＶSS
に電流が引き込まれる。このとき、後者のＶSSへの引き
込み電流の方が供給電流より大きくなるように回路条件
を予め設計すれば、ビット線ＢＬ１の電位はデータ状態
の場合より低下する。これをセンスアンプ４が検出し
て、出力端子ＯＵＴには、データ状態に比べて低いレ
ベルＶ３の出力が得られる。
【００１７】最後に、第１のメモリトランジスタＭ11が
HiVt状態、第２のメモリトランジスタＭ12がＥ状態のデ
ータ状態の場合、ワード線ＷＬ１が選択されると、第
２のメモリトランジスタＭ12のみがオンとなる。これに
よりビット線ＢＬ１はデータ状態の場合より電位低下
する。センスアンプ４はこれを検出して、出力端子ＯＵ
Ｔにはデータ状態より低いレベルＶ４の出力が得られ
る。
HiVt状態、第２のメモリトランジスタＭ12がＥ状態のデ
ータ状態の場合、ワード線ＷＬ１が選択されると、第
２のメモリトランジスタＭ12のみがオンとなる。これに
よりビット線ＢＬ１はデータ状態の場合より電位低下
する。センスアンプ４はこれを検出して、出力端子ＯＵ
Ｔにはデータ状態より低いレベルＶ４の出力が得られ
る。
【００１８】以上のようにこの実施例によれば、二つの
メモリトランジスタを対として、それらの二つのしきい
値状態の組み合わせにより一本のビット線に４値出力が
得られる。この４値出力は例えば、Ａ／Ｄコンバータを
通すことより、“１１”，“１０”，“０１”，“０
０”という２値データに変換することができる。通常の
ＮＯＲ型メモリセルの場合、２値出力であるから、この
実施例の４値出力に対応するデータ量を得るには、二本
のビット線が必要である。従ってこの実施例によれば、
通常のＮＯＲ型メモリセル構成に比べて同じ記憶容量と
する場合にビット線数を少なくすることができる。また
二つのメモリトランジスタは同一製造工程でなく、例え
ば一つはＴＦＴでも良いので、ワード線の上下にトラン
ジスタを置く２階建て構造とすることができ、これによ
りメモリセル面積を通常の１／２にする事ができる。Ｎ
ＡＮＤ型メモリセルのようにデータ読出しに非選択メモ
リセルのチャネルを使うことはないから、ＮＯＲ型メモ
リセル構成と同様の高速動作も可能である。
メモリトランジスタを対として、それらの二つのしきい
値状態の組み合わせにより一本のビット線に４値出力が
得られる。この４値出力は例えば、Ａ／Ｄコンバータを
通すことより、“１１”，“１０”，“０１”，“０
０”という２値データに変換することができる。通常の
ＮＯＲ型メモリセルの場合、２値出力であるから、この
実施例の４値出力に対応するデータ量を得るには、二本
のビット線が必要である。従ってこの実施例によれば、
通常のＮＯＲ型メモリセル構成に比べて同じ記憶容量と
する場合にビット線数を少なくすることができる。また
二つのメモリトランジスタは同一製造工程でなく、例え
ば一つはＴＦＴでも良いので、ワード線の上下にトラン
ジスタを置く２階建て構造とすることができ、これによ
りメモリセル面積を通常の１／２にする事ができる。Ｎ
ＡＮＤ型メモリセルのようにデータ読出しに非選択メモ
リセルのチャネルを使うことはないから、ＮＯＲ型メモ
リセル構成と同様の高速動作も可能である。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、一
対のメモリトランジスタにより一つのビット線に４値デ
ータが出力できるようにして、高集積化と高速化を両立
させたＲＯＭを提供することができる。
対のメモリトランジスタにより一つのビット線に４値デ
ータが出力できるようにして、高集積化と高速化を両立
させたＲＯＭを提供することができる。
【図１】 この発明の一実施例のマスクＲＯＭの要部構
成を示す。
成を示す。
【図２】 同実施例の動作を説明するための図である。
【図３】 ＮＯＲ型メモリセル構成を示す。
【図４】 ＮＡＮＤ型メモリセル構成を示す。
１…メモリセルアレイ、２…バイアス回路、３…カラム
セレクタ、４…センスアンプ、５…電流源、Ｍ11…第１
のメモリトランジスタ、Ｍ12…第２のメモリトランジス
タ、ＭＣ…メモリセル。
セレクタ、４…センスアンプ、５…電流源、Ｍ11…第１
のメモリトランジスタ、Ｍ12…第２のメモリトランジス
タ、ＭＣ…メモリセル。
Claims (1)
- 【請求項１】 一つのワード線により駆動される第１及
び第２のメモリトランジスタが対をなしてそれらの一端
が一つのビット線に接続され、前記第１のメモリトラン
ジスタの他端にバイアス回路が接続され、前記第２のメ
モリトランジスタの他端が基準電位に設定されてメモリ
セルアレイが構成され、 前記第１及び第２のメモリトランジスタはそれぞれ二つ
のしきい値状態のいずれかに設定されて不揮発にデータ
書込みがなされ、 前記ワード線の選択により、前記ビット線に、前記第１
及び第２のメモリトランジスタの各しきい値状態の４つ
の組み合わせに対応して４値出力が得られるようにした
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16743494A JP2812202B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16743494A JP2812202B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817196A true JPH0817196A (ja) | 1996-01-19 |
| JP2812202B2 JP2812202B2 (ja) | 1998-10-22 |
Family
ID=15849641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16743494A Expired - Fee Related JP2812202B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812202B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
| JP2008103065A (ja) * | 2006-10-06 | 2008-05-01 | Qimonda Flash Gmbh | メモリセル |
| JP2021501956A (ja) * | 2017-11-03 | 2021-01-21 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 不揮発性メモリにマルチビットデータを記憶するためのシステム及び方法 |
-
1994
- 1994-06-27 JP JP16743494A patent/JP2812202B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
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| JP2812202B2 (ja) | 1998-10-22 |
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