JP2837610B2 - 多値読出専用記憶装置およびその駆動方法 - Google Patents
多値読出専用記憶装置およびその駆動方法Info
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- JP2837610B2 JP2837610B2 JP16204593A JP16204593A JP2837610B2 JP 2837610 B2 JP2837610 B2 JP 2837610B2 JP 16204593 A JP16204593 A JP 16204593A JP 16204593 A JP16204593 A JP 16204593A JP 2837610 B2 JP2837610 B2 JP 2837610B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体読出専用記憶
装置およびその駆動方法に関する。より詳しくは、１つ
のメモリセルに多値情報を記憶させることができる読出
専用記憶装置（マスクＲＯＭ）およびその駆動方法に関
する。
装置およびその駆動方法に関する。より詳しくは、１つ
のメモリセルに多値情報を記憶させることができる読出
専用記憶装置（マスクＲＯＭ）およびその駆動方法に関
する。
【０００２】
【従来の技術】高集積化を実現するためには、１つのメ
モリセル当たりに２ビット以上の多値情報を記憶させる
のが望ましい。
モリセル当たりに２ビット以上の多値情報を記憶させる
のが望ましい。
【０００３】従来の多値読出専用記憶装置としては、図
１１に示すようなものがある。この多値読出専用記憶装
置は、それぞれメモリセルを構成する４種類のＭＯＳ
（メタル・オキサイド・セミコンダクタ）型電界効果ト
ランジスタ（メモリセルトランジスタ）ＴＲ０，ＴＲ
１，ＴＲ２，ＴＲ３を有している。トランジスタＴＲ
１，ＴＲ２，ＴＲ３のチャネルに不純物濃度が異なるイ
オン注入領域ＩＲ１，ＩＲ２，ＩＲ３を設けることによ
り、４種類のトランジスタＴＲ０，ＴＲ１，ＴＲ２，Ｔ
Ｒ３の閾値電圧はそれぞれ異なるレベルに設定されてい
る（各閾値電圧は、この記憶装置の電源電圧の範囲内に
設定されている）。なお、トランジスタＴＲ０，ＴＲ
１，ＴＲ２，ＴＲ３について、ワード線ＷＬ，ＷＬがゲ
ート電極、データ線ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３が
ドレイン電極、接地線ＧＮＤがソース電極となってい
る。
１１に示すようなものがある。この多値読出専用記憶装
置は、それぞれメモリセルを構成する４種類のＭＯＳ
（メタル・オキサイド・セミコンダクタ）型電界効果ト
ランジスタ（メモリセルトランジスタ）ＴＲ０，ＴＲ
１，ＴＲ２，ＴＲ３を有している。トランジスタＴＲ
１，ＴＲ２，ＴＲ３のチャネルに不純物濃度が異なるイ
オン注入領域ＩＲ１，ＩＲ２，ＩＲ３を設けることによ
り、４種類のトランジスタＴＲ０，ＴＲ１，ＴＲ２，Ｔ
Ｒ３の閾値電圧はそれぞれ異なるレベルに設定されてい
る（各閾値電圧は、この記憶装置の電源電圧の範囲内に
設定されている）。なお、トランジスタＴＲ０，ＴＲ
１，ＴＲ２，ＴＲ３について、ワード線ＷＬ，ＷＬがゲ
ート電極、データ線ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３が
ドレイン電極、接地線ＧＮＤがソース電極となってい
る。
【０００４】この多値読出専用記憶装置は、例えば図１
２に示すような読み出し回路によって駆動される（図中
に示すメモリセルアレイ１２は、上記４種類のトランジ
スタ群ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３を複数含んでい
る。）。この読み出し回路は、メモリセルアレイ１２内
のワード線の電位を制御するワード線ドライバ１３と、
それぞれ参照電位Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３
を入力の１つとする差動増幅器１４，１５，１６と、デ
コーダ１７を有している。メモリセルアレイ１２内の各
データ線と電源Ｖｄｄとの間に抵抗Ｒ１，Ｒ２が直列に
接続されている。読み出し時には、ワード線ドライバ３
がメモリセルアレイ１２内のワード線に所定の電圧（ゲ
ート電圧）を印加する。あるゲート電圧に対してオンし
ているトランジスタＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３に
応じてドレイン電流が定まり、このドレイン電流に応じ
て点Ｐ１（抵抗Ｒ１とＲ２との間の接続点）の降下電圧
が定まる。差動増幅器１４，１５，１６が点Ｐ１の電圧
と参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３とを比
較し、これら差動増幅器１４，１５，１６の出力をデコ
ーダ１７が解析して、４値の情報（データ）が得られ
る。
２に示すような読み出し回路によって駆動される（図中
に示すメモリセルアレイ１２は、上記４種類のトランジ
スタ群ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３を複数含んでい
る。）。この読み出し回路は、メモリセルアレイ１２内
のワード線の電位を制御するワード線ドライバ１３と、
それぞれ参照電位Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３
を入力の１つとする差動増幅器１４，１５，１６と、デ
コーダ１７を有している。メモリセルアレイ１２内の各
データ線と電源Ｖｄｄとの間に抵抗Ｒ１，Ｒ２が直列に
接続されている。読み出し時には、ワード線ドライバ３
がメモリセルアレイ１２内のワード線に所定の電圧（ゲ
ート電圧）を印加する。あるゲート電圧に対してオンし
ているトランジスタＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３に
応じてドレイン電流が定まり、このドレイン電流に応じ
て点Ｐ１（抵抗Ｒ１とＲ２との間の接続点）の降下電圧
が定まる。差動増幅器１４，１５，１６が点Ｐ１の電圧
と参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３とを比
較し、これら差動増幅器１４，１５，１６の出力をデコ
ーダ１７が解析して、４値の情報（データ）が得られ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の多値読出専用記憶装置は、４種類のトランジスタＴ
Ｒ０，ＴＲ１，ＴＲ２，ＴＲ３を閾値電圧のみを変えて
構成しているため、作製にあたってフォトリソグラフィ
やイオン注入の回数が多くなる。すなわち、トランジス
タＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３の閾値電圧を変える
ために、図１１に示したように、チャネル注入なし、お
よび、チャネル注入量が異なる３つの領域ＩＲ１，ＩＲ
２，ＩＲ３を形成しなければならないため、フォトリソ
グラフィやイオン注入などの工程数が増加するという問
題がある。工程数の増加は歩留まりを低下させる要因と
なり、コストアップにつながる。また、閾値電圧の種類
が多いため、限られた電源電圧の範囲内に閾値電圧を設
定するのが難しいという問題がある。例えば、電源電圧
３Ｖの場合、たかだか３Ｖの範囲内に４種類の閾値電圧
を設定しなければならず、プロセスマージンが少ないた
め閾値電圧のレベル制御が非常に難しくなる。さらに、
図１２に示したように、読み出し時に、メモリセルの出
力（ドレイン電流で定まる降下電圧）を３種類の参照電
圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３と比較している
ため、判定が微妙であり、読み出し時間が長くなるとい
う問題がある。すなわち、メモリセルアレイ１２内のワ
ード線に所定の電圧を印加した後、降下電圧が十分に安
定するまで待ってから判定をしなければならず、読み出
し時間が長くなる。特に、シリアルに判定する場合には
読み出し時間が非常に長くなる。また、比較判定を並列
に行う場合は、複数（３個）の判定回路が必要となるた
め、面積増大を招く。
来の多値読出専用記憶装置は、４種類のトランジスタＴ
Ｒ０，ＴＲ１，ＴＲ２，ＴＲ３を閾値電圧のみを変えて
構成しているため、作製にあたってフォトリソグラフィ
やイオン注入の回数が多くなる。すなわち、トランジス
タＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３の閾値電圧を変える
ために、図１１に示したように、チャネル注入なし、お
よび、チャネル注入量が異なる３つの領域ＩＲ１，ＩＲ
２，ＩＲ３を形成しなければならないため、フォトリソ
グラフィやイオン注入などの工程数が増加するという問
題がある。工程数の増加は歩留まりを低下させる要因と
なり、コストアップにつながる。また、閾値電圧の種類
が多いため、限られた電源電圧の範囲内に閾値電圧を設
定するのが難しいという問題がある。例えば、電源電圧
３Ｖの場合、たかだか３Ｖの範囲内に４種類の閾値電圧
を設定しなければならず、プロセスマージンが少ないた
め閾値電圧のレベル制御が非常に難しくなる。さらに、
図１２に示したように、読み出し時に、メモリセルの出
力（ドレイン電流で定まる降下電圧）を３種類の参照電
圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３と比較している
ため、判定が微妙であり、読み出し時間が長くなるとい
う問題がある。すなわち、メモリセルアレイ１２内のワ
ード線に所定の電圧を印加した後、降下電圧が十分に安
定するまで待ってから判定をしなければならず、読み出
し時間が長くなる。特に、シリアルに判定する場合には
読み出し時間が非常に長くなる。また、比較判定を並列
に行う場合は、複数（３個）の判定回路が必要となるた
め、面積増大を招く。
【０００６】そこで、本出願人は、これらの問題を解決
するものとして、先に、図４に示すような多値読出専用
記憶装置を提案した。この多値読出専用記憶装置は、チ
ャネル長と閾値電圧とをそれぞれ２種類設定することに
よって４種類のＭＯＳ型電界効果トランジスタＴＲａ，
ＴＲｂ，ＴＲｃ，ＴＲｄを構成している。トランジスタ
ＴＲａは長チャネルで高閾値、トランジスタＴＲｂは短
チャネルで高閾値、トランジスタＴＲｃは長チャネルで
低閾値、トランジスタＴＲｄは短チャネルで低閾値に設
定されている。イオン注入領域ＩＲ，ＩＲは、トランジ
スタＴＲａ，ＴＲｂの閾値をトランジスタＴＲｃ，ＴＲ
ｄに比して高めるために設けられたものである。なお、
トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄについ
て、ワード線ＷＬ，ＷＬがゲート電極、データ線ＤＬ
０，ＤＬ１，ＤＬ２，ＤＬ３がドレイン電極、接地線Ｇ
ＮＤがソース電極となっている。
するものとして、先に、図４に示すような多値読出専用
記憶装置を提案した。この多値読出専用記憶装置は、チ
ャネル長と閾値電圧とをそれぞれ２種類設定することに
よって４種類のＭＯＳ型電界効果トランジスタＴＲａ，
ＴＲｂ，ＴＲｃ，ＴＲｄを構成している。トランジスタ
ＴＲａは長チャネルで高閾値、トランジスタＴＲｂは短
チャネルで高閾値、トランジスタＴＲｃは長チャネルで
低閾値、トランジスタＴＲｄは短チャネルで低閾値に設
定されている。イオン注入領域ＩＲ，ＩＲは、トランジ
スタＴＲａ，ＴＲｂの閾値をトランジスタＴＲｃ，ＴＲ
ｄに比して高めるために設けられたものである。なお、
トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄについ
て、ワード線ＷＬ，ＷＬがゲート電極、データ線ＤＬ
０，ＤＬ１，ＤＬ２，ＤＬ３がドレイン電極、接地線Ｇ
ＮＤがソース電極となっている。
【０００７】各トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，
ＴＲｄのドレイン電流Ｉｄｓ対ソース−ドレイン間電圧
Ｖｄｓ特性（ゲート電圧Ｖｇをパラメータとする）は、
電源電圧５Ｖを前提としたとき、例えばそれぞれ図５，
図６，図７，図８に示すように設定される。この結果、
（Ｖｇ，Ｖｄ）＝（０Ｖ，２Ｖ），（５Ｖ，２Ｖ），
（２Ｖ，５Ｖ）が印加されたとき、各トランジスタＴＲ
ａ，ＴＲｂ，ＴＲｃ，ＴＲｄは、それぞれ次の「表１」
に示すオン，オフ状態をとる。
ＴＲｄのドレイン電流Ｉｄｓ対ソース−ドレイン間電圧
Ｖｄｓ特性（ゲート電圧Ｖｇをパラメータとする）は、
電源電圧５Ｖを前提としたとき、例えばそれぞれ図５，
図６，図７，図８に示すように設定される。この結果、
（Ｖｇ，Ｖｄ）＝（０Ｖ，２Ｖ），（５Ｖ，２Ｖ），
（２Ｖ，５Ｖ）が印加されたとき、各トランジスタＴＲ
ａ，ＴＲｂ，ＴＲｃ，ＴＲｄは、それぞれ次の「表１」
に示すオン，オフ状態をとる。
【表１】
【０００８】すなわち、トランジスタＴＲａ（長チャネ
ルで高閾値）は、バイアス条件Ｖｇ，Ｖｄにかかわらず
オンしない。トランジスタＴＲｂ（短チャネルで高閾
値）は、Ｖｇにかかわらず、Ｖｄｓが２〜３Ｖを超える
とオンする。トランジスタＴＲｃ（長チャネルで低閾
値）は、Ｖｄｓが少し（２Ｖ）だけあれば、Ｖｇが高レ
ベル（５Ｖ）のときオンする。トランジスタＴＲｄ（短
チャネルで低閾値）は、Ｖｇが高レベルにあるか、また
は、Ｖｄｓが２〜３Ｖを超えるとオンする。
ルで高閾値）は、バイアス条件Ｖｇ，Ｖｄにかかわらず
オンしない。トランジスタＴＲｂ（短チャネルで高閾
値）は、Ｖｇにかかわらず、Ｖｄｓが２〜３Ｖを超える
とオンする。トランジスタＴＲｃ（長チャネルで低閾
値）は、Ｖｄｓが少し（２Ｖ）だけあれば、Ｖｇが高レ
ベル（５Ｖ）のときオンする。トランジスタＴＲｄ（短
チャネルで低閾値）は、Ｖｇが高レベルにあるか、また
は、Ｖｄｓが２〜３Ｖを超えるとオンする。
【０００９】この多値読出専用記憶装置は、図９に示す
ブロック構成を持つ読み出し回路によって駆動される
（図中に示すメモリセルアレイ６は、上記４種類のトラ
ンジスタ群ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄを複数含ん
でいる。）。この読み出し回路は、アドレスデコーダ１
と、バイアス条件設定部２と、ワード線ドライバ３と、
ビット線セレクタ４と、差動増幅器５を有している。入
力アドレスの信号が遷移すると、アドレスデコーダ１が
その信号遷移を解析して、ワード線ドライバ３，ビット
線ドライバ４にそれぞれ行方向，列方向のアドレスを表
す信号を出力するとともに、その上位または下位１ビッ
トにより、バイアス条件設定部２に対して、メモリセル
アレイ内のワード線とデータ線（ビット線）に印加すべ
きバイアス条件（Ｖｇ，Ｖｄの値）を表す信号を出力す
る。この信号に基づいて、ワード線ドライバ３，ビット
線セレクタ４は、メモリセルアレイ６内の特定のメモリ
セルトランジスタにバイアスＶｇ，Ｖｄを印加する。メ
モリセルアレイ６からデータ線を通して取り出された信
号は、差動増幅器５によって、参照電圧Ｖｒｅｆと比較
される。これにより、バイアス印加条件に応じて２種類
の情報のうちの一方、すなわち、閾値電圧に対応する情
報とチャネル長に対応する情報のうちの一方がデータと
して読み出される。
ブロック構成を持つ読み出し回路によって駆動される
（図中に示すメモリセルアレイ６は、上記４種類のトラ
ンジスタ群ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄを複数含ん
でいる。）。この読み出し回路は、アドレスデコーダ１
と、バイアス条件設定部２と、ワード線ドライバ３と、
ビット線セレクタ４と、差動増幅器５を有している。入
力アドレスの信号が遷移すると、アドレスデコーダ１が
その信号遷移を解析して、ワード線ドライバ３，ビット
線ドライバ４にそれぞれ行方向，列方向のアドレスを表
す信号を出力するとともに、その上位または下位１ビッ
トにより、バイアス条件設定部２に対して、メモリセル
アレイ内のワード線とデータ線（ビット線）に印加すべ
きバイアス条件（Ｖｇ，Ｖｄの値）を表す信号を出力す
る。この信号に基づいて、ワード線ドライバ３，ビット
線セレクタ４は、メモリセルアレイ６内の特定のメモリ
セルトランジスタにバイアスＶｇ，Ｖｄを印加する。メ
モリセルアレイ６からデータ線を通して取り出された信
号は、差動増幅器５によって、参照電圧Ｖｒｅｆと比較
される。これにより、バイアス印加条件に応じて２種類
の情報のうちの一方、すなわち、閾値電圧に対応する情
報とチャネル長に対応する情報のうちの一方がデータと
して読み出される。
【００１０】この多値読出専用記憶装置では、上述のよ
うに２種類のチャネル長と２種類の閾値電圧とで４種類
のメモリセルトランジスタを構成しており、閾値電圧の
みを変えて４種類のメモリセルトランジスタを構成した
場合（図１１）に比して、閾値電圧の種類が少ない。し
たがって、簡単に作製でき、プロセスマージンを広げる
ことができる。しかも、メモリセルアレイ６からデータ
線を通して取り出した信号を１種類の参照電圧のみと比
較しているので、読み出しを高速化することができる。
うに２種類のチャネル長と２種類の閾値電圧とで４種類
のメモリセルトランジスタを構成しており、閾値電圧の
みを変えて４種類のメモリセルトランジスタを構成した
場合（図１１）に比して、閾値電圧の種類が少ない。し
たがって、簡単に作製でき、プロセスマージンを広げる
ことができる。しかも、メモリセルアレイ６からデータ
線を通して取り出した信号を１種類の参照電圧のみと比
較しているので、読み出しを高速化することができる。
【００１１】しかしながら、この多値読出専用記憶装置
では、図４に示したように、各トランジスタＴＲａ，Ｔ
Ｒｂ，ＴＲｃ，ＴＲｄのソースが接地線ＧＮＤに共通に
接続されているため、例えば、データ線ＤＬ１を通して
特定のトランジスタＴＲｂのドレインに高電圧Ｖｄｓ＝
５Ｖが印加された場合、選択されたデータ線ＤＬ１につ
ながる他の図示しない短チャネルトランジスタがすべて
オンする。このため、上記データ線ＤＬ１の電位変動
は、選択されたトランジスタＴＲｂによるものか、他の
図示しない短チャネルトランジスタによるものか、判定
することができない。このため、この多値読出専用記憶
装置は実用に耐えられないという問題がある。
では、図４に示したように、各トランジスタＴＲａ，Ｔ
Ｒｂ，ＴＲｃ，ＴＲｄのソースが接地線ＧＮＤに共通に
接続されているため、例えば、データ線ＤＬ１を通して
特定のトランジスタＴＲｂのドレインに高電圧Ｖｄｓ＝
５Ｖが印加された場合、選択されたデータ線ＤＬ１につ
ながる他の図示しない短チャネルトランジスタがすべて
オンする。このため、上記データ線ＤＬ１の電位変動
は、選択されたトランジスタＴＲｂによるものか、他の
図示しない短チャネルトランジスタによるものか、判定
することができない。このため、この多値読出専用記憶
装置は実用に耐えられないという問題がある。
【００１２】なお、図１０に示すように、各メモリセル
トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄとデータ
線ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３との間に、それぞれ
選択用トランジスタＳＴａ，ＳＴｂ，ＳＴｃ，ＳＴｄを
設けることにより、選択されたメモリセルトランジスタ
以外のメモリセルトランジスタにソース−ドレイン間電
圧Ｖｄｓが印加されないようにすることができる。しか
しながら、このようにした場合、各メモリセルを実質的
に２個のトランジスタ（メモリセルトランジスタと選択
用トランジスタ）で構成することになるため、面積の大
幅な増大を招き、多値メモリセルの利点が失われる。
トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄとデータ
線ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３との間に、それぞれ
選択用トランジスタＳＴａ，ＳＴｂ，ＳＴｃ，ＳＴｄを
設けることにより、選択されたメモリセルトランジスタ
以外のメモリセルトランジスタにソース−ドレイン間電
圧Ｖｄｓが印加されないようにすることができる。しか
しながら、このようにした場合、各メモリセルを実質的
に２個のトランジスタ（メモリセルトランジスタと選択
用トランジスタ）で構成することになるため、面積の大
幅な増大を招き、多値メモリセルの利点が失われる。
【００１３】そこで、この発明の目的は、簡単に作製で
き、プロセスマージンを広げることができ、読み出しを
高速化できる上、面積増大を抑えて実用に供することが
できる多値読出専用記憶装置およびその駆動方法を提供
することにある。
き、プロセスマージンを広げることができ、読み出しを
高速化できる上、面積増大を抑えて実用に供することが
できる多値読出専用記憶装置およびその駆動方法を提供
することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の多値読出専用記憶装置は、チャネ
ル長と閾値電圧とをそれぞれ２種類設定することによっ
て構成された４種類のメモリセルトランジスタと、１個
の選択用トランジスタとを含むメモリセルブロックを、
ワード線とデータ線の交差箇所に行列状に配したメモリ
セルアレイを有する多値読出専用記憶装置であって、１
つの上記メモリセルブロック内の各メモリセルトランジ
スタおよび選択用トランジスタは同一のワード線によっ
て駆動され、１つの上記メモリセルブロック内の各メモ
リセルトランジスタの一方の端子はそれぞれ異なるデー
タ線に接続される一方、上記各メモリセルトランジスタ
の他方の端子は上記選択用トランジスタの一方の端子に
共通に接続され、上記選択用トランジスタの他方の端子
は接地されていることを特徴としている。
に、請求項１に記載の多値読出専用記憶装置は、チャネ
ル長と閾値電圧とをそれぞれ２種類設定することによっ
て構成された４種類のメモリセルトランジスタと、１個
の選択用トランジスタとを含むメモリセルブロックを、
ワード線とデータ線の交差箇所に行列状に配したメモリ
セルアレイを有する多値読出専用記憶装置であって、１
つの上記メモリセルブロック内の各メモリセルトランジ
スタおよび選択用トランジスタは同一のワード線によっ
て駆動され、１つの上記メモリセルブロック内の各メモ
リセルトランジスタの一方の端子はそれぞれ異なるデー
タ線に接続される一方、上記各メモリセルトランジスタ
の他方の端子は上記選択用トランジスタの一方の端子に
共通に接続され、上記選択用トランジスタの他方の端子
は接地されていることを特徴としている。
【００１５】また、請求項２に記載の多値読出専用記憶
装置は、請求項１に記載の多値読出専用記憶装置を駆動
する多値読出専用記憶装置の駆動方法であって、読み出
し時に、上記メモリセルアレイ内で１本のワード線を選
択するとともに、上記メモリセルアレイ内で、１つの上
記メモリセルブロック当たり１本以下のデータ線を選択
することを特徴としている。
装置は、請求項１に記載の多値読出専用記憶装置を駆動
する多値読出専用記憶装置の駆動方法であって、読み出
し時に、上記メモリセルアレイ内で１本のワード線を選
択するとともに、上記メモリセルアレイ内で、１つの上
記メモリセルブロック当たり１本以下のデータ線を選択
することを特徴としている。
【００１６】
【作用】請求項１に記載の多値読出専用記憶装置では、
２種類のチャネル長と２種類の閾値電圧とで４種類のメ
モリセルトランジスタを構成しており、閾値電圧のみを
変えて４種類のメモリセルトランジスタを構成した場合
（図１１）に比して、閾値電圧の種類が少ない。したが
って、簡単に作製され、プロセスマージンが広がる。
２種類のチャネル長と２種類の閾値電圧とで４種類のメ
モリセルトランジスタを構成しており、閾値電圧のみを
変えて４種類のメモリセルトランジスタを構成した場合
（図１１）に比して、閾値電圧の種類が少ない。したが
って、簡単に作製され、プロセスマージンが広がる。
【００１７】また、この多値読出専用記憶装置では、読
み出し時に、メモリセルアレイからデータ線を通して取
り出した信号を１種類の参照電圧Ｖｒｅｆのみと比較す
れば良いので、図１１に示した従来のものに比して、高
速に読み出しが行われる。また、メモリセルアレイ内で
メモリセルブロック当たり１本ずつ、複数のデータ線を
選択した場合は、複数のデータを並行して読み出すこと
ができる。したがって、ビット当たりの読み出し時間が
さらに短縮され、さらに高速に読み出しが行われる。
み出し時に、メモリセルアレイからデータ線を通して取
り出した信号を１種類の参照電圧Ｖｒｅｆのみと比較す
れば良いので、図１１に示した従来のものに比して、高
速に読み出しが行われる。また、メモリセルアレイ内で
メモリセルブロック当たり１本ずつ、複数のデータ線を
選択した場合は、複数のデータを並行して読み出すこと
ができる。したがって、ビット当たりの読み出し時間が
さらに短縮され、さらに高速に読み出しが行われる。
【００１８】さらに、この多値読出専用記憶装置では、
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えられる。したがって、実用に供するこ
とができる。
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えられる。したがって、実用に供するこ
とができる。
【００１９】請求項２に記載の多値読出専用記憶装置の
駆動方法では、読み出し時に、上記メモリセルアレイ内
で１本のワード線を選択するとともに、上記メモリセル
アレイ内で、１つの上記メモリセルブロック当たり１本
以下のデータ線を選択する。ここで、メモリセルアレイ
内で特定されたメモリセルトランジスタにつながる１本
のデータ線のみを選択する場合は、上記メモリセルトラ
ンジスタのデータが読み出される。また、メモリセルア
レイ内でメモリセルブロック当たり１本ずつ、複数のデ
ータ線を選択した場合は、複数のデータを並行して読み
出すことができる。したがって、ビット当たりの読み出
し時間がさらに短縮され、さらに高速に読み出しが行わ
れる。
駆動方法では、読み出し時に、上記メモリセルアレイ内
で１本のワード線を選択するとともに、上記メモリセル
アレイ内で、１つの上記メモリセルブロック当たり１本
以下のデータ線を選択する。ここで、メモリセルアレイ
内で特定されたメモリセルトランジスタにつながる１本
のデータ線のみを選択する場合は、上記メモリセルトラ
ンジスタのデータが読み出される。また、メモリセルア
レイ内でメモリセルブロック当たり１本ずつ、複数のデ
ータ線を選択した場合は、複数のデータを並行して読み
出すことができる。したがって、ビット当たりの読み出
し時間がさらに短縮され、さらに高速に読み出しが行わ
れる。
【００２０】
【実施例】以下、この発明の多値読出専用記憶装置およ
びその駆動方法を実施例により詳細に説明する。
びその駆動方法を実施例により詳細に説明する。
【００２１】図１は、一実施例の多値読出専用記憶装置
の一部を構成するメモリセルブロックＭＣＧの等価回路
を示している。このメモリセルブロックＭＣＧは、共通
のワード線ＷＬによって駆動される４種類（４個）のＭ
ＯＳ型電界効果トランジスタ（メモリセルトランジス
タ）ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄと、１個の選択用
トランジスタＳＴとを含んでいる。各メモリセルトラン
ジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄのドレインｄは
それぞれデータ線ＤＬ３，ＤＬ２，ＤＬ１，ＤＬ０が接
続されている。一方、各メモリセルトランジスタＴＲ
ａ，ＴＲｂ，ＴＲｃ，ＴＲｄのソースｓは、選択用トラ
ンジスタＳＴのドレインｄに共通に接続されている。選
択用トランジスタＳＴのソースｓは接地（ＧＮＤに接
続）されている。なお、１メモリセルブロック当たりの
メモリセルトランジスタの数は、４個以上であっても良
い。
の一部を構成するメモリセルブロックＭＣＧの等価回路
を示している。このメモリセルブロックＭＣＧは、共通
のワード線ＷＬによって駆動される４種類（４個）のＭ
ＯＳ型電界効果トランジスタ（メモリセルトランジス
タ）ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄと、１個の選択用
トランジスタＳＴとを含んでいる。各メモリセルトラン
ジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄのドレインｄは
それぞれデータ線ＤＬ３，ＤＬ２，ＤＬ１，ＤＬ０が接
続されている。一方、各メモリセルトランジスタＴＲ
ａ，ＴＲｂ，ＴＲｃ，ＴＲｄのソースｓは、選択用トラ
ンジスタＳＴのドレインｄに共通に接続されている。選
択用トランジスタＳＴのソースｓは接地（ＧＮＤに接
続）されている。なお、１メモリセルブロック当たりの
メモリセルトランジスタの数は、４個以上であっても良
い。
【００２２】図２は、ワード線ＷＬ０によって駆動され
るメモリセルブロックＭＣＧと、ワード線ＷＬ１によっ
て駆動されるもう１つのメモリセルブロックＭＣＧを併
せてレイアウトしたパターンを示している。４種類のメ
モリセルトランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ
は、チャネル長と閾値電圧とをそれぞれ２種類設定する
ことによって構成されている。例えば、ワード線ＷＬ０
によって駆動されるメモリセルブロックＭＣＧでは、ト
ランジスタＴＲａは長チャネルで高閾値、トランジスタ
ＴＲｂは短チャネルで高閾値、トランジスタＴＲｃは長
チャネルで低閾値、トランジスタＴＲｄは短チャネルで
低閾値に設定されている。イオン注入領域ＩＲ，ＩＲ
は、基板と同種の不純物濃度を持ち、トランジスタＴＲ
ａ，ＴＲｂの閾値をトランジスタＴＲｃ，ＴＲｄに比し
て高めるために設けられている。なお、各メモリセルブ
ロックＭＣＧ内で、４種類のメモリセルトランジスタは
相対的に様々な配置をとる。この配置は、記憶装置の用
途に応じてマスク設計段階で決定される。なお、図中、
Ａは活性領域、Ｃはドレインのコンタクト箇所を示して
いる。
るメモリセルブロックＭＣＧと、ワード線ＷＬ１によっ
て駆動されるもう１つのメモリセルブロックＭＣＧを併
せてレイアウトしたパターンを示している。４種類のメ
モリセルトランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ
は、チャネル長と閾値電圧とをそれぞれ２種類設定する
ことによって構成されている。例えば、ワード線ＷＬ０
によって駆動されるメモリセルブロックＭＣＧでは、ト
ランジスタＴＲａは長チャネルで高閾値、トランジスタ
ＴＲｂは短チャネルで高閾値、トランジスタＴＲｃは長
チャネルで低閾値、トランジスタＴＲｄは短チャネルで
低閾値に設定されている。イオン注入領域ＩＲ，ＩＲ
は、基板と同種の不純物濃度を持ち、トランジスタＴＲ
ａ，ＴＲｂの閾値をトランジスタＴＲｃ，ＴＲｄに比し
て高めるために設けられている。なお、各メモリセルブ
ロックＭＣＧ内で、４種類のメモリセルトランジスタは
相対的に様々な配置をとる。この配置は、記憶装置の用
途に応じてマスク設計段階で決定される。なお、図中、
Ａは活性領域、Ｃはドレインのコンタクト箇所を示して
いる。
【００２３】上記各トランジスタＴＲａ，ＴＲｂ，ＴＲ
ｃ，ＴＲｄのドレイン電流Ｉｄｓ対ソース−ドレイン間
電圧Ｖｄｓ特性（ゲート電圧Ｖｇをパラメータとする）
は、この例では、電源電圧５Ｖを前提として、それぞれ
図５，図６，図７，図８に示したものと全く同様に設定
されている。この結果、（Ｖｇ，Ｖｄ）＝（０Ｖ，０
Ｖ），（５Ｖ，２Ｖ），（２Ｖ，５Ｖ）が印加されたと
き、各トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ
は、それぞれ「表１」に示したオン，オフ状態をとるよ
うになっている。
ｃ，ＴＲｄのドレイン電流Ｉｄｓ対ソース−ドレイン間
電圧Ｖｄｓ特性（ゲート電圧Ｖｇをパラメータとする）
は、この例では、電源電圧５Ｖを前提として、それぞれ
図５，図６，図７，図８に示したものと全く同様に設定
されている。この結果、（Ｖｇ，Ｖｄ）＝（０Ｖ，０
Ｖ），（５Ｖ，２Ｖ），（２Ｖ，５Ｖ）が印加されたと
き、各トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ
は、それぞれ「表１」に示したオン，オフ状態をとるよ
うになっている。
【００２４】図３に示すように、この多値読出専用記憶
装置のメモリセルアレイは、上述のようなメモリセルブ
ロックを行列状に複数配置して構成されている。１組の
メモリセルブロックＭＣＧは、１本のワード線ＷＬ０
と、１本の接地線ＧＮＤおよび４本のデータ線ＤＬ０，
…，ＤＬ３との交差箇所に設けられている。上記ワード
線ＷＬ０と、別の接地線ＧＮＤおよびデータ線ＤＬ４，
…，ＤＬ７、さらに別の接地線ＧＮＤおよびデータ線Ｄ
Ｌ８，…，ＤＬ１１との交差箇所に、それぞれメモリセ
ルブロックが配置されている。同様に、ワード線ＷＬ
１，ＷＬ２と、接地線ＧＮＤおよびデータ線ＤＬ０，
…，ＤＬ３、接地線ＧＮＤおよびデータ線ＤＬ４，…，
ＤＬ７、接地線ＧＮＤおよびデータ線ＤＬ８，…，ＤＬ
１１との交差箇所に、それぞれメモリセルブロックが配
置されている。
装置のメモリセルアレイは、上述のようなメモリセルブ
ロックを行列状に複数配置して構成されている。１組の
メモリセルブロックＭＣＧは、１本のワード線ＷＬ０
と、１本の接地線ＧＮＤおよび４本のデータ線ＤＬ０，
…，ＤＬ３との交差箇所に設けられている。上記ワード
線ＷＬ０と、別の接地線ＧＮＤおよびデータ線ＤＬ４，
…，ＤＬ７、さらに別の接地線ＧＮＤおよびデータ線Ｄ
Ｌ８，…，ＤＬ１１との交差箇所に、それぞれメモリセ
ルブロックが配置されている。同様に、ワード線ＷＬ
１，ＷＬ２と、接地線ＧＮＤおよびデータ線ＤＬ０，
…，ＤＬ３、接地線ＧＮＤおよびデータ線ＤＬ４，…，
ＤＬ７、接地線ＧＮＤおよびデータ線ＤＬ８，…，ＤＬ
１１との交差箇所に、それぞれメモリセルブロックが配
置されている。
【００２５】この多値読出専用記憶装置は、図９に示し
たものと同じブロック構成を持つ読み出し回路によっ
て、次のように駆動される。
たものと同じブロック構成を持つ読み出し回路によっ
て、次のように駆動される。
【００２６】入力アドレスの信号が遷移すると、アド
レスデコーダ１がその信号遷移を解析して、ワード線ド
ライバ３，ビット線ドライバ４にそれぞれ行方向，列方
向のアドレスを表す信号を出力するとともに、その上位
または下位１ビットにより、バイアス条件設定部２に対
して、メモリセルアレイ内のワード線とデータ線（ビッ
ト線）に印加すべきバイアス条件（Ｖｇ，Ｖｄの値）を
表す信号を出力する。
レスデコーダ１がその信号遷移を解析して、ワード線ド
ライバ３，ビット線ドライバ４にそれぞれ行方向，列方
向のアドレスを表す信号を出力するとともに、その上位
または下位１ビットにより、バイアス条件設定部２に対
して、メモリセルアレイ内のワード線とデータ線（ビッ
ト線）に印加すべきバイアス条件（Ｖｇ，Ｖｄの値）を
表す信号を出力する。
【００２７】この信号に基づいて、ワード線ドライバ
３，ビット線セレクタ４は、メモリセルアレイ６内の特
定のメモリセルトランジスタにバイアスＶｇ，Ｖｄを印
加する。詳しくは、図３に示すように、メモリセルアレ
イ内のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうち１本
だけが選択される。この例では、ワード線ＷＬ０だけに
バイアスＶｇ（≠０）が印加され、他のワード線ＷＬ
１，ＷＬ２，…はすべて接地電位ＧＮＤに保持される。
このとき、ワード線ＷＬ０によって駆動される選択用ト
ランジスタＳＴはオン状態となる一方、他のワード線Ｗ
Ｌ１，ＷＬ２，…によって駆動される選択用トランジス
タはオフ状態となる。
３，ビット線セレクタ４は、メモリセルアレイ６内の特
定のメモリセルトランジスタにバイアスＶｇ，Ｖｄを印
加する。詳しくは、図３に示すように、メモリセルアレ
イ内のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうち１本
だけが選択される。この例では、ワード線ＷＬ０だけに
バイアスＶｇ（≠０）が印加され、他のワード線ＷＬ
１，ＷＬ２，…はすべて接地電位ＧＮＤに保持される。
このとき、ワード線ＷＬ０によって駆動される選択用ト
ランジスタＳＴはオン状態となる一方、他のワード線Ｗ
Ｌ１，ＷＬ２，…によって駆動される選択用トランジス
タはオフ状態となる。
【００２８】データ線は、１組のメモリセルブロック
について１本だけが選択される。この例では、メモリセ
ルブロックＭＣＧについて、データ線ＤＬ１だけにバイ
アスＶｄが印加され、残りのデータ線ＤＬ０，ＤＬ２，
ＤＬ３は接地電位ＧＮＤ（またはパンチスルーが生じな
い低電位）に保持されている。メモリセルブロックＭＣ
Ｇ内では、データ線ＤＬ１と接地線ＧＮＤとの間の電位
差によって、オン状態の選択用トランジスタＳＴを介し
て、メモリセルトランジスタＴＲａ，ＴＲｂ，ＴＲｃ，
ＴＲｄのうちメモリセルトランジスタＴＲｃのみにソー
ス−ドレイン間電圧Ｖｄｓが印加される。すなわち、メ
モリセルトランジスタＴＲｃが選択される。このとき、
選択されたデータ線ＤＬ１につながるメモリセルトラン
ジスタのうち、ワード線ＷＬ０以外のワード線ＷＬ１，
ＷＬ２，…によって駆動されるメモリセルトランジスタ
は、それぞれのメモリセルブロック内の選択用トランジ
スタがオフ状態にあるため、データ線ＤＬ１の電位がど
のような値をとっても、オンすることがない。したがっ
て、選択されたデータ線ＤＬ１につながるメモリセルト
ランジスタのうちメモリセルトランジスタＴＲｃのみが
選択される。
について１本だけが選択される。この例では、メモリセ
ルブロックＭＣＧについて、データ線ＤＬ１だけにバイ
アスＶｄが印加され、残りのデータ線ＤＬ０，ＤＬ２，
ＤＬ３は接地電位ＧＮＤ（またはパンチスルーが生じな
い低電位）に保持されている。メモリセルブロックＭＣ
Ｇ内では、データ線ＤＬ１と接地線ＧＮＤとの間の電位
差によって、オン状態の選択用トランジスタＳＴを介し
て、メモリセルトランジスタＴＲａ，ＴＲｂ，ＴＲｃ，
ＴＲｄのうちメモリセルトランジスタＴＲｃのみにソー
ス−ドレイン間電圧Ｖｄｓが印加される。すなわち、メ
モリセルトランジスタＴＲｃが選択される。このとき、
選択されたデータ線ＤＬ１につながるメモリセルトラン
ジスタのうち、ワード線ＷＬ０以外のワード線ＷＬ１，
ＷＬ２，…によって駆動されるメモリセルトランジスタ
は、それぞれのメモリセルブロック内の選択用トランジ
スタがオフ状態にあるため、データ線ＤＬ１の電位がど
のような値をとっても、オンすることがない。したがっ
て、選択されたデータ線ＤＬ１につながるメモリセルト
ランジスタのうちメモリセルトランジスタＴＲｃのみが
選択される。
【００２９】なお、メモリセルブロック当たり１本以下
であれば、このメモリセルアレイ内で複数本のデータ線
が選択されていても良い。例えば、データ線ＤＬ４，
…，ＤＬ７のうちＤＬ５、データ線ＤＬ８，…，ＤＬ１
１のうちＤＬ９が選択されていても良い。
であれば、このメモリセルアレイ内で複数本のデータ線
が選択されていても良い。例えば、データ線ＤＬ４，
…，ＤＬ７のうちＤＬ５、データ線ＤＬ８，…，ＤＬ１
１のうちＤＬ９が選択されていても良い。
【００３０】このメモリセルアレイからデータ線ＤＬ
１を通して取り出された信号は、図９に示すように、差
動増幅器５によって、参照電圧Ｖｒｅｆと比較される。
これにより、特定のメモリセルトランジスタに書き込ま
れた２種類の情報のうち一方、すなわち、閾値電圧に対
応する情報とチャネル長に対応する情報のうちの一方が
データとして読み出される。
１を通して取り出された信号は、図９に示すように、差
動増幅器５によって、参照電圧Ｖｒｅｆと比較される。
これにより、特定のメモリセルトランジスタに書き込ま
れた２種類の情報のうち一方、すなわち、閾値電圧に対
応する情報とチャネル長に対応する情報のうちの一方が
データとして読み出される。
【００３１】このように、この多値読出専用記憶装置で
は、メモリセルアレイ６からデータ線を通して取り出し
た信号を１種類の参照電圧Ｖｒｅｆのみと比較している
ので、図１１に示した従来のものに比して、読み出しを
高速化することができる。また、図３に示したように、
メモリセルアレイ内でメモリセルブロック当たり１本ず
つ、複数のデータ線ＤＬ１，ＤＬ５，ＤＬ９，…を選択
した場合は、複数のデータを並行して読み出すことがで
きる。したがって、ビット当たりの読み出し時間をさら
に短縮することができ、さらに高速化することができ
る。
は、メモリセルアレイ６からデータ線を通して取り出し
た信号を１種類の参照電圧Ｖｒｅｆのみと比較している
ので、図１１に示した従来のものに比して、読み出しを
高速化することができる。また、図３に示したように、
メモリセルアレイ内でメモリセルブロック当たり１本ず
つ、複数のデータ線ＤＬ１，ＤＬ５，ＤＬ９，…を選択
した場合は、複数のデータを並行して読み出すことがで
きる。したがって、ビット当たりの読み出し時間をさら
に短縮することができ、さらに高速化することができ
る。
【００３２】また、この多値読出専用記憶装置では、上
述のように２種類のチャネル長と２種類の閾値電圧とで
４種類のメモリセルトランジスタを構成しており、閾値
電圧のみを変えて４種類のメモリセルトランジスタを構
成した場合（図１１）に比して、閾値電圧の種類が少な
い。したがって、簡単に作製でき、プロセスマージンを
広げることができる。
述のように２種類のチャネル長と２種類の閾値電圧とで
４種類のメモリセルトランジスタを構成しており、閾値
電圧のみを変えて４種類のメモリセルトランジスタを構
成した場合（図１１）に比して、閾値電圧の種類が少な
い。したがって、簡単に作製でき、プロセスマージンを
広げることができる。
【００３３】さらに、この多値読出専用記憶装置では、
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えることができ、したがって、実用に供
することができる。
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えることができ、したがって、実用に供
することができる。
【００３４】
【発明の効果】以上より明らかなように、請求項１に記
載の多値読出専用記憶装置は、２種類のチャネル長と２
種類の閾値電圧とで４種類のメモリセルトランジスタを
構成しているので、閾値電圧のみを変えて４種類のメモ
リセルトランジスタを構成した場合（図１１）に比し
て、閾値電圧の種類が少ない。したがって、簡単に作製
出来、プロセスマージンを広げることができる。この結
果、歩留まり向上させて、コストダウンすることができ
る。
載の多値読出専用記憶装置は、２種類のチャネル長と２
種類の閾値電圧とで４種類のメモリセルトランジスタを
構成しているので、閾値電圧のみを変えて４種類のメモ
リセルトランジスタを構成した場合（図１１）に比し
て、閾値電圧の種類が少ない。したがって、簡単に作製
出来、プロセスマージンを広げることができる。この結
果、歩留まり向上させて、コストダウンすることができ
る。
【００３５】また、この多値読出専用記憶装置では、読
み出し時に、メモリセルアレイからデータ線を通して取
り出した信号を１種類の参照電圧Ｖｒｅｆのみと比較す
れば良いので、図１１に示した従来のものに比して、読
み出しを高速に行うことができる。また、メモリセルア
レイ内でメモリセルブロック当たり１本ずつ、複数のデ
ータ線を選択した場合は、複数のデータを並行して読み
出すことができる。したがって、ビット当たりの読み出
し時間をさらに短縮でき、さらに読み出しを高速化でき
る。
み出し時に、メモリセルアレイからデータ線を通して取
り出した信号を１種類の参照電圧Ｖｒｅｆのみと比較す
れば良いので、図１１に示した従来のものに比して、読
み出しを高速に行うことができる。また、メモリセルア
レイ内でメモリセルブロック当たり１本ずつ、複数のデ
ータ線を選択した場合は、複数のデータを並行して読み
出すことができる。したがって、ビット当たりの読み出
し時間をさらに短縮でき、さらに読み出しを高速化でき
る。
【００３６】さらに、この多値読出専用記憶装置では、
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えることができる。したがって、実用に
供することができる。
メモリセルブロックに含まれる複数のメモリセルトラン
ジスタに対して１個の選択用トランジスタを設けている
だけであるから、各メモリセルトランジスタ毎に１個の
選択用トランジスタを設ける場合（図１０）に比して、
面積の増大を抑えることができる。したがって、実用に
供することができる。
【００３７】請求項２に記載の多値読出専用記憶装置の
駆動方法では、読み出し時に、上記メモリセルアレイ内
で１本のワード線を選択するとともに、上記メモリセル
アレイ内で、１つの上記メモリセルブロック当たり１本
以下のワード線を選択する。ここで、メモリセルアレイ
内で特定されたメモリセルトランジスタにつながる１本
のデータ線のみを選択する場合は、上記メモリセルトラ
ンジスタのデータが読み出すことができる。また、メモ
リセルアレイ内でメモリセルブロック当たり１本ずつ、
複数のデータ線を選択した場合は、複数のデータを並行
して読み出すことができる。したがって、ビット当たり
の読み出し時間をさらに短縮でき、さらに高速に読み出
しを行うことができる。
駆動方法では、読み出し時に、上記メモリセルアレイ内
で１本のワード線を選択するとともに、上記メモリセル
アレイ内で、１つの上記メモリセルブロック当たり１本
以下のワード線を選択する。ここで、メモリセルアレイ
内で特定されたメモリセルトランジスタにつながる１本
のデータ線のみを選択する場合は、上記メモリセルトラ
ンジスタのデータが読み出すことができる。また、メモ
リセルアレイ内でメモリセルブロック当たり１本ずつ、
複数のデータ線を選択した場合は、複数のデータを並行
して読み出すことができる。したがって、ビット当たり
の読み出し時間をさらに短縮でき、さらに高速に読み出
しを行うことができる。
【図１】 この発明の一実施例の多値読出専用記憶装置
の一部を構成するメモリセルブロックの等価回路を示す
図である。
の一部を構成するメモリセルブロックの等価回路を示す
図である。
【図２】 ２つのメモリセルブロックをレイアウトした
パターンを示す図である。
パターンを示す図である。
【図３】 上記多値読出専用記憶装置のメモリセルアレ
イを示す図である。
イを示す図である。
【図４】 本出願人が先に提案した多値読出専用記憶装
置の構成を示す図である。
置の構成を示す図である。
【図５】 長チャネルで高閾値電圧のメモリセルトラン
ジスタの特性を例示する図である。
ジスタの特性を例示する図である。
【図６】 短チャネルで高閾値電圧のメモリセルトラン
ジスタの特性を例示する図である。
ジスタの特性を例示する図である。
【図７】 長チャネルで低閾値電圧のメモリセルトラン
ジスタの特性を例示する図である。
ジスタの特性を例示する図である。
【図８】 短チャネルで低閾値電圧のメモリセルトラン
ジスタの特性を例示する図である。
ジスタの特性を例示する図である。
【図９】 上記一実施例の多値読出専用記憶装置および
図４に示した多値読出専用記憶装置を駆動する読み出し
回路の構成を示す図である。
図４に示した多値読出専用記憶装置を駆動する読み出し
回路の構成を示す図である。
【図１０】 図４に示した多値読出専用記憶装置の変形
例を示す図である。
例を示す図である。
【図１１】 従来の多値読出専用記憶装置の構成を示す
図である。
図である。
【図１２】 上記従来の多値読出専用記憶装置を駆動す
る読み出し回路構成を示す図である。
る読み出し回路構成を示す図である。
ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ４，… データ線 ＧＮＤ 接地線 ＩＲ イオン注入領域 ＳＴ 選択用トランジスタ ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ メモリセルトランジ
スタ ＷＬ，ＷＬ０，ＷＬ１，… ワード線
スタ ＷＬ，ＷＬ０，ＷＬ１，… ワード線
Claims (2)
- 【請求項１】 チャネル長と閾値電圧とをそれぞれ２種
類設定することによって構成された４種類のメモリセル
トランジスタと、１個の選択用トランジスタとを含むメ
モリセルブロックを、ワード線とデータ線の交差箇所に
行列状に配したメモリセルアレイを有する多値読出専用
記憶装置であって、 １つの上記メモリセルブロック内の各メモリセルトラン
ジスタおよび選択用トランジスタは同一のワード線によ
って駆動され、 １つの上記メモリセルブロック内の各メモリセルトラン
ジスタの一方の端子はそれぞれ異なるデータ線に接続さ
れる一方、上記各メモリセルトランジスタの他方の端子
は上記選択用トランジスタの一方の端子に共通に接続さ
れ、 上記選択用トランジスタの他方の端子は接地されている
ことを特徴とする多値読出専用記憶装置。 - 【請求項２】 請求項１に記載の多値読出専用記憶装置
を駆動する多値読出専用記憶装置の駆動方法であって、 読み出し時に、上記メモリセルアレイ内で１本のワード
線を選択するとともに、上記メモリセルアレイ内で、１
つの上記メモリセルブロック当たり１本以下のデータ線
を選択することを特徴とする多値読出専用記憶装置の駆
動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16204593A JP2837610B2 (ja) | 1993-06-30 | 1993-06-30 | 多値読出専用記憶装置およびその駆動方法 |
| US08/558,977 US5592012A (en) | 1993-04-06 | 1995-11-13 | Multivalued semiconductor read only storage device and method of driving the device and method of manufacturing the device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16204593A JP2837610B2 (ja) | 1993-06-30 | 1993-06-30 | 多値読出専用記憶装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757480A JPH0757480A (ja) | 1995-03-03 |
| JP2837610B2 true JP2837610B2 (ja) | 1998-12-16 |
Family
ID=15747048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16204593A Expired - Fee Related JP2837610B2 (ja) | 1993-04-06 | 1993-06-30 | 多値読出専用記憶装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837610B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19549486C2 (de) * | 1995-11-28 | 2001-07-05 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
-
1993
- 1993-06-30 JP JP16204593A patent/JP2837610B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0757480A (ja) | 1995-03-03 |
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