KR20030009056A - 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성반도체 메모리 - Google Patents

비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성반도체 메모리 Download PDF

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Abstract

본 발명은 배선폭이 상이한 복수의 워드선을 갖는 비휘발성 반도체 메모리의 메모리 셀에 유지되어 있는 데이터를 확실하게 판독하는 것을 목적으로 한다.
본 발명에 따르면, 데이터의 판독시에 메모리 셀에 흐르는 메모리 셀 전류가 이 메모리 셀에 접속된 워드선의 배선폭에 따라 설정되는 기준 전류와 비교된다. 메모리 셀 전류가 기준 전류보다 크거나 작은지에 따라 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다. 워드선의 배선폭마다 복수의 기준 전류를 설정함으로써, 게이트 폭이 상이한 메모리 셀마다 기준 전류를 최적의 값으로 설정할 수 있다. 메모리 셀의 특성마다 기준 전류가 설정되기 때문에, 판독 마진이 향상되고, 판독 동작시의 신뢰성이 향상된다.

Description

비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리{METHOD OF READ OPERATION OF NONVOLATILE SEMICONDUCTOR MEMORY AND NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 비휘발성 반도체 메모리에 유지되어 있는 데이터를 판독하기 위한 판독 동작 기술에 관한 것이다.
플래시 메모리 등의 비휘발성 반도체 메모리는 메모리 셀의 절연막 속에 전자를 주입하여 임계치 전압을 바꿈으로써 데이터를 기억하고 있다. 메모리 셀의 임계치 전압은 전자가 절연막 속에 존재하면 높아지고, 전자가 절연막 속에 존재하지 않으면 낮아진다. 플래시 메모리의 메모리 셀이 2진 데이터(binary data)를 기억하는 경우, 임계치 전압이 높은 판독 동작시에 메모리 셀에 전류가 흐르지 않는 상태가 "데이터 0"이 기록된 상태("0 상태")이며, 임계치 전압이 낮은 판독 동작시에 메모리 셀에 전류가 흐르는 상태가 "데이터 1"이 기록된 상태("1 상태")이다.
"0 상태" 및 "1 상태"는 판독 동작시에 메모리 셀에 흐르는 전류(메모리 셀 전류)를 기준 전류와 비교함으로써 검출된다.
이러한 종류의 비휘발성 반도체 메모리는 기억 용량(기록 밀도)이 매년 높아지고 있다. 기록 밀도를 높이는 방법으로서, 메모리 셀의 다중값화가 제안되고 있다. 그러나, 하나의 메모리 셀에 다중값 데이터를 기억시키는 경우, 판독 마진을 확보하기 위해서는 메모리 셀에 대한 전자 주입량을 정밀하게 조정해야만 한다. 일반적으로, 전자 주입량을 정밀하게 조정하는 것은 곤란하고, 이 방법에 의해 메모리 셀에 다중값 데이터를 기억시키는 경우, 반도체 프로세스의 미소한 변동에 의해 수율이 저하되기 쉽다. 또한, 메모리 셀에 다중값 데이터를 기억시키는 경우, 데이터의 논리값을 검출하기 위해서 복수의 기준 전류가 필요하게 된다. 한편, 워드선의 집적도를 높임으로써 메모리 셀의 집적도를 높게 하여 기록 밀도를 향상시키는 방법이 일본국 특허 공개 공보 평2-231772호 등에 개시되어 있다.
도 15는 이러한 종류의 공보에 개시된 비휘발성 반도체 메모리의 메모리 셀 어레이의 셀 구조를 도시하고 있다.
이 비휘발성 반도체 메모리는 제1 워드선(WL1) 사이에 이 제1 워드선(WL1)과배선폭이 상이한 제2 워드선(WL2)이 배열되어 있는 것을 특징으로 한다. 메모리 셀 위에 위치하는 제1 및 제2 워드선(WL1, WL2)은 제어 게이트로서 기능한다. 제어 게이트의 아래에는 도면에 그물형으로 도시한 플로팅 게이트가 형성되어 있다. 플로팅 게이트는 확산층으로 구성된 비트선(BL) 사이의 실리콘 기판 위에 산화막을 매개로 형성되어 있다.
도면에 있어서, 제1 워드선(WL1)과 비트선(BL)이 교차하는 부분에 셀 트랜지스터(이하, 제1 메모리 셀이라 칭함)의 소스(S) 및 드레인(D)이 형성되어 있다. 그리고, 소스(S) 및 드레인(D) 사이에 제1 메모리 셀의 채널 영역(CH)이 형성되어 있다. 마찬가지로, 제2 워드선(WL2)과 비트선(BL)이 교차하는 부분에 셀 트랜지스터(이하, 제2 메모리 셀이라 칭함)의 소스(S) 및 드레인(D)이 형성되고, 소스(S) 및 드레인(D) 사이에 제2 메모리 셀의 채널 영역(CH)이 형성되어 있다.
이 비휘발성 반도체 메모리에서는, 제1 워드선(WL1)과 이 워드선(WL1)에 대응하는 플로팅 게이트가 형성된 후, 제1 워드선(WL1)의 간극에 제2 워드선(WL2)과 이 제2 워드선(WL2)에 대응하는 플로팅 게이트가 형성된다. 그 때문에, 제2 메모리 셀(MC2)의 게이트폭(W2)은 제1 워드선(6)의 게이트폭(W1)보다 작아진다. 채널 길이{소스(S)와 드레인(D)의 간격}는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)에서 동일하다.
도 16은 도 15에 도시된 메모리 셀 어레이의 등가 회로를 도시하고 있다.
복수의 제1 메모리 셀(MC1)은 제1 워드선(WL1)을 따라 직렬로 접속되어 있다. 인접하는 메모리 셀(MC1)의 소스(S) 및 드레인(D)(데이터 입출력 노드)은 각각공통의 비트선(BL)에 접속되어 있다. 복수의 제2 메모리 셀(MC2)은 제2 워드선(WL2)을 따라 직렬로 접속되어 있다. 인접하는 메모리 셀(MC2)의 소스(S) 및 드레인(D)(데이터 입출력 노드)은 공통의 비트선(BL)에 접속되어 있다. 이러한 종류의 메모리 셀 어레이는 일반적으로 가상 접지형의 메모리 셀 어레이라고 칭해지고 있다.
도 17은 전술한 비휘발성 반도체 메모리에 있어서, 메모리 셀에 유지되어 있는 데이터의 판독 동작의 개요를 도시하고 있다.
제1 메모리 셀(MC1)로부터 데이터를 판독하는 경우, 이 메모리 셀(MC1)에 접속된 제1 워드선(WL1)에 예컨대 2.5 V의 판독 전압이 부여되고, 제1 메모리 셀(MC1)의 소스 및 드레인에 접속된 비트선(BL)에 0 V 및 5 V가 부여된다. 제1 메모리 셀(MC1)이 "0 상태"인 경우, 메모리 셀은 임계치 전압이 높기 때문에 오프되어, 메모리 셀 전류는 비트선(BL)간에 흐르지 않는다. 제1 메모리 셀(MC1)이 "1 상태"인 경우, 메모리 셀은 임계치 전압이 온되어, 메모리 셀 전류가 비트선(BL)간에 흐른다.
마찬가지로, 제2 메모리 셀(MC2)로부터 데이터를 판독하는 경우, 제2 워드선(WL2)에 판독 전압 2.5 V가 부여되고, 제2 메모리 셀(MC2)의 양측 비트선(BL)에 0 V 및 5 V가 부여된다. 제2 메모리 셀(MC2)이 "0 상태"인 경우, 메모리 셀 전류는 흐르지 않고, 제2 메모리 셀(MC2)이 "1 상태"인 경우, 메모리 셀 전류가 흐른다. 그리고, 메모리 셀 전류가 기준 전류(IREF)와 비교되어, 메모리셀(MC1)(또는 MC2)이 "0 상태", "1 상태" 중 어느 상태를 유지하고 있는지가 검출된다.
그러나, 전술한 바와 같이, 제1 메모리 셀(MC1)의 게이트폭(W1)과 제2 메모리 셀(MC2)의 게이트폭(W2)은 상이하다. 메모리 셀(MC1, MC2)의 셀 트랜지스터가 온되었을 때의 메모리 셀 전류의 값은 셀 트랜지스터의 게이트폭(W)과 채널 길이(L)의 비 W/L에 의존한다. 이 때문에, "1 상태"의 판독시에 제2 메모리 셀(MC2)의 메모리 셀 전류는 제1 메모리 셀(MC1)의 메모리 셀 전류보다 작아지게 된다.
기준 전류(IREF)는 메모리 셀 전류의 최대치와 최소치 사이로 설정할 필요가 있다. 그 때문에, 기준 전류(IREF)는 "1 상태"의 메모리 셀 전류가 작은 제2 메모리 셀(MC2)에 맞추어 설정해야만 한다. 이 결과, 제1 메모리 셀(MC1)에 있어서, "0 상태"의 판독 마진(M0)이 "1 상태"의 판독 마진(M1)에 비해서 작아지고, 신뢰성이 낮아진다고 하는 문제가 있었다.
종래, 배선폭(게이트폭)이 다른 복수의 워드선을 갖는 비휘발성 반도체 메모리에 있어서, 메모리 셀에 유지되어 있는 데이터를 확실하게 판독하는 방법은 제안되어 있지 않다.
본 발명의 목적은 배선폭이 상이한 복수의 워드선을 갖는 비휘발성 반도체 메모리에 있어서, 메모리 셀에 유지되어 있는 데이터를 확실하게 판독하는 것에 있다.
본 발명의 다른 목적은 가상 접지형의 비휘발성 반도체 메모리에 있어서, 메모리 셀에 유지되어 있는 데이터를 확실하게 판독하는 것에 있다.
도 1은 제1 실시예의 비휘발성 반도체 메모리를 도시하는 블록도.
도 2는 제1 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하는 설명도.
도 3은 제1 실시예의 판독 동작에 있어서의 메모리 셀 전류와 기준 전류의 관계를 도시하는 설명도.
도 4는 제2 실시예의 비휘발성 반도체 메모리를 도시하는 블록도.
도 5는 도 4의 메모리 셀 어레이의 상세를 도시하는 셀 구조도.
도 6은 제2 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하는 설명도.
도 7은 제3 실시예의 비휘발성 반도체 메모리를 도시하는 블록도.
도 8은 제3 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하는 설명도.
도 9는 제3 실시예의 판독 동작에 있어서의 메모리 셀 전류와 기준 전류와의 관계를 도시하는 설명도.
도 10은 제4 실시예의 비휘발성 반도체 메모리를 도시하는 블록도.
도 11은 제4 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하는 설명도.
도 12는 제4 실시예의 판독 동작에 있어서의 메모리 셀 전류와 기준 전류의 관계를 도시하는 설명도.
도 13은 제5 실시예의 비휘발성 반도체 메모리를 도시하는 블록도.
도 14는 제5 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하는 설명도.
도 15는 종래의 비휘발성 반도체 메모리의 메모리 셀 어레이의 구조도.
도 16은 도 15의 등가 회로도.
도 17은 종래의 비휘발성 반도체 메모리의 판독 동작에 있어서의 메모리 셀 전류와 기준 전류의 관계를 도시하는 설명도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀 어레이
12 : 로우 디코더
14 : 컬럼 디코더
16 : 감지 증폭기
18 : 기준 전류 발생 회로
20 : 메모리 셀 어레이
22, 24 : 기준 전류 발생 회로
BL : 비트선
CH : 채널 영역
D : 드레인
IMC : 메모리 셀 전류
IREF1, IREF2, IREF3 : 기준 전류
MC1 : 제1 메모리 셀
MC2 : 제2 메모리 셀
S : 소스
SW : 측벽
TG : 트랩 게이트
W1, W2 : 게이트폭
WL1 : 제1 워드선
WL2 : 제2 워드선
청구항 1, 2의 비휘발성 반도체 메모리의 판독 동작 방법과, 청구항 5, 8∼10의 비휘발성 반도체 메모리에서는, 데이터의 판독시에 메모리 셀에 흐르는 메모리 셀 전류가 이 메모리 셀에 접속된 워드선의 배선폭에 따라 설정되는 기준 전류와 비교된다. 그리고, 메모리 셀 전류가 기준 전류보다 크거나 작은지에 따라 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다. 워드선은 메모리 셀의 셀 트랜지스터의 제어 게이트를 겸하고 있다. 즉, 워드선의 배선폭은 셀 트랜지스터의 게이트폭에 대응하고 있기 때문에, 워드선의 배선폭이 클수록 셀 트랜지스터의 온 저항은 낮아진다. 이 결과, 판독 동작시에 흐르는 메모리 셀 전류의 값은 워드선의 배선폭에 따라 상이하다. 워드선의 배선폭에 따라서 기준 전류를 설정함으로써, 게이트폭이 상이한 메모리 셀마다 기준 전류를 최적의 값으로 설정할 수 있다.
예컨대, 메모리 셀이 2진 데이터를 기억하는 경우, 기준 전류는 게이트폭이 상이한 메모리 셀마다, 논리 1을 판독할 때에 흐르는 메모리 셀 전류와, 논리 0을 판독할 때에 흐르는 메모리 셀 전류의 중간 값으로 설정된다. 메모리 셀의 특성마다 기준 전류가 설정되기 때문에, 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
비휘발성 반도체 메모리는 예컨대, 간격을 두고 배열된 복수의 제1 워드선과, 이들 제1 워드선 사이에 각각 배열된 제2 워드선을 가지고 있다. 제1 워드선의배선폭과 제2 워드선의 배선폭은 서로 상이하다. 제1 워드선에는 제1 메모리 셀이 접속되고, 제2 워드선에는 제2 메모리 셀이 접속되어 있다. 제1 및 제2 메모리 셀은 예컨대 전하를 축적하는 플로팅 게이트, 혹은 전하를 트랩하는 트랩 게이트를 가지고 있다.
그리고, 제1 메모리 셀로부터 데이터를 판독할 때에, 이 제1 메모리 셀에 흐르는 메모리 셀 전류가 제1 기준 전류와 비교되고, 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다. 제2 메모리 셀로부터 데이터를 판독할 때에, 이 제2 메모리 셀에 흐르는 메모리 셀 전류가 제1 기준 전류와 상이한 제2 기준 전류와 비교되고, 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다.
청구항 3의 비휘발성 반도체 메모리의 판독 동작 방법 및 청구항 6의 비휘발성 반도체 메모리에서는, 제1 워드선이 비휘발성의 제1 메모리 셀의 제어 게이트에 접속되고, 제1 워드선과 배선폭이 상이한 제2 워드선이 비휘발성의 제2 메모리 셀의 제어 게이트에 접속되어 있다.
제1 메모리 셀로부터 데이터를 판독할 때에, 제1 워드선에 제1 전압이 부여되고, 이 제1 메모리 셀에 흐르는 메모리 셀 전류가 기준 전류와 비교되며, 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다. 제2 메모리 셀로부터 데이터를 판독할 때에, 제2 워드선에 제1 전압과 상이한 제2 전압이 부여되고, 이 제2 메모리 셀에 흐르는 메모리 셀 전류가 기준 전류와 비교되며, 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨이 검출된다.
예컨대, 제1 전압 및 제2 전압은 제1 및 제2 메모리 셀에 동일한 논리 레벨의 데이터가 유지되어 있을 때, 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류가 동일하게 되도록 설정된다. 구체적으로는, 메모리 셀이 2진 데이터를 기억하는 경우, 제1 및 제2 메모리 셀의 임계치 전압이 낮아지도록 프로그램된 상태에서, 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류가 동일하게 되도록 제1 전압 및 제2 전압이 설정된다. 게이트폭(배선폭)이 상이한 제1 및 제2 메모리 셀(제1 및 제2 워드선)의 메모리 셀 전류를 동일하게 할 수 있기 때문에, 데이터의 논리 레벨을 판정하는 기준 전류를 하나로 할 수 있다. 이 결과, 기준 전류의 생성 회로를 간소하게 구성할 수 있고, 비휘발성 반도체 메모리의 칩 사이즈를 작게 할 수 있다.
제1 및 제2 전압에 의해 동일한 논리 레벨의 데이터에 대응하는 제1 및 제2 메모리 셀의 메모리 셀 전류를 동일하게 할 수 있기 때문에, 제1 및 제2 메모리 셀의 판독 마진을 동일하게 할 수 있다.
청구항 4의 비휘발성 반도체 메모리의 판독 동작 방법 및 청구항 7의 비휘발성 반도체 메모리에서는, 제1 워드선이 비휘발성의 제1 메모리 셀의 제어 게이트에 접속되고, 제1 워드선과 배선폭이 상이한 제2 워드선이 비휘발성의 제2 메모리 셀의 제어 게이트에 접속되어 있다. 비휘발성 반도체 메모리에 기록되는 데이터는 한 쌍의 제1 및 제2 메모리 셀에 다중값 데이터로서 유지된다. 즉, 한 쌍의 제1 및 제2 메모리 셀이 다중값 데이터를 유지하는 다중값 메모리 셀로서 동작한다. 제1 및 제2 메모리 셀이 각각 2진 데이터를 유지할 때, 다중값 메모리 셀에 대하여 4치 데이터를 기록 및 판독할 수 있다.
판독 동작시에, 제1 및 제2 워드선이 선택되고, 제1 및 제2 메모리 셀의 각각에 유지된 데이터에 대응하는 메모리 셀 전류가 제1 메모리 셀 및 제2 메모리 셀에 각각 흐른다. 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류의 총량(다중값 메모리 셀의 메모리 셀 전류)이 복수의 기준 전류와 각각 비교되고, 다중값 데이터의 논리 레벨이 검출된다.
종래의 다중값 데이터를 유지하는 메모리 셀에서는, 이온 주입량의 조정 등에 의해 메모리 셀의 임계치 전압을 제어하여 데이터를 기록하고, 임계치 전압에 따라서 발생하는 메모리 셀 전류를 복수의 기준 전류와 각각 비교하고 있었다. 본 발명에서는, 게이트폭이 상이한 제1 및 제2 메모리 셀에 각각 2진 데이터를 기록하고, 데이터의 판독 시에, 미리 형성된 메모리 셀의 형상(게이트폭)에 따라서 발생하는 메모리 셀 전류를 복수의 기준 전류와 각각 비교한다. 즉, 미리 조작되어 입력된 메모리 셀의 특성을 이용하여 기록 및 판독 동작을 실행하기 때문에, 복잡한 제어를 행하지 않고 다중값 데이터를 용이하게 기록할 수 있고, 동시에 판독 마진을 향상시킬 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리의 제1 실시예를 도시하고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 5, 청구항 8 및 청구항 9에 대응하고 있다.
이 비휘발성 반도체 메모리는 실리콘 기판 위에 CMOS 프로세스를 사용하여 플래시 메모리로서 형성되어 있다. 플래시 메모리는 메모리 셀 어레이(10), 로우 디코더(12), 컬럼 디코더(14), 감지 증폭기(16), 기준 전류 발생 회로(18) 및 도시하지 않은 입출력 회로, 제어 회로 등을 가지고 있다.
메모리 셀 어레이(10)는 플로팅 게이트를 갖는 복수의 제1 및 제2 메모리 셀(MC1, MC2)로 구성되어 있다. 제1 메모리 셀(MC1)의 제어 게이트는 제1 워드선(WL1)에 접속되어 있다. 제2 메모리 셀(MC2)의 제어 게이트는 제2 워드선(WL2)에 접속되어 있다. 보다 상세하게는, 복수의 제1 워드선(WL1)이 간격을 두고 배열되고, 이들 제1 워드선(WL1)의 간극에 제2 워드선(WL2)이 각각 배열되어 있다. 제2 워드선(WL2)의 배선폭은 제1 워드선(WL1)의 배선폭의 절반으로 되어 있다. 제1 및 제2 워드선(WL1, WL2)의 배선폭은 제1 및 제2 메모리 셀(MC1, MC2)의 셀 트랜지스터의 게이트폭에 해당한다. 이들 셀 트랜지스터의 채널 길이 및 채널 영역의 불순물 농도는 동일하기 때문에, 제2 메모리 셀(MC2)의 온 저항은 제1 메모리 셀(MC1)의 온 저항의 2배가 된다. 즉, 제2 메모리 셀(MC2)의 온 전류는 제1 메모리 셀(MC1)의 온 전류의 절반이 된다.
제1 워드선(WL1)에 접속된 복수의 제1 메모리 셀(MC1)은 직렬로 접속되어 있다. 즉, 인접한 제1 메모리 셀(MC1)의 데이터 입출력 노드(셀 트랜지스터의 소스 및 드레인)는 상호 접속되어 있다. 마찬가지로, 제2 워드선(WL2)에 접속된 복수의 제2 메모리 셀(MC2)은 직렬로 접속되어 있다. 즉, 인접한 제2 메모리 셀(MC2)의 데이터 입출력 노드(셀 트랜지스터의 소스 및 드레인)는 상호 접속되어 있다.
제1 및 제2 워드선(WL1, WL2)에 직교하여 복수의 비트선(BL)이 배열되어 있다. 비트선(BL)은 제1 및 제2 메모리 셀(MC1, MC2)의 데이터 입출력 노드에 접속되어 있다. 이와 같이, 본 실시예의 메모리 셀 어레이(10)는 메모리 셀(MC1)(또는MC2)이 직렬로 배치된 복수의 메모리 셀 열을 가지며, 이들 메모리 셀 열에 있어서의 각 메모리 셀의 데이터 입출력 노드를 비트선(BL)을 매개로 접속하고 있다. 즉, 메모리 셀 어레이(10)는 가상 접지형이라 칭해지는 구조를 가지고 있다. 메모리 셀 어레이(10)의 단면 구조는 전술한 도 15와 동일하다.
로우 디코더(12)는 칩의 외부에서 공급되는 로우 어드레스에 따라서 소정의 제1 및 제2 워드선(WL1, WL2)중 어느 하나를 활성화시킨다. 컬럼 디코더(14)는 칩의 외부에서 공급되는 컬럼 어드레스에 따라서 소정의 메모리 셀을 선택하기 위해서, 이들 메모리 셀의 양측 비트선(BL)에 고전압 및 저전압을 공급한다.
감지 증폭기(16)는 컬럼 디코더(14)에 의해 선택된 메모리 셀(MC1)(또는 MC2)에 흐르고, 비트선(BL)을 매개로 전달되는 메모리 셀 전류(IMC1)(또는 IMC2)를 기준 전류(IREF1)(또는 IREF2)와 비교하고, 메모리 셀이 유지하고 있는 데이터의 논리 레벨을 검출한다.
기준 전류 발생 회로(18)는 기준 전류(IREF1, IREF2)를 생성하고, 그 중 어느 하나를 감지 증폭기(16)에 공급한다. 후술하는 바와 같이, 기준 전류(IREF1)는 기준 전류(IREF2)보다 크다.
도 2는 제1 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 도시하고 있다. 기록 조건 및 판독 조건은 일례로서 도 1에 원(丸)으로 나타낸 제1 및 제2 메모리 셀(MC1, MC2)에 대한 데이터의 기록 및 판독에 대하여 설명한다.
기록 동작(선택 기록)에서는, 데이터를 기록하는 제1 메모리 셀(MC1){또는제2 메모리 셀(MC2)}의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 8 V, 0 V가 부여된다. 비트선(BL2)에 인접한 비트선(BL1)에는 8V가 부여된다. 비트선(BL3)에 인접한 비트선(BL4)에는 0 V가 부여된다. 데이터를 기록하는 메모리 셀(MC1)(또는 MC2)에 접속된 제1 워드선(WL11){또는 제2 워드선(WL21)}에 12 V가 부여되고, 다른 워드선이 설치된다. 이 결과, 기판으로부터 메모리 셀(MC1)(또는 MC2)의 플로팅 게이트에 열전자가 주입되어, 메모리 셀의 임계치가 높아진다. 그리고, 메모리 셀의 상태는 "데이터 0"이 기록된 "0 상태"가 된다.
일괄 소거에서는, 모든 비트선(BL)에 15 V가 부여되고, 모든 제1 및 제2 워드선(WL11, WL12, …, WL21, WL22, …)은 비선택된다(0 V). 플로팅 게이트에 축적된 전자는 터널 전류에 의해 기판으로 방출되고, 모든 메모리 셀(MC1, MC2)은 임계치 전압이 낮은 "1 상태"가 된다.
판독 동작에서는, 데이터를 판독하는 제1 메모리 셀(MC1){또는 제2 메모리 셀(MC2)}의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 2 V, 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. 데이터를 판독하는 메모리 셀(MC1)(또는 MC2)에 접속된 제1 워드선(WL11){또는 제2 워드선(WL21)}에 2.5 V가 부여된다. 메모리 셀(MC1)(또는 MC2)이 "1 상태"일 때, 셀 트랜지스터의 임계치는 낮기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC1)(또는 IMC2)가 흐른다.
전술한 바와 같이, 제2 메모리 셀(MC2)의 제어 게이트의 게이트폭{제2 워드선(WL2)의 배선폭}은 제1 메모리 셀(MC1)의 제어 게이트의 게이트폭{제1워드선(WL1)의 배선폭)보다 작다. 이 때문에, 제2 메모리 셀(MC2)에 흐르는 메모리 셀 전류(IMC2)는 제1 메모리 셀(MC1)에 흐르는 메모리 셀 전류(IMC1)보다 작아진다.
메모리 셀(MC1)(또는 MC2)이 "0 상태"일 때, 셀 트랜지스터의 임계치는 높기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC1)(또는 IMC2)는 흐르지 않는다.
제1 메모리 셀(MC1)에 유지된 데이터를 판독할 때, 감지 증폭기(16)는 메모리 셀 전류(IMC1)를 제1 기준 전류(IREF1)와 비교한다. 제1 메모리 셀(MC1)에 유지되어 있던 데이터는 메모리 셀 전류(IMC1)가 제1 기준 전류(IREF1)보다 클 때 "1 상태"라고 판정되고, 제1 기준 전류(IREF1)보다 작을 때 "0 상태"라고 판정된다. 즉, 제1 메모리 셀(MC1)에 유지된 데이터의 논리 레벨이 검출된다.
제2 메모리 셀(MC2)에 유지된 데이터를 판독할 때, 감지 증폭기(16)는 메모리 셀 전류(IMC2)를 제2 기준 전류(IREF2)와 비교한다. 제2 메모리 셀(MC2)에 유지되어 있던 데이터(메모리 셀의 기록 상태)는 메모리 셀 전류(IMC2)가 제2 기준 전류(IREF2)보다 클 때 "1 상태"라고 판정되고, 제2 기준 전류(IREF2)보다 작을 때 "0 상태"라고 판정된다. 즉, 제2 메모리 셀(MC2)에 유지된 데이터의 논리 레벨이 검출된다.
도 3은 판독 동작에 있어서의 메모리 셀 전류(IMC1, IMC2)와 기준 전류(IREF1, IREF2)의 관계를 도시하고 있다.
전술한 바와 같이, 메모리 셀 전류(IMC1, IMC2)는 각각 제1 메모리 셀(MC1)로부터 데이터를 판독할 때에 제1 기준 전류(IREF1)와 비교되고(도면의 좌측), 제2 메모리 셀(MC2)로부터 데이터를 판독할 때에 제2 기준 전류(IREF2)와 비교된다(도면의 우측).
제1 기준 전류(IREF1)는 "1 상태"의 제1 메모리 셀(MC1)의 메모리 셀 전류(IMC1)와 "0 상태"의 제1 메모리 셀(MC1)의 메모리 셀 전류(IMC1)의 중간에 설정되어 있다. 제2 기준 전류(IREF2)는 "1 상태"의 제2 메모리 셀(MC2)의 메모리 셀 전류(IMC2)와 "0 상태"의 제2 메모리 셀(MC2)의 메모리 셀 전류(IMC2)의 중간에 설정되어 있다. 이와 같이, 배선폭(셀 트랜지스터의 제어 게이트의 게이트폭)이 상이한 복수의 워드선(WL1, WL2)이 배열된 플래시 메모리에 있어서, 판독 동작시에, 워드선(WL1, WL2)의 배선폭에 따라서 설정된 기준 전류(IREF1, IREF2)를 각각 메모리 셀 전류(IMC1, IMC2)와 비교함으로써, 워드선(WL1, WL2)의 배선폭에 따른 메모리 셀 전류(IMC1, IMC2)의 대소에 관계없이 항상 "1 상태"와 "0 상태"의 판독 마진이 동일하게 된다.
이상, 본 실시예에서는, 데이터의 판독시에 제1 및 제2 메모리 셀(MC1, MC2)에 흐르는 메모리 셀 전류(IMC1, IMC2)를 제1 및 제2 워드선(WL1, WL2)의 배선폭에 따른 기준 전류(IREF1, IREF2)와 각각 비교하였다. 이 때문에, 게이트폭이 상이한 메모리 셀(MC1, MC2)마다 기준 전류(IREF1, IREF2)를 최적의 값{"1 상태"와 "0 상태"의 메모리 셀 전류(IMC)의 중간값}으로 설정할 수 있다. 즉, 메모리 셀(MC1, MC2)의 특성마다 최적의 기준 전류(IREF1, IREF2)가 설정되기 때문에, 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
특히, 본 발명은 간격을 두고 배열되는 워드선의 간극에 배선폭이 가는 워드선을 배열함으로써 소자의 집적도를 높인 비휘발성 반도체 메모리에 적용하면, 높은 효과를 얻을 수 있다.
본 발명의 적용시에, 종래의 플로팅 게이트형의 메모리 셀 어레이를 변경할 필요는 없다. 주변 회로의 변경만으로 본 발명을 적용할 수 있기 때문에, 비휘발성 반도체 메모리의 설계 기간을 단축할 수 있다.
도 4는 본 발명의 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리의 제2 실시예를 도시하고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 5, 청구항 8 및 청구항 10에 대응하고 있다. 제1 실시예에서 설명한 회로·신호와 동일한 회로·신호에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 비휘발성 반도체 메모리는 실리콘 기판 위에 CMOS 프로세스를 사용하여 플래시 메모리로서 형성되어 있다. 플래시 메모리는 메모리 셀 어레이(20), 로우 디코더(12), 컬럼 디코더(14), 감지 증폭기(16), 기준 전류 발생 회로(18) 및 도시하지 않은 입출력 회로, 제어 회로 등을 가지고 있다.
메모리 셀 어레이(10)는 트랩 게이트(TG)를 갖는 복수의 제1 및 제2 메모리 셀(MC1, MC2)로 구성되어 있다. 트랩 게이트(TG)에 트랩된 캐리어는 트랩 게이트(TG) 내에서 이동하지 않는다. 이것을 이용하여 셀 트랜지스터의 임계치 전압을 국소적으로 변화시킬 수 있다. 이 때문에, 본 실시예의 메모리 셀(MC1, MC2)은 트랩 게이트(TG)에 있어서의 채널 영역의 소스측, 드레인측에 각각 2진 데이터를 유지할 수 있다. 즉, 하나의 메모리 셀은 다중값 데이터(이 예에서는 4치)를 기억할 수 있다. 도면에 있어서, 메모리 셀(MC1, MC2)로 나타낸 2개의 사각형의 영역에 2진 데이터가 각각 유지된다. 백색 사각형은 캐리어가 트랩되어 있지 않은 상태(임계치 전압이 낮은 "1 상태")를 나타내고 있다. 흑색 사각형은 캐리어가 트랩된 상태(임계치 전압이 높은 "0 상태")를 나타내고 있다.
제1 메모리 셀(MC1)의 제어 게이트는 제1 워드선(WL1)에 접속되어 있다. 제2 메모리 셀(MC2)의 제어 게이트는 제1 워드선보다 배선폭이 가는 제2 워드선(WL2)에 접속되어 있다.
제1 워드선(WL1)에 접속된 복수의 제1 메모리 셀(MC1)은 직렬로 접속되어 있다. 즉, 인접하는 제1 메모리 셀(MC1)의 데이터 입출력 노드(셀 트랜지스터의 소스 및 드레인)는 서로 접속되어 있다. 마찬가지로, 제2 워드선(WL2)에 접속된 복수의 제2 메모리 셀(MC2)은 직렬로 접속되어 있다. 즉, 인접하는 제2 메모리 셀(MC2)의 데이터 입출력 노드(셀 트랜지스터의 소스 및 드레인)는 서로 접속되어 있다.
제1 및 제2 워드선(WL1, WL2)과 직교하여 복수의 비트선(BL)이 배열되어 있다. 비트선(BL)은 제1 및 제2 메모리 셀(MC1, MC2)의 데이터 입출력 노드에 접속되어 있다.
본 실시예의 플래시 메모리는 제1 및 제2 메모리 셀(MC1, MC2)의 셀 구조 및 도시하지 않은 제어 회로를 제외하고는 제1 실시예와 동일하다.
도 5는 도 4의 메모리 셀 어레이(20)의 셀 구조를 도시하고 있다.
이 플래시 메모리에서는 절연층으로 이루어지고 캐리어를 트랩할 수 있는 트랩 게이트(TG)가 제어 게이트를 겸하는 제1 워드선(WL1){또는 제2 워드선(WL2)}과 실리콘 기판의 채널 영역(CH) 사이에 형성되어 있다. 트랩 게이트(TG)는 실리콘 질화막을 실리콘 산화막 사이에 끼운 3층 구조를 가지고 있다(ONO막). 트랩 게이트(TG)는 트랩된 캐리어가 이동하지 않기 때문에, 인접하는 메모리 셀 사이에서 분리할 필요가 없다. 그 때문에, 트랩 게이트(TG)는 B-B' 단면 및 C-C' 단면으로 도시한 바와 같이, 제1 및 제2 워드선(WL1, WL2)과 함께 도면의 가로 방향으로 연장되게 형성되어 있다. 제1 워드선(WL1)과 제2 워드선(WL2) 사이에는 A-A' 단면으로 도시한 바와 같이, 절연막으로 이루어지는 측벽(SW)이 형성되어 있다. 제1 메모리 셀(MC1)의 제어 게이트는 제1 워드선(WL1)에 접속되어 있다. 제2 메모리 셀(MC2)의 제어 게이트는 제1 워드선보다 배선폭이 가는 제2 워드선(WL2)에 접속되어 있다.
비트선(BL)은 제1 실시예와 마찬가지로 확산층으로 형성되어 있다. 그리고, 제1 워드선(WL1)과 비트선(BL)이 교차하는 부분에 제1 및 제2 메모리 셀(MC1, MC2)(셀 트랜지스터)의 소스(S) 및 드레인(D)이 형성되어 있다. 채널 영역(CH)은 소스(S) 및 드레인(D) 사이에 형성되어 있다.
전술한 메모리 셀 어레이의 제조 방법의 개요를 이하에 나타낸다.
우선, 비트선(BL)을 형성하지 않는 영역에 비트선 방향으로 연장되는 스트라이프 패턴이 형성된다. 이 스트라이프 패턴을 마스크로서, 실리콘 기판 내에 선택적으로 이온이 주입되어 비트선(BL)이 형성된다. 이어서 스트라이프 패턴을 마스크로서, 실리콘 기판이 선택적으로 산화되어, 필드 산화막(LOCOS막)이 형성된다.
이어서, 워드선 방향으로 연장되는 스트라이프 패턴{제1 워드선(WL1)에 대응하는 영역)이 예컨대, 실리콘 질화막 등으로 형성된다. 이 스트라이프 패턴의 폭 및 간격은 최소 가공 치수로 형성된다. 이어서, 스트라이프 패턴을 뒤덮게 실리콘 기판 전면에 실리콘 산화막이 퇴적된다. 이 후, 실리콘 산화막이 에칭됨으로써 스트라이프 패턴의 양측에만 실리콘 산화막이 남는다. 즉, 스트라이프 패턴의 양측에 측벽(SW)이 형성된다. 이 후, 스트라이프 패턴이 제거되어, 실리콘 기판 위에 측벽(SW)만이 남겨진다.
이어서, 실리콘 기판 전면에 ONO막{트랩 게이트(TG)}이 형성된다. 이어서, 실리콘 기판 전면에 다결정 실리콘{제1 및 제2 워드선(WL1, WL2)의 재료}이 퇴적된다. 이 후, 에치백함으로써 다결정 실리콘 및 측벽(SW)의 상부가 제거되어, 측벽(SW) 사이에만 다결정 실리콘이 남겨진다. 즉, 측벽(SW) 사이에 제1 및 제2 워드선(WL1, WL2)이 교대로 형성된다.
이와 같이, 제1 및 제2 워드선(WL1, WL2)은 워드선 방향으로 연장되는 스트라이프 패턴에 의해, 셀프 얼라인으로 형성된다. 최소 가공 치수를 0.4 ㎛, 측벽의 폭을 0.1 ㎛라고 하면, 제1 워드선(WL1)의 배선폭(W1){=제1 메모리 셀(MC1)의 제어 게이트의 게이트폭(W1)} 및 제2 워드선(WL2)의 배선폭(W2){=제2 메모리 셀(MC2)의 제어 게이트의 게이트폭(W2)}은 각각 0.4 ㎛ 및 0.2 ㎛가 된다. 이들 메모리 셀(MC1, MC2)의 셀 트랜지스터의 채널 길이 및 채널 영역의 불순물 농도는 동일하기 때문에, 제2 메모리 셀(MC2)의 온 전류는 제1 메모리 셀(MC1)의 온 전류의 절반이 된다.
최소 가공 치수로 배치한 제1 워드선(WL1) 사이에 측벽을 매개로 제2 워드선(WL2)을 배치함으로써, 레이 아웃 설계룰을 변경하는 일이 없이, 단위 면적당 워드선의 수가 2배가 된다.
도 6은 제2 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 나타내고 있다. 기록 조건 및 판독 조건은 도 4에 원으로 나타낸 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC2)의 우측 비트에 대한 데이터의 기록 및 판독에 대하여 나타내고 있다.
기록 동작(선택 기록)에 있어서, 도 4에 도시된 트랩 게이트(TG)의 우측에 전자를 주입하는 경우, 메모리 셀(MC1)(또는 MC2)의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 0 V, 6 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 0 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 6 V가 부여된다. 데이터를 기록하는 메모리 셀(MC1)(또는 MC2)에 접속된 워드선(WL11)(또는 WL21)에 12 V가 부여된다. 이 결과, 메모리 셀의 채널이 도통하고, 열전자는 트랩 게이트(TG)에 있어서의 비트선(BL3)쪽 위치에 국소적으로 주입된다. 열전자가 트랩됨으로써, 메모리 셀(MC1)(또는 MC2)중 도 4의 우측 부분의 임계치 전압이 높아진다. 메모리 셀(MC1)(또는 MC2)의 상태는 좌측에 "데이터 1"이 기록되고, 우측에 "데이터 0"이 기록된 "10 상태"(예컨대, 2진수의 "10")가 된다.
또, 도 4에 도시된 메모리 셀의 트랩 게이트의 좌측에 열전자를 주입시킬 때에는, 전술한 것과는 반대로 비트선(BL1, BL2)에 6 V가 공급되고, 비트선(BL3, BL4)에 0 V가 공급된다.
일괄 소거에서는, 모든 비트선(BL)에 6 V가 부여되고, 모든 제1 및 제2 워드선(WL1, WL2)에 -5 V가 부여된다. 그리고, 기판의 채널 영역(CH)으로부터 셀 트랜지스터의 트랩 게이트(TG)에 핫홀(hot hole)이 주입된다. 주입된 핫홀은 주입이 끝난 열전자와 중화되어, 모든 메모리 셀(MC1, MC2)의 상태가 임계치 전압이 낮은 "11 상태"(예컨대, 2진수의 "11")가 된다.
판독 동작에서는, 도 4에 도시된 메모리 셀(MC1)(또는 MC2)에 있어서의 트랩 게이트(TG)의 우측에 트랩된 전자를 검출할 때에는, 메모리 셀(MC1)(또는 MC2)의 좌측의 비트선(BL2)에 2 V가 부여되고, 우측의 비트선(BL3)에 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. 즉, 메모리 셀은 전술한 기록 동작시와 역방향의 전계를 받는다. 데이터를 판독하는 메모리 셀(MC1)(또는 MC2)에 접속된 제1 워드선(WL11){또는 제2 워드선(WL21)}에 3 V가 부여된다. 메모리 셀(MC1)(또는 MC2)의 우측 비트가 "0 상태"일 때, 셀 트랜지스터는 임계치 전압이 높고, 채널 영역(CH)은 비도통 상태가 되기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC)는 흐르지 않는다. 메모리 셀(MC1)(또는 MC2)의 우측 비트가 "1 상태"일 때, 셀 트랜지스터는 임계치 전압이 낮고, 채널 영역(CH)은 도통 상태가 되기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC1)(또는 IMC2)가 흐른다.
제1 메모리 셀(MC1)에 유지된 데이터를 판독할 때, 감지 증폭기(16)는 제1 실시예와 마찬가지로 메모리 셀 전류(IMC1)를 제1 기준 전류(IREF1)와 비교한다. 제1 메모리 셀(MC1)에 유지되어 있던 데이터는 메모리 셀 전류(IMC1)가 제1 기준전류(IREF1)보다 클 때 "1 상태"라고 판정되고, 메모리 셀 전류(IMC1)가 제1 기준 전류(IREF1)보다 작을 때 "0 상태"라고 판정된다.
제2 메모리 셀(MC2)에 유지된 데이터를 판독할 때, 감지 증폭기(16)는 제1 실시예와 마찬가지로 메모리 셀 전류(IMC2)를 제2 기준 전류(IREF2)와 비교한다. 제2 메모리 셀(MC2)에 유지되어 있던 데이터(메모리 셀의 기록 상태)는, 메모리 셀 전류(IMC2)가 제2 기준 전류(IREF2)보다 클 때 "1 상태"라고 판정되고, 메모리 셀 전류(IMC2)가 제2 기준 전류(IREF2)보다 작을 때 "0 상태"라고 판정된다.
또, 메모리 셀의 트랩 게이트의 좌측에 트랩된 전자를 검출할 때에는, 전술한 것과는 반대로 비트선(BL1, BL2)에 0 V가 공급되고, 비트선(BL3, BL4)에 2 V가 공급된다. 즉, 셀 트랜지스터에 전술한 것과는 역방향의 전계가 가해진다.
이상, 이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 본 발명은 전술한 바와 같은 새로운 셀 구조를 갖는 트랩 게이트형의 비휘발성 반도체 메모리에도 적용 가능하다. 즉, 트랩 게이트형의 다중값 메모리 셀에 있어서도, 플로팅 게이트형의 메모리 셀과 마찬가지로 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
도 7은 본 발명의 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리의 제3 실시예에 있어서의 이 실시예는 청구항 3, 청구항 6, 청구항 8 및 청구항 10에 대응하고 있다. 제1 및 제2 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 비휘발성 반도체 메모리는 실리콘 기판 위에 CMOS 프로세스를 사용하여플래시 메모리로서 형성되어 있다. 플래시 메모리는 제2 실시예의 기준 전류 발생 회로(18) 대신에 기준 전류 발생 회로(22)를 가지고 있다. 기준 전류 발생 회로(22)는 하나의 기준 전류(IREF)를 생성한다. 그 밖의 구성은 도시하지 않은 제어 회로를 제외하고는 제2 실시예(도 4)와 동일하다. 즉, 제1 및 제2 메모리 셀(MC1, MC2)은 트랩 게이트(TG)를 가지고 있으며, 하나의 메모리 셀에 4치 데이터(2 비트)를 기억할 수 있다. 제2 워드선(WL2)의 배선폭은 제1 워드선(WL1)의 배선폭의 절반으로 되어 있다. 제1 및 제2 메모리 셀(MC1, MC2)의 셀 트랜지스터의 채널 길이 및 채널 영역의 불순물 농도는 동일하기 때문에, 제2 메모리 셀(MC2)의 온 전류는 제1 메모리 셀(MC1)의 온 전류의 절반이 된다.
도 8은 제3 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 나타내고 있다. 기록 조건 및 판독 조건은 도 7에 원으로 나타낸 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC2)의 우측 비트에 대한 데이터의 기록 및 판독에 대해서 나타내고 있다. 이 실시예의 특징은 판독 동작에 있어서, 제2 메모리 셀(MC2)에 유지된 데이터를 판독할 때에, 제2 워드선(WL2)에 4 V가 부여되는 것이다. 기록 조건 및 일괄 소거 조건은 제2 실시예와 동일하기 때문에 설명을 생략한다.
제1 메모리 셀(MC1)의 판독 동작에서는, 도면의 트랩 게이트(TG)의 우측에 트랩된 전자의 유무를 검출할 때에, 제1 메모리 셀(MC1)의 좌측 비트선(BL2)에 2 V가 부여되고, 우측 비트선(BL3)에 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가부여된다. 데이터를 판독하는 메모리 셀(MC1)에 접속된 제1 워드선(WL11)에 제2 실시예와 동일한 3 V가 부여된다. 제1 메모리 셀(MC1)의 우측 비트가 "1 상태"일 때, 셀 트랜지스터의 임계치는 낮기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC1)가 흐른다. 제1 메모리 셀(MC1)이 "0 상태"일 때, 셀 트랜지스터의 임계치는 높기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC1)는 흐르지 않는다.
제2 메모리 셀(MC2)의 판독 동작에서는, 도면의 트랩 게이트(TG)의 우측에 트랩된 전자의 유무를 검출할 때에, 제2 메모리 셀(MC2)의 좌측 비트선(BL2)에 2 V가 부여되고, 우측 비트선(BL3)에 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. 데이터를 판독하는 메모리 셀(MC2)에 접속된 제2 워드선(WL21)에 4 V가 부여된다. 제2 메모리 셀(MC2)의 우측 비트가 "1 상태"일 때, 셀 트랜지스터의 임계치는 낮기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC2)가 흐른다. 제2 메모리 셀(MC2)이 "0 상태"일 때, 셀 트랜지스터의 임계치는 높기 때문에, 비트선(BL2, BL3) 사이에 메모리 셀 전류(IMC2)는 흐르지 않는다.
이와 같이, 이 실시예에서는, 판독하는 메모리 셀의 종류에 따라서 워드선에 부여하는 전압을 상이하게 하고 있다. 보다 상세하게는, 제2 메모리 셀(MC2)을 판독할 때의 제2 워드선(WL21)의 전압은 메모리 셀 전류(IMC2)가 "1 상태"인 제1 메모리 셀(MC1)을 판독할 때에 흐르는 메모리 셀 전류(IMC1)와 동일한 값이 되도록 설정되어 있다.
도 9는 판독 동작에 있어서의 메모리 셀 전류와 기준 전류와의 관계를 도시하고 있다.
이 실시예에서는, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 있어서, "1 상태" 및 "0 상태"인 메모리 셀 전류(IMC1, IMC2)는 서로 동일하게 된다. 따라서, 한 종류의 기준 전류(IREF)를 사용하는 것만으로 제1 및 제2 메모리 셀(MC1, MC2)에 유지된 데이터의 논리값을 검출할 수 있게 된다. 기준 전류(IREF)는 "1 상태" 및 "0 상태"에 있어서의 메모리 셀 전류(IMC1) 및 "1 상태" 및 "0 상태"에 있어서의 메모리 셀 전류(IMC2)의 중간 값으로 설정되어 있기 때문에, 제1 및 제2 메모리 셀(MC1, MC2)에 있어서의 "1 상태" 및 "0 상태"의 판독 마진은 동일하게 된다.
이상, 이 실시예에 있어서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 판독 동작시에, 제1 워드선(WL1)에 부여하는 전압과 제2 워드선(WL2)에 부여하는 전압을 상이하게 하고, "1 상태"인 메모리 셀(MC1, MC2)을 판독할 때에 흐르는 메모리 셀 전류(IMC1, IMC2)를 동일하게 하였다. 따라서, 공통의 기준 전류(IREF)로 게이트폭(워드선의 배선폭)이 상이한 셀 트랜지스터에 유지된 논리 데이터의 판독 마진을 동일하게 할 수 있다. 게이트폭(배선폭)이 상이한 제1 및 제2 메모리 셀(MC1, MC2)(제1 및 제2 워드선)의 메모리 셀 전류(IMC1, IMC2)를 동일하게 할 수 있기 때문에, 데이터의 논리 레벨을 판정하는 기준 전류를 하나로 할 수 있다.
기준 전류 발생 회로(22)는 한 종류의 기준 전류(IREF)만 생성하면 되기 때문에, 회로 구성이 간단하게 된다. 이 결과, 플래시 메모리의 칩 사이즈를 작게 할수 있다. 또한, 복수의 기준 전류를 생성하는 경우에 비해서 소비 전력을 작게 할 수 있다.
도 10은 본 발명의 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리의 제4 실시예를 도시하고 있다. 이 실시예는 청구항 4, 청구항 7, 청구항 8 및 청구항 9에 대응하고 있다. 제1 실시예에서 설명한 회로·신호와 동일한 회로·신호에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 비휘발성 반도체 메모리는 실리콘 기판 위에 CMOS 프로세스를 사용하여 플래시 메모리로서 형성되어 있다. 플래시 메모리는 메모리 셀 어레이(10), 로우 디코더(12), 컬럼 디코더(14), 감지 증폭기(16), 기준 전류 발생 회로(24) 및 도시하지 않은 입출력 회로, 제어 회로 등을 가지고 있다.
메모리 셀 어레이(10)는 제1 실시예와 마찬가지로 플로팅 게이트를 갖는 복수의 제1 및 제2 메모리 셀(MC1, MC2)로 구성되어 있다. 제1 메모리 셀(MC1)의 제어 게이트는 제1 워드선(WL1)에 접속되어 있다. 제2 메모리 셀(MC2)의 제어 게이트는 제2 워드선(WL2)에 접속되어 있다. 제2 워드선(WL2)의 배선폭은 제1 워드선(WL1)의 배선폭의 절반으로 되어 있다. 제1 및 제2 메모리 셀(MC1, MC2)의 셀 트랜지스터의 채널 길이 및 채널 영역의 불순물 농도는 동일하기 때문에, 제2 메모리 셀(MC2)의 온 전류는 제1 메모리 셀(MC1)의 온 전류의 절반이 된다.
제1 워드선(WL1)에 접속된 복수의 제1 메모리 셀(MC1)은 직렬로 접속되어 있다. 즉, 인접하는 제1 메모리 셀(MC1)의 데이터 입출력 노드(셀 트랜지스터의 소스및 드레인)는 서로 접속되어 있다. 마찬가지로, 제2 워드선(WL2)에 접속된 복수의 제2 메모리 셀(MC2)은 직렬로 접속되어 있다. 즉, 인접하는 제2 메모리 셀(MC2)의 데이터 입출력 노드(셀 트랜지스터의 소스 및 드레인)는 서로 접속되어 있다.
제1 및 제2 워드선(WL1, WL2)에 직교하여 복수의 비트선(BL)이 배열되어 있다. 비트선(BL)은 제1 및 제2 메모리 셀(MC1, MC2)의 데이터 입출력 노드에 접속되어 있다.
본 실시예의 플래시 메모리에서는, 도면에 점선으로 도시한 한 쌍의 제1 및 제2 메모리 셀(MC1, MC2)이 4치 데이터를 기억하는 다중값 메모리 셀로서 동작한다. 기준 전류 발생 회로(24)는 3종류의 기준 전류(IREF1, IREF2, IREF3)를 생성하며, 그 중 어느 하나를 감지 증폭기(16)에 공급한다. 그 밖의 구성은 도시하지 않은 제어 회로를 제외하고는 제1 실시예와 동일하다.
도 11은 제4 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 나타내고 있다. 다중값 메모리 셀은 소거된 상태에서 "데이터 11"을 유지하고, 기록한 상태에서 "데이터 00", "데이터 01", "데이터 10"중 어느 하나를 유지하고 있다. 이 실시예에서는, 상기 각 데이터가 그대로 2진 데이터에 대응하고 있다. 기록 조건 및 판독 조건은 일례로서 도 10에 타원으로 나타낸 다중값 메모리 셀에 대한 데이터의 기록 및 판독에 대해서 나타내고 있다.
기록 동작(선택 기록)에서는, 데이터를 기록하는 다중값 메모리 셀의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 8 V, 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 8 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. "데이터 00"을 기록할 때, 제1 워드선(WL11) 및 제2 워드선(WL21)에 동시에 12 V가 부여되고, 다른 워드선에 접지 전압(0 V)이 부여된다. "데이터 01"을 기록할 때에, 제1 워드선(WL11)에 12 V가 부여되고, 다른 워드선에 접지 전압이 부여된다. "데이터 10"을 기록할 때, 제2 워드선(WL21)에 12 V가 부여되고, 다른 워드선에 접지 전압이 부여된다. 이 결과, 기판으로부터 메모리 셀(MC1, MC2)의 플로팅 게이트의 적어도 어느 하나에 열전자가 주입되어, 메모리 셀의 임계치 전압이 높아진다. 그리고, 다중값 메모리 셀의 상태는 "데이터 00", "데이터 01", "데이터 11"이 기록된 "00 상태", "01 상태", "10 상태"가 된다.
일괄 소거에서는, 모든 비트선(BL)에 15 V가 부여되고, 모든 제1 및 제2 워드선(WL11, WL12, …, WL21, WL22, …)은 비선택된다(0 V). 그리고, 모든 메모리 셀(MC1, MC2)이 "1 상태"가 됨으로써 모든 다중값 메모리 셀은 "11 상태"가 된다.
판독 동작에서는, 데이터를 판독하는 다중값 메모리 셀의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 2 V, 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. 다중값 메모리 셀에 접속된 제1 워드선(WL12) 및 제2 워드선(WL21)에 2.5 V가 동시에 부여된다. 그리고, 다중값 메모리 셀 내의 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 각각 흐르는 메모리 셀 전류의 총량에 따라서 다중값 메모리 셀에 유지되어 있는 다중값 데이터가 검출된다.
도 12는 판독 동작에 있어서의 메모리 셀 전류와 기준 전류와의 관계를 도시하고 있다.
이 실시예에서는, 전술한 바와 같이, 판독 동작시에, 제1 메모리 셀(MC1)에 흐르는 메모리 셀 전류(IMC1)와, 제2 메모리 셀(MC2)에 흐르는 메모리 셀 전류(IMC2)의 합이 다중값 메모리 셀의 메모리 셀 전류(IMC)가 된다. 그리고, 메모리 셀 전류(IMC)가 제1 기준 전류(IREF1)보다 작을 때에, 다중값 메모리 셀에 "데이터 00"이 유지되어 있었던 것이 검출된다("00" 상태). 메모리 셀 전류(IMC)가 제1 기준 전류(IREF1)와 제2 기준 전류(IREF2) 사이에 있을 때, 다중값 메모리 셀에 "데이터 01"이 유지되어 있었던 것이 검출된다("01" 상태). 메모리 셀 전류(IMC)가 제2 기준 전류(IREF2)와 제3 기준 전류(IREF3) 사이에 있을 때, 다중값 메모리 셀에 "데이터 10"이 유지되어 있었던 것이 검출된다("10" 상태). 메모리 셀 전류(IMC)가 제3 기준 전류(IREF3)보다 클 때에, 다중값 메모리 셀에 "데이터 11"이 유지되어 있었던 것이 검출된다("11" 상태).
또, 이 실시예에서는, 제2 메모리 셀(MC2)의 "1 상태"의 메모리 셀 전류(IMC2)는 제1 메모리 셀(MC1)의 "1 상태"의 메모리 셀 전류(IMC1)의 절반이 되도록, 제1 및 제2 워드선(WL1, WL2)에 부여되는 전압이 설정되어 있다. 제1 기준 전류(IREF1)는 "00 상태"일 때의 메모리 셀 전류(IMC)와, "01 상태"일 때의 메모리 셀 전류(IMC)의 중간값으로 설정되어 있다. 제2 기준 전류(IREF2)는 "01 상태"일 때의 메모리 셀 전류(IMC)와, "10 상태"일 때의 메모리 셀 전류(IMC)의 중간값으로 설정되어 있다. 제3 기준 전류(IREF3)는 "10 상태"일 때의 메모리 셀 전류(IMC)와, "11 상태"일 때의 메모리 셀 전류(IMC)의 중간값으로 설정되어 있다. 따라서, 모든 상태에 있어서 판독 마진은 동일하게 된다.
이상, 본 실시예에 있어서도, 전술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 본 실시예에서는, 게이트폭이 상이한 한 쌍의 제1 및 제2 메모리 셀(MC1, MC2)에 각각 2진 데이터를 기록하고, 판독 동작시에, 제1 및 제2 메모리 셀(MC1, MC2)에 흐르는 메모리 셀 전류(MC1, IMC2)의 총량을 복수의 기준 전류(IREF1, IREF2, IREF3)와 각각 비교하여 다중값 데이터의 논리 레벨을 검출하였다. 즉, 미리 형성된 메모리 셀의 형상(게이트폭)에 따라서 생성되는 복수 종류의 메모리 셀 전류(IMC)(IMC1+IMC2)를 기준 전류(IREF1, IREF2, IREF3)와 각각 비교하였다. 미리 조작 입력된 메모리 셀의 특성을 이용하여 기록 및 판독 동작을 실행하기 때문에, 다중값 데이터를 용이하게 기록할 수 있으며, 동시에 판독 마진을 향상시킬 수 있다. 이온 주입에 의해 임계치 전압을 조정하는 종래의 다중값 메모리 셀에서는, 이온 주입량의 조정이 곤란하고, 판독 마진을 저하시키고 있었다.
기준 전류(IREF1, IREF2, IREF3)의 값을, "00 상태", "01 상태", "10 상태", "11 상태"일 때에 흐르는 메모리 셀 전류(IMC)의 중간으로 설정하였다. 이 때문에, 각 논리 레벨에 대하여 판독 마진을 증가시킬 수 있고, 신뢰성을 향상시킬 수 있다.
배선폭이 상이한 워드선(WL1, WL2)의 각각에 대하여, 판독 동작할 때마다 상이한 기준 전류로 데이터를 판정할 필요는 없다. 즉, 기준 전류는 어드레스와 관계없이 생성되기 때문에, 기준 전류 발생 회로(24)의 구성을 간단히 할 수 있다.
판독 동작시에, 배선폭이 상이한 워드선(WL1, WL2)의 각각에 상이한 전압을 공급할 필요는 없다.
도 13은 본 발명의 비휘발성 반도체 메모리의 판독 동작 방법 및 비휘발성 반도체 메모리의 제5 실시예를 도시하고 있다. 이 실시예는 청구항 4, 청구항 7, 청구항 8 및 청구항 10에 대응하고 있다. 제1 및 제2 실시예에서 설명한 회로·신호와 동일한 회로·신호에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 비휘발성 반도체 메모리는 실리콘 기판 위에 CMOS 프로세스를 사용하여 플래시 메모리로서 형성되어 있다. 플래시 메모리는 메모리 셀 어레이(20), 로우 디코더(12), 컬럼 디코더(14), 감지 증폭기(16), 기준 전류 발생 회로(24) 및 도시하지 않은 입출력 회로, 제어 회로 등을 가지고 있다.
메모리 셀 어레이(20)는 전술한 제2 실시예와 마찬가지로 트랩 게이트를 갖는 복수의 제1 및 제2 메모리 셀(MC1, MC2)로 구성되어 있다. 제1 메모리 셀(MC1)의 제어 게이트는 제1 워드선(WL1)에 접속되어 있다. 제2 메모리 셀(MC2)의 제어 게이트는 제2 워드선(WL2)에 접속되어 있다. 제2 워드선(WL2)의 배선폭은 제1 워드선(WL1)의 배선폭의 절반으로 되어 있다. 제1 및 제2 메모리 셀(MC1, MC2)의 셀 트랜지스터의 채널 길이 및 채널 영역의 불순물 농도는 동일하기 때문에, 제2 메모리 셀(MC2)의 온 전류는 제1 메모리 셀(MC1)의 온 전류의 절반이 된다.
본 실시예의 플래시 메모리는, 한 쌍의 제1 및 제2 메모리 셀(MC1, MC2)이 도면에 점선으로 도시한 바와 같이, 4치 데이터를 기억하는 2개의 다중값 메모리 셀로서 동작한다. 기준 전류 발생 회로(24)는 3종류의 기준 전류(IREF1, IREF2, IREF3)를 생성하며, 그 중 어느 하나를 감지 증폭기(16)에 공급한다. 그 밖의 구성은 도시하지 않은 제어 회로를 제외하고는 제2 실시예(도 4)와 동일하다.
도 14는 제4 실시예에 있어서의 데이터의 기록 조건, 일괄 소거 조건 및 판독 조건을 나타내고 있다.
다중값 메모리 셀은 소거된 상태에서 "데이터 11"을 유지하고, 기록한 상태에서 "데이터 00", "데이터 01", "데이터 10" 중 어느 하나를 유지하고 있다. 이 실시예에서는, 상기 각 데이터가 그대로 2진 데이터에 대응하고 있다. 기록 조건 및 판독 조건은, 일례로서 도 13에 타원으로 나타낸 다중값 메모리 셀(트랩 게이트 내의 우측에 대응하는 셀)에 대한 데이터의 기록 및 판독에 대해서 나타내고 있다.
기록 동작(선택 기록)에서는, 데이터를 기록하는 다중값 메모리 셀의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 0 V, 6 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 0 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 6 V가 부여된다. "데이터 00"을 기록할 때, 제1 워드선(WL11) 및 제2 워드선(WL21)에 동시에 12 V가 부여되고, 다른 워드선에 접지 전압(0 V)이 부여된다. "데이터 01"을 기록할 때에, 제1 워드선(WL11)에 12 V가 부여되고, 다른 워드선에 접지 전압이 부여된다. "데이터 10"을 기록할 때, 제2 워드선(WL21)에 12 V가 부여되고, 다른 워드선에 접지 전압이 부여된다. 이 결과, 기판으로부터 메모리 셀(MC1, MC2)의 플로팅 게이트의 적어도 어느 하나에 열전자가 주입되어, 메모리 셀의 임계치가 높아진다. 그리고, 다중값 메모리 셀의 상태는 각각 "데이터 00", "데이터 01", "데이터 11"이 기록된 "00 상태", "01 상태", "10 상태"가 된다.
또, 도 13에 도시된 트랩 게이트의 좌측에 대응하는 다중값 메모리 셀에 열전자를 주입시킬 때에는, 전술한 것과는 반대로, 비트선(BL1, BL2)에 6 V가 공급되고, 비트선(BL3, BL4)에 0 V가 공급된다.
일괄 소거에서는, 모든 비트선(BL)에 6 V가 부여되고, 모든 제1 및 제2 워드선(WL11, WL12, …, WL21, WL22, …)에 -5 V가 부여된다. 그리고, 모든 메모리 셀(MC1, MC2)이 "1 상태"가 됨으로써 모든 다중값 메모리 셀은 "11 상태"가 된다.
판독 동작에서는, 데이터를 판독하는 다중값 메모리 셀의 양측에 위치하는 한 쌍의 비트선(BL2, BL3)에 각각 2 V, 0 V가 부여된다. 비트선(BL2)에 인접하는 비트선(BL1)에는 2 V가 부여된다. 비트선(BL3)에 인접하는 비트선(BL4)에는 0 V가 부여된다. 다중값 메모리 셀에 접속된 제1 워드선(WL12) 및 제2 워드선(WL21)에 3 V가 동시에 부여된다. 그리고, 전술한 제4 실시예와 마찬가지로, 다중값 메모리 셀 내의 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 각각 흐르는 메모리 셀 전류(IMC)의 총량이 기준 전류(IREF1, IREF2, IREF3)와 각각 비교되어, 다중값 메모리 셀에 유지되어 있는 다중값 데이터의 논리 레벨이 검출된다.
또한, 도 13에 도시된 트랩 게이트의 좌측에 대응하는 다중값 메모리 셀에 유지되어 있는 데이터를 판독할 때에는, 전술한 것과는 반대로 비트선(BL1, BL2)에 0 V가 공급되고, 비트선(BL3, BL4)에 2 V가 공급된다. 즉, 제1 및 제2 메모리 셀(MC1, MC2)의 셀 트랜지스터에 전술한 것과는 역방향의 전계가 가해진다.
이상, 이 실시예에 있어서도, 전술한 제4 실시예와 동일한 효과를 얻을 수 있다. 또한, 트랩 게이트형의 다중값 메모리 셀에 있어서도, 플로팅 게이트형의 메모리 셀과 마찬가지로 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
또, 전술한 실시예에서는, 제2 워드선(WL2)의 배선폭(W2)을 제1 워드선(WL1)의 배선폭(W1)의 절반으로 하고, 제2 메모리 셀(MC2)의 메모리 셀 전류를 제1 메모리 셀(MC1)의 메모리 셀 전류의 절반으로 한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 본 발명은 배선폭이 상이한 복수의 워드선(셀 트랜지스터의 게이트폭)으로 메모리 셀 어레이가 구성되는 경우에 적용할 수 있다. 또한, 셀 트랜지스터의 특성은 소자가 미세화되고, 게이트폭이 좁아짐에 따라 협소 채널 효과나 역 협소 채널 효과의 영향을 받는다. 따라서, 게이트폭과 메모리 셀 전류(온 전류)가 비례 관계가 되지 않는 경우가 있다. 그 경우에는, 이온 주입 등에 의해 채널 영역(CH)의 불순물 농도를 적절하게 조정하며, 메모리 셀 전류를 조정하더라도 좋다. 일반적으로, 제1 및 제2 메모리 셀(MC1, MC2)의 온 전류는 일치시키는 것보다도 상이하게 하는 방향으로 조정하는 편이 용이하다.
전술한 실시예에서는, 본 발명을 배선폭이 상이한 2 종류의 워드선(WL1, WL2)이 배치된 메모리 셀 어레이를 갖는 플래시 메모리에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예컨대, 본 발명을, 배선폭이 상이한 3종류 이상의 워드선이 배치된 메모리 셀 어레이를 갖는 플래시 메모리에 적용해도 좋다.
전술한 실시예에서는, 본 발명을 플래시 메모리에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 본 발명은 가상 접지형의 전기적 재기록 가능한 비휘발성 반도체 메모리에 적용할 수 있다.
전술한 제3 실시예에서는, 메모리 셀 어레이(20)를 트랩 게이트(TG)를 갖는 메모리 셀(MC1, MC2)로 구성한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예컨대, 메모리 셀 어레이를 플로팅 게이트를 갖는 메모리 셀로 구성하여도 좋다.
전술한 제4 및 제5 실시예에서는, 판독 동작시에 메모리 셀 전류(IMC)를 기준 전류(IREF1, IREF2, IREF3)와 비교하여 메모리 셀에 유지되어 있는 데이터를 검출한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예컨대, 판독 동작시에, 감지 증폭기(16)에 의한 데이터의 검출을 2회 실행함으로써 메모리 셀에 유지되어 있는 데이터를 검출하여도 좋다. 이 경우, 우선, 최초의 동작에 있어서, 메모리 셀 전류(IMC)와 제2 기준 전류(IREF2)의 대소가 검출된다. 메모리 셀 전류(IMC)가 제2 기준 전류(IREF2)보다 클 때, 다음 동작에 있어서, 메모리 셀 전류(IMC)와 제3 기준 전류(IREF3)가 비교되어, 다중값 메모리 셀이 "11 상태" 또는 "10 상태"인 것이 검출된다. 메모리 셀 전류(IMC)가 제2 기준 전류(IREF2)보다 작을 때, 다음 동작에 있어서, 메모리 셀 전류(IMC)와 제1 기준 전류(IREF01)가 비교되어, 다중값 메모리 셀이 "01 상태" 또는 "00 상태"인 것이 검출된다.
전술한 제4 및 제5 실시예에서는, 다중값 메모리 셀을 서로 인접하는 제1 및 제2 메모리 셀(MC1, MC2)로 구성한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예컨대, 다중값 메모리 셀을 인접하지 않는 제1 및 제2 메모리 셀(MC1, MC2)로 구성하여도 좋다.
전술한 제4 및 제5 실시예에서는, 판독 동작시에 제1 및 제2 워드선(WL1, WL2)에 동일한 전압을 부여하고, "1 상태"인 제1 메모리 셀(MC1)의 메모리 셀 전류(IMC1)와 "1 상태"인 제2 메모리 셀(MC2)의 메모리 셀 전류(IMC2)를 상이하게 한 예에 대해서 설명하였다. 본 발명은 이러한 실시예로 한정되는 것은 아니다. 예컨대, 메모리 셀 전류(IMC1, IMC2)의 합에 의해 얻어지는 다중값 메모리 셀의 각 상태에 있어서의 메모리 셀 전류(IMC)의 차가 충분하지 않을 때에는, 제3 실시예에 나타낸 바와 같이, 제2 워드선(WL2)에 부여하는 전압을 제1 워드선(WL1)에 부여하는 전압보다 크게 함으로써 판독 마진을 더욱 향상시킬 수 있다.
이상의 실시예에서 설명한 발명을 정리하여 부기로서 개시한다.
(부기 1)
배선폭이 서로 상이한 복수의 워드선에 각각 접속된 비휘발성 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서, 상기 데이터의 판독시에 상기 메모리 셀에 흐르는 메모리 셀 전류를 상기 메모리 셀에 접속된 상기 워드선의 배선폭에 따른 기준 전류와 비교하고, 상기 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 2)
배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 비휘발성 제1 및 제2 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서, 상기 제1 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 제1 기준 전류와 비교하고, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하고,
상기 제2 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 제1 기준 전류와 상이한 제2 기준 전류와 비교하고, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 3)
배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 비휘발성 제1 및 제2 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서, 상기 제1 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제1 워드선에 제1 전압을 부여하고, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 기준 전류와 비교하고, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하고,
상기 제2 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제2 워드선에 상기 제1 전압과 상이한 값인 제2 전압을 부여하고, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 기준 전류와 비교하고, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 4)
부기 3에 기재한 비휘발성 반도체 메모리의 판독 동작 방법에 있어서, 상기제1 전압 및 상기 제2 전압은 상기 제1 및 제2 메모리 셀에 동일한 논리 레벨의 데이터가 유지되어 있을 때, 상기 메모리 셀 전류가 동일하게 되도록 설정되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 5)
배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 한 쌍의 비휘발성 제1 및 제2 메모리 셀에 유지된 다중값 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서, 상기 제1 및 제2 메모리 셀로부터 데이터를 판독할 때에, 상기 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류를 복수의 기준 전류와 각각 비교하고, 상기 다중값 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 6)
부기 5에 기재한 비휘발성 반도체 메모리의 판독 동작 방법에 있어서, 상기 제1 및 제2 메모리 셀로부터 데이터를 판독할 때에, 제1 전압은 상기 제1 워드선에 부여되고, 상기 제1 전압과 값이 상이한 제2 전압은 상기 제2 워드선에 부여되는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
(부기 7)
비휘발성 제1 및 제2 메모리 셀과,
상기 제1 메모리 셀의 제어 게이트에 접속된 제1 워드선과,
상기 제2 메모리 셀의 제어 게이트에 접속되며 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
상기 제1 메모리 셀로부터 데이터를 판독할 때에, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 제1 기준 전류와 비교하고, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하며,
상기 제2 메모리 셀로부터 데이터를 판독할 때에, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 제1 기준 전류와 상이한 제2 기준 전류와 비교하고, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 8)
비휘발성 제1 및 제2 메모리 셀과,
상기 제1 메모리 셀의 제어 게이트에 접속되며 상기 제1 메모리 셀의 선택시에 제1 전압이 부여되는 제1 워드선과,
상기 제2 메모리 셀의 제어 게이트에 접속되며 상기 제2 메모리 셀의 선택시에 상기 제1 전압과 상이한 제2 전압이 부여되고 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
상기 제1 및 제2 메모리 셀 중 어느 하나로부터 데이터를 판독할 때에, 이 메모리 셀에 흐르는 메모리 셀 전류를 기준 전류와 비교하고, 상기 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 9)
부기 8에 기재한 비휘발성 반도체 메모리에 있어서, 상기 제1 전압 및 상기제2 전압은 상기 제1 및 제2 메모리 셀에 동일한 논리 레벨의 데이터가 유지되어 있을 때, 상기 메모리 셀 전류가 동일하게 되도록 설정되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 10)
비휘발성 제1 및 제2 메모리 셀과,
상기 제1 메모리 셀의 제어 게이트에 접속된 제1 워드선과,
상기 제2 메모리 셀의 제어 게이트에 접속되고 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
다중값 데이터가 한 쌍의 상기 제1 및 제2 메모리 셀에 유지되며,
상기 제1 및 제2 메모리 셀로부터 상기 다중값 데이터를 판독할 때에, 상기 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류를 복수의 기준 전류와 비교하고, 상기 다중값 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 11)
부기 10에 기재한 비휘발성 반도체 메모리에 있어서, 상기 다중값 데이터가 판독될 때에, 제1 전압이 상기 제1 워드선에 부여되고,
상기 제1 전압과 값이 상이한 제2 전압이 상기 제2 워드선에 부여되는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 12)
부기 7, 부기 8, 부기 10 중 어느 한 항에 기재한 비휘발성 반도체 메모리에있어서, 복수의 상기 제1 워드선이 간격을 두고 배열되며, 복수의 상기 제2 워드선은 상기 제1 워드선 사이에 각각 배열되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 13)
부기 12에 기재한 비휘발성 반도체 메모리에 있어서, 상기 제1 워드선에는 직렬로 접속된 복수의 상기 제1 메모리 셀의 상기 제어 게이트가 접속되고,
상기 제2 워드선에는 직렬로 접속된 복수의 상기 제2 메모리 셀의 상기 제어 게이트가 접속되며,
인접하는 상기 제1 메모리 셀에 있어서의 서로 접속된 데이터 입출력 노드와, 인접하는 상기 제2 메모리 셀에 있어서의 서로 접속된 데이터 입출력 노드는 복수의 비트선에 각각 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 14)
부기 7, 부기 8, 부기 10 중 어느 한 항에 기재한 비휘발성 반도체 메모리에 있어서, 상기 제1 및 제2 메모리 셀은 전하를 축적하는 절연성 플로팅 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리.
(부기 15)
부기 7, 부기 8, 부기 10 중 어느 한 항에 기재한 비휘발성 반도체 메모리에 있어서, 상기 제1 및 제2 메모리 셀은 전하를 트랩하는 절연성 트랩 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리.
부기 6의 비휘발성 반도체 메모리의 판독 동작 방법 및 부기 11의 비휘발성반도체 메모리에서는, 한 쌍의 제1 및 제2 메모리 셀이 다중값 데이터를 유지하는 다중값 메모리 셀로서 동작한다. 예컨대, 제1 메모리 셀에 접속된 제1 워드선에 공급되는 제1 전압 및 제2 메모리 셀에 접속된 제2 워드선에 공급되는 제2 전압은 제1 및 제2 메모리 셀에 동일한 논리 레벨의 데이터가 유지되어 있을 때, 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류가 동일하게 되도록 설정된다. 즉, 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류 중 한쪽 메모리 셀 전류가 제1 전압 또는 제2 전압에 의해 증가한다. 이 결과, 제1 및 제2 메모리 셀로 구성되는 다중값 메모리 셀의 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
이상, 본 발명에 대해서 상세히 설명하였지만, 상기 실시예 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것으로 한정되는 것은 아니다. 본 발명을 기술적 사상을 벗어나지 않는 범위 내에서 변형 가능한 것은 분명하다.
청구항 1, 청구항 2의 비휘발성 반도체 메모리의 판독 동작 방법 및 청구항 5, 8∼10의 비휘발성 반도체 메모리에서는, 워드선의 배선폭에 따라서 기준 전류를 설정함으로써, 게이트폭이 상이한 메모리 셀마다 기준 전류를 최적의 값으로 설정할 수 있다. 메모리 셀의 특성마다 기준 전류가 설정되기 때문에, 판독 마진을 향상시킬 수 있고, 판독 동작시의 신뢰성을 향상시킬 수 있다.
청구항 3의 비휘발성 반도체 메모리의 판독 동작 방법 및 청구항 6의 비휘발성 반도체 메모리에서는, 게이트폭(배선폭)이 상이한 제1 및 제2 메모리 셀(제1 및제2 워드선)의 메모리 셀 전류를 동일하게 할 수 있기 때문에, 데이터의 논리 레벨을 판정하는 기준 전류를 하나로 할 수 있다. 이 결과, 기준 전류의 생성 회로를 간소하게 구성할 수 있고, 비휘발성 반도체 메모리의 칩 사이즈를 작게 할 수 있다.
제1 및 제2 전압에 의해 동일한 논리 레벨의 데이터에 대응하는 제1 및 제2 메모리 셀의 메모리 셀 전류를 동일하게 할 수 있기 때문에, 제1 및 제2 메모리 셀의 판독 마진을 동일하게 할 수 있다.
청구항 4의 비휘발성 반도체 메모리의 판독 동작 방법 및 청구항 7의 비휘발성 반도체 메모리에서는, 미리 조작되어 입력된 메모리 셀의 특성을 이용하여 기록 및 판독 동작을 실행하기 때문에, 복잡한 제어를 행하지 않고 다중값 데이터를 용이하게 기록할 수 있고, 동시에 판독 마진을 향상시킬 수 있다.

Claims (10)

  1. 배선폭이 서로 상이한 복수의 워드선에 각각 접속된 비휘발성 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서,
    상기 데이터의 판독시에 상기 메모리 셀에 흐르는 메모리 셀 전류를, 상기 메모리 셀에 접속된 상기 워드선의 배선폭에 따른 기준 전류와 비교하고, 상기 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
  2. 배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 비휘발성 제1 및 제2 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서,
    상기 제1 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 제1 기준 전류와 비교하고, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하고,
    상기 제2 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 제1 기준 전류와 상이한 제2 기준 전류와 비교하고, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
  3. 배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 비휘발성 제1 및 제2 메모리 셀에 유지된 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서,
    상기 제1 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제1 워드선에 제1 전압을 부여하고, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 기준 전류와 비교하며, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하고,
    상기 제2 메모리 셀로부터 상기 데이터를 판독할 때에, 상기 제2 워드선에 상기 제1 전압과 상이한 값인 제2 전압을 부여하고, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 기준 전류와 비교하며, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
  4. 배선폭이 서로 상이한 제1 및 제2 워드선에 각각 접속된 한 쌍의 비휘발성 제1 및 제2 메모리 셀에 유지된 다중값 데이터를 판독하는 비휘발성 반도체 메모리의 판독 동작 방법으로서,
    상기 제1 및 제2 메모리 셀로부터 데이터를 판독할 때에, 상기 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류를 복수의 기준 전류와 각각 비교하고, 상기 다중값 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리의 판독 동작 방법.
  5. 비휘발성의 제1 및 제2 메모리 셀과;
    상기 제1 메모리 셀의 제어 게이트에 접속된 제1 워드선과;
    상기 제2 메모리 셀의 제어 게이트에 접속되고, 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
    상기 제1 메모리 셀로부터 데이터를 판독할 때에, 상기 제1 메모리 셀에 흐르는 메모리 셀 전류를 제1 기준 전류와 비교하고, 상기 제1 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하며,
    상기 제2 메모리 셀로부터 데이터를 판독할 때에, 상기 제2 메모리 셀에 흐르는 메모리 셀 전류를 상기 제1 기준 전류와 상이한 제2 기준 전류와 비교하고, 상기 제2 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  6. 비휘발성의 제1 및 제2 메모리 셀과;
    상기 제1 메모리 셀의 제어 게이트에 접속되고, 상기 제1 메모리 셀의 선택시에 제1 전압이 부여되는 제1 워드선과;
    상기 제2 메모리 셀의 제어 게이트에 접속되고, 상기 제2 메모리 셀의 선택시에 상기 제1 전압과 상이한 제2 전압이 부여되며, 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
    상기 제1 및 제2 메모리 셀 중 어느 하나로부터 데이터를 판독할 때에, 상기 메모리 셀에 흐르는 메모리 셀 전류를 기준 전류와 비교하고, 상기 메모리 셀에 유지되어 있는 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  7. 비휘발성의 제1 및 제2 메모리 셀과;
    상기 제1 메모리 셀의 제어 게이트에 접속된 제1 워드선과;
    상기 제2 메모리 셀의 제어 게이트에 접속되고, 상기 제1 워드선과 배선폭이 상이한 제2 워드선을 구비하고,
    다중값 데이터가 한 쌍의 상기 제1 및 제2 메모리 셀에 유지되며,
    상기 제1 및 제2 메모리 셀로부터 상기 다중값 데이터를 판독할 때에, 상기 제1 및 제2 메모리 셀에 흐르는 메모리 셀 전류를 복수의 기준 전류와 비교하고, 상기 다중값 데이터의 논리 레벨을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 복수의 상기 제1 워드선은 간격을 두고 배열되며, 복수의 상기 제2 워드선은 상기 제1 워드선의 사이에 각각 배열되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 및 제2 메모리 셀은 전하를 축적하는 절연성 플로팅 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리.
  10. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 및 제2 메모리 셀은 전하를 트랩하는 절연성 트랩 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리.
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